DE69710522T2

DE69710522T2 - Verfahren zur Erzeugung einer variablen Frequenz und variabele Verzögerungszelle zur Durchführung des Verfahrens

Info

Publication number: DE69710522T2
Application number: DE69710522T
Authority: DE
Inventors: Jean-Marie Boudry
Original assignee: Bull SAS
Current assignee: Bull SAS
Priority date: 1996-06-19
Filing date: 1997-06-09
Publication date: 2002-08-22
Anticipated expiration: 2017-06-10
Also published as: JPH1098357A; DE69710522D1; EP0814562B1; EP0814562A1; USRE38274E1; JP3469431B2; US5952891A; FR2750268B1; FR2750268A1

Description

Das Gebiet der Erfindung ist jenes der Oszillatoren mit variabler Frequenz, die mittels einer Schleife verwirklicht sind, die eine ungerade Anzahl invertierender Zellen enthält, die in Reihe geschaltet sind. Unter den invertierenden Zellen der Schleife gibt es bestimmte Zellen mit einer variablen Verzögerung. Das Steuern dieser Verzögerung wirkt sich direkt auf den Wert der Frequenz aus. Solche Zellen können in weiteren Anwendungen wie etwa der Synchronisierung von Signalen verwendet werden.
Gemäß dem Stand der Technik verändert das Steuersignal eine Zustandsänderungsflanke des Ausgangssignals einer Zelle nach einer Zustandänderung des Eingangssignals. Mit einer steilen Flanke kann ein kleine Verzögerung erhalten werden. Mit einer Flanke geringer Steigung kann eine größere Verzögerung erhalten werden. Es wird ein oszillierendes Signal erhalten, deren Halbperiode gleich der Summe der Verzögerungen jeder Zelle ist. Um höhere Frequenzen, beispielsweise im GHz-Bereich, zu erhalten, weisen solche Zellen einen Nachteil auf, da es schwierig ist, ihre Anzahl in einer Schleife zu beschränken und dennoch einen ausreichenden Frequenzänderungsbereich zu bewähren, um den Problemen der Fertigungsstreuung und den Spannungs- und Temperaturschwankungen zu begegnen. Tatsächlich ist eine Mindestanzahl von invertierenden Zellen erforderlich, um sicherzustellen, daß das Ausgangssignal einer Zelle einen ausgeprägten Tiefpegel oder Hochpegel erreicht, bevor sich sein Eingangssignal umkehrt. Die durch die Addition der intrinsischen Verzögerungen der einzelnen Zellen erhaltene minimale Periode begrenzt somit die maximal erzielbare Frequenz.
Gemäß der Zusammenfassung der japanischen Veröffentlichung JP-A-63185108 wird ein Signal invertiert und anschließend für eine folgende Umkehrung verwendet. Durch Wiederholen dieses Vorgangs in einer ungeraden Anzahl und Zurückführen des letzten erhaltenen Signals auf das erste Signal oszilliert das so invertierte Signal mit einer Frequenz, die der invertierten doppelten Summe der Verzögerungen nach jeder Signalumkehr entspricht. Die Verzögerung nach eher Signalumkehr ergibt sich aus einem Spannungswert Vctl, der die Breite der Hysterese bezüglich der Zustandsänderung des invertierten Signals steuert. Die Spannung Vctl muß hier so vorgesehen sein, daß sie einen Strom liefern kann, der von einem Transistor 9 in Kombination mit einem Transistor 8 für eine Zustandänderung des invertierten Signals benötigt wird. Der Änderungsbereich der Hysterese ist hier durch die Dimensionierung des Transistors 8 begrenzt.
Den Gegenstand der Erfindung bildet die Erzeugung einer Oszillation mit einer hohen Frequenz, die in einem großen Bereich variabel ist.
Um ein Signal mit variabler Frequenz zu erhalten, schlägt die Erfindung ein Verfahren vor, das ein mit einer durch ein Steuersignal gesteuerten Verzögerung in einer ungeraden Anzahl invertiertes Signal auf sich selbst zurückführt und dadurch gekennzeichnet ist, daß das invertierte Signal einer Verstärkung mit durch das Steuersignal gesteuertem Wert unterzogen wird und daß das extrahierte Signal auf das Steuersignal zurückwirkt, um dem extrahierten Signal eine Hysterese mit einer vom Steuersignal abhängigen Breite zu verleihen.
Den Gegenstand der Erfindung bildet außerdem ein Zelle mit variabler Verzögerung, deren Übergangszeit zwischen zwei Zuständen in der Nähe der Extremwerte unabhängig von der in einem großen Bereich gesteuerten, beispielsweise von 1 bis 16 reichenden, Verzögerung minimal ist.
Die Erfindung schlägt zum Erhalten, eines extrahierten Signals mit einer variablen Verzögerung in bezug auf ein Eingangssignal mittels eines invertierenden Verstärkers, dessen Verstärkung durch ein Steuersignal gesteuert wird, eine Zelle vor, die dadurch gekennzeichnet ist, daß das extrahierte Signal auf den Wert der Verstärkung zurückwirkt, um eine Hysterese bezüglich der Zustandänderung des extrahierten Signal hervorzurufen.
Verschiedene Weiterentwicklungen der Erfindung gehen aus der folgenden Beschreibung, die auf die Figuren Bezug nimmt, hervor.
Fig. 1 zeigt einen Oszillator im Stand der Technik.
Die Fig. 2a und 2b zeigen Zellen mit Verzögerung, die zur Verwirklichung eines Oszillators verwendbar sind, der zu jenem von Fig. 1 konform ist:
Fig. 3 zeigt ein erstes Beispiel einer erfindungsgemäße Zelle mit Verzögerung.
Fig. 4 zeigt eine mögliche Kaskadenschaltung von erfindungsgemäßen Zellen.
Fig. 5 zeigt einen erfindungsgemäßen Oszillator.
Die Fig. 6 bis 9 zeigen für das erste Beispiel einer Zelle mit Verzögerung Strom-Spannungs-Kennlinien von MOS-Transistoren für verschieden Gate- Spannungswerte.
Fig. 10 zeigt ein zweites Beispiel einer erfindungsgemäße Zelle mit Verzögerung.
Die Fig. 11 und 12 zeigen für das zweite Beispiel einer Zelle mit Verzögerung Strom-Spannungs-Kennlinien von MOS-Transistoren für verschieden Gate- Spannungswerte.
Fig. 1 zeigt einen Oszillator im Stand der Technik. Dieser Oszillator enthält eine ungerade Anzahl von invertierenden Gattern 16, 21, 22, 23, 24, derart, daß ein. Eingang jedes Gatters durch ein Ausgangssignal des vorhergehenden Gatters gespeist wird, wobei der Eingang des ersten Gatters 16 durch das Ausgangssignal des letzten Gatters 24 gespeist wird. Jedes Gatter 21, 22, 23, 24 liefert ein Signal ext, das in bezug auf ein Eingangssignal in invertiert ist. Jedes Gatter 21, 22, 23, 24 besitzt eine variable Verstärkung 25, 26, 27, 28, die durch ein Signal contr gesteuert wird. Die Verstärkung ist durch den zeitlichen Verlauf des Signals ext als Antwort auf ein Abfallen des Signals in in einer steilen Flanke repräsentiert. Es wird hier zwischen einem ersten Abschnitt mit positivem Gradienten, der die Anstiegszeit des Signals ext symbolisiert, und einem zweiten Abschnitt mit dem Gradienten null, der das Erreichen des stabilen Zustands des Signals ext symbolisiert, unterschieden. Durch ein Signal contr kann die Steigung des ersten Abschnitts verändert werden. Mit einem schwachen Signal contr kann eine kleine Steigung erhalten werden, während mit einem starken Signal contr eine große Steigung erhalten werden kann. Die Verzögerung τ des Signals ext in bezug auf Signal in ist um so größer, je kleiner die Steigung ist. Die Verzögerung jedes invertierenden Gatters 21, 22, 23, 24 kann somit verändert werden, indem das Signal contr verändert wird. Nach dem Beispiel von Fig. 1 mit vier völlig gleichen Gattern findet sich das Signal in am Eingang des Gatters 21 am Eingang des Gatters 16 mit einer durch das Signal contr gesteuerten Verzögerung wieder, die gleich 4τ ist. Das Gatter 16 ist ein NAND-Gatter, wovon ein Eingang durch ein Signal EN für das Inbetriebsetzen des Oszillators gespeist wird. Wenn die intrinsische Verzögerung des Gatters 16 τ' ist, ermöglicht das Setzen des Signals EN auf 1 die Umkehr des in das Gatter 21 eingegebenen Signals mit einer Verzögerung T = 4τ + τ'. Dies erzeugt eine Instabilität, die das Signal mit einer Frequenz gleich 1,12 T oszillieren läßt. Durch Erhöhen der Anzahl von invertierenden Gattern werden größere Werte von T und folglich niedrigere Frequenzen erhalten. Bei einer festen Anzahl von invertierenden Gattern können mit niedrigen Werten des Signals contr niedrige Frequenzen und mit höheren Werten des Signals contr höhere Frequenzen erhalten werden.
Das in das Gatter 21 eingegebene Signal in wird außerdem in eine Folge aus zwei Invertern 19, 20 eingegeben, so daß ein mit der gewünschten Frequenz oszillierendes Signal U ausgegeben werden kann.
Der Oszillator von Fig. 1 ist durch die Anzahl von in Kaskade geschalteten Gattern und die Mindestverzögerung jedes Gatters in den Frequenzen beschränkt. Um die Frequenz eines solchen Oszillators zu erhöhen, könnte versucht werden, die Anzahl der invertierenden Gatter auf ein Minimum, d. h. auf drei oder sogar auf ein Gatter 21 mit variabler Verzögerung, zu reduzieren. Mit einem maximalen Signal contr wäre es möglich, eine maximale Frequenz zu erhalten. Simulationen an einer zu Fig. 1 konformen Schaltung mit zwei auf einen Eingang des Gatters 16 zurückgeführten Gattern 21, 22 haben ergeben, daß der Frequenzänderungsbereich beschränkt ist. Es ist schwierig, die Frequenz zu ihrer Einstellung herabzusetzen. Beim Verringern des Wertes des Signals contr auf ein Drittel seines Maximalwertes haben die Simulationen erbracht, daß sich die Frequenz nur wenig ändert. Wenn der Wert des Signals contr noch weiter verringert wird, hört die Schaltung auf zu oszillieren. Dieses Phänomen läßt sich dadurch erklären, daß eine große Verzögerung am Gatter 21 dem Signal keine Zeit läßt, einen hohen oder niedrigen Extremwert zu erreichen, bevor sich das Signal in umkehrt. Wenn die Verstärkung in der geschlossenen Schleife der Schaltung kleiner als 1 wird, hört diese einfach auf zu oszillieren.
Fig. 2a zeigt ein Beispiel einer invertierten Zelle mit MOS-Transistoren, deren extrahiertes Signal ext eine Verzögerung τ in bezug auf das eingegebene Signal in besitzt. Ein PMOS-Transistor 1 besitzt eine Source, die mit einem Potential Vdd verbunden ist, ein Gate, das auf das Potential des Signals in gesetzt wird, und einen Drain, der mit einem Knoten 4 verbunden ist, dessen Potential den Wert des Signals ext bestimmt Ein NMOS-Transistor 2 besitzt einen Drain, das mit dem Knoten 4 verbunden ist, ein Gate, das auf das Potential des Signals in gesetzt wird, und eine Source, die mit einem Knoten 5 verbunden ist. Ein NMOS-Transistor 3 besitzt einen Drain, der mit dem Knoten 5 verbunden ist, eine Source, die mit dem Massepotential verbunden ist, und ein Gate, das auf das Potential eines Steuersignals contr nur gegebenem positiven Wert gesetzt wird.
Die Transistoren 1 und 2 sind so dimensioniert, daß sie gleiche Strom- Spannungs-Kennlinien haben. Ein Wert des Signals in Nähe des Massepotentials schaltet den Transistor 1 durch und sperrt den Transistor 2. Im stabilen Zustand ist der Knoten 4 auf einen Potentialwert geladen, der gleich Vdd ist.
Ein Wert des Signals in Nähe des Potentials Vdd sperrt den Transistor 1 und schältet den Transistor 2 durch. Der Wert des Signals contr ist ausreichend positiv, damit der Transistor 3 leitet. Im stabilen Zustand ist der Knoten 4 auf einen Wert mit einen Potential, das gleich dem Massepotential ist, entladen.
Wenn das Signal in von einem hohen Wert in Nähe des Potentials Vdd auf einen niedrigen Wert in Nähe des Massepotentials geht, wird die Gate-Source- Spannung des Transistors 1 gleich seiner Drain-Source-Spannung, während die Gate-Source-Spannung des Transistors 2 abfällt und dadurch den Transistor 2 sperrt. Zwischen dem Drain und der Source des Transistors 1 entsteht ein Strom, so daß der Knoten 4 auf einen hohen Potentialwert Vdd mit einer maximalen ansteigenden Flanke f1 geladen wird, die hauptsächlich im ungesättigten Bereich von den Strom-Spannungs-Kennlinien des Transistors 1 abhängig ist. Bei einem niedrigen Wert des Signals in erreicht das Signal ext einen hohen Wert. Die Transistoren 1 und 2 verhalten sich also wie ein invertierender Verstärker, dessen Übertragungsfunktion in erster Ordnung einem Filter mit der minimalen Zeitkonstante τ1 vergleichbar ist.
Wenn das Signal von einem Wert in Nähe des Massepotentials auf einen Wert in Nähe des Potentials Vdd geht, fällt die Gate-Source-Spannung Vgs des Transistors 1 ab und sperrt dadurch den Transistor 1, während die Gate-Source- Spannung Vgs des Transistors 2 gleich seiner Drain-Source-Spannung Vds wird und dadurch den Transistor 2 in den im wesentlichen ungesättigten leitenden Betriebsbereich versetzt. Solange die Drain-Source-Spannung Vds des Transistors 3 deutlich über dem Potentialwert des Signals contr liegt, befindet sich der Transistor 3 im gesättigten Betriebsbereich und ruft einen Strom zwischen dem Drain und der Source des Transistors 2 hervor, der bei gegebener Gate-Source- Spannung von seiner Strom-Spannungs-Kennlinie, d. h. vom Wert des Signals contr, abhängt. Dies bewirkt das Entladen des Knotens 4 auf einen niedrigen Potentialwert gemäß einer Spannungsrampe bis zur Entsättigung des Transistors 3. Der Knoten 4 wird danach weiter entladen, bis er mit einer Restzeitkonstante τ2 den Massepotentialwert erreicht. Bei einem hohen Wert des Signals in erreicht das Signal ext einen niedrigen Wert. Die Transistoren 1, 2 und 3 verhalten sich wie ein invertierender Verstärker, dessen Übertragungsfunktion am Beginn der Umschaltung mit einer Rampe vergleichbar ist. Bei Werten des Signals contr in der Nähe von Vdd arbeitet der Transistor 3 praktisch nicht im gesättigten Betriebsbereich, wobei die Übertragungsfunktion in erster Ordnung einem Filter mit einer minimalen Zeitkonstante in der Größenordnung von τ1 vergleichbar ist. Je kleiner der Wert des Signals contr ist, desto kleiner ist der Sättigungsstrom des Transistors 3 und desto länger ist folglich der Rampenabschnitt bei entsprechend geringerer Steigung. Das Signal ext besitzt beim Abfallen eine Verzögerung τ in bezug auf das Ansteigen des Signals in. Die Verzögerung τ ist um so größer, je Meiner die Steigung der Rampe ist, d. h. je kleiner das Signal contr ist. Auf die Verzögerung der Zelle von Fig. 2a kann also eingewirkt werden, indem auf den Wert des Signals contr eingewirkt wird.
Wenn die Source des Transistors 2 direkt mit Masse verbunden wird und der Transistor 3 zwischen der Source des Transistors 1 und dem Potential Vdd durch einen PMOS-Transistor mit einer gleichen Strom-Spannungs-Kennlinie ersetzt wird, wird aufgrund der Symmetrie des Betriebs eine Verzögerung τ des Signals ext beim Ansteigen, in bezug auf das Abfallen des Signals in beobachtet. Es könnte also eine Verzögerung τ erhalten werden, die um so kleiner ist, je näher der Wert des Signals contr am Gate dieses PMOS-Transistors beim Massepotential liegt, oder die um so größer ist, je näher der Wert des Signals contr am Gate dieses PMOS-Transistors beim Potential Vdd liegt.
Die zwei im Modell von Fig. 2a vorgeschlagenen Schaltungen weisen die Besonderheit auf, daß sie beim Ansteigen und beim Abfallen asymmetrische Flanken besitzen.
Fig. 2b zeigt ein Beispiel einer Zelle, mit der Flanken erhalten werden können, die beim Ansteigen und beim Abfallen des Signals ext symmetrisch sind. In dieser Zelle finden sich die Transistoren 1, 2 und 3 der Zelle von Fig. 2a wieder, die bis auf den Unterschied, daß die Source des Transistors 1 nicht mehr direkt mit dem Potential Vdd sondern mit einem Zwischenknoten 6 verbunden ist, in gleicher Weise angeordnet sind. Ein PMOS-Transistor 7 besitzt eine Source, die mit dem Potential Vdd verbunden ist, einen Drain, der mit dem Knoten 6 verbunden ist, und ein Gate, das mit einen Knoten 8 verbunden ist. Ein PMOS-Transistor 9 besitzt eine Source, die mit dem Potential Vdd verbunden ist, einen Drain, der mit dem Knoten 8 verbunden ist, und ein Gate, das auf das Potential des Drains des Transistors 9 gesetzt wird. Ein NMOS-Transistor 10 besitzt einen Drain, der mit dem Knoten 8 verbunden ist, eine Source, die mit Massepotential verbunden ist, und ein Gate, das auf das gleiche Potential wie das Gate des Transistors 3 gesetzt wird. Der Transistor 9 ist so dimensioniert, daß er die gleichen Strom-Spannungs- Kennlinien wie der Transistor 7 besitzt, während der Transistor 10 so dimensioniert ist, daß er die gleichen Strom-Spannungs-Kennlinien wie der Transistor 3 besitzt.
Da die Gate-Source-Spannungen der Transistoren 7 und 9, vom Knoten 8 erzwungen, gleich sind, ist der Drain-Source-Strom des Transistors 7 im leitenden Zustand das Abbild des Drain-Source-Stroms des Transistors 9. Das Potential des Knotens 8 entsteht natürlich in einem Betriebspunkt, in dem der Drain-Source- Strom des Transistors 9 gleich dem Drain-Source-Strom des Transistors 10 ist. Wenn die Transistoren 9 und 10 so dimensioniert sind, daß sie ähnliche Strom- Spannungs-Kennlinien haben, wird ein Verhalten hinsichtlich des Stroms erzielt, das von dem Signal contr und von der Drain-Source-Spannung abhängig ist, die für die Transistoren 3 und 7 gleich ist. Es wird also der gleiche Rampenabschnitt und folglich die gleiche Verzögerung τ beim Ansteigen wie auch beim Abfallen des Signals ext in bezug auf das Abfallen oder auf das Ansteigen des Signals in beobachtet.
Fig. 3 zeigt ein Beispiel einer Zelle, die jener von Fig. 2b gleicht und die folgenden zusätzlichen Merkmale besitzt. Ein PMOS-Transistor 11 besitzt eine Source, die mit dem Knoten 6 verbunden ist, einen Drain, der mit dem Massepotential verbunden ist, und ein Gate, das auf das Potential des Knotens 4 gesetzt wird. Ein NMOS-Transistor 12 besitzt eine Source, die mit dem Knoten 5 verbunden ist, einen Drain, der mit dem Potential Vdd verbunden ist, und ein Gate, das auf das Potential des Knotens 4 gesetzt wird.
Die Zelle von Fig. 3 arbeitet in folgender Weise. Ein stabiler Hochpegelzustand auf dem Potential Vdd des Signals ext entspricht einem stabilen Tiefpegelzustand auf dem Massepotential des Signals in. In diesem Zustand ist der Transistor 1 leitend, während der Transistor 2 sperrt. Das Potential des Knotens 4 auf dem Wert Vdd sperrt den Transistor 11 und stellt somit sicher, daß das Potential des Knotens 6 dem Wert Vdd entspricht. Das Potential des Knotens 4 auf dem Wert Vdd schaltet den Transistor 12 durch und setzt somit das Potential des Knotens 5 auf einen Zwischenwert Vi zwischen dem Potential Vdd und dem Massepotential, der von den Strom-Spannungs-Kennlinien der Transistoren 3 und 12 abhängt.
Die Arbeitsweise der Transistoren 3 und 12 wird besser verstanden anhand der Fig. 6 und 7, die schematisch, links für den Transistor 3 und rechts für den Transistor 12, die Strom-Spannungs-Kennlinien zeigen. Im stabilen Hochpegelzustand des Signals ext ist der Transistor 2 gesperrt. Der Drain-Source- Strom Ids, der als Ordinate aufgetragen ist, ist für die Transistoren 3 und 12 gleich. Die nach links gerichtete Abszisse gibt die Drain-Source-Spannung Vds3 des Transistors 3 wieder, während die nach rechts gerichtete Abszisse die Drain- Source-Spannung Vds12 des Transistors 12 wiedergibt. In jedem oberen, durch die Ordinaten- und Abszissenachsen abgegrenzten Quadrat sind verschiedene punktierte oder durchgezogene Kurven gezeigt, wovon jede für den Strom Ids als Funktion der Spannung Vds des betreffenden Transistors bei gegebenem Gate- Source-Spannungswert Vgs charakteristisch ist. Alle diese Kurven konvergieren im wesentlichen nach 0 und besitzen einen Abschnitt, der sich nahezu konstant bei den großen Werten von Vds an Ids anschmiegt, und zwar um so stärker, je größer die Spannung Vgs ist. Der asymptotische Abschnitt entspricht dem gesättigten Zustand des betreffenden Transistors. Die Spannung zwischen dem Drain des Transistors 3 und der Source des Transistors 12 ist konstant und durch ein Segment mit der Dinge Vdd gekennzeichnet. Die durchgezogenen Kurven sind jene, die im stabilen Hochpegelzustand des Signals ext den Spannungen Vgs entsprechen. Die Schnittpunkte eines strichpunktierten Rechtecks mit der Breite Vdd und den Achsen Ids und Vgs3 ergeben die Arbeitspunkte des Stroms 15 und der Spannung US im Knoten 5.
Fig. 6 gibt ein Beispiel, in dem das Signal contr nahe bei Vdd liegt. Da das Gate des Transistors 12 auf dem Potential Vdd liegt, sind die Spannungen Vgs für beide Transistoren 3 und 12 größer oder gleich den Spannungen Vds. Die Transistoren 3 und 12 arbeiten folglich im ungesättigten Betriebsbereich. Fig. 6 zeigt einen Arbeitspunkt (15, U5) für die Transistoren 3 und 12 mit gleichen Kennlinien. Jedoch bleibt die folgende Erläuterung auch bei verschiedenen Kennlinien der Transistoren 3 und 12 gültig, wobei das strichpunktierte Rechteck etwas nach links oder nach rechts verschoben ist.
Eine steile Flanke des Signals in beim Übergang auf das Potential Vdd, das größer als das Potential des Knotens 5 ist, bewirkt im ungesättigten Betriebsbereich ein schnelles Durchschalten des Transistors 2 sowie das Sperren des Transistors 1. Hier erzwingt der hohe Wert des Signals contr, daß der Transistor 3 in seiner Kennlinie auf Vgsmax verharrt. In Fig. 8 sind zwei Arbeitsbereiche des Transistors 12 zu erkennen. Fig. 8 zeigt die Überlagerung von zwei Arbeitspunkten, eines Punkts in einem ersten Betriebsbereich R1, der durch das nach links verschobene Segment Vdd angedeutet ist, und eines Punkts in einem zweiten Betriebsbereich R2, der durch das nach rechts verschobene Segment Vdd angedeutet ist.
Im ersten Betriebsbereich R1 bewirkt das Durchschalten des Transistors 2, daß zusätzlich zum Strom I&sub1;&sub2; des Transistors 12 ein Strom I&sub2; zirkuliert, so daß der Strom I&sub5; erhalten wird. Dies hat zwei Effekte. Der erste Effekt erhöht die Spannung Vds3 des Transistors 3, um den zusätzlichen Strom I&sub2; zu absorbieren. Die Arbeitspunkte haben die Tendenz, sich in der Figur nach links zu verschieben. Der zweite Effekt verringert die Spannung des Knotens 4 und verschiebt den Transistor 12 in der Kennlinie des Arbeitsbereichs R1 durch Verringerung seiner Spannung Vgs. Wie aus der Figur jedoch ersichtlich ist, bleibt der Strom I&sub2; gleich I&sub1;&sub5;-I&sub1;&sub2; Hein, wobei sich der Knoten 4 langsam entlädt und auf einer Potentialebene in der Nähe von Vdd bleibt. Die Arbeitspunkte des Transistors 12 bleiben auf den Kennlinien in der Nähe jener bei Vgsmax, wobei der Strom I&sub1;&sub2; leicht abnimmt. Deo Transistor 12 führt folglich zu einer Rückwirkung, die dem Absinken des Potentials des Knotens 4 entgegenwirkt. Dies hat zum Ergebnis, daß das Signal ext in der Nähe des hohen Wertes gehalten wird.
Im zweiten Betriebsbereich R2 erfolgt der Übergang des Transistors 12 auf die schwächeren Kennlinien von Vgs schneller. Die Tendenz, die Arbeitspunkte nach links zu verschieben, kehrt sich um. Die Sättigung des Transistors 12 ruft einen Lawineneffekt hervor, der die Arbeitspunkte schroff nach rechts verschiebt, weshalb die Spannung Vdd schnell auf die Spannung Vgs12 bis zum Sperren des Transistors 12 zurückgeht. In Fig. 8 ist zu erkennen, daß die Arbeitspunkte des Transistors 3 in dem Abschnitt der Kennlinie mit großem Gradienten liegen. Dies bewirkt, daß das Signal ext in einer steilen Flanke auf seinen niedrigen Wert geführt wird.
Die anhand der Fig. 6 und 8 gezeigten Arbeitsbereiche sind jene, die die kleinsten Verzögerungen mit sich bringen, da die Ströme 13 dank des hohen Wertes von contr die stärksten sind, die erhalten werden können.
Fig. 7 gibt ein Beispiel, in dem das Signal contr in der Nähe des Massepotentials liegt. Die Gate-Source-Spannung des Transistors 3 ist klein. Der Transistor 3 arbeitet im gesättigten Bereich und verhält sich global wie eine Stromquelle. Im stabilen Hochpegelzustand des Signals ext liegt das Gate des Transistors 12 auf dem Potential Vdd. Da seine Spannung Vds von gleicher Größenordnung wie seine Spannung Vds ist, arbeitet der Transistor im ungesättigten Bereich. Fig. 7 hebt die Arbeitspunkte links bei einem schwächen Strom I&sub5; hervor. Ein wesentlicher Teil der Spannung Vdd wird vom Transistor 3 absorbiert. Die Drain-Source-Spannung des Transistors 12 ist, klein, wobei das Potential des Knotens 5 in der Nähe von Vdd liegt.
Eine steile Flanke des Signals in beim Übergang auf das Potential Vdd, das größer als das Potential des Knotens 5 ist, bewirkt im ungesättigten Betriebsbereich ein schnelles Durchschalten des Transistors 2 sowie das Sperren des Transistors 1. Hier erzwingt der kleine Wert des Signals contr, daß der Transistor 3 bei einem praktisch konstanten Strom verharrt. In Fig. 9 sind zwei Arbeitsbereiche des Transistors 12 zu erkennen. Fig. 9 zeigt die Überlagerung von zwei Arbeitspunkten, eines Punkts in einem ersten Betriebsbereich R1, der durch das nach links verschobene Segment Vdd angedeutet ist, und eines Punkts in einem zweiten Betriebsbereich R2, der durch das nach rechts verschobene Segment Vdd angedeutet ist.
Im ersten Betriebsbereich R1 bewirkt das Durchschalten des Transistors 2, daß zusätzlich zum Strom I&sub1;&sub2; des Transistors 12 ein Strom I&sub2; zirkuliert, so daß dei Strom I&sub5; erhalten wird. Dies hat zwei Effekte. Der erste Effekt erhöht die Spannung Vds3 des Transistors 3, um den zusätzlichen Strom I&sub2; zu absorbieren. Die Arbeitspunkte haben die Tendenz, sich in der Figur nach links zu verschieben. Der zweite Effekt verringert die Spannung des Knotens 4 und verschiebt den Transistor 12 in der Kennlinie des Arbeitsbereichs R1 durch Verringerung seiner Spannung Vgs. Wie aus der Figur jedoch ersichtlich ist, bleibt der Strom I&sub2; gleich I&sub5;-I&sub1;&sub2; klein, wobei sich der Knoten 4 langsam entlädt und auf einer Potentialebene in der Nähe von Vdd bleibt. Die Arbeitspunkte des Transistors 12 bleiben auf den Kennlinien in der Nähe jener bei Vgsmax, wobei der Strom I&sub1;&sub2; leicht abnimmt. Der Transistor 12 führt folglich zu einer Rückwirkung, die dem Absinken des Potentials des Knotens 4 entgegenwirkt. Dies hat zum Ergebnis, daß das Signal ext in der Nähe des hohen Wertes gehalten wird. Das Signal ext wird länger auf seinem hohen Wert gehalten als im Beispiel der Fig. 6 und 8, da der Strom im Transistor 2 aufgrund des Verhaltens des Transistors 3 als Stromquelle sehr klein ist.
Im zweiten Betriebsbereich R2 erfolgt der Übergang des Transistors 12 auf schwächere Kennlinien von Vgs um so schneller, je näher jene in der Umgebung des 0-Punkts liegen und je stärker der Strom I&sub2; des Transistors 2 gegenüber dem Strom I&sub1;&sub2; des Transistors 12 überwiegt. Die Tendenz, die Arbeitspunkte nach links zu verschieben, kehrt sich um. Die Sättigung des Transistors 12 ruft einen Lawineneffekt hervor, der die Arbeitspunkte schroff nach rechts verschiebt, weshalb die Spannung Vdd schnell auf die Spannung Vgs12 bis zum Sperren des Transistors 12 zurückgeht. In Fig. 9 ist zu erkennen, daß die Arbeitspunkte des Transistors 3 dem Abschnitt der Kennlinie mit großem Gradienten näherkommen.
Dies bewirkt, daß das Signal ext in einer steilen Flanke auf seinen niedrigen Wert geführt wird.
Die anhand der Fig. 7 und 9 gezeigten Arbeitsbereiche sind jene, die zu hohen Verzögerungen führen, da die kleinen Ströme 13 kleine Ströme 12 erzwingen, die eine Hysterese bezüglich der Zustandsänderung des Signals ext bewirken. Am Ende der Hysterese erfolgt die Zustandsänderung in einer steilen Flanke, deren Steigung jener vergleichbar ist, die bei dem anhand der Fig. 6 und 8 erläuterten Beispiel zu beobachten ist.
Wegen der Symmetrie ist das Verhalten der Transistoren 1, 7 und 11 beim Übergang des Signals ext vom Hochpegelzustand zum Tiefpegelzustand mit dem Verhalten der Transistoren 2, 3 und 12 beim Übergang des Signals ext vom Hochpegelzustand zum Tiefpegelzustand identisch. Die obigen Erläuterungen bleiben gültig, wenn die Kennlinien für die PMOS-Transistoren beibehalten werden und der Knoten 5 durch den Knoten 6 und die Spannungen Vds3, Vds12 durch Vds7, Vds11 ersetzt werden.
Im Vorhergehenden waren die Fig. 6 bis 9 nicht dazu gedacht, die Arbeitspunkte mit der Genauigkeit, die die kompletten Transistorgleichungen ergeben, zu bestimmen. Ihre schematische Form ermöglicht das einfache Erläutern der Wichtigkeit des Transistors 12 oder des Transistors 11.
Fig. 3 zeigt eine erfindungsgemäße Weiterentwicklung des anhand von Fig. 2b gezeigten Beispiels einer Zelle. Der Einsatz des einzigen Transistors 12 ermöglicht auch eine Weiterentwicklung des anhand von Fig. 2a gezeigten Beispiels einer Zelle.
Vereinfacht ausgedrückt ist die Lehre aus dem Vorhergehenden folgende. Der Übergang des Signals in vom Tiefpegelzustand zum Hochpegelzustand sperrt den Transistor 1 und entsperrt den Transistor 2, der dann den Knoten 4 entlädt, um ihn auf das Potential des Knotens 5 zu führen. Der Transistor 12 bewirkt eine Reaktion, die dem Absinken des Potentials des Knotens 4 direkt auf das Massepotential durch den Transistor 3 entgegenwirkt. In einer ersten Phase bleibt das Potential des Knotens 5 in der Nähe des Wertes Vi, solange das Potential des Knotens 4 ausreichend hoch bleibt, um den Transistor 12 leitend zu halten. Jedoch verringert das Absinken des Potentials des Knotens 4 die Leitfähigkeit des Transistors 12, was zum Absinken des Potentials des Knotens 5 beiträgt. In einer zweiten Phase ist das Potential des Knotens 4 nicht mehr hoch genug, um eine konsequente Leitfähigkeit des Transistors 12 zu erhalten, weshalb das Potential des Knotens 4 schneller auf das Massepotential absinkt, wodurch das Sperren des Transistors 12 bewirkt wird.
Die Reaktion des Transistors 12 ruft ein Abbrechen der abfallenden Flanke des Signals ext hervor, die bei der Zelle von Fig. 2b beobachtet werden könnte. In der ersten Phase ist die abfallende Flanke aufgrund der Reaktion des Transistors 12, der die Tendenz besitzt, das hohe Potential des Knotens 4 zu behalten, gering und ähnelt einer Hysterese. In der zweiten Phase fällt die Flanke aufgrund des Fehlens der Reaktion des Transistors 12 und aufgrund dessen, daß der Strom im Transistor 3 bereits entstanden ist, stark ab.
Wegen der Symmetrie von Fig. 3 bringen die Transistoren 1, 7 und 11 das Signal ext in ähnlicher Weise wie beim obenbeschriebenen Prozeß vom Massepotentialwert auf den Potentialwert Vdd, wenn das Signal in vom Potentialwert Vdd auf den Massepotentialwert übergeht.
Um bei der Zelle von Fig. 3 eine kleine Verzögerung der Zustandsänderung des Signals ext in bezug auf die Zustandsänderung des Signals in zu erhalten, befiehlt das Signal contr einen kleinen Widerstandswert der Transistoren 3 und 7. Die durch die Transistoren 11 und 12 erfolgende Reaktion ist dann schwach, da ihr Widerstandswert jenen der Transistoren 3 und 7 übersteigt. Das Signal ext variiert schnell zwischen den Potentialextremwerten des Anfangszustands und des Endzustands.
Um die Verzögerung der Zustandsänderung des Signals ext in bezug auf die Zustandsänderung dies Signals in zu vergrößern, erhöht das Signal contr den Widerstandswert der Transistoren 3 und 7. Die durch die Transistoren 11 und 12 erfolgende Reaktion verstärkt sich dann, da sich ihr fester Widerstandswert im Verhältnis zu jenem der Transistoren 3 und 7 verkleinert. Das Signal ext bleibt länger in der Nähe des Extremwerts des Anfangszustands, bevor es schnell zum Potentialextremwert des Endzustands wechselt. Das Signal ext liegt somit nicht solange auf Zwischenpotentialwerten zwischen den Potentialextremwerten. Die Zustandsänderungsflanke bleibt steil, um eben große Verzögerungen zu erhalten.
Fig. 4 zeigt ein Beispiel zweier Zellen im Modell von Fig. 3, die in Reihe geschaltet sind. Mit dem Ausgang ext einer aus den Transistoren 1, 2, 3, 7, 11, 12 gebildeten Zelle ist der Eingang in' einer aus den Transistoren 1', 2', 3', 7', 11', 12' 1 gebildeten Zelle verbunden. Über den Ausgang ext' kann dann eine Verzögerung erhalten werden, die doppelt so groß wie jene einer einzelnen Zelle ist. Ebenso ermöglicht der Anschluß des Eingangs in" einer dritten Zelle an den Ausgang ext' der zweiten Zelle das Erhalten einer Verzögerung, die das Dreifache der mit einer einzelnen Zelle erhaltenen Verzögerung beträgt. Die Verzögerung kann folglich durch die Anzahl von aneinandergereihten Zellen erhöht werden. Eine einzige, aus den Transistoren 9, 10 gebildete Stromspiegelstufe reicht aus, um die variablen Widerstände aller Zellen zu steuern.
Fig. 10 zeigt ein Beispiel einer Zelle, die ähnlich wie jene von Fig. 3 arbeitet, mit Ausnahme, daß der Transistor 3 durch mehrere Transistoren 31, 32, 33, 34, die zwischen dem Knoten 5 und der Masse parallel geschaltet sind, ersetzt ist und daß der Transistor 7 durch mehrere Transistoren 71, 72, 73, 74, die zwischen dem Knoten und dem Potential Vdd parallel geschaltet sind, ersetzt ist. Das analoge Signal contr von Fig. 3 ist durch ein digitales Signal contr' ersetzt, das über eine Anzahl von Adern codiert ist, die gleich der Anzahl von Transistoren 31, 32, 33, 34 ist. Jede Ader überträgt ein Binärsignal, das gleich dem Potential Vdd oder gleich dem Massepotential ist, an das Gate eines Transistors 31, 32, 33, 34. Inverter 41, 42, 43, 44 ermöglichen die Übertragung des Komplements jedes Binärsignals an das Gate eines Transistors 71, 72, 73, 74. Jeder Transistor 71, 72, 73, 74 ist so dimensioniert, daß er die gleiche Strom-Spannungs-Kennlinie wie der entsprechende Transistor 31, 32, 33, 34 besitzt. Somit arbeiten die durchgeschalteten Transistoren 31, 32, 33, 34 und 71, 72, 73, 74 im ungesättigten Bereich, in dem die Kennlinie einer Geraden gleicht, deren Steigung einen Ersatzwiderstand repräsentiert. Die durch das Digitalsignal contr durchgeschalteten Transistoren unter den Transistoren 31, 32, 33, 34 definieren einen Wiederstandswert zwischen dem Knoten 5 und dem Massepotential, der gleich demjenigen Widerstandswert zwischen dem Knoten 6 und dem Potential Vdd ist der durch das Durchschalten der entsprechenden Transistoren unter den Transistoren 71, 72, 73, 74 durch das Komplement des Signals contr' definiert ist.
Fig. 11 zeigt einen Fall, in dem die Adern des Digitalsignals contr' auf dem Potential Vdd liegen. Da die Transistoren 31, 32, 33, 34 durchgeschaltet sind, ist der Scheinwiderstand zwischen dem Knoten 5 und dem Massepotential minimal. Dies entspricht einer Strom-Spannungs-Kennlinie Ids(Vds3) mit maximalem Richtungskoeffizienten.
Eine steile Flanke des Übergangs des Signals in auf das Potential Vdd, das größer als das Potential des Knotens 5 ist, bewirkt ein schnelles Durchschalten des Transistors 2 im ungesättigten Bereich und das Sperren des Transistors 1. Hier bewirkt der hohe Wert des Signals contr' (alle Bits auf 1), daß sämtliche Transistoren 31, 32, 33, 34 auf der fettgezeichneten linearen Kennlinie bleiben. In Fig. 11 sind zwei Arbeitsbereiche des Transistors zu erkennen. Fig. 11 zeigt die Überlagerung zweier Arbeitspunkte, eines Punkts in einem ersten Bereich R1, der durch das nach links verschobene Segment Vdd angedeutet ist, und eines Punkts in einem zweiten Bereich R2, der durch das nach rechts verschobene Segment Vdd angedeutet ist.
Im ersten Betriebsbereich R1 bewirkt das Durchschalten des Transistors 2, daß zusätzlich zum Strom I&sub1;&sub2; des Transistors 12 ein Strom I&sub2; zirkuliert, so daß der Strom 15(R1) erhalten wird. Dies hat zwei Effekte. Der erste Effekt erhöht die Spannung Vds3 des Knotens 5, um den zusätzlichen Strom I&sub2; zu absorbieren. Die Arbeitspunkte haben die Tendenz, sich in der Figur nach links zu verschieben. Der zweite Effekt verringert die Spannung des Knotens 4 und verschiebt den Transistor 12 in den Kennlinien wie etwa der fettgezeichneten Kennlinie R1 durch Verringerung seiner Spannung Vgs. Wie aus der Figur jedoch ersichtlich ist, bleibt der Strom I&sub2; gleich I5(R1)-I&sub1;&sub2; klein, wobei sich der Knoten 4 langsam entlädt und auf einer Potentialebene in der Nähe von Vdd bleibt. Die Arbeitspunkte des Transistors 12 bleiben auf den Kennlinien in der Nähe jener bei Vgsmax, wobei der Strom I&sub1;&sub2; leicht abnimmt. Der Transistor 12 führt folglich zu einer Rückwirkung, die dem Absinken des Potentials des Knotens 4 entgegenwirkt. Dies hat zum Ergebnis, daß das Signal ext in der Nähe des hohen Wertes gehalten wird.
Im zweiten Betriebsbereich R2 erfolgt der Übergang des Transistors 12 auf schwächere Kennlinien von Vgs schneller. Anhand der fettgezeichneten Kennlinie R2, die den Strom I&sub1;&sub2; ergibt, ist zu sehen, daß die Differenz I5(R2)-I&sub1;&sub2; anwächst. Die Tendenz, die Arbeitspunkte nach links zu verschieben, kehrt sich um. Die Sättigung des Transistors 12 ruft einen Lawineneffekt hervor, der die Arbeitspunkte schroff nach rechts verschiebt, weshalb die Spannung Vdd schnell auf die Spannung Vgs12 bis zum Sperren des Transistors 12 zurückgeht. Dies bewirkt, daß das Signal ext in einer steilen Flanke auf seinen niedrigen Wert geführt wird.
Die anhand von Fig. 11 gezeigten Arbeitsbereiche sind jene, die zu den kleinsten Verzögerungen führen, da der Strom 1S dank des hohen Wertes von contr' (alle Bits auf 1) der stärkste Strom ist, der erhalten werden kann. Die durch die Rückwirkung des Transistors 12 hervorgerufene Hysterese besitzt eine geringe Breite:
Fig. 12 zeigt einen Fall, in dem eine einzige Ader des Digitalsignals contr' auf dem Potential Vdca liegt. Da ein einziger der Transistoren 31, 32, 33, 34 durchgeschaltet wird, ist der Scheinwiderstand zwischen dem Knoten 5 und dem Massepotential maximal. Dies entspricht einer Strom-Spannungs-Kennlinie Ids(Vds3) mit minimalem Richtungskoeffizienten.
Eine steile Flanke des Übergangs des Signals in auf das Potential Vdd, das größer als das Potential des Knotens 5 ist, bewirkt ein schnelles Durchschalten des Transistors 2 im ungesättigten Bereich und das Sperren des Transistors 1. Hier bewirkt der niedrige Wert des digitalen Signals contr', daß sämtliche Transistoren 31, 32, 33, 34 auf der fettgezeichneten linearen Kennlinie Ids(Vds3) bleiben. In Fig. 12 sind zwei Arbeitsbereiche des Transistors zu erkennen. Fig. 12 zeigt die Überlagerung zweier Arbeitspunkte, eines Punkts in einem ersten Bereich R1, der durch das nach links verschobene Segment Vdd angedeutet ist, und eines Punkts in einem zweiten Bereich R2, der durch das nach rechts verschobene Segment Vdd angedeutet ist.
Im ersten Betriebsbereich R1 bewirkt das Durchschalten des Transistors 2, daß zusätzlich zum Strom I&sub1;&sub2; des Transistors 12 ein Strom I&sub2; zirkuliert, so daß der Strom I&sub5; erhalten wird. Dies hat zwei Effekte. Der erste Effekt erhöht die Spannung Vds3 zwischen dem Massepotential und dem Knoten S. um den zusätzlichen Strom I&sub2; zu absorbieren. Die Arbeitspunkte haben die Tendenz, sich in der Figur nach links zu verschieben. Der zweite Effekt verringert die Spannung des Knotens 4 und verschiebt den Transistor 12 in der Kennlinie des Bereichs R1 durch Verringerung seiner Spannung Vgs. Wie aus der Figur jedoch ersichtlich ist, bleibt der Strom 12 gleich I&sub5;-I&sub1;&sub2; klein, wobei sich der Knoten 4 langsam entlädt und auf einer Potentialebene in der Nähe von Vdd bleibt. Die Arbeitspunkte des Transistors 12 bleiben auf den Kennlinien in der Nähe jener bei Vgsmax, wobei der Strom I&sub1;&sub2; leicht abnimmt. Der Transistor 12 führt folglich zu einer Rückwirkung, die dem Absinken des Potentials des Knotens 4 entgegenwirkt. Dies hat zum Ergebnis, daß das Signal ext in der Nähe des hohen Wertes gehalten wird. Das Signal ext wird länger auf seinem hohen Wert gehalten als im Beispiel von Fig. 11, da der Strom im Transistor 2 aufgrund der hohen Spannung des Knotens 5 sehr klein ist.
Im zweiten Betriebsbereich R2 erfolgt der Übergang des Transistors 12 auf schwächere Kennlinien von Vgs um so schneller, je näher jene in der Umgebung des 0-Punkts liegen und je stärker der Strom 12 des Transistors 2 gegenüber dem Strom I&sub1;&sub2; des Transistors 12 überwiegt. Die Tendenz, die Arbeitspunkte nach links zu verschieben, kehrt sich um. Die Sättigung des Transistors 12 ruft einen Lawineneffekt hervor, der die Arbeitspunkte schroff nach rechts verschiebt, weshalb die Spannung Vdd schnell auf die Spannung Vgs12 bis zum Sperren des Transistors 12 zurückgeht. Aus Figur ist ersichtlich, daß nahezu der gesamte Strom im Knoten 5 vom Transistor 5 absorbiert wird. Dies bewirkt, daß das Signal ext in einer steilen Flanke auf seinen niedrigen Wert geführt wird.
Die anhand von Fig. 12 gezeigten Arbeitsbereiche sind jene, die zu den größten Verzögerungen führen, da die kleinen Ströme I&sub3; kleine Ströme 12 1 bewirken, wodurch eine breite Hysterese bezüglich der Zustandänderung des Signals ext hervorgerufen wird. Am Ende der Hysterese erfolgt die Zustandänderung in einer steilen Flanke, deren Steigung jener vergleichbar ist, die bei dem anhand Fig. 11 erläuterten Beispiel zu beobachten ist.
Wegen der Symmetrie ist das Verhalten der Transistoren 1, 71, 72, 73, 74 und 11 beim Übergang des Signals ext vom Hochpegelzustand zum Tiefpegelzustand mit dem Verhalten der Transistoren 2, 31, 32, 33, 34 und 12 beim Übergang des Signals ext vom Hochpegelzustand zum Tiefpegelzustand identisch. Die obigen Erläuterungen bleiben gültig, wenn die Kennlinien für die PMOS-Transistoren beibehalten werden und der Knoten 5 durch den Knoten 6 und die Spannungen Vds3, Vds12 durch Vds7, Vds11 ersetzt werden.
Im Vorhergehenden waren die Fig. 11 und 12 nicht dazu gedacht, die Arbeitspunkte mit der Genauigkeit, die die kompletten Transistorgleichungen erleben, zu bestimmen. Ihre schematische Form ermöglicht das einfache Erläutern der Wichtigkeit des Transistors 12 oder des Transistors 11.
Fig. 5 zeigt ein Beispiel eines erfindungsgemäßen Oszillators mit einer variablen Frequenz. Ein solcher Oszillator ist im wesentlichen aus einer ungeraden Anzahl von Invertern gebildet, die in Reihe geschaltet sind, wobei das Ausgangssignal des letzten Inverters auf den Eingang des ersten Inverters zurückgeführt wird. Der erste Inverter ist mittels eines NAND-Gatters 16 realisiert. Ein zweiter und ein dritter Inverter sind mittels der Zellen 14 und 15 mit variabler Verzögerung τ verwirklicht. Der Ausgang der Zelle 15 ist auf einen ersten Eingang des Gatters 16 zurückgeführt. An einem zweiten Eingang des Gatters 16 wird ein Signal EN eingegeben, um den Oszillator in Betrieb zu setzen. Wenn das Signal EN auf 0 ist, ist das Ausgangssignal am Gatter 16 auf 1, wobei das Ausgangssignal der Zelle 14 dann auf 0 ist, das Ausgangssignal des Gatters 15 auf 1 ist und das Ausgangssignal des Gatters 16 auf 1 bleibt. Der Zustand der Schleife 16, 14, 15 ist stabil und das System oszilliert nicht. Wenn das Signal EN auf 1 ansteigt, fällt das Ausgangssignal des Gatters 16 auf 0 ab, steigt das Ausgangssignal der Zelle 14 mit der Verzögerung τ auf 1 an und fällt das Ausgangssignal der Zelle 15 mit der Verzögerung τ auf 0 ab. Wenn das Ausgangssignal des Gatters 16 den Zustand mit einer Verzögerung τ' in bezug auf die Zustandsänderung eines seiner Eingänge wechselt, steigt das Ausgangssignal des Gatters 16 mit einer Verzögerung τ' auf 1 an. Solange das Signal EN 1 ist, erreicht das erste Eingangssignals des Gatters 16 den Wert seines Ausgangssignals mit einer Verzögerung Zu. Dies hat den Effekt, das Ausgangssignal des Gatters 16 mit einer Verzögerung 2τ + τ' umzukehren. Die Umkehr des Ausgangssignals des Gatters 16 mit einer Periode T = 2τ +τ' bewirkt das Oszillieren der Schleife mit einer Frequenz gleich 1/2 T. An den Ausgang des Gatters 16 ist außerdem der Eingang eines Inverters 17 geschaltet, an dessen Ausgang der Eingang eines Inverters 18 geschaltet ist. über den Ausgang des Inverters 18 kann ein Nutzsignal U erhalten werden, das das Abbild des Ausgangssignals des Gatters 16 ist.
Die Verzögerung einer Zelle 14, 15 wird durch ein Steuersignal contr geregelt, das über eine Einrichtung 17, 18 das Zeitprofil des extrahierten Signals bezüglich der Änderung der steilen Flanke des Eingangssignals steuert. Dieses Profil setzt sich aus zwei Abschnitten zusammen. Ein erster Hystereseabschnitt H strebt danach, das extrahierte Signal auf seinem vorhergehenden Zustand zu halten. Ein zweiter Abschnitt F mit steiler Flanke führt das extrahierte Signal schnell in seinem neuen Zustand.
Im Fall der Fig. 3 oder 4 ist die Einrichtung 17, 18 unter Beschränkung auf eine Weiterentwicklung von Fig. 2a aus Transistoren 3 und 12 gebildet. Wenn beim Ansteigen und Abfallen ein symmetrisches Verhalten gewünscht wird, ist die Einrichtung 17, 18 aus Transistoren 3, 7, 11, 12 gebildet , denen die Transistoren 9 und 10, eventuell mehreren Zellen gemeinsam, hinzukommen. Das Steuersignal ist dann ein analoges Signal contr.
Im Fall von Fig. 10 ist die Einrichtung 17, 18 unter Beschränkung auf eine Weiterentwicklung von Fig. 2a aus Transistoren der Transistoren 31, 32, 33, 34 und 12 gebildet. Wenn beim Ansteigen und Abfallen ein symmetrisches Verhaltens gewünscht wird, ist die Einrichtung 17, 18 aus Transistoren 31, 32, 33, 34, 71, 72, 73, 74, 11, 12 gebildet, zu denen die Inverter 41, 42, 43, 44 hinzukommen. Bei einer Kaskadenschaltung der Zellen von Fig. 10 im Modell von Fig. 4 können die Inverter 41, 42, 43, 44 mehreren Zellen gemeinsam sein. Das Steuersignal ist dann ein Digitalsignal contr', das bei bestimmten Anwendungen den Vorteil einer höheren Immunität gegenüber dem Rauschen aufweist.

Claims

1. Verfahren zum Erhalten eines Signals (U) mit variabler Frequenz mittels eines ersten extrahierten Signals (ext), das durch Umkehrung eines ersten mit einer durch ein Steuersignal (contr, contr') gesteuerten Verzögerung T eingegebenen Signals (in) erzeugt wird, indem die Umkehrung in einer ungeraden Anzahl wiederholt wird, wobei bei jeder Umkehrung das extrahierte Signal (ext) der vorhergehenden Umkehrung als neu eingegebenes Signal (in) verwendet wird, derart, daß eine Schleife gebildet wird, in der das letzte extrahierte Signal (ext) als erstes eingegebene Signal (in) verwendet wird, dadurch gekennzeichnet, daß das erste Signal (ext) anhand eines eingegebenen Signals (in) mit einer Verstärkung (17, 18) mit durch das Steuersignal (contr, contr') gesteuertem Wert erhalten wird und daß das extrahierte Signal (ext) auf das Steuersignal (contr, contr') zurückwirkt, um dem extrahierten Signal (ext) bezüglich der Zustandsänderung des ersten Signals (in) eine Hysterese zu verleihen, derart, daß die Breite der Hysterese von dem Steuersignal (contr, contr') abhängt.

2. Oszillator mit variabler Frequenz, der durch ein Steuersignal (contr; contr') gesteuert wird und eine ungerade Anzahl invertierender Gatter (14, 15, 16) umfaßt, wovon jeweils ein Eingang (in) mit einem Ausgangssignal (ext) eines vorhergehenden invertierenden Gatters beaufschlagt wird, wobei ein Eingang des ersten invertierenden Gatters (14) mit dem Ausgangssignal des letzten invertierenden Gatters (16) gespeist wird, wobei wenigstens ein invertierendes Gatter (14, 15) aus einer Zelle (17, 18) mit variabler Verstärkung, die von dem Steuersignal (contr, contr') abhängt und bei einer Änderung des Eingangssignals eine Hysterese, gefolgt von einer steilen Flanke des Ausgangssignals, hervorruft, gebildet ist, dadurch gekennzeichnet, daß eine Zelle umfaßt:

einen invertierenden Verstärker (1, 2), der durch einen ersten Knoten (6) mit hohem Potential und einen zweiten Knoten (5) mit niedrigem Potential gespeist wird, wobei ein dritter Knoten (4) den Ausgang bildet,

- einen ersten Transistor (3), dessen Source mit einem festen Potential, das niedriger als das Potential des zweiten Knotens (5) ist, verbunden ist, dessen Drain mit dem zweiten Knoten (5) verbunden ist und dessen Gate auf dem Potential des Signals (contr) mit analoger Form liegt;

- einen zweiten Transistor (12), dessen Drain mit einem festen Potential, das gleich wie oder höher als das Potential des ersten Knotens (6) ist, verbunden ist, dessen Source mit dem zweiten Knoten (5) verbunden ist und dessen Gate auf dem Potential des dritten Knotens (4) liegt, um den zweiten Transistor (12) durchzuschalten, wenn das Potential des dritten Knotens (4) höher als das 1 Potential des zweiten Knotens (5) ist.

3. Oszillator mit variabler Frequenz nach Anspruch 2; dadurch gekennzeichnet, daß eine Zelle ferner umfaßt:

- einen dritten Transistor (7), dessen Source mit einem festen Potential, das höher als das Potential des ersten Knotens (6) ist, verbunden ist, dessen Drain mit dem ersten Knoten (6) verbunden ist und dessen Gate auf einem Potential liegt, das vom Signal (contr) mit analoger Form abhängt, und

- einen vierten. Transistor (11), dessen Drain mit einem festen Potential, das niedriger als das Potential des zweiten Knotens (5) ist, verbunden ist, dessen Source mit dem ersten Knoten (6) verbunden ist und dessen Gate auf dem Potential des dritten Knotens (4) liegt, um den vierten Transistor (11) durchzuschalten, wenn das Potential des dritten Knotens (4) niedriger als das Potential des ersten Knotens (6) ist.

4. Oszillator mit variabler Frequenz, der durch ein Steuersignal (contr, contr') gesteuert wird und eine ungerade Anzahl invertierender Gatter (14, 15, 16) umfaßt, wovon jeweils ein Eingang (in) mit einem Ausgangssignal (ext) eines vorhergehenden invertierenden Gatters beaufschlagt wird, wobei ein Eingang des ersten invertierenden Gatters (14) mit dem Ausgangssignal des letzten invertierenden Gatters (16) gespeist wird, wobei wenigstens ein invertierendes Gatter (14, 15) aus einer Zelle (17, 18) mit variabler Verstärkung, die von dem Steuersignal (contr, contr') abhängt und bei einer Änderung des Eingangssignals eine Hysterese, gefolgt von einer steilen Flanke des Ausgangssignals, hervorruft, gebildet ist, dadurch gekennzeichnet, daß eine Zelle umfaßt:

- einen invertierenden Verstärker (1, 2), der durch einen ersten Knoten (6) mit hohem Potential und einen zweiten Knoten (5) mit niedrigem Potential gespeist wird, wobei ein dritter Knoten (4) den Ausgang bildet,

- mehrere erste Transistoren (31, 32, 33, 34), deren Sources mit einem festen Potential, das niedriger als das Potential des zweiten Knotens (5) ist, verbunden sind, deren Drains mit dem zweiten Knoten (5) verbunden sind und wovon jedes Gate auf dem hohen Potential oder dem niedrigen Potential eines Abschnitts des Signals (contr') mit digitaler Form liegt.

- einen zweiten Transistor (12), dessen Drain mit einem festen Potential, das gleich wie oder höher als das Potential des ersten Knotens (6) ist, verbünden ist, dessen Source mit dem zweiten Knoten (5) verbunden ist und dessen Gate auf dem Potential des dritten Knotens (4) liegt, um den zweiten Transistor (12) durchzuschalten, wenn das Potential des dritten Knotens (4) höher als das Potential des zweiten Knotens (5) ist.

5. Oszillator mit variabler Frequenz nach Anspruch 4, dadurch gekennzeichnet, daß eine Zelle ferner umfaßt:

- mehrere dritte Transistoren (71, 72, 73, 74), deren Sources mit einem festen Potential, das höher als das Potential des ersten Knotens (6) ist, verbunden sind, deren Drains mit dem ersten Knoten (6) verbunden sind und wovon jedes Gate auf dem invertierten niedrigen oder hohen Potential eines Abschnitts des Signals (contr') mit digitaler Form liegt, und

- einen vierten Transistor (11), dessen Drain mit einem festen Potential, das niedriger als das Potential des zweiten Knotens (5) ist, verbunden ist, dessen Source mit dem ersten Knoten (6) verbunden ist und dessen Gate auf dem Potential des dritten Knotens (4) liegt, um den dritten Transistor (11) durchzuschalten, wenn das Potential des dritten Knotens (4) niedriger als das Potential des ersten Knotens (6) ist.

6. Zelle zum Erhalten eines extrahierten Signals (ext) mit einer variablen Verzögerung (τ) in bezug auf ein eingegebenes Signal (in) mittels eines invertierenden Verstärkers, dessen Verstärkung durch ein Steuersignal (contr, contr') gesteuert wird, dadurch gekennzeichnet, daß das extrahierte Signal (ext) erhalten wird anhand des eingegebenen Signals (in) mit einer Verstärkung (17, 18) mit durch das Steuersignal (contr, contr') gesteuertem Wert und daß das extrahierte Signal (ext) auf das Steuersignal (contr, contr') zurückwirkt, um dem extrahierten Signal (ext) bezüglich der Zustandsänderung des ersten eingegebenen Signals (in) eine Hysterese zu verleihen, derart, daß die Breite der Hysterese vom Steuersignal (contr, contr') abhängt.

7. Zelle nach Anspruch 6, dadurch gekennzeichnet, daß sie umfaßt:

- einen invertierenden Verstärker (1, 2), der durch einen ersten Knoten (6) mit hohem Potential und einen zweiten Knoten (5) mit niedrigem Potential gespeist wird und wovon ein dritter Knoten (4) das Signal (ext) liefert,

- einen ersten Transistor (3), dessen Source mit einem festen Potential, das niedriger als das Potential des zweiten Knotens (5) ist, verbunden ist, dessen Drain mit dem zweiten Knoten (5) verbunden ist und dessen Gate auf dem Potential des Signals (contr) mit analoger Form liegt, und

- einen zweiten Transistor (12), dessen Drain mit einem festen Potential, das gleich wie oder höher als das Potential des ersten Knotens (6) ist, verbunden ist, dessen Source mit dem zweiten Knoten (5) verbunden ist und dessen Gate auf dem Potential des dritten Knotens (4) liegt, um den zweiten Transistor (12) durchzuschalten, wenn das Potential des dritten Knotens (4) höher als das Potential des zweiten Knotens (5) ist.

8. Zelle nach Anspruch 7, dadurch gekennzeichnet, daß sie ferner umfaßt:

- einen dritten Transistor (7), dessen Source mit einem festen Potential, das höher als das Potential des ersten Knotens (6) ist, verbunden ist, dessen Drain mit dem ersten Knoten (16) verbunden ist und dessen Gate auf einem Potential liegt, das vom Signal (contr) mit analoger Form abhängt, und

- einen vierten Transistor (11), dessen Drain mit einem festen Potential niedriger als das Potential des zweiten Knotens (5) verbunden ist, dessen Source mit dem ersten Knoten (6) verbunden ist und dessen Gate auf dem Potential des dritten Knotens (4) liegt, um den vierten Transistor (4) durchzuschalten, wenn das 1 Potential des dritten Knotens (4) niedriger als das Potential des ersten Knotens (6) ist.

9. Zelle nach Anspruch 6, dadurch gekennzeichnet, daß sie umfaßt:

- mehrere erste Transistoren (31, 32, 33, 34), deren Sources mit einem festen Potential, das niedriger als das Potential des zweiten Knotens (5) ist, verbunden sind, deren Drains mit dem zweiten Knoten (5) verbunden sind und wovon jedes Gate auf dem hohen oder niedrigen Potential eines Abschnitts des Signals (contr') mit digitaler Form liegt, und

10. Zelle nach Anspruch 9, dadurch gekennzeichnet, daß sie ferner umfaßt:

- mehrere dritte Transistoren (71, 72, 73, 74), deren Sources mit einem festen Potential, das höher als das Potential des ersten Knotens (6) ist, verbunden sind, deren Drains mit dem ersten Knoten (6) verbunden sind und wovon jedes Gate auf dem invertierten niedrigen oder hohen Potential eines Abschnitts des · Signals (contr') mit digitaler Form liegt, und

- einen vierten Transistor (11), dessen Drain mit einem festen Potential, das niedriger als das Potential des zweiten Knotens (5) ist, verbunden ist, dessen Source mit dem ersten Knoten (6) verbunden ist und dessen Gate auf dem Potential des dritten Knotens (4) liegt, um den vierten Transistor (11) durchzuschalten, wenn das Potential des dritten Knotens (4) niedriger als das Potential des ersten Knotens (6) ist.