JPH10224186A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- JPH10224186A JPH10224186A JP9025225A JP2522597A JPH10224186A JP H10224186 A JPH10224186 A JP H10224186A JP 9025225 A JP9025225 A JP 9025225A JP 2522597 A JP2522597 A JP 2522597A JP H10224186 A JPH10224186 A JP H10224186A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
- H03K3/0322—Ring oscillators with differential cells
-
- H—ELECTRICITY
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- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K3/03—Astable circuits
Landscapes
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Logic Circuits (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】
【課題】 高い周波数でもほぼ５０％のデューティサイ
クルの発振信号が得られるリング発振回路による電圧制
御発振器を提供する。 【解決手段】 遅延反転回路１０〜３０は、入力信号が
“Ｈ”から“Ｌ”に変化した時に、一定の遅延時間ｔｒ
で応答して出力信号を“Ｌ”から“Ｈ”へ変化させる。
また、入力信号が“Ｌ”から“Ｈ”に変化した時は、遅
延制御電圧Ｖｃに応じた遅延時間ｔｆで応答して出力信
号を“Ｈ”から“Ｌ”へ変化させる。遅延反転回路１０
〜３０によるリング発振回路の出力信号は遅延反転回路
４０に与えられる。遅延反転回路４０は、入力信号が
“Ｈ”から“Ｌ”に変化した時には一定の遅延時間ｔｒ
で応答し、入力信号が“Ｌ”から“Ｈ”へ変化した時に
は、遅延制御電圧Ｖｃに応じて遅延時間ｔｆ／２で応答
する。これにより、遅延反転回路４０からほぼ５０％の
デューティサイクルの発振信号が得られる。
クルの発振信号が得られるリング発振回路による電圧制
御発振器を提供する。 【解決手段】 遅延反転回路１０〜３０は、入力信号が
“Ｈ”から“Ｌ”に変化した時に、一定の遅延時間ｔｒ
で応答して出力信号を“Ｌ”から“Ｈ”へ変化させる。
また、入力信号が“Ｌ”から“Ｈ”に変化した時は、遅
延制御電圧Ｖｃに応じた遅延時間ｔｆで応答して出力信
号を“Ｈ”から“Ｌ”へ変化させる。遅延反転回路１０
〜３０によるリング発振回路の出力信号は遅延反転回路
４０に与えられる。遅延反転回路４０は、入力信号が
“Ｈ”から“Ｌ”に変化した時には一定の遅延時間ｔｒ
で応答し、入力信号が“Ｌ”から“Ｈ”へ変化した時に
は、遅延制御電圧Ｖｃに応じて遅延時間ｔｆ／２で応答
する。これにより、遅延反転回路４０からほぼ５０％の
デューティサイクルの発振信号が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、奇数個の反転論理
回路をリング状に接続し、これらの各反転論理回路の遅
延時間を外部制御電圧で制御することにより、発振周波
数を制御できる電圧制御発振器（以下、「ＶＣＯ」とい
う）に関するものである。
回路をリング状に接続し、これらの各反転論理回路の遅
延時間を外部制御電圧で制御することにより、発振周波
数を制御できる電圧制御発振器（以下、「ＶＣＯ」とい
う）に関するものである。
【０００２】
【従来の技術】図２は、従来のリング回路によるＶＣＯ
の構成図である。このＶＣＯは、リング状に接続された
３個の遅延反転回路１，２，３を有している。これらの
遅延反転回路１〜３は、それぞれ入力端子Ａに入力され
る入力信号を、入力端子Ｂに与えられた参照電圧Ｖｒと
比較し、その比較結果に応じて反転した論理レベルの信
号を出力端子Ｃに出力する論理回路である。遅延反転回
路１〜３は制御端子Ｄを有しており、この制御端子Ｄに
与えられる遅延制御電圧Ｖｃによって、出力端子Ｃに出
力する出力信号の遅延時間を制御できるようになってい
る。即ち、遅延反転回路１〜３は、入力信号を参照電圧
Ｖｒと比較して反転した信号を出力する反転手段と、こ
の反転手段の出力側に接続された遅延手段とを有してい
る。遅延手段は、キャパシタによる充電部と、遅延制御
電圧Ｖｃによって導通状態が制御されるトランジスタに
よる放電部とで構成されている。遅延反転回路３の出力
側は、遅延反転回路１の入力側に接続されるとともに、
波形整形用の論理ゲート４に入力され、矩形波に整形さ
れた発振信号ＯＵＴがこの論理ゲート４の出力側に出力
されるようになっている。
の構成図である。このＶＣＯは、リング状に接続された
３個の遅延反転回路１，２，３を有している。これらの
遅延反転回路１〜３は、それぞれ入力端子Ａに入力され
る入力信号を、入力端子Ｂに与えられた参照電圧Ｖｒと
比較し、その比較結果に応じて反転した論理レベルの信
号を出力端子Ｃに出力する論理回路である。遅延反転回
路１〜３は制御端子Ｄを有しており、この制御端子Ｄに
与えられる遅延制御電圧Ｖｃによって、出力端子Ｃに出
力する出力信号の遅延時間を制御できるようになってい
る。即ち、遅延反転回路１〜３は、入力信号を参照電圧
Ｖｒと比較して反転した信号を出力する反転手段と、こ
の反転手段の出力側に接続された遅延手段とを有してい
る。遅延手段は、キャパシタによる充電部と、遅延制御
電圧Ｖｃによって導通状態が制御されるトランジスタに
よる放電部とで構成されている。遅延反転回路３の出力
側は、遅延反転回路１の入力側に接続されるとともに、
波形整形用の論理ゲート４に入力され、矩形波に整形さ
れた発振信号ＯＵＴがこの論理ゲート４の出力側に出力
されるようになっている。
【０００３】このような構成のＶＣＯでは、例えば、電
源投入時に遅延反転回路１の入力側がレベル“Ｌ”であ
ると、遅延反転回路１〜３の動作による遅延時間後、遅
延反転回路３の出力側にレベル“Ｈ”の信号が出力され
る。この信号が遅延反転回路１の入力側にフィードバッ
クされるので、更に遅延反転回路１〜３の動作による遅
延時間後、遅延反転回路３の出力側は“Ｌ”に反転す
る。このように、遅延反転回路１〜３の動作によるリン
グ遅延時間を周期とする発振動作が行われる。一方、各
遅延反転回路１〜３の内部においては、次のような動作
が行われている。即ち、反転手段の出力信号が“Ｌ”か
ら“Ｈ”に変化したときには、一定の短時間内に遅延手
段の充電部が充電されて、遅延手段の出力信号は“Ｈ”
となる。逆に、反転手段の出力信号が“Ｈ”から“Ｌ”
へ変化したときには、遅延手段の放電部の時定数に従っ
て充電部に充電された電荷が放電されて、この遅延手段
の出力電圧が連続的に低下する。そして、ある時間経過
後に出力信号が“Ｌ”となる。この時定数は、制御端子
Ｄから、遅延反転回路１〜３の遅延手段に印加される遅
延制御電圧Ｖｃよって制御されるので、この遅延制御電
圧Ｖｃによって、発振周波数の制御を行うことができ
る。
源投入時に遅延反転回路１の入力側がレベル“Ｌ”であ
ると、遅延反転回路１〜３の動作による遅延時間後、遅
延反転回路３の出力側にレベル“Ｈ”の信号が出力され
る。この信号が遅延反転回路１の入力側にフィードバッ
クされるので、更に遅延反転回路１〜３の動作による遅
延時間後、遅延反転回路３の出力側は“Ｌ”に反転す
る。このように、遅延反転回路１〜３の動作によるリン
グ遅延時間を周期とする発振動作が行われる。一方、各
遅延反転回路１〜３の内部においては、次のような動作
が行われている。即ち、反転手段の出力信号が“Ｌ”か
ら“Ｈ”に変化したときには、一定の短時間内に遅延手
段の充電部が充電されて、遅延手段の出力信号は“Ｈ”
となる。逆に、反転手段の出力信号が“Ｈ”から“Ｌ”
へ変化したときには、遅延手段の放電部の時定数に従っ
て充電部に充電された電荷が放電されて、この遅延手段
の出力電圧が連続的に低下する。そして、ある時間経過
後に出力信号が“Ｌ”となる。この時定数は、制御端子
Ｄから、遅延反転回路１〜３の遅延手段に印加される遅
延制御電圧Ｖｃよって制御されるので、この遅延制御電
圧Ｖｃによって、発振周波数の制御を行うことができ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
リング回路によるＶＣＯでは、次のような課題があっ
た。即ち、発振周波数の制御を行う際に、遅延反転回路
１〜３の出力信号が“Ｈ”から“Ｌ”へ変化するときの
遅延時間を制御することによって、リング遅延時間を制
御し、これによって発振周波数を制御している。従っ
て、発振信号ＯＵＴは、“Ｈ”の時間が“Ｌ”の時間よ
りも長くなり、デューティサイクルを５０％とすること
が不可能である。このため、発振信号ＯＵＴの“Ｌ”の
パルス幅が狭くなり、後段に接続するフリップフロップ
回路等のセットアップ時間やホールド時間を確保するこ
とができず、誤動作を生ずる原因となる。一方、リング
を構成する遅延反転回路の数を多くすることにより、デ
ューティサイクルを５０％に近付けることが可能である
が、リング遅延時間が大きくなるので、例えば、高速通
信に使用される１５６ＭＨｚ以上の高い周波数での発振
が困難になるという課題があった。本発明は、前記従来
技術が持っていた課題を解決し、高い周波数でもほぼ５
０％のデューティサイクルの発振出力が得られるＶＣＯ
を提供するものである。
リング回路によるＶＣＯでは、次のような課題があっ
た。即ち、発振周波数の制御を行う際に、遅延反転回路
１〜３の出力信号が“Ｈ”から“Ｌ”へ変化するときの
遅延時間を制御することによって、リング遅延時間を制
御し、これによって発振周波数を制御している。従っ
て、発振信号ＯＵＴは、“Ｈ”の時間が“Ｌ”の時間よ
りも長くなり、デューティサイクルを５０％とすること
が不可能である。このため、発振信号ＯＵＴの“Ｌ”の
パルス幅が狭くなり、後段に接続するフリップフロップ
回路等のセットアップ時間やホールド時間を確保するこ
とができず、誤動作を生ずる原因となる。一方、リング
を構成する遅延反転回路の数を多くすることにより、デ
ューティサイクルを５０％に近付けることが可能である
が、リング遅延時間が大きくなるので、例えば、高速通
信に使用される１５６ＭＨｚ以上の高い周波数での発振
が困難になるという課題があった。本発明は、前記従来
技術が持っていた課題を解決し、高い周波数でもほぼ５
０％のデューティサイクルの発振出力が得られるＶＣＯ
を提供するものである。
【０００５】
【課題を解決するための手段】前記課題を解決するた
め、第１の発明は、電圧制御発振器において、次のよう
なリング発振回路と、第２の反転手段と、第２の遅延手
段とを備えている。即ち、リング発振回路は、入力信号
を参照電圧と比較し、該入力信号を反転して相補的な第
１または第２の論理レベルの第１の反転信号を出力する
第１の反転手段と、前記第１の反転信号が与えられ、該
第１の反転信号が前記第１の論理レベルから前記第２の
論理レベルに変化したときには一定の遅延時間で追随
し、該第１の反転信号が該第２の論理レベルから該第１
の論理レベルに変化したときには遅延制御電圧に応じた
可変遅延時間で追随して、遅延出力信号を出力する第１
の遅延手段とで構成された遅延反転回路が、奇数個（但
し、３個以上）リング状に接続された発振回路である。
第２の反転手段は、前記リング発振回路内の１つの遅延
反転回路の遅延出力信号が与えられ、該遅延出力信号を
前記参照電圧と比較し、該遅延出力信号を反転して前記
第１または第２の論理レベルの第２の反転信号を出力す
るものである。そして、第２の遅延手段は、前記第２の
反転信号が与えられ、該第２の反転信号が前記第１の論
理レベルから前記第２の論理レベルに変化したときには
前記一定の遅延時間で追随し、該第２の反転信号が該第
２の論理レベルから該第１の論理レベルに変化したとき
には前記遅延制御電圧に応じて前記可変遅延時間の２分
の１の遅延時間で追随して、発振信号を出力するもので
ある。
め、第１の発明は、電圧制御発振器において、次のよう
なリング発振回路と、第２の反転手段と、第２の遅延手
段とを備えている。即ち、リング発振回路は、入力信号
を参照電圧と比較し、該入力信号を反転して相補的な第
１または第２の論理レベルの第１の反転信号を出力する
第１の反転手段と、前記第１の反転信号が与えられ、該
第１の反転信号が前記第１の論理レベルから前記第２の
論理レベルに変化したときには一定の遅延時間で追随
し、該第１の反転信号が該第２の論理レベルから該第１
の論理レベルに変化したときには遅延制御電圧に応じた
可変遅延時間で追随して、遅延出力信号を出力する第１
の遅延手段とで構成された遅延反転回路が、奇数個（但
し、３個以上）リング状に接続された発振回路である。
第２の反転手段は、前記リング発振回路内の１つの遅延
反転回路の遅延出力信号が与えられ、該遅延出力信号を
前記参照電圧と比較し、該遅延出力信号を反転して前記
第１または第２の論理レベルの第２の反転信号を出力す
るものである。そして、第２の遅延手段は、前記第２の
反転信号が与えられ、該第２の反転信号が前記第１の論
理レベルから前記第２の論理レベルに変化したときには
前記一定の遅延時間で追随し、該第２の反転信号が該第
２の論理レベルから該第１の論理レベルに変化したとき
には前記遅延制御電圧に応じて前記可変遅延時間の２分
の１の遅延時間で追随して、発振信号を出力するもので
ある。
【０００６】第２の発明では、第１の発明の電圧制御発
振器における第１の遅延手段を、前記第１の反転手段か
ら出力される前記第２の論理レベルの前記第１の反転信
号によって電荷が充電されて前記遅延出力信号を出力す
る第１の充電部と、前記遅延制御電圧によって導通状態
が制御され、前記第１の反転信号が前記第１の論理レベ
ルのときに、前記第１の充電部に充電された電荷を該遅
延制御電圧に応じて放電させる第１の放電部とで構成し
ている。更に、前記第２の遅延手段を、前記第２の反転
手段から出力される前記第２の論理レベルの前記第１の
反転信号によって電荷が充電され、前記電圧制御発振信
号を出力する前記第１の充電部と同一容量の第２の充電
部と、前記遅延制御電圧によって導通状態が制御され、
前記第１の反転信号が前記第１の論理レベルのときに、
前記第２の充電部に充電された電荷を該遅延制御電圧に
応じて、前記第１の放電部の２倍の速さで放電させる第
２の放電部とで構成している。
振器における第１の遅延手段を、前記第１の反転手段か
ら出力される前記第２の論理レベルの前記第１の反転信
号によって電荷が充電されて前記遅延出力信号を出力す
る第１の充電部と、前記遅延制御電圧によって導通状態
が制御され、前記第１の反転信号が前記第１の論理レベ
ルのときに、前記第１の充電部に充電された電荷を該遅
延制御電圧に応じて放電させる第１の放電部とで構成し
ている。更に、前記第２の遅延手段を、前記第２の反転
手段から出力される前記第２の論理レベルの前記第１の
反転信号によって電荷が充電され、前記電圧制御発振信
号を出力する前記第１の充電部と同一容量の第２の充電
部と、前記遅延制御電圧によって導通状態が制御され、
前記第１の反転信号が前記第１の論理レベルのときに、
前記第２の充電部に充電された電荷を該遅延制御電圧に
応じて、前記第１の放電部の２倍の速さで放電させる第
２の放電部とで構成している。
【０００７】第３の発明では、第１の発明の電圧制御発
振器における第１の遅延手段を、前記第１の反転手段か
ら出力される前記第２の論理レベルの前記第１の反転信
号によって電荷が充電されて前記遅延出力信号を出力す
る第１の充電部と、前記遅延制御電圧によって導通状態
が制御され、前記第１の反転信号が前記第１の論理レベ
ルのときに、前記第１の充電部に充電された電荷を該遅
延制御電圧に応じて放電させる第１の放電部とで構成し
ている。更に、前記第２の遅延手段を、前記第１の充電
部の２分の１の容量を有し、前記第２の反転手段から出
力される前記第２の論理レベルの前記第１の反転信号に
よって電荷が充電される第２の充電部と、前記遅延制御
電圧によって導通状態が制御され、前記第１の反転信号
が前記第１の論理レベルのときに、前記第２の充電部に
充電された電荷を該遅延制御電圧に応じて、前記第１の
放電部と同一の速さで放電させる第２の放電部とで構成
している。
振器における第１の遅延手段を、前記第１の反転手段か
ら出力される前記第２の論理レベルの前記第１の反転信
号によって電荷が充電されて前記遅延出力信号を出力す
る第１の充電部と、前記遅延制御電圧によって導通状態
が制御され、前記第１の反転信号が前記第１の論理レベ
ルのときに、前記第１の充電部に充電された電荷を該遅
延制御電圧に応じて放電させる第１の放電部とで構成し
ている。更に、前記第２の遅延手段を、前記第１の充電
部の２分の１の容量を有し、前記第２の反転手段から出
力される前記第２の論理レベルの前記第１の反転信号に
よって電荷が充電される第２の充電部と、前記遅延制御
電圧によって導通状態が制御され、前記第１の反転信号
が前記第１の論理レベルのときに、前記第２の充電部に
充電された電荷を該遅延制御電圧に応じて、前記第１の
放電部と同一の速さで放電させる第２の放電部とで構成
している。
【０００８】第４の発明は、電圧制御発振器において、
第１の発明と同様のリング発振回路と、次のような第２
の反転手段と、第２の遅延手段とを備えている。第２の
反転手段は、前記リング発振回路内の１つの遅延反転回
路の遅延出力信号が与えられ、該遅延出力信号を前記参
照電圧と比較し、該遅延出力信号を反転して前記第１及
び第２の論理レベルの電位差の２分の１の電位差を有す
る相補的な第３または第４の論理レベルの第２の反転信
号を出力する回路である。第２の遅延手段は、前記第２
の反転信号が与えられ、該第２の反転信号が前記第３の
論理レベルから前記第４の論理レベルに変化したときに
は前記一定の遅延時間で追随し、該第２の反転信号が該
第４の論理レベルから該第３の論理レベルに変化したと
きには前記遅延制御電圧に応じて前記可変遅延時間で追
随して、発振信号を出力する回路である。第１〜第３の
発明によれば、以上のように電圧制御発振器を構成した
ので、次のような作用が行われる。
第１の発明と同様のリング発振回路と、次のような第２
の反転手段と、第２の遅延手段とを備えている。第２の
反転手段は、前記リング発振回路内の１つの遅延反転回
路の遅延出力信号が与えられ、該遅延出力信号を前記参
照電圧と比較し、該遅延出力信号を反転して前記第１及
び第２の論理レベルの電位差の２分の１の電位差を有す
る相補的な第３または第４の論理レベルの第２の反転信
号を出力する回路である。第２の遅延手段は、前記第２
の反転信号が与えられ、該第２の反転信号が前記第３の
論理レベルから前記第４の論理レベルに変化したときに
は前記一定の遅延時間で追随し、該第２の反転信号が該
第４の論理レベルから該第３の論理レベルに変化したと
きには前記遅延制御電圧に応じて前記可変遅延時間で追
随して、発振信号を出力する回路である。第１〜第３の
発明によれば、以上のように電圧制御発振器を構成した
ので、次のような作用が行われる。
【０００９】リング発振回路を構成する遅延反転回路に
おける第１の遅延手段では、第１の論理レベルから第２
の論理レベルへの遅延時間と、第２の論理レベルから第
１の論理レベルへの遅延時間とが異なる。このため、リ
ング発振回路の出力信号のデューティサイクルは、５０
％からずれた値となっている。このリング発振回路の出
力信号は、第２の反転手段によって論理レベルが反転さ
れ、更に第２の遅延手段によって、第２の論理レベルか
ら第１の論理レベルへの遅延時間が１／２に短縮されて
出力される。このような第２の反転手段と第２の遅延手
段による遅延時間の補正によって、発振信号のデューテ
ィサイクルは、５０％に近付けられる。第４の発明によ
れば、次のような作用が行われる。リング発振回路の出
力信号は、第２の反転手段によって論理レベルが反転さ
れるとともに、出力振幅が１／２に制限されて第２の遅
延手段に与えられる。第２の遅延手段において、この１
／２の振幅の出力信号の論理レベルの変化に基づいて遅
延時間が与えられるので、第４の論理レベルから第３の
論理レベルへの遅延時間は、第２の論理レベルから第１
の論理レベルへの遅延時間の１／２に短縮される。これ
により、第１〜第３の発明と同様に、発振信号のデュー
ティサイクルが５０％に近付けられる。
おける第１の遅延手段では、第１の論理レベルから第２
の論理レベルへの遅延時間と、第２の論理レベルから第
１の論理レベルへの遅延時間とが異なる。このため、リ
ング発振回路の出力信号のデューティサイクルは、５０
％からずれた値となっている。このリング発振回路の出
力信号は、第２の反転手段によって論理レベルが反転さ
れ、更に第２の遅延手段によって、第２の論理レベルか
ら第１の論理レベルへの遅延時間が１／２に短縮されて
出力される。このような第２の反転手段と第２の遅延手
段による遅延時間の補正によって、発振信号のデューテ
ィサイクルは、５０％に近付けられる。第４の発明によ
れば、次のような作用が行われる。リング発振回路の出
力信号は、第２の反転手段によって論理レベルが反転さ
れるとともに、出力振幅が１／２に制限されて第２の遅
延手段に与えられる。第２の遅延手段において、この１
／２の振幅の出力信号の論理レベルの変化に基づいて遅
延時間が与えられるので、第４の論理レベルから第３の
論理レベルへの遅延時間は、第２の論理レベルから第１
の論理レベルへの遅延時間の１／２に短縮される。これ
により、第１〜第３の発明と同様に、発振信号のデュー
ティサイクルが５０％に近付けられる。
【００１０】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＶＣＯの構成図
である。このＶＣＯは、リング状に接続された３個の遅
延反転回路１０，２０，３０を有している。これらの遅
延反転回路１０〜３０は、同一の回路構成であり、それ
ぞれ入力信号Ｖｉの論理レベルを反転する反転手段と、
この反転手段の出力側に接続された遅延手段とを有して
いる。反転手段は、入力端子Ａに入力される入力信号Ｖ
ｉを、入力端子Ｂに与えられた参照電圧Ｖｒと比較し、
その比較結果に応じて反転した論理レベルの反転信号を
出力する論理回路である。即ち、Ｖｉ≦Ｖｒの時は、レ
ベル“Ｈ”の反転信号が出力され、Ｖｉ＞Ｖｒの時に
は、レベル“Ｌ”の反転信号が出力される。
である。このＶＣＯは、リング状に接続された３個の遅
延反転回路１０，２０，３０を有している。これらの遅
延反転回路１０〜３０は、同一の回路構成であり、それ
ぞれ入力信号Ｖｉの論理レベルを反転する反転手段と、
この反転手段の出力側に接続された遅延手段とを有して
いる。反転手段は、入力端子Ａに入力される入力信号Ｖ
ｉを、入力端子Ｂに与えられた参照電圧Ｖｒと比較し、
その比較結果に応じて反転した論理レベルの反転信号を
出力する論理回路である。即ち、Ｖｉ≦Ｖｒの時は、レ
ベル“Ｈ”の反転信号が出力され、Ｖｉ＞Ｖｒの時に
は、レベル“Ｌ”の反転信号が出力される。
【００１１】遅延手段は、制御端子Ｄに与えられる遅延
制御電圧Ｖｃによって、反転手段から出力された反転信
号が出力端子Ｃに伝達されるまでの遅延時間を制御する
回路である。この遅延手段は、反転手段から与えられた
反転信号が“Ｌ”から“Ｈ”に変化した時には一定の遅
延時間ｔｒ（例えば、ｔｒ＝０．２ｎｓ）で追随し、こ
の反転信号が“Ｈ”から“Ｌ”に変化した時には遅延制
御電圧Ｖｃに応じた可変遅延時間ｔｆ（例えば、ｔｆ＝
１．６〜４．０ｎｓ）で追随して、遅延出力信号を出力
端子Ｃに出力する機能を有している。遅延反転回路３０
の出力端子Ｃは、遅延反転回路１０の入力端子Ａに接続
されるとともに、遅延反転回路４０の入力端子Ａに接続
されている。遅延反転回路４０は、制御端子Ｄを有して
おり、この制御端子Ｄには遅延反転回路１０〜３０と共
通の遅延制御電圧Ｖｃが与えられている。
制御電圧Ｖｃによって、反転手段から出力された反転信
号が出力端子Ｃに伝達されるまでの遅延時間を制御する
回路である。この遅延手段は、反転手段から与えられた
反転信号が“Ｌ”から“Ｈ”に変化した時には一定の遅
延時間ｔｒ（例えば、ｔｒ＝０．２ｎｓ）で追随し、こ
の反転信号が“Ｈ”から“Ｌ”に変化した時には遅延制
御電圧Ｖｃに応じた可変遅延時間ｔｆ（例えば、ｔｆ＝
１．６〜４．０ｎｓ）で追随して、遅延出力信号を出力
端子Ｃに出力する機能を有している。遅延反転回路３０
の出力端子Ｃは、遅延反転回路１０の入力端子Ａに接続
されるとともに、遅延反転回路４０の入力端子Ａに接続
されている。遅延反転回路４０は、制御端子Ｄを有して
おり、この制御端子Ｄには遅延反転回路１０〜３０と共
通の遅延制御電圧Ｖｃが与えられている。
【００１２】遅延反転回路４０は、遅延反転回路１０〜
３０とほぼ同様の機能を有する回路であり、遅延反転回
路１０と同様の反転手段と、遅延時間がこの遅延反転回
路１０とは若干異なるように設定された遅延手段とで構
成されている。即ち、遅延反転回路４０の遅延手段は、
反転手段から与えられた反転信号が“Ｌ”から“Ｈ”に
変化した時には、遅延反転回路１０と同一の遅延時間ｔ
ｒで追随する。一方、反転信号が“Ｈ”から“Ｌ”に変
化した時には、遅延制御電圧Ｖｃに応じて遅延反転回路
１０の可変遅延時間ｔｆの１／２の遅延時間、即ちｔｆ
／２で追随して、遅延出力信号を出力端子Ｃに出力する
機能を有している。遅延反転回路４０の出力端子Ｃに
は、波形整形用の論理ゲート５０の入力側が接続され、
矩形波に波形整形された発振信号ＯＵＴがこの論理ゲー
ト５０の出力側に出力されるようになっている。
３０とほぼ同様の機能を有する回路であり、遅延反転回
路１０と同様の反転手段と、遅延時間がこの遅延反転回
路１０とは若干異なるように設定された遅延手段とで構
成されている。即ち、遅延反転回路４０の遅延手段は、
反転手段から与えられた反転信号が“Ｌ”から“Ｈ”に
変化した時には、遅延反転回路１０と同一の遅延時間ｔ
ｒで追随する。一方、反転信号が“Ｈ”から“Ｌ”に変
化した時には、遅延制御電圧Ｖｃに応じて遅延反転回路
１０の可変遅延時間ｔｆの１／２の遅延時間、即ちｔｆ
／２で追随して、遅延出力信号を出力端子Ｃに出力する
機能を有している。遅延反転回路４０の出力端子Ｃに
は、波形整形用の論理ゲート５０の入力側が接続され、
矩形波に波形整形された発振信号ＯＵＴがこの論理ゲー
ト５０の出力側に出力されるようになっている。
【００１３】図３（ａ），（ｂ）は、それぞれ図１中の
遅延反転回路１０，４０の回路図である。遅延反転回路
１０は、図３（ａ）に示すように、トランジスタ１１，
１２、抵抗１３，１４、及び定電流源１５で構成される
反転手段１０ａと、トランジスタ１６，１７、キャパシ
タ１８、及び抵抗１９で構成される遅延手段１０ｂとを
有している。入力端子Ａ，Ｂは、それぞれ反転手段１０
ａの同一特性のトランジスタ１１，１２のベースに接続
されている。トランジスタ１１，１２のコレクタは、そ
れぞれ同一の値の抵抗１３，１４を介して電源電位ＶＣ
Ｃに接続されており、エミッタは共通接続されて定電流
源１５を介して接地電位ＧＮＤに接続されている。
遅延反転回路１０，４０の回路図である。遅延反転回路
１０は、図３（ａ）に示すように、トランジスタ１１，
１２、抵抗１３，１４、及び定電流源１５で構成される
反転手段１０ａと、トランジスタ１６，１７、キャパシ
タ１８、及び抵抗１９で構成される遅延手段１０ｂとを
有している。入力端子Ａ，Ｂは、それぞれ反転手段１０
ａの同一特性のトランジスタ１１，１２のベースに接続
されている。トランジスタ１１，１２のコレクタは、そ
れぞれ同一の値の抵抗１３，１４を介して電源電位ＶＣ
Ｃに接続されており、エミッタは共通接続されて定電流
源１５を介して接地電位ＧＮＤに接続されている。
【００１４】出力端子Ｃと電源電位ＶＣＣ間には、トラ
ンジスタ１６が接続されており、このトランジスタ１６
のベースがトランジスタ１１のコレクタに接続されてい
る。出力端子Ｃと接地電位ＧＮＤ間には、キャパシタ１
８が接続されており、このキャパシタ１８と、トランジ
スタ１６によって充電部１０ｃが構成されている。出力
端子Ｃと接地電位ＧＮＤ間には、更に直列接続されたト
ランジスタ１７と抵抗１９によって構成される放電部１
０ｄが接続されており、このトランジスタ１７のベース
が制御端子Ｄに接続されている。
ンジスタ１６が接続されており、このトランジスタ１６
のベースがトランジスタ１１のコレクタに接続されてい
る。出力端子Ｃと接地電位ＧＮＤ間には、キャパシタ１
８が接続されており、このキャパシタ１８と、トランジ
スタ１６によって充電部１０ｃが構成されている。出力
端子Ｃと接地電位ＧＮＤ間には、更に直列接続されたト
ランジスタ１７と抵抗１９によって構成される放電部１
０ｄが接続されており、このトランジスタ１７のベース
が制御端子Ｄに接続されている。
【００１５】一方、遅延反転回路４０は、図３（ｂ）に
示すように、遅延反転回路１０とほぼ同様の構成であ
り、トランジスタ４１，４２、抵抗４３，４４、及び定
電流源４５で構成される反転手段４０ａと、トランジス
タ４６，４７ａ，４７ｂ、キャパシタ４８、及び抵抗４
９ａ，４９ｂで構成される遅延手段４０ｂとを有してい
る。これらのトランジスタ４１，４２，４６，４７ａの
特性は、遅延反転回路１０のトランジスタ１１，１２，
１６，１７とそれぞれ同一特性となっている。また、抵
抗４３，４４，４９ａの値は、それぞれ抵抗１３，１
４，１９と等しい値であり、定電流源１５，４５、及び
キャパシタ１８，４８は、それぞれ等しい値となってい
る。更に、放電部４０ｄの並列接続されたトランジスタ
４７ａ，４７ｂ、抵抗４９ａ，４９ｂは同一値となって
いる。即ち、遅延反転回路４０と遅延反転回路１０との
相違は、遅延反転回路４０内の放電部４０ｄのインピー
ダンスが、遅延反転回路１０内の放電部１０ｄのインピ
ーダンスの１／２となっていることである。
示すように、遅延反転回路１０とほぼ同様の構成であ
り、トランジスタ４１，４２、抵抗４３，４４、及び定
電流源４５で構成される反転手段４０ａと、トランジス
タ４６，４７ａ，４７ｂ、キャパシタ４８、及び抵抗４
９ａ，４９ｂで構成される遅延手段４０ｂとを有してい
る。これらのトランジスタ４１，４２，４６，４７ａの
特性は、遅延反転回路１０のトランジスタ１１，１２，
１６，１７とそれぞれ同一特性となっている。また、抵
抗４３，４４，４９ａの値は、それぞれ抵抗１３，１
４，１９と等しい値であり、定電流源１５，４５、及び
キャパシタ１８，４８は、それぞれ等しい値となってい
る。更に、放電部４０ｄの並列接続されたトランジスタ
４７ａ，４７ｂ、抵抗４９ａ，４９ｂは同一値となって
いる。即ち、遅延反転回路４０と遅延反転回路１０との
相違は、遅延反転回路４０内の放電部４０ｄのインピー
ダンスが、遅延反転回路１０内の放電部１０ｄのインピ
ーダンスの１／２となっていることである。
【００１６】図４は、図１のＶＣＯの各遅延反転回路１
０〜４０の動作波形を示す波形図である。以下、図３及
び図４を参照しつつ、図１のＶＣＯの動作を説明する。
ここで、各遅延反転回路１０〜４０の入力端子Ｂには、
参照電圧Ｖｒとして電源電位ＶＣＣの１／２の電圧が印
加されており、制御端子Ｄには、所定の範囲内の遅延制
御電圧Ｖｃが共通に印加されているものとする。例え
ば、図４の時刻ｔ０において、図１の遅延反転回路３０
の出力信号Ｓ３０が、“Ｈ”から“Ｌ”へ変化したとす
る。出力信号Ｓ３０は、遅延反転回路１０の入力端子Ａ
に与えられているので、図３（ａ）の遅延反転回路１０
において、トランジスタ１１のベース電位がトランジス
タ１２のベース電位よりも低くなる。トランジスタ１
１，１２のエミッタは共通接続されており、定電流源１
５を介して接地電位ＧＮＤに接続されているので、いず
れか一方のみがオン状態となるスイッチング動作が行わ
れている。この場合、トランジスタ１１がオン状態から
オフ状態へ切替わり、このトランジスタ１１のコレクタ
電位は、ほぼ電源電位ＶＣＣまで上昇する。これによ
り、トランジスタ１６はオン状態になり、このトランジ
スタ１６を介してキャパシタ１６は急速に充電され、短
い遅延時間ｔｒの後、時刻ｔ１において、出力端子Ｃの
出力信号Ｓ１０は“Ｈ”となる。
０〜４０の動作波形を示す波形図である。以下、図３及
び図４を参照しつつ、図１のＶＣＯの動作を説明する。
ここで、各遅延反転回路１０〜４０の入力端子Ｂには、
参照電圧Ｖｒとして電源電位ＶＣＣの１／２の電圧が印
加されており、制御端子Ｄには、所定の範囲内の遅延制
御電圧Ｖｃが共通に印加されているものとする。例え
ば、図４の時刻ｔ０において、図１の遅延反転回路３０
の出力信号Ｓ３０が、“Ｈ”から“Ｌ”へ変化したとす
る。出力信号Ｓ３０は、遅延反転回路１０の入力端子Ａ
に与えられているので、図３（ａ）の遅延反転回路１０
において、トランジスタ１１のベース電位がトランジス
タ１２のベース電位よりも低くなる。トランジスタ１
１，１２のエミッタは共通接続されており、定電流源１
５を介して接地電位ＧＮＤに接続されているので、いず
れか一方のみがオン状態となるスイッチング動作が行わ
れている。この場合、トランジスタ１１がオン状態から
オフ状態へ切替わり、このトランジスタ１１のコレクタ
電位は、ほぼ電源電位ＶＣＣまで上昇する。これによ
り、トランジスタ１６はオン状態になり、このトランジ
スタ１６を介してキャパシタ１６は急速に充電され、短
い遅延時間ｔｒの後、時刻ｔ１において、出力端子Ｃの
出力信号Ｓ１０は“Ｈ”となる。
【００１７】時刻ｔ１において、遅延反転回路１０の出
力信号Ｓ１０が、“Ｌ”から“Ｈ”へ変化すると、この
“Ｈ”の出力信号Ｓ１０は、遅延反転回路２０の入力端
子Ａに与えられる。遅延反転回路２０と遅延反転回路１
０とは、同一の回路構成であるので、図３（ａ）を用い
て、この遅延反転回路２０の動作を説明する。入力端子
Ａが“Ｈ”になると、トランジスタ１１はオン状態に切
替わる。これにより、トランジスタ１１のコレクタ電位
は、ほぼ接地電位ＧＮＤに近い“Ｌ”となり、トランジ
スタ１６はオフ状態になる。このため、キャパシタ１９
に充電されていた電荷は、遅延制御電圧Ｖｃで制御され
るトランジスタ１７と抵抗１８を介して放電され、出力
端子Ｃの電位はキャパシタ１９の容量と、トランジスタ
１７及び抵抗１８の合成抵抗によって決まる時定数Ｔ
１０に従って、次第に低下する。そして、時刻ｔ１から
比較的長い遅延時間ｔｆの後、時刻ｔ２において、遅延
反転回路２０の出力信号Ｓ２０は“Ｌ”となる。遅延時
間ｔｆはトランジスタ１７の導通状態によって定まるの
で、遅延制御電圧Ｖｃによってこの遅延時間ｔｆを制御
することが可能である。
力信号Ｓ１０が、“Ｌ”から“Ｈ”へ変化すると、この
“Ｈ”の出力信号Ｓ１０は、遅延反転回路２０の入力端
子Ａに与えられる。遅延反転回路２０と遅延反転回路１
０とは、同一の回路構成であるので、図３（ａ）を用い
て、この遅延反転回路２０の動作を説明する。入力端子
Ａが“Ｈ”になると、トランジスタ１１はオン状態に切
替わる。これにより、トランジスタ１１のコレクタ電位
は、ほぼ接地電位ＧＮＤに近い“Ｌ”となり、トランジ
スタ１６はオフ状態になる。このため、キャパシタ１９
に充電されていた電荷は、遅延制御電圧Ｖｃで制御され
るトランジスタ１７と抵抗１８を介して放電され、出力
端子Ｃの電位はキャパシタ１９の容量と、トランジスタ
１７及び抵抗１８の合成抵抗によって決まる時定数Ｔ
１０に従って、次第に低下する。そして、時刻ｔ１から
比較的長い遅延時間ｔｆの後、時刻ｔ２において、遅延
反転回路２０の出力信号Ｓ２０は“Ｌ”となる。遅延時
間ｔｆはトランジスタ１７の導通状態によって定まるの
で、遅延制御電圧Ｖｃによってこの遅延時間ｔｆを制御
することが可能である。
【００１８】時刻ｔ２において、遅延反転回路２０の出
力信号Ｓ２０が、“Ｈ”から“Ｌ”へ変化すると、この
出力信号Ｓ２０は、遅延反転回路３０の入力端子Ａに与
えられているので、この遅延反転回路３０において、時
刻ｔ０における遅延反転回路１０と同様の動作が行われ
る。そして、遅延反転回路３０の出力信号Ｓ３０は、遅
延時間ｔｒの後、時刻ｔ３において、“Ｌ”から“Ｈ”
へ切替わる。時刻ｔ３において、遅延反転回路３０の出
力信号Ｓ３０が、“Ｌ”から“Ｈ”へ変化すると、この
出力信号Ｓ３０は、遅延反転回路１０の入力端子Ａに与
えられているので、遅延反転回路１０では、時刻ｔ１に
おける遅延反転回路２０と同様の動作が行われる。そし
て、遅延反転回路１０の出力信号Ｓ１０は、遅延時間ｔ
ｆの後、時刻ｔ４において、“Ｈ”から“Ｌ”へ切替わ
る。
力信号Ｓ２０が、“Ｈ”から“Ｌ”へ変化すると、この
出力信号Ｓ２０は、遅延反転回路３０の入力端子Ａに与
えられているので、この遅延反転回路３０において、時
刻ｔ０における遅延反転回路１０と同様の動作が行われ
る。そして、遅延反転回路３０の出力信号Ｓ３０は、遅
延時間ｔｒの後、時刻ｔ３において、“Ｌ”から“Ｈ”
へ切替わる。時刻ｔ３において、遅延反転回路３０の出
力信号Ｓ３０が、“Ｌ”から“Ｈ”へ変化すると、この
出力信号Ｓ３０は、遅延反転回路１０の入力端子Ａに与
えられているので、遅延反転回路１０では、時刻ｔ１に
おける遅延反転回路２０と同様の動作が行われる。そし
て、遅延反転回路１０の出力信号Ｓ１０は、遅延時間ｔ
ｆの後、時刻ｔ４において、“Ｈ”から“Ｌ”へ切替わ
る。
【００１９】同様に、時刻ｔ４から遅延時間ｔｒの後、
時刻ｔ５において、遅延反転回路２０の出力信号Ｓ２０
が、“Ｌ”から“Ｈ”へ切替わる。更に、時刻ｔ５から
遅延時間ｔｆの後、時刻ｔ６において、遅延反転回路３
０の出力信号Ｓ３０が、“Ｈ”から“Ｌ”へ切替わる。
このように、時刻ｔ０から時刻ｔ６までの遅延時間（３
ｔｒ＋３ｔｆ）を１サイクルとして、遅延反転回路３０
の出力信号Ｓ３０の反転動作が繰り返して行われる。
時刻ｔ５において、遅延反転回路２０の出力信号Ｓ２０
が、“Ｌ”から“Ｈ”へ切替わる。更に、時刻ｔ５から
遅延時間ｔｆの後、時刻ｔ６において、遅延反転回路３
０の出力信号Ｓ３０が、“Ｈ”から“Ｌ”へ切替わる。
このように、時刻ｔ０から時刻ｔ６までの遅延時間（３
ｔｒ＋３ｔｆ）を１サイクルとして、遅延反転回路３０
の出力信号Ｓ３０の反転動作が繰り返して行われる。
【００２０】これにより、遅延反転回路３０の出力信号
Ｓ３０の周波数ＦＲ３０及びデューティサイクルＤＴ３
０は、次の式（１）のようになる。 ＦＲ３０＝１／３（ｔｒ＋ｔｆ） ＤＴ３０＝｛ｔｒ＋２ｔｆ｝／３（ｔｒ＋ｔｆ） ・・・（１） ここで、例えば、ｔｒ＝０．２ｎｓ、ｔｆ＝１．６ｎｓ
とすれば、 ＦＲ３０＝１８５．２ＭＨｚ ＤＴ３０＝６２．９％ となる。また、ｔｒ＝０．２ｎｓ、ｔｆ＝４．０ｎｓと
すれば、 ＦＲ３０＝７９．４ＭＨｚ ＤＴ３０＝６５．１％ となる。
Ｓ３０の周波数ＦＲ３０及びデューティサイクルＤＴ３
０は、次の式（１）のようになる。 ＦＲ３０＝１／３（ｔｒ＋ｔｆ） ＤＴ３０＝｛ｔｒ＋２ｔｆ｝／３（ｔｒ＋ｔｆ） ・・・（１） ここで、例えば、ｔｒ＝０．２ｎｓ、ｔｆ＝１．６ｎｓ
とすれば、 ＦＲ３０＝１８５．２ＭＨｚ ＤＴ３０＝６２．９％ となる。また、ｔｒ＝０．２ｎｓ、ｔｆ＝４．０ｎｓと
すれば、 ＦＲ３０＝７９．４ＭＨｚ ＤＴ３０＝６５．１％ となる。
【００２１】一方、時刻ｔ０において、遅延反転回路３
０の出力信号Ｓ３０が、“Ｈ”から“Ｌ”へ変化したと
き、この出力信号Ｓ３０は、遅延反転回路４０の入力端
子Ａに与えられているので、図３（ｂ）の遅延反転回路
４０において、トランジスタ４１のベース電位がトラン
ジスタ４２のベース電位よりも低くなる。トランジスタ
４１，４２のエミッタは共通接続されており、定電流源
４５を介して接地電位ＧＮＤに接続されているので、い
ずれか一方のみがオン状態となるスイッチング動作が行
われている。この場合、トランジスタ４１がオン状態か
らオフ状態へ切替わり、このトランジスタ４１のコレク
タ電位は、ほぼ電源電位ＶＣＣまで上昇する。これによ
り、トランジスタ４６はオン状態になり、このトランジ
スタ４６を介してキャパシタ４６は急速に充電され、遅
延反転回路１０と同一の遅延時間ｔｒの後、時刻ｔ１に
おいて、出力端子Ｃの出力信号Ｓ４０は“Ｈ”となる。
０の出力信号Ｓ３０が、“Ｈ”から“Ｌ”へ変化したと
き、この出力信号Ｓ３０は、遅延反転回路４０の入力端
子Ａに与えられているので、図３（ｂ）の遅延反転回路
４０において、トランジスタ４１のベース電位がトラン
ジスタ４２のベース電位よりも低くなる。トランジスタ
４１，４２のエミッタは共通接続されており、定電流源
４５を介して接地電位ＧＮＤに接続されているので、い
ずれか一方のみがオン状態となるスイッチング動作が行
われている。この場合、トランジスタ４１がオン状態か
らオフ状態へ切替わり、このトランジスタ４１のコレク
タ電位は、ほぼ電源電位ＶＣＣまで上昇する。これによ
り、トランジスタ４６はオン状態になり、このトランジ
スタ４６を介してキャパシタ４６は急速に充電され、遅
延反転回路１０と同一の遅延時間ｔｒの後、時刻ｔ１に
おいて、出力端子Ｃの出力信号Ｓ４０は“Ｈ”となる。
【００２２】時刻ｔ３において、遅延反転回路３０の出
力信号Ｓ３０が、“Ｌ”から“Ｈ”へ変化すると、遅延
反転回路４０の入力端子Ａが“Ｈ”になり、トランジス
タ４１はオン状態に切替わる。これにより、トランジス
タ４１のコレクタ電位は、ほぼ接地電位ＧＮＤに近い
“Ｌ”となり、トランジスタ４６はオフ状態になる。こ
のため、キャパシタ４９に充電されていた電荷は、トラ
ンジスタ４７ａ及び抵抗４８ａと、トランジスタ４７ｂ
及び抵抗４８ｂとの並列回路を介して放電され、出力端
子Ｃの電位はキャパシタ４９の容量と、トランジスタ４
７ａ，４７ｂ及び抵抗４８ａ，４８ｂの合成抵抗によっ
て決まる時定数Ｔ４０に従って低下する。キャパシタ１
９，４９、トランジスタ１７，４７ａ，４７ｂ、抵抗１
８，４８ａ，４８ｂは、それぞれ同一の容量、同一の特
性、同一の抵抗値を有しているので、遅延反転回路４０
の時定数Ｔ４０は、遅延反転回路１０の時定数Ｔ１０の
１／２となる。従って、時刻ｔ３から遅延時間ｔｆ／２
の後、時刻ｔ３．５において、遅延反転回路４０の出力
信号Ｓ４０は“Ｌ”となる。
力信号Ｓ３０が、“Ｌ”から“Ｈ”へ変化すると、遅延
反転回路４０の入力端子Ａが“Ｈ”になり、トランジス
タ４１はオン状態に切替わる。これにより、トランジス
タ４１のコレクタ電位は、ほぼ接地電位ＧＮＤに近い
“Ｌ”となり、トランジスタ４６はオフ状態になる。こ
のため、キャパシタ４９に充電されていた電荷は、トラ
ンジスタ４７ａ及び抵抗４８ａと、トランジスタ４７ｂ
及び抵抗４８ｂとの並列回路を介して放電され、出力端
子Ｃの電位はキャパシタ４９の容量と、トランジスタ４
７ａ，４７ｂ及び抵抗４８ａ，４８ｂの合成抵抗によっ
て決まる時定数Ｔ４０に従って低下する。キャパシタ１
９，４９、トランジスタ１７，４７ａ，４７ｂ、抵抗１
８，４８ａ，４８ｂは、それぞれ同一の容量、同一の特
性、同一の抵抗値を有しているので、遅延反転回路４０
の時定数Ｔ４０は、遅延反転回路１０の時定数Ｔ１０の
１／２となる。従って、時刻ｔ３から遅延時間ｔｆ／２
の後、時刻ｔ３．５において、遅延反転回路４０の出力
信号Ｓ４０は“Ｌ”となる。
【００２３】このため、遅延反転回路４０の出力信号Ｓ
４０の周波数ＦＲ４０及びデューティサイクルＤＴ４０
は、次の式（２）のようになる。 ＦＲ４０＝１／３（ｔｒ＋ｔｆ） ＤＴ４０＝｛ｔｆ＋ｔｒ＋ｔｆ／２｝／３（ｔｆ＋ｔｒ） ＝０．５−ｔｒ／６（ｔｆ＋ｔｒ） ・・・・（２） ここで、例えば、ｔｒ＝０．２ｎｓ、ｔｆ＝１．６ｎｓ
とすれば、 ＦＲ４０＝１８５．２ＭＨｚ ＤＴ４０＝４５．８％ となる。また、ｔｒ＝０．２ｎｓ、ｔｆ＝４．０ｎｓと
すれば、 ＦＲ４０＝７９．４ＭＨｚ ＤＴ４０＝４９．２％ となる。このように、ｔｒ《ｔｆとなるように遅延時間
を設定することにより、デューティサイクルＤＴ４０
を、ほぼ５０％にすることができる。
４０の周波数ＦＲ４０及びデューティサイクルＤＴ４０
は、次の式（２）のようになる。 ＦＲ４０＝１／３（ｔｒ＋ｔｆ） ＤＴ４０＝｛ｔｆ＋ｔｒ＋ｔｆ／２｝／３（ｔｆ＋ｔｒ） ＝０．５−ｔｒ／６（ｔｆ＋ｔｒ） ・・・・（２） ここで、例えば、ｔｒ＝０．２ｎｓ、ｔｆ＝１．６ｎｓ
とすれば、 ＦＲ４０＝１８５．２ＭＨｚ ＤＴ４０＝４５．８％ となる。また、ｔｒ＝０．２ｎｓ、ｔｆ＝４．０ｎｓと
すれば、 ＦＲ４０＝７９．４ＭＨｚ ＤＴ４０＝４９．２％ となる。このように、ｔｒ《ｔｆとなるように遅延時間
を設定することにより、デューティサイクルＤＴ４０
を、ほぼ５０％にすることができる。
【００２４】以上のように、本実施形態のＶＣＯは、リ
ング回路を構成する遅延反転回路１０〜３０に対して、
遅延時間が１／２の遅延反転回路４０を使用して発振出
力を取り出すようにしているので、遅延反転回路３０か
ら発振出力を取り出した場合に比べて、５０％に近いデ
ューティサイクルを得ることができる。即ち、リング発
振回路の段数は変わらないので、発振周波数を低下させ
ずに、ほぼ５０％のデューティサイクルを有する発振信
号ＯＵＴを得ることができる。第２の実施形態 図５は、本発明の第２の実施形態を示すＶＣＯにおける
遅延反転回路４０Ａの回路図であり、図３（ｂ）中の要
素と共通の要素には共通の符号が付されている。
ング回路を構成する遅延反転回路１０〜３０に対して、
遅延時間が１／２の遅延反転回路４０を使用して発振出
力を取り出すようにしているので、遅延反転回路３０か
ら発振出力を取り出した場合に比べて、５０％に近いデ
ューティサイクルを得ることができる。即ち、リング発
振回路の段数は変わらないので、発振周波数を低下させ
ずに、ほぼ５０％のデューティサイクルを有する発振信
号ＯＵＴを得ることができる。第２の実施形態 図５は、本発明の第２の実施形態を示すＶＣＯにおける
遅延反転回路４０Ａの回路図であり、図３（ｂ）中の要
素と共通の要素には共通の符号が付されている。
【００２５】この遅延反転回路４０Ａは、図１中の遅延
反転回路４０に代えて設けられるものであり、図３
（ｂ）の遅延反転回路４０との相違は、充電部４０ｃに
代えてキャパシタ４８と同一容量のキャパシタ４８ａ，
４８ｂの直列回路を有する充電部４０ｆを設けたこと
と、放電部４０ｄに代えてトランジスタ４７ａ及び抵抗
４９ｂを削除した放電部４０ｇを設けたことである。こ
れにより、充電部４０ｆの容量が１／２になり、放電部
４０ｇのインピーダンスが２倍になるが、時定数は同一
の値となるので、第１の実施形態と同一の動作が行わ
れ、同一の効果を得ることができる。
反転回路４０に代えて設けられるものであり、図３
（ｂ）の遅延反転回路４０との相違は、充電部４０ｃに
代えてキャパシタ４８と同一容量のキャパシタ４８ａ，
４８ｂの直列回路を有する充電部４０ｆを設けたこと
と、放電部４０ｄに代えてトランジスタ４７ａ及び抵抗
４９ｂを削除した放電部４０ｇを設けたことである。こ
れにより、充電部４０ｆの容量が１／２になり、放電部
４０ｇのインピーダンスが２倍になるが、時定数は同一
の値となるので、第１の実施形態と同一の動作が行わ
れ、同一の効果を得ることができる。
【００２６】第３の実施形態 図６は、本発明の第３の実施形態を示すＶＣＯにおける
遅延反転回路４０Ｂの回路図であり、図３（ｂ）中の要
素と共通の要素には共通の符号が付されている。この遅
延反転回路４０Ｂは、図１中の遅延反転回路４０に代え
て設けられるものである。図３（ｂ）の遅延反転回路４
０との相違は、反転手段４０ａにおける抵抗４３，４４
を、それぞれ１／２の抵抗値の抵抗４３ａ，４４ａに代
えた反転手段４０ｈを設けたことと、放電部４０ｄ内の
トランジスタ４７ｂ及び抵抗４９ｂを削除した放電部４
０ｊを設けたことである。これにより、遅延反転回路４
０Ｂにおける反転手段４０ｈから出力される“Ｌ”，
“Ｈ”間の電位差は、抵抗４３ａの抵抗値と定電流源４
５の電流値の積に相当するので、遅延反転回路１０にお
ける反転手段１０ａから出力される“Ｌ”，“Ｈ”間の
電位差の１／２になる。このような反転手段４０ｈの出
力電圧によって充電部４０ｃが充電されるので、充電部
４０ｃ内のキャパシタ４８に充電される電荷は、遅延反
転回路１０内のキャパシタ１８に充電される電荷の１／
２となる。このため、遅延反転回路４０Ｂ内の放電部４
０ｊは、遅延反転回路１０の放電部１０ｄの１／２の時
間でキャパシタ４８を放電させることができる。即ち、
図５の遅延反転回路４０Ｂは、図３（ｂ）の遅延反転回
路４０と同様の動作を行い、第１の実施形態と同様の効
果が得られる。
遅延反転回路４０Ｂの回路図であり、図３（ｂ）中の要
素と共通の要素には共通の符号が付されている。この遅
延反転回路４０Ｂは、図１中の遅延反転回路４０に代え
て設けられるものである。図３（ｂ）の遅延反転回路４
０との相違は、反転手段４０ａにおける抵抗４３，４４
を、それぞれ１／２の抵抗値の抵抗４３ａ，４４ａに代
えた反転手段４０ｈを設けたことと、放電部４０ｄ内の
トランジスタ４７ｂ及び抵抗４９ｂを削除した放電部４
０ｊを設けたことである。これにより、遅延反転回路４
０Ｂにおける反転手段４０ｈから出力される“Ｌ”，
“Ｈ”間の電位差は、抵抗４３ａの抵抗値と定電流源４
５の電流値の積に相当するので、遅延反転回路１０にお
ける反転手段１０ａから出力される“Ｌ”，“Ｈ”間の
電位差の１／２になる。このような反転手段４０ｈの出
力電圧によって充電部４０ｃが充電されるので、充電部
４０ｃ内のキャパシタ４８に充電される電荷は、遅延反
転回路１０内のキャパシタ１８に充電される電荷の１／
２となる。このため、遅延反転回路４０Ｂ内の放電部４
０ｊは、遅延反転回路１０の放電部１０ｄの１／２の時
間でキャパシタ４８を放電させることができる。即ち、
図５の遅延反転回路４０Ｂは、図３（ｂ）の遅延反転回
路４０と同様の動作を行い、第１の実施形態と同様の効
果が得られる。
【００２７】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） 図１のリング発振回路は３段構成としている
が、３以上の奇数段であれば同様に動作するので、所望
の発振周波数に応じて段数を設定すれば良い。 （ｂ） 遅延反転回路１０〜４０の各入力端子Ｂに参照
電圧Ｖｒが与えられているが、この参照電圧Ｖｒは、必
ずしも外部から与える必要はなく、各遅延反転回路１０
〜４０内部で発生させるようにしても良い。 （ｃ） 各遅延反転回路１０〜４０は、バイポーラトラ
ンジスタを用いて構成されているが、バイポーラトラン
ジスタに限定されず、ＭＯＳトランジスタを用いたＣＭ
ＯＳゲート回路等で構成することも可能である。 （ｄ） 遅延手段４０ｂを構成する充電部４０ｃ及び放
電部４０ｄの回路構成及び回路定数は、前記実施形態で
説明した値に限らず、放電時の時定数が遅延反転回路１
０等の時定数の１／２になっていれば、どのような値の
組み合わせでも良い。 （ｅ） 遅延反転回路１０等の回路構成は図３の回路に
限定されず、入力信号の論理値を反転して、遅延制御電
圧Ｖｃで遅延時間が制御できるような回路であれば、ど
のような回路でも適用可能である。
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） 図１のリング発振回路は３段構成としている
が、３以上の奇数段であれば同様に動作するので、所望
の発振周波数に応じて段数を設定すれば良い。 （ｂ） 遅延反転回路１０〜４０の各入力端子Ｂに参照
電圧Ｖｒが与えられているが、この参照電圧Ｖｒは、必
ずしも外部から与える必要はなく、各遅延反転回路１０
〜４０内部で発生させるようにしても良い。 （ｃ） 各遅延反転回路１０〜４０は、バイポーラトラ
ンジスタを用いて構成されているが、バイポーラトラン
ジスタに限定されず、ＭＯＳトランジスタを用いたＣＭ
ＯＳゲート回路等で構成することも可能である。 （ｄ） 遅延手段４０ｂを構成する充電部４０ｃ及び放
電部４０ｄの回路構成及び回路定数は、前記実施形態で
説明した値に限らず、放電時の時定数が遅延反転回路１
０等の時定数の１／２になっていれば、どのような値の
組み合わせでも良い。 （ｅ） 遅延反転回路１０等の回路構成は図３の回路に
限定されず、入力信号の論理値を反転して、遅延制御電
圧Ｖｃで遅延時間が制御できるような回路であれば、ど
のような回路でも適用可能である。
【００２８】
【発明の効果】以上詳細に説明したように、第１、第
２、及び第３の発明によれば、第２の論理レベルから第
１の論理レベルへの遅延時間が、第１の遅延手段に比べ
て、１／２に短縮された第２の遅延手段を設けている。
そして、第２の反転手段と第２の遅延手段とによって、
リング発振回路の出力信号のデューティサイクルの偏り
を補正しているので、この第２の遅延手段から出力され
る発振信号のデューティサイクルを、ほぼ５０％にする
ことができる。第４の発明によれば、リング発振回路の
出力信号の論理レベルを反転し、かつその出力振幅を１
／２に制限する第２の反転手段を設けている。そして、
第２の遅延手段において、１／２の出力振幅の論理レベ
ルの変化に基づいて遅延時間を与えるようにしているの
で、第４の論理レベルから第３の論理レベルへの遅延時
間は、第２の論理レベルから第１の論理レベルへの遅延
時間の１／２に短縮される。これにより、第１〜第３の
発明と同様に、発振信号のデューティサイクルを、ほぼ
５０％にすることができる。
２、及び第３の発明によれば、第２の論理レベルから第
１の論理レベルへの遅延時間が、第１の遅延手段に比べ
て、１／２に短縮された第２の遅延手段を設けている。
そして、第２の反転手段と第２の遅延手段とによって、
リング発振回路の出力信号のデューティサイクルの偏り
を補正しているので、この第２の遅延手段から出力され
る発振信号のデューティサイクルを、ほぼ５０％にする
ことができる。第４の発明によれば、リング発振回路の
出力信号の論理レベルを反転し、かつその出力振幅を１
／２に制限する第２の反転手段を設けている。そして、
第２の遅延手段において、１／２の出力振幅の論理レベ
ルの変化に基づいて遅延時間を与えるようにしているの
で、第４の論理レベルから第３の論理レベルへの遅延時
間は、第２の論理レベルから第１の論理レベルへの遅延
時間の１／２に短縮される。これにより、第１〜第３の
発明と同様に、発振信号のデューティサイクルを、ほぼ
５０％にすることができる。
【図１】本発明の第１の実施形態を示すＶＣＯの構成図
である。
である。
【図２】従来のＶＣＯの構成図である。
【図３】図１中の遅延反転回路１０，４０の回路図であ
る。
る。
【図４】図１の動作波形図である。
【図５】本発明の第２の実施形態を示すＶＣＯにおける
遅延反転回路４０Ａの回路図である。
遅延反転回路４０Ａの回路図である。
【図６】本発明の第３の実施形態を示すＶＣＯにおける
遅延反転回路４０Ｂの回路図である。
遅延反転回路４０Ｂの回路図である。
１０〜４０，４０Ａ，４０Ｂ 遅延反転回路 １０ａ，４０ａ 反転手段 １０ｂ，４０ｂ 遅延手段 １０ｃ，４０ｃ 充電部 １０ｄ，４０ｄ 放電部 １１，１２，１６，１７，４１，４２，４６，４７，４
７ｂトランジスタ １３，１４，１９，４３，４４，４９ａ，４９ｂ抵抗 １５，４５ 定電流源 １８，４８ キャパシタ
７ｂトランジスタ １３，１４，１９，４３，４４，４９ａ，４９ｂ抵抗 １５，４５ 定電流源 １８，４８ キャパシタ
Claims (4)
- 【請求項１】 入力信号を参照電圧と比較し、該入力信
号を反転して相補的な第１または第２の論理レベルの第
１の反転信号を出力する第１の反転手段と、前記第１の
反転信号が与えられ、該第１の反転信号が前記第１の論
理レベルから前記第２の論理レベルに変化したときには
一定の遅延時間で追随し、該第１の反転信号が該第２の
論理レベルから該第１の論理レベルに変化したときには
遅延制御電圧に応じた可変遅延時間で追随して、遅延出
力信号を出力する第１の遅延手段とで構成された遅延反
転回路が、奇数個（但し、３個以上）リング状に接続さ
れたリング発振回路と、 前記リング発振回路内の１つの遅延反転回路の遅延出力
信号が与えられ、該遅延出力信号を前記参照電圧と比較
し、該遅延出力信号を反転して前記第１または第２の論
理レベルの第２の反転信号を出力する第２の反転手段
と、 前記第２の反転信号が与えられ、該第２の反転信号が前
記第１の論理レベルから前記第２の論理レベルに変化し
たときには前記一定の遅延時間で追随し、該第２の反転
信号が該第２の論理レベルから該第１の論理レベルに変
化したときには前記遅延制御電圧に応じて前記可変遅延
時間の２分の１の遅延時間で追随して、発振信号を出力
する第２の遅延手段とを、 備えたことを特徴とする電圧制御発振器。 - 【請求項２】 前記第１の遅延手段は、 前記第１の反転手段から出力される前記第２の論理レベ
ルの前記第１の反転信号によって電荷が充電されて前記
遅延出力信号を出力する第１の充電部と、 前記遅延制御電圧によって導通状態が制御され、前記第
１の反転信号が前記第１の論理レベルのときに、前記第
１の充電部に充電された電荷を該遅延制御電圧に応じて
放電させる第１の放電部とを有し、 前記第２の遅延手段は、 前記第２の反転手段から出力される前記第２の論理レベ
ルの前記第１の反転信号によって電荷が充電され、前記
電圧制御発振信号を出力する前記第１の充電部と同一容
量の第２の充電部と、 前記遅延制御電圧によって導通状態が制御され、前記第
１の反転信号が前記第１の論理レベルのときに、前記第
２の充電部に充電された電荷を該遅延制御電圧に応じ
て、前記第１の放電部の２倍の速さで放電させる第２の
放電部とを有することを特徴とする請求項１記載の電圧
制御発振器。 - 【請求項３】 前記第１の遅延手段は、 前記第１の反転手段から出力される前記第２の論理レベ
ルの前記第１の反転信号によって電荷が充電されて前記
遅延出力信号を出力する第１の充電部と、 前記遅延制御電圧によって導通状態が制御され、前記第
１の反転信号が前記第１の論理レベルのときに、前記第
１の充電部に充電された電荷を該遅延制御電圧に応じて
放電させる第１の放電部とを有し、 前記第２の遅延手段は、 前記第１の充電部の２分の１の容量を有し、前記第２の
反転手段から出力される前記第２の論理レベルの前記第
１の反転信号によって電荷が充電される第２の充電部
と、 前記遅延制御電圧によって導通状態が制御され、前記第
１の反転信号が前記第１の論理レベルのときに、前記第
２の充電部に充電された電荷を該遅延制御電圧に応じ
て、前記第１の放電部と同一の速さで放電させる第２の
放電部とを有することを特徴とする請求項１記載の電圧
制御発振器。 - 【請求項４】 入力信号を参照電圧と比較し、該入力信
号を反転して相補的な第１または第２の論理レベルの第
１の反転信号を出力する第１の反転手段と、前記第１の
反転信号が与えられ、該第１の反転信号が前記第１の論
理レベルから前記第２の論理レベルに変化したときには
一定の遅延時間で追随し、該第１の反転信号が該第２の
論理レベルから該第１の論理レベルに変化したときには
遅延制御電圧に応じた可変遅延時間で追随して、遅延出
力信号を出力する第１の遅延手段とで構成された遅延反
転回路が、奇数個（但し、３個以上）リング状に接続さ
れたリング発振回路と、 前記リング発振回路内の１つの遅延反転回路の遅延出力
信号が与えられ、該遅延出力信号を前記参照電圧と比較
し、該遅延出力信号を反転して前記第１及び第２の論理
レベルの電位差の２分の１の電位差を有する相補的な第
３または第４の論理レベルの第２の反転信号を出力する
第２の反転手段と、 前記第２の反転信号が与えられ、該第２の反転信号が前
記第３の論理レベルから前記第４の論理レベルに変化し
たときには前記一定の遅延時間で追随し、該第２の反転
信号が該第４の論理レベルから該第３の論理レベルに変
化したときには前記遅延制御電圧に応じて前記可変遅延
時間で追随して、発振信号を出力する第２の遅延手段と
を、 備えたことを特徴とする電圧制御発振器。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9025225A JPH10224186A (ja) | 1997-02-07 | 1997-02-07 | 電圧制御発振器 |
| TW086112207A TW421907B (en) | 1997-02-07 | 1997-08-26 | Voltage controlled oscillator and the control method of the same |
| EP04106956A EP1569338A1 (en) | 1997-02-07 | 1997-09-05 | Voltage controlled oscillator |
| EP97306917A EP0858160B1 (en) | 1997-02-07 | 1997-09-05 | Voltage controlled oscillator |
| CN97121207.4A CN1126243C (zh) | 1997-02-07 | 1997-10-28 | 压控振荡器 |
| KR1019970056016A KR19980070051A (ko) | 1997-02-07 | 1997-10-29 | 전압 제어 발진기 |
| US08/965,411 US5939950A (en) | 1997-02-07 | 1997-11-06 | Voltage controlled oscillator having a controllable duty cycle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9025225A JPH10224186A (ja) | 1997-02-07 | 1997-02-07 | 電圧制御発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10224186A true JPH10224186A (ja) | 1998-08-21 |
Family
ID=12160034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9025225A Withdrawn JPH10224186A (ja) | 1997-02-07 | 1997-02-07 | 電圧制御発振器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5939950A (ja) |
| EP (2) | EP1569338A1 (ja) |
| JP (1) | JPH10224186A (ja) |
| KR (1) | KR19980070051A (ja) |
| CN (1) | CN1126243C (ja) |
| TW (1) | TW421907B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097232A (en) * | 1997-12-09 | 2000-08-01 | Tektronix, Inc. | Track-and-hold signal generator having a time-aligned clock |
| US6451572B1 (en) | 1998-06-25 | 2002-09-17 | Cornell Research Foundation, Inc. | Overexpression of phytase genes in yeast systems |
| US6686806B2 (en) * | 2000-12-14 | 2004-02-03 | Tropian, Inc. | Ring VCO based on RC timing |
| US6445253B1 (en) | 2000-12-18 | 2002-09-03 | Api Networks, Inc. | Voltage-controlled oscillator with ac coupling to produce highly accurate duty cycle square wave output |
| US6535071B2 (en) * | 2001-05-17 | 2003-03-18 | Micron Technology, Inc. | CMOS voltage controlled phase shift oscillator |
| US6737926B2 (en) * | 2001-08-30 | 2004-05-18 | Micron Technology, Inc. | Method and apparatus for providing clock signals at different locations with minimal clock skew |
| TWI332822B (en) | 2001-10-31 | 2010-11-11 | Phytex Llc | Phytase-containing animal food and method |
| US6756853B2 (en) * | 2002-06-11 | 2004-06-29 | Lsi Logic Corporation | Supply variation tolerant VCO |
| US20040032300A1 (en) * | 2002-08-19 | 2004-02-19 | Koninklijke Philips Electronics N.V. | Multi-phase oscillator and method therefor |
| TWI303928B (en) | 2005-11-09 | 2008-12-01 | Via Tech Inc | Voltage-controlled oscillator and related method and technique |
| WO2008017066A2 (en) | 2006-08-03 | 2008-02-07 | Cornell Research Foundation, Inc. | Phytases with improved thermal stability |
| CN101425803B (zh) * | 2007-10-31 | 2012-06-06 | 三星电子株式会社 | 环路压控振荡器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1997
- 1997-02-07 JP JP9025225A patent/JPH10224186A/ja not_active Withdrawn
- 1997-08-26 TW TW086112207A patent/TW421907B/zh active
- 1997-09-05 EP EP04106956A patent/EP1569338A1/en not_active Withdrawn
- 1997-09-05 EP EP97306917A patent/EP0858160B1/en not_active Expired - Lifetime
- 1997-10-28 CN CN97121207.4A patent/CN1126243C/zh not_active Expired - Fee Related
- 1997-10-29 KR KR1019970056016A patent/KR19980070051A/ko not_active Application Discontinuation
- 1997-11-06 US US08/965,411 patent/US5939950A/en not_active Expired - Fee Related
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| Date | Code | Title | Description |
|---|---|---|---|
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