KR19980070051A - 전압 제어 발진기 - Google Patents

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카메이다까히로
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사와무라시꼬
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Abstract

링 발진기를 구비하는 전압 제어 발진기는 고주파에도 듀티 사이클이 50% 인 발진 신호를 출력한다. 링 발진기의 각각의 지연 반전 회로는 입력 신호가 H 레벨로부터 L 레벨로 변화할 때 일정 지연 시간 (tr) 동안 출력 신호를 L 레벨로부터 H 레벨로 변화시킨다. 지연 반전 회로는 또한 입력 신호가 L 레벨로부터 H 레벨로 변화할 때 지연 제어 전압 (Vc) 에 응답하여 가변 지연 시간 (tf) 동안 H 레벨로부터 L 레벨로 출력 신호를 변화시킨다. 지연 반전 회로를 구비하는 링 발진기로부터의 출력 신호는 또다른 지연 반전 회로에 인가된다. 또다른 지연 반전 회로는 입력 신호가 H 레벨로부터 L 레벨로 변화할 때 일정 지연 시간 (tr) 에서 응답하고, 입력 신호가 L 레벨로부터 H 레벨로 변화할 때 지연 제어 전압 (Vc) 에 따른 지연 시간 (tf/2) 에서 응답한다. 결과적으로, 또다른 지연 반전 회로는 듀티 사이클이 50% 인 발진 신호를 출력한다.

Description

전압 제어 발진기
본 발명은 홀수개의 반전 논리 회로를 링형상으로 접속하고 각 반전 논리 회로의 지연 시간을 외부 제어 전압으로 제어함으로써 발진 주파수를 제어할 수 있는 전압 제어 발진기 (이하, VCO 라 한다) 에 관한 것이다.
도 6 은 종래의 링회로의 VCO 의 구성도이다.
VCO에는 링으로 접속된 3 개의 지연 반전 회로 (1, 2, 3) 가 설치된다. 이들 지연 반전 회로 (1-3) 는 논리 회로이며, 그 각각은 입력 단자 (A) 로의 입력 신호와 입력 단자 (B) 로 인가된 기준 전압 (Vr)을 비교하여 비교된 결과에 따라 반전된 논리 레벨의 신호를 출력 단자 (C) 로 출력한다. 각각의 지연 반전 회로 (1-3) 에는 제어 단자 (D) 가 설치되어 있고, 출력 단자 (C) 로부터의 출력 신호의 지연 시간을 제어 단자 (D) 에 인가된 제어 전압 (Vc) 로 제어한다. 즉, 각각의 지연 반전 회로 (1-3) 에는 입력 신호와 기준 전압 (Vr)을 비교하고 반전된 신호를 출력하는 반전 회로와, 반전 회로의 출력에 접속된 지연 회로로 출력하는 반전 회로가 설치되어 있다. 지연 회로는 커패시터인 충전부와 지연 제어 전압 (Vc) 에 의해 도통 상태가 제어되는 트랜지스터인 방전부를 구비한다.
지연 반전 회로 (3) 의 출력은 지연 반전 회로 (1) 의 입력에 접속되고 파형 정형용 논리 게이트 (4) 로 입력된다. 구형파로 파형 정형된 발진 신호 (OUT) 는 논리 게이트 (4) 의 출력으로 출력된다.
이 VCO에서, 예를 들면, 전원 투입시에 지연 반전 회로 (1) 의 입력이 레벨 "L" 이면, 지연 반전 회로 (1-3) 의 동작에 의한 지연 시간후에 레벨 "H" 의 신호가 지연 반전 회로 (3) 의 출력으로부터 출력된다. 이 신호는 지연 반전 회로 (1) 의 입력으로 피드백되므로, 지연 반전 회로 (1-3) 의 추가의 동작에 의한 지연 시간후에, 지연 반전 회로 (3) 의 출력은 "L" 레벨로 된다. 이 방법에 있어서, 주파수가 지연 반전 회로 (1-3) 의 동작에 의한 링 지연 시간인 발진 동작이 행해진다.
한편, 각각의 지연 반전 회로 (1-3) 는 다음의 동작을 수행한다. 즉, 반전 회로로부터의 출력 신호가 "L" 레벨로부터 "H" 레벨로 변화하면, 일정한 단시간내에 지연 회로의 충전부가 충전되고 지연 회로로부터의 출력 신호는 "H" 레벨로 된다. 반면에, 반전 회로로부터의 출력 신호가 "H" 레벨로부터 "L" 레벨로 변화하면, 충전부에 유지되는 전하는 지연 회로의 방전부의 시정수에 따라 방전되고 지연 회로의 출력 전압은 연속적으로 감소한다. 그후, 시간이 경과한 후에 출력 신호는 "L" 레벨로 된다. 시정수는 제어 단자 (D) 로부터 지연 반전 회로 (1-3) 의 지연 회로에 인가된 지연 제어 전압 (Vc) 에 의해 제어되므로, 지연 제어 전압 (Vc) 에 의해 발진 주파수를 제어할 수 있다.
그러나, 종래의 VCO 는 다음과 같은 문제점이 있다.
즉, 발진 주파수의 제어에 있어서, 각각의 지연 반전 회로 (1-3) 의 출력 신호가 "H" 레벨로부터 "L" 레벨로 변화할 때, 지연 시간이 제어되고 링 지연 시간이 제어되어 발진 주파수가 제어된다. 발진 신호에 대하여, "H" 레벨의 시간은 "L" 레벨의 시간보다 길므로, 듀티 사이클을 50% 로 유지하는 것이 불가능하다. 결과적으로, 발진 신호 (OUT) 의 "L" 레벨의 펄스 폭은 좁아지므로, 후단으로서 접속된 플립플롭 회로 등을 위한 셋업 시간 및 유지 시간을 확보하는 것이 불가능하다. 그러므로, 오동작이 발생하는 원인이 된다. 더욱이, 링을 구성하는 지연 반전 회로의 수를 증가시킴으로써 듀티 사이클을 50% 부근으로 하는 것이 가능하지만, 링 지연 시간이 증가한다. 그러므로, 고속 통신에 사용되는 156 ㎒ 이상의 높은 주파수에서의 발진이 곤란하게 되는 문제가 있었다.
본 발명은 종래의 VCO 의 상술한 문제점을 해결하여 고주파수에서도 듀티 사이클이 대략 50% 인 발진 출력을 얻을 수 있는 VCO를 제공한다.
도 1 은 본 발명에 의한 제 1 실시예의 VCO를 나타내는 구성도.
도 2a 및 2b 는 도 1 의 지연 반전 회로를 나타내는 회로도.
도 3 은 도 1 의 VCO 의 동작 파형을 나타내는 도면.
도 4 는 본 발명에 의한 제 2 실시예의 VCO 의 지연 반전 회로 (40A) 의 회로도.
도 5 는 본 발명에 의한 제 3 실시예의 VCO 의 지연 반전 회로 (40B) 의 회로도.
도 6 은 종래의 VCO를 나타내는 구성도.
* 도면의 주요부분에 대한 부호의 설명 *
10, 20, 30, 40: 지연 반전 회로
50: 논리 게이트
Vr: 기준 전압
Vc: 지연 제어 전압
상술한 문제점을 해결하기 위하여, 본 발명의 전압 제어 발진기는 4 개이상의 짝수 지연 반전 회로를 구비한다. 각각의 지연 반전 회로는 입력 단자, 기준 단자, 제어 단자, 반전 회로, 및 지연 회로를 구비한다.
입력 단자는 소정 범위내의 레벨의 신호를 수신한다. 기준 단자는 소정 범위내의 값의 기준 신호를 수신한다. 제어 단자는 제어 신호를 수신한다.
반전 회로는 신호의 논리 레벨이 기준 신호를 초과하는지의 여부에 기초하여 제 1 논리 레벨 및 제 2 논리 레벨 사이의 신호를 반전한다.
지연 회로는 반전 회로에 의해 반전된 신호를 수신하고 신호가 제 1 논리 레벨로부터 제 2 논리 레벨로 변화될 때 소정 범위내의 일정비로 레벨이 변화하는 신호를 출력한다.
마지막단의 지연 반전 회로중의 하나는 신호가 제 2 논리 레벨로부터 제 1 논리 레벨로 반전될 때 제어 신호에 따라 소정 범위내의 가변비의 절반으로 레벨이 변화하는 신호를 출력한다.
지연 반전 회로의 나머지는 신호가 제 2 논리 레벨로부터 제 1 논리 레벨로 반전될 때 제어 신호에 따라 소정 범위내의 가변비로 레벨이 변화하는 신호를 출력한다.
링으로 접속된 각각의 지연 반전 회로의 지연 회로는 제 1 충전부와 제 1 방전부를 구비할 수 있다 (제 2 형태).
제 1 지연 회로는 제 1 반전 회로에 의해 반전된 제 2 논리 레벨의 신호에 의해 전하로 충전되고 일정비로 변화하는 신호를 출력한다.
제 1 방전부는 제어 신호에 의해 제어되고 제 1 반전 회로에 의해 반전된 신호가 제 1 논리 레벨일 때 제어 신호에 따라 제 1 충전부에 충전된 전하를 방전한다.
마지막단의 지연 반전 회로중의 하나의 지연 회로는 제 2 충전부와 제 2 방전부를 구비할 수 있다 (제 3 형태).
제 2 충전부는 제 2 반전 회로에 의해 반전된 제 2 논리 레벨의 신호에 의해 전하로 충전되고 일정비 또는 가변비의 절반으로 변화하는 신호를 출력한다.
제 2 방전부는 제어 신호에 의해 제어되고 제 2 반전 회로에 의해 반전된 신호가 제 1 논리 레벨일 때 제 2 충전부에 충전된 전하를 방전한다.
제 2 충전부의 용량은 제 1 충전부의 용량과 동일할 수 있고, 제 2 방전부는 제 1 방전부의 속도의 2 배로 제 2 충전부의 전하를 방전할 수 있다 (제 4 형태).
제 2 충전부의 용량은 제 1 충전부의 용량의 절반일 수 있고, 제 2 방전부는 제 1 방전부의 속도와 동일한 속도 제 2 충전부의 전하를 방전할 수 있다.
제 1 형태 및 제 5 형태에 의하면, VCO 는 상술한 바와 같이 구성되므로, VCO 는 다음과 같이 동작한다.
링 발진 회로내의 지연 반전 회로의 제 1 지연 회로에 있어서, 제 1 논리 레벨로부터 제 2 논리 레벨로의 지연 시간은 제 2 논리 레벨로부터 제 1 논리 레벨로의 지연 시간과 다르다. 그러므로, 링 발진기로부터의 출력 신호의 듀티 사이클은 50% 로부터 벗어난다. 제 2 반전 회로는 링 발진기로부터의 출력 신호의 논리 레벨을 반전하고, 제 2 지연 회로는 제 2 논리 레벨로부터 제 1 논리 레벨로의 지연 시간을 1/2 로 단축시킨다. 그러므로, 지연 시간이 단축된 신호가 출력된다. 지연 시간은 제 2 반전 회로 및 제 2 지연 회로에 의해 보정되므로, 발진 신호의 듀티 사이클은 50% 에 근접하게 된다.
4 개이상의 짝수 지연 반전 회로를 구비하고 발진 주파수를 제어하는 전압 제어 발진기에 있어서, 마지막단의 지연 반전 회로중의 하나는, 신호의 논리 레벨이 기준 신호를 초과하는지의 여부에 기초하여 소정의 범위의 절반내의 제 1 논리 레벨과 제 2 논리 레벨 사이의 신호를 반전하는 제 1 반전 회로, 및 제 1 반전 회로에 의해 반전된 신호를 수신하여 신호가 제 1 논리 레벨로부터 제 2 논리 레벨로 반전될 때 소정 범위의 절반내의 일정비로 레벨이 변화하는 신호를 출력하고 신호가 제 2 논리 레벨로부터 제 1 논리 레벨로 반전될 때 제어 신호에 따라 소정 범위의 절반내의 가변비로 레벨이 변화하는 신호를 출력하는 제 1 지연 회로를 구비할 수 있다.
링으로 접속된 지연 반전 회로의 나머지의 각각은, 신호의 논리 레벨이 기준 신호를 초과하는지의 여부에 기초하여 소정 범위내의 제 3 논리 레벨 및 제 4 논리 레벨 사이의 신호를 반전하는 제 2 반전 회로, 및 제 2 반전 회로에 의해 반전된 신호를 수신하여 신호가 제 3 논리 레벨로부터 제 4 논리 레벨로 반전될 때 소정 범위내의 일정비로 레벨이 변화하는 신호를 출력하고 신호가 제 4 논리 레벨로부터 제 3 논리 레벨로 반전될 때 제어 신호에 따라 소정 범위내의 가변비로 레벨이 변화하는 신호를 출력하는 제 2 지연 회로를 구비할 수 있다 (제 6 형태).
제 6 형태에 의하면, VCO 는 다음과 같이 동작한다.
신호가 링 발진기로부터 출력되고, 논리 레벨이 제 2 반전 회로에 의해 반전되고 출력 진폭이 1/2 로 제한되는 출력 신호가 제 2 지연 회로에 인가된다. 제 2 지연 회로에 있어서, 지연 시간은 진폭이 1/2 인 출력 신호의 논리 레벨의 변화에 따라 설정되므로, 제 4 레벨로부터 제 3 레벨로의 지연 시간은 제 2 레벨로부터 제 1 레벨로의 지연 시간의 절반 (1/2) 으로 단축된다. 결과적으로, 제 1 내지 제 5 형태와 마찬가지로 발진 신호의 듀티 사이클이 50% 에 근접하게 된다.
또한 본 발명은 3 개이상의 홀수 지연 반전 회로가 설치된 링 발진기와 링 발진기에 접속된 지연 반전기를 구비하는 전압 제어 발진기의 방법을 제공한다.
이 방법에 있어서, 범위내의 신호가 수신된다. 범위내의 값의 기준 신호가 수신된다. 제어 신호가 수신된다.
신호의 논리 레벨이 링 발진기의 기준 신호를 초과하는지의 여부에 기초하여 범위내의 제 1 논리 레벨 및 제 2 논리 레벨 사이에서 신호가 변화한다.
반전된 신호가 수신되고, 신호가 제 1 논리 레벨로부터 제 2 논리 레벨로 반전될 때 레벨이 범위내의 일정비로 변화하는 신호가 링 발진기로부터 출력되고, 신호가 제 2 논리 레벨로부터 제 1 논리 레벨로 반전될 때 제어 신호에 따라 범위내의 가변비로 레벨이 변화하는 신호가 링 발진기로부터 출력된다.
링 발진기로부터 출력된 신호가 수신되고, 신호의 논리 레벨이 지연 반전기의 기준 신호를 초과하는지의 여부에 기초하여 제 1 논리 레벨 및 제 2 논리 레벨 사이에서 신호가 반전된다.
신호가 제 1 논리 레벨로부터 제 2 논리 레벨로 반전될 때 범위내의 일정비로 레벨이 변화하는 신호가 출력되고, 신호가 제 2 논리 레벨로부터 제 1 논리 레벨로 반전될 때 제어 신호에 따라 범위내의 가변비의 절반으로 레벨이 변화하는 신호가 출력된다.
이하, 도면을 참조하여 본 발명의 바람직한 형태와 실시예에 대하여 설명한다.
제 1 실시예
도 1 은 본 발명에 의한 제 1 실시예의 전압 제어 발진기 (VCO)를 나타내는 구성도이다.
VCO 에는 링으로 접속된 3 개의 지연 반전 회로 (10, 20, 30) 가 설치된다. 이들 지연 반전 회로 (10, 20, 30) 는 서로 유사하고, 각각의 지연 반전 회로에는 입력 신호 (Vi) 의 논리 레벨을 반전하는 반전 회로와 반전 회로의 출력에 접속된 지연 회로가 설치되어 있다.
반전 회로는 입력 단자 (A) 로의 입력 신호 (Vi) 와 입력 단자 (B) 로 인가되는 기준 전압 (Vr)을 비교하고 비교된 결과에 따라 반전된 반전 신호를 출력하는 논리 회로이다. 즉, Vi≤Vr 인 경우, "H" 레벨의 반전 신호가 출력되고, Vi>Vr 인 경우, "L" 레벨의 반전 신호가 출력된다.
반전 회로로부터 출력된 반전 신호가 출력 단자 (C) 에 인가되면 지연 회로는 지연 시간을 제어한다. 반전 회로로부터의 반전 신호가 "L" 레벨로부터 "H" 레벨로 변화할 때, 지연 회로는 일정한 지연 시간 (tr) (예를 들면, tr=0.2㎱) 에서 응답하고, 반전 신호가 "H" 레벨로부터 "L" 레벨로 변화할 때, 가변 지연 시간 (tf) (예를 들면, tf=1.6-4.0㎱) 에서 응답하여, 출력 단자 (C) 로부터 지연된 출력 신호를 출력한다.
지연 반전 회로 (30) 의 출력 단자 (C) 는 지연 반전 회로 (10) 의 입력 단자 (A) 에 접속되고 지연 반전 회로 (40) 의 입력 단자 (A) 에 접속된다. 지연 반전 회로 (40) 에는 제어 단자 (D) 가 설치되고, 지연 반전 회로 (10-30) 와 공통으로 사용되는 지연 제어 전압 (Vc) 은 제어 단자에 인가된다.
지연 반전 회로 (40) 는 지연 반전 회로 (10, 20, 30) 와 거의 유사한 기능을 수행하고, 지연 반전 회로 (10) 와 거의 유사한 반전 회로가 설치되며, 지연 시간이 지연 반전 회로 (10) 와 약간 다르도록 설정된 지연 회로가 설치된다. 즉, 반전 회로로부터의 반전 신호가 "L" 레벨로부터 "H" 레벨로 변화할 때, 지연 반전 회로 (40) 의 지연 회로는 지연 반전 회로 (10) 의 지연 시간과 거의 유사한 지연 시간 (tr) 에서 응답한다. 반면에, 반전 신호가 "H" 레벨로부터 "L" 레벨로 변화할 때, 지연 회로는 지연 제어 전압 (Vc) 에 따라 지연 반전 회로 (10) 의 가변 지연 시간 (tf) 의 절반, 즉, tf/2 에서 응답하고, 출력 단자 (C) 로부터 지연된 출력 신호를 출력한다.
지연 반전 회로 (40) 의 출력 단자 (C) 는 파형 정형을 위한 논리 게이트 (50) 의 입력에 접속되어, 파형이 구형파인 발진 신호 (OUT) 가 논리 게이트 (50) 의 출력으로부터 출력된다.
도 2a 및 2b 는 각각 도 1 의 지연 반전 회로 (10, 40)를 나타내는 도면이다.
도 2a 에 나타낸 바와 같이, 지연 반전 회로 (10) 에는 트랜지스터 (11, 12), 저항 (13, 14) 및 정전류원 (15)을 구비하는 반전 회로 (10a) 와, 트랜지스터 (16, 17), 커패시터 (18) 및 저항 (19)을 구비하는 지연 회로 (10b) 가 설치되어 있다. 입력 단자 (A, B) 는 각각 동일 특성의 트랜지스터 (11, 12) 의 베이스에 접속된다. 트랜지스터 (11, 12) 의 콜렉터는 각각 동일값의 저항 (13, 14)을 통해 소오스 전압 (Vcc) 에 접속되고, 에미터는 정전류원 (15)을 통해 접지 (GND) 에 공통 접속된다.
출력 단자 (C) 와 소오스 전압 (Vcc) 사이에 트랜지스터 (16) 가 접속되고, 트랜지스터 (16) 의 베이스는 트랜지스터 (11) 의 콜렉터에 접속된다. 커패시터 (18) 는 출력 단자 (C) 와 접지 (GND) 사이에 접속된다. 그후, 충전부 (10c) 에는 커패시터 (18) 와 트랜지스터 (16) 가 설치된다. 직렬로 접속된 트랜지스터 (17) 와 저항 (19) 로 구성된 방전부 (10d) 는 출력 단자 (C) 와 접지 (GND) 사이에 접속된다. 트랜지스터 (17) 의 베이스는 제어 단자 (D) 에 접속된다.
한편, 도 2b 에 나타낸 바와 같이, 지연 반전 회로 (40) 는 지연 반전 회로 (10) 와 거의 동일하고, 트랜지스터 (41, 42), 저항 (43, 44), 및 정전류원 (45)을 구비하는 반전 회로 (40a) 와, 트랜지스터 (46, 47a, 47b), 커패시터 (48) 및 저항 (49a, 49b)를 구비하는 지연 회로 (40b) 가 설치되어 있다. 트랜지스터 (41, 42, 46, 47a) 의 특성은 각각 트랜지스터 (11, 12, 16, 17) 와 동일하다. 저항 (43, 44, 49a) 의 값은 저항 (13, 14, 19) 의 저항과 각각 동일하다. 정전류원 (15) 의 값은 정전류원 (45) 의 값과 동일하고, 커패시터 (18) 의 값은 커패시터 (48) 와 동일하다. 더욱이, 방전부 (40d) 내에서 병렬로 접속된 트랜지스터 (47a, 47b) 및 저항 (49a, 49b) 은 각각 동일한 값으로 설정된다.
즉, 지연 반전 회로 (40) 및 지연 반전 회로 (10) 의 차이는 지연 반전 회로 (40) 의 방전부 (40d) 의 임피던스가 지연 반전 회로 (10) 의 방전부 (10d) 의 임피던스의 절반이라는 것이다.
도 3 은 도 1 의 각각의 지연 반전 회로 (10-40) 의 동작 파형을 나타내는 도면이다. 이하, 도 2a, 2b, 3을 참조하여 도 1 에 도시된 VCO 의 동작을 설명한다.
여기서, 소오스 전압 (Vcc) 의 절반이 기준 전압 (Vr) 으로서 각각의 지연 반전 회로 (10-40) 의 입력 단자 (B) 로 인가되고, 소정의 범위내인 지연 제어 전압 (Vc) 이 제어 단자 (D) 로 공통 인가되는 것으로 가정한다.
예를 들어, 도 3 의 시간 (t0)에서, 지연 반전 회로 (30) 으로부터의 출력 신호 (S30) 가 "H" 레벨로부터 "L" 레벨로 변화하는 것으로 가정한다. 도 2a 에 도시한 지연 반전 회로 (10)에서, 출력 신호 (S30) 가 입력 단자 (A) 로 인가되므로, 트랜지스터 (11) 의 베이스 전압은 트랜지스터 (12) 의 베이스 전압보다 낮게 된다. 트랜지스터 (11, 12) 의 에미터는 정전류원 (15)을 통해 접지 (GND) 에 공통 접속되므로, 이들중의 하나만이 온되도록 스위칭된다. 이 경우, 트랜지스터 (11) 가 온으로부터 오프로 스위칭되고, 트랜지스터 (11) 의 콜렉터 전압이 거의 소오스 전압 (Vcc) 까지 상승한다. 그후, 트랜지스터 (16) 가 온되고, 커패시터 (18) 는 트랜지스터 (16)을 통해 급격히 충전된다. 짧은 지연 시간 (tr) 후에, 시간 (t1)에서, 출력 단자 (C) 로부터의 출력 신호 (S10) 은 "H" 레벨로 된다.
시간 (t1)에서, 지연 반전 회로 (10) 로부터의 출력 신호 (S10) 가 "L" 레벨로부터 "H" 레벨로 변화하면, "H" 레벨의 출력 신호 (S10) 는 지연 반전 회로 (20) 의 입력 단자 (A) 로 인가된다. 지연 반전 회로 (20) 는 지연 반전 회로 (10) 와 유사하므로, 도 2a를 참조하여 지연 반전 회로 (20) 의 동작을 설명한다.
입력 단자 (A) 가 "H" 레벨로 되면, 트랜지스터 (11) 는 온으로 된다. 그후, 트랜지스터 (11) 의 콜렉터 전압은 접지 (GND) 에서의 레벨에 거의 근접한 "L" 레벨로 되고, 트랜지스터 (16) 는 오프된다. 그러므로, 커패시터 (18) 내에 유지된 전하는 지연 제어 전압 (Vc) 에 의해 제어된 저항 (19) 과 트랜지스터 (17)를 통해 방전되고, 출력 전압은 커패시터 (18) 의 용량과 트랜지스터 (17) 와 저항 (19) 의 복합 저항에 의해 결정된 시정수 (T10) 에 따라 순차적으로 감소한다. 그후, 시간 (t1) 으로부터 비교적 긴 지연 시간 (tf) 후에, 지연 반전 회로 (20) 으로부터의 출력 신호 (S20) 는 "L" 레벨로 된다. 지연 시간 (tf) 는 트랜지스터 (17) 의 도통 상태에 따라 결정되므로, 지연 제어 전압 (Vc) 으로 지연 시간 (tf) 을 제어할 수 있다.
시간 (t2)에서, 지연 반전 회로 (20) 으로부터의 출력 신호 (S20) 가 "H" 레벨로부터 "L" 로 변화하면, 출력 신호 (S20) 는 지연 반전 회로 (30) 의 입력 단자 (A) 로 인가된다. 그러므로, 지연 반전 회로 (30)에 있어서, 시간 (t0)에서의 지연 반전 회로 (10) 와 유사한 동작이 수행된다. 그후, 지연 시간 (tr) 후의 시간 (t3)에서, 지연 반전 회로 (30) 으로부터의 출력 신호 (S30) 는 "L" 레벨로부터 "H" 레벨로 변환된다.
시간 (t3)에서, 지연 반전 회로 (30) 으로부터의 출력 신호 (S30) 가 "L" 레벨로부터 "H" 레벨로 변화하면, 출력 신호 (S30) 는 지연 반전 회로 (10) 의 입력 단자 (A) 에 인가된다. 그러므로, 지연 반전 회로 (10)에 있어서, 시간 (t1)에서의 지연 반전 회로 (20) 와 유사한 동작이 수행된다. 그후, 지연 시간 (tf) 후의 시간 (t4)에서 지연 반전 회로 (10) 으로부터의 출력 신호 (S10) 는 "H" 레벨로부터 "L" 레벨로 변환된다.
마찬가지로, 시간 (t4) 로부터 지연 시간 (tr) 후의 시간 (t5)에서 지연 반전 회로 (20) 으로부터의 출력 신호 (S20) 는 "L" 레벨로부터 "H" 레벨로 변환된다.
더욱이, 시간 (t5) 로부터의 지연 시간 (tr) 후의 시간 (t6)에서 지연 반전 회로 (30) 으로부터의 출력 신호 (S30) 는 "H" 레벨로부터 "L" 레벨로 변환된다.
이 방법에 있어서, 지연 반전 회로 (30) 으로부터의 출력 신호 (S30) 의 반전 동작은 시간 (t0) 및 시간 (t6) 사이의 지연 시간 (3tr+3tf) 의 사이클에서 반복된다.
그러므로, 지연 반전 회로 (30) 로부터의 출력 신호 (S30) 의 주파수 (FR30) 및 듀티 사이클 (DT30) 은 다음의 식 (1) 과 (2) 와 같이 표현된다.
FR30 = 1/3(tr+tf)
DT30 = (tr+2tf)/3(tr+tf)
여기서, tr=0.2㎱ 이고 tf=1.6 ㎱이면,
FR30 =185.2㎒
DT30 = 62.9%
여기서, tr=0.2㎱ 이고 tf=4.0 ㎱이면,
FR30 = 79.4㎒
DT30 = 65.1%
반면에, 시간 (t0)에서, 지연 반전 회로 (30) 으로부터의 출력 신호 (S30) 가 "H" 레벨로부터 "L" 레벨로 변화하면, 출력 신호 (S30) 는 지연 반전 회로 (40) 의 입력 단자 (A) 로 인가된다. 그러므로, 도 2b 에 도시한 지연 반전 회로 (40) 에서, 트랜지스터 (41) 의 베이스 전압은 트랜지스터 (42) 의 베이스 전압보다 낮게 된다. 트랜지스터 (41, 42) 의 에미터가 정전류원 (45)을 통해 접지 (GND) 에 공통 접속되므로, 이들중의 하나만이 온되도록 변환된다. 이 경우, 트랜지스터 (41) 는 온으로부터 오프로 변환되고 트랜지스터 (41) 의 콜렉터 전압은 거의 소오스 전압 (Vcc) 으로 상승한다. 그후, 트랜지스터 (46) 는 온으로 되고, 커패시터 (48) 는 트랜지스터 (46)를 통해 급격히 충전된다. 지연 반전 회로 (10) 의 지연 시간과 동일한 지연 시간 (tr) 후인 시간 (t1)에서, 출력 단자 (C) 로부터의 출력 신호 (S40) 는 "H" 레벨이 된다.
시간 (t3)에서, 지연 반전 회로 (30) 으로부터의 출력 신호 (S30) 가 "L" 레벨로부터 "H" 레벨로 변화하면, 지연 반전 회로 (40) 의 입력 단자 (A) 는 "H" 레벨로 되고 트랜지스터 (41) 는 온으로 변환된다. 그후, 트랜지스터 (41) 의 콜렉터 전압은 접지 (GND) 에서의 전압에 거의 근접한 "L" 레벨로 되고, 트랜지스터 (46) 는 오프된다. 그러므로, 커패시터 (48) 에 유지된 전하는 트랜지스터 (47a) 및 저항 (49a) 및 트랜지스터 (47b) 및 저항 (49b)을 구비하는 병렬 회로를 통해 방전하고, 출력 단자 (C) 에서의 전압은 커패시터 (48) 의 용량과 트랜지스터 (47a, 47b) 및 저항 (49a, 49b) 의 복합 저항에 의해 결정된 시정수 (T40) 에 따라 순차적으로 감소한다.
커패시터 (19, 49), 트랜지스터 (17, 47a, 47b), 및 저항 (18, 48a, 48b) 는 각각 동일한 용량, 동일 특성 및 동일 저항값으로 설정되므로, 지연 반전 회로(40) 의 시정수 (T40) 는 지연 반전 회로 (10) 의 시정수 (T10) 의 절반으로 된다. 그러므로, 시간 (t3) 로부터의 지연 시간 (tf/2) 후인 시간 (t3.5)에서, 지연 반전 회로 (40) 으로부터의 출력 신호 (S40) 는 "L" 레벨로 된다.
그러므로, 지연 반전 회로 (40) 으로부터의 출력 신호 (S40) 의 주파수 (FR40) 및 듀티 사이클 (DT40) 은 다음의 식 (3) 및 (4) 로 표현된다.
FR40 = 1/3(tr+tf)
여기서, tr=0.2㎱ 이고 tf=1.6 ㎱이면,
FR40 =185.2㎒
DT40 = 45.8%
여기서, tr=0.2㎱ 이고 tf=4.0 ㎱이면,
FR40 = 79.4㎒
DT40 = 49.2%
이 방법에 있어서, tr≪tf 이 되도록 지연 시간이 설정되면, 듀티 사이클 (DT40) 을 거의 50% 로 유지할 수 있다.
상술한 바와 같이, 본 실시예의 VCO에서, 링 회로를 형성하는 지연 반전 회로 (10-30) 에는 발진 출력을 얻기 위하여 지연 시간이 지연 반전 회로 (10-30) 의 지연 시간의 절반인 지연 반전 회로 (40)를 설치한다. 그러므로, 지연 반전 회로 (30) 로부터 발진 출력을 얻는 것과 비교하여 거의 50% 의 듀티 사이클을 얻을 수 있다.
즉, 링 발진 회로의 단수는 변화하지 않으므로, 발진 주파수를 감소시키지 않고 듀티 사이클이 거의 50% 인 발진 신호 (OUT)를 얻을 수 있다.
제 2 실시예
도 4 는 본 발명에 의한 제 2 실시예의 VCO 의 지연 반전 회로 (40A)를 나타낸다. 도 4에서, 도 2b 의 소자와 동일한 소자는 동일 참조 번호를 사용하였다.
도 1 의 지연 반전 회로 대신에 지연 반전 회로 (40A) 가 배열된다. 도 2b 에 도시한 지연 반전 회로 (40) 와의 차이는, 충전부 (40c) 대신에 용량이 커패시터 (48) 의 용량과 동일한 커패시터 (48a, 48b) 의 직렬 회로로 구성된 충전부 (40f) 가 설치되고 방전부 (40d) 대신에 트랜지스터 (47a) 및 저항 (49b) 이 제거된 방전부 (40g)를 사용한다는 점이다.
이 배열로, 충전부 (40f) 의 용량이 1/2 이 되고 방전부 (40g) 의 임피던스가 2 배가 되어도, 시정수는 제 1 실시예와 동일하다. 그러므로, 제 1 실시예와 유사한 동작이 수행되어 동일한 효과를 얻을 수 있다.
제 3 실시예
도 5 는 본 발명에 의한 제 3 실시예의 VCO 의 지연 반전 회로 (40B)를 나타낸다. 도 5에서, 도 2b 의 소자와 동일한 소자는 동일 참조 번호를 사용하였다.
도 1 의 지연 반전 회로 (40) 대신에 지연 반전 회로 (40B)를 배열한다. 도 2b 에 도시한 지연 반전 회로 (40) 와의 차이점은 저항값이 반전 회로 (40a) 의 저항 (43, 44) 값의 1/2 인 저항 (43a, 44a)을 구비하는 반전 회로 (40h) 와 방전부 (40d) 의 트랜지스터 (47b) 및 저항 (49b) 가 제거된 방전부 (40j)를 설치한 점이다.
이 배열로, 지연 반전 회로 (40B) 의 반전 회로 (40h) 로부터 출력된 "L" 과 "H" 레벨 사이의 전압차는 정전류원 (45) 의 전류값과 저항 (43a) 값의 곱에 대응하므로, 전압차는 지연 반전 회로 (10) 의 반전 회로 (10a) 로부터 출력된 "L" 과 "H" 레벨 사이의 전압차의 절반이다. 충전부 (40c) 는 반전 회로 (40h) 로부터의 출력 전압에 의해 충전되므로, 방전부 (40c) 의 커패시터 (48) 에 의해 유지된 전하는 지연 반전 회로 (10) 의 커패시터 (18) 에 의해 유지된 전하의 절반이다. 그러므로, 지연 반전 회로 (40B) 의 방전부 (40j) 는 지연 반전 회로 (10) 의 방전부 (10d)에서 걸리는 시간의 절반동안 커패시터 (48)를 방전할 수 있다. 즉, 도 5 의 지연 반전 회로 (40B) 는 도 2b 의 지연 반전 회로 (40) 와 유사하게 동작하므로, 제 1 실시예와 동일한 효과를 갖는다.
또한, 본 발명은 상술한 실시예에 한정되는 것은 아니며 다양한 방법으로 변경이 가능하다. 예를 들어, 다음과 같은 변경이 가능하다.
(a) 도 1 의 링 발진 회로는 3 개의 단을 구비하지만, 3 개이상의 홀수단을 구비하는 링 발진 회로는 유사하게 동작한다. 그러므로, 단의 수는 소망의 발진 주파수에 따라 설정될 수 있다.
(b) 기준 전압 (Vr) 이 이들 실시예의 지연 반전 회로 (10-40) 의 입력 단자 (B) 의 각각에 인가되지만, 항상 외부로부터 기준 전압 (Vr) 이 인가될 필요는 없다. 그러므로, 각각의 지연 반전 회로 (10-40) 내에서 기준 전압 (Vr) 이 발생할 수도 있다.
(c) 각각의 지연 반전 회로 (10-40) 는 바이폴라 트랜지스터를 구비하지만, MOS (Metal Oxide Semiconductor) 트랜지스터 등을 구비하는 CMOS (Complementary Metal Oxide Semiconductor) 게이트 회로일 수 있다.
(d) 회로 구성 및 지연 회로 (40b) 의 충전부 (40c) 및 방전부 (40d) 의 정수는 이들 실시예에 설명된 값에 제한되는 것은 아니므로, 방전동안의 시정수가 지연 반전 회로 (10) 등의 시정수의 절반인 한 어떠한 값의 조합을 사용할 수 있다.
(e) 지연 반전 회로 (10) 등은 도 2a 및 도 2b 에 도시한 회로에 제한되는 것은 아니므로, 입력 신호의 논리값이 반전되고 지연 시간이 지연 제어 전압 (Vc) 에 의해 제어되는 한 어떠한 회로도 사용할 수 있다.
앞에서 상세히 설명한 바와 같이, 각각의 제 1 내지 제 5 형태는 제 2 논리 레벨로부터 제 1 레벨로의 지연 시간이 제 1 지연 회로의 지연 시간의 절반으로 단축되는 제 2 지연 회로를 제공한다. 그리고, 제 2 반전 회로 및 제 2 지연 회로는 제 2 지연 회로로부터 출력된 발진 신호의 듀티 사이클을 보정하므로, 제 2 지연 회로로부터 출력된 발진 신호의 듀티 사이클을 약 50% 로 유지시킬 수 있다.
제 6 형태는 링 발진 회로로부터의 출력 신호의 논리 레벨을 반전하고 출력 진폭은 VCO 에 입력되는 신호의 절반으로 제한되는 제 2 반전 회로를 제공한다. 제 2 지연 회로는 신호의 진폭의 1/2 인 출력 진폭내에서 논리 레벨의 변화에 따라 지연되는 신호를 출력하므로, 제 4 논리 레벨로부터 제 3 논리 레벨로의 지연 시간은 제 2 논리 레벨로부터 제 1 레벨로의 지연 시간의 절반으로 단축된다. 그러므로, 제 1 내지 제 3 형태와 마찬가지로 발진 신호의 듀티 사이클을 거의 50% 로 유지할 수 있다.
이하, 본 발명에 대하여 설명하였지만 다양한 방법으로 변형이 가능하다. 본 기술에 숙련되는 자는 본 발명의 사상과 범위를 벗어나지 않는 한도내에서 변경이 가능하다.

Claims (7)

  1. 4 개이상의 짝수 지연 반전 회로를 구비하고 발진 주파수를 제어하는 전압 제어 발진기로서, 각각의 지연 반전 회로는,
    소정 범위내의 레벨의 신호를 수신하는 입력 단자;
    소정 범위내의 값의 기준 신호를 수신하는 기준 단자;
    제어 신호를 수신하는 제어 단자;
    신호의 논리 레벨이 기준 레벨을 초과하는지의 여부에 기초하여 제 1 논리 레벨과 제 2 논리 레벨 사이의 신호를 반전하는 반전 회로; 및
    반전 회로에 의해 반전된 신호를 수신하고 신호가 제 1 논리 레벨로부터 제 2 논리 레벨로 반전될 때 소정 범위내의 일정비로 레벨이 변화하는 신호를 출력하는 지연 회로;
    를 구비하고,
    마지막 단의 지연 반전 회로중의 하나는 신호가 제 2 논리 레벨로부터 제 1 논리 레벨로 반전될 때 제어 신호에 따라 소정 범위내의 가변비의 절반으로 레벨이 변화하는 신호를 출력하고, 지연 반전 회로의 나머지는 링으로 접속되고 신호가 제 2 논리 레벨로부터 제 1 논리 레벨로 반전될 때 제어 신호에 따라 소정 범위내의 가변비로 레벨이 변화하는 신호를 각각 출력하는 것을 특징으로 하는 전압 제어 발진기.
  2. 제 1 항에 있어서, 링으로 접속된 상기 지연 반전 회로의 각각의 상기 지연 회로는, 반전 회로에 의해 반전된 제 2 논리 레벨의 신호에 의해 전하로 충전되고 일정비로 변화하는 신호를 출력하는 제 1 충전부, 및 제어 신호에 의해 제어되고 반전 회로에 의해 반전된 신호가 제 1 논리 레벨일 때 제어 신호에 따라 제 1 충전부에 충전된 전하를 방전하는 제 1 방전부를 구비하는 것을 특징으로 하는 전압 제어 발진기.
  3. 제 2 항에 있어서, 마지막단의 지연 반전 회로중의 하나의 상기 지연 회로는 반전 회로에 의해 반전된 제 2 논리 레벨의 신호에 의해 전하로 충전되고 일정비로 또는 가변비의 절반으로 변화하는 신호를 출력하는 제 2 충전부, 및 제어 신호에 의해 제어되고 반전 회로에 의해 반전된 신호가 제 1 논리 신호일 때 제어 신호에 따라 제 2 충전부에 충전된 전하를 방전하는 제 2 방전부를 구비하는 것을 특징으로 하는 전압 제어 발진기.
  4. 제 3 항에 있어서, 상기 제 2 충전부의 용량은 상기 제 1 충전부의 용량과 동일하고, 상기 제 2 방전부는 상기 제 1 방전부의 속도의 2 배로 상기 제 2 충전부의 전하를 방전하는 전압 제어 발진기.
  5. 제 3 항에 있어서, 상기 제 2 충전부의 용량은 상기 제 1 충전부의 용량의 절반이고, 상기 제 2 방전부는 상기 제 1 방전부의 속도와 동일한 속도로 상기 제 2 충전부의 전하를 방전하는 것을 특징으로 하는 전압 제어 발진기.
  6. 4 개이상의 짝수 지연 반전 회로를 구비하고 발진 주파수를 제어하는 전압 제어 발진기로서, 각각의 지연 반전 회로는,
    소정 범위내의 레벨의 신호를 수신하는 입력 단자;
    소정 범위의 값의 기준 신호를 수신하는 기준 단자; 및
    제어 신호를 수신하는 제어 단자를 구비하고,
    마지막 단의 지연 반전 회로중의 하나는, 신호의 논리 레벨이 기준 신호를 초과하는지의 여부에 기초하여 소정 범위의 절반 범위내의 제 1 논리 레벨과 제 2 논리 레벨 사이의 신호를 반전하는 제 1 반전 회로, 및 제 1 반전 회로에 의해 반전된 신호를 수신하여 신호가 제 1 논리 레벨로부터 제 2 논리 레벨로 반전될 때 소정 범위의 절반내이 일정비로 레벨이 변화하는 신호를 출력하고 신호가 제 2 논리 레벨로부터 제 1 논리 레벨로 반전될 때 제어 신호에 따라 소정 범위의 절반내의 가변비로 레벨이 변화하는 신호를 출력하는 제 1 지연 회로를 구비하고,
    링으로 접속된 지연 반전 회로의 나머지의 각각은 신호의 논리 레벨이 기준 신호를 초과하는지의 여부에 기초하여 소정 범위내의 제 3 논리 레벨 및 제 4 논리 레벨 사이의 신호를 반전하는 제 2 반전 회로, 및 제 2 반전 회로에 의해 반전된 신호를 수신하여 신호가 제 3 논리 레벨로부터 제 4 논리 레벨로 반전될 때 소정 범위내의 일정비로 레벨이 변화하는 신호를 출력하고 신호가 제 4 논리 레벨로부터 제 3 논리 레벨로 반전될 때 제어 신호에 따라 소정 범위내의 가변비로 레벨이 변화하는 신호를 출력하는 제 2 지연 회로를 구비하는 것을 특징으로 하는 전압 제어 발진기.
  7. 3 개이상의 홀수 지연 반전 회로가 설치된 링 발진기와 링 발진기에 접속된 지연 반전기를 구비하는 전압 제어 발진기를 제어하는 방법으로서,
    임의의 범위내의 신호를 수신하는 단계;
    상기 범위내의 값의 기준 신호를 수신하는 단계;
    제어 신호를 수신하는 단계;
    신호의 논리 레벨이 링 발진기의 기준 신호를 초과하는지에 기초하여 상기 범위내의 제 1 논리 레벨 및 제 2 논리 레벨 사이의 신호를 반전하는 단계;
    반전된 신호를 수신하는 단계;
    신호가 제 1 논리 레벨로부터 제 2 논리 레벨로 반전될 때 링 발진기로부터 상기 범위내의 일정비로 레벨이 변화하는 신호를 출력하고 신호가 제 2 논리 레벨로부터 제 1 논리 레벨로 반전될 때 링 발진기로부터의 제어 신호에 따라 상기 범위내의 가변비로 레벨이 변화하는 신호를 출력하는 단계;
    링 발진기로부터 출력된 신호를 수신하고 신호의 논리 레벨이 지연 반전기의 기준 신호를 초과하는지의 여부에 기초하여 제 1 논리 레벨 및 제 2 논리 레벨 사이의 신호를 반전하는 단계; 및
    신호가 제 1 논리 레벨로부터 제 2 논리 레벨로 반전될 때 범위내의 일정비로 레벨이 변화하는 신호를 출력하고, 신호가 제 2 논리 레벨로부터 제 1 논리 레벨로 반전될 때 제어 신호에 따라 범위내의 가변비의 절반으로 레벨이 변화하는 신호를 출력하는 단계;
    를 구비하는 것을 특징으로 하는 방법.
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