JPS58182914A - Ｃｍｏｓヒステリシス回路 - Google Patents
Ｃｍｏｓヒステリシス回路Info
- Publication number
- JPS58182914A JPS58182914A JP6534282A JP6534282A JPS58182914A JP S58182914 A JPS58182914 A JP S58182914A JP 6534282 A JP6534282 A JP 6534282A JP 6534282 A JP6534282 A JP 6534282A JP S58182914 A JPS58182914 A JP S58182914A
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- JP
- Japan
- Prior art keywords
- channel
- fets
- voltage
- circuit
- increasing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、相補形ＭＯ８電界効果トランジスタ（以下Ｃ
ＭＯ８という）で構成されるヒステリシス回路の改良に
関するものである。
ＭＯ８という）で構成されるヒステリシス回路の改良に
関するものである。
一般に、ＣＭＵＳで構成されるヒステリシス（シーミツ
トトリガ）回路は、第１図に示すように、Ｐチャンネル
形ＭＯ８電界効果トランジスタ（以下ＰＭ、Ｏ８という
）・Ｑ、に直列に２ＭＯ８・Ｑ、とＰＭＯ８争ＱＪから
なる並列回路な接続し、さしに、直列にＮチャンネル形
ＭＯ８電界効果トランジスタ（以下ＮＭＯ８という）・
Ｑ４を接続し、８ＭＯ８−Ｑ、のドレイ／電圧をイ／パ
ータＩＮＶで反転して出力端子０ＬＩＴに出力すると共
に、その出力ＹＰＭＯ８・Ｑ、のゲートに帰還するよう
に構成されている。このシュミットトリガ回路のヒステ
リシス特性を第２図に示す。第２図において、縦軸は出
力電圧ｖ １横軸は入力電ＵＴ 圧ｖＩＮである。このシーミツトトリガ回路は、第２図
に示すように、入力端子ＩＮの入力電圧を低レベル（０
ボルト）からだんだん増加して行くと、出力電圧Ｖ。Ｕ
、は、最初のうちは低レベル電圧ｖＬのまま変らず、入
力電圧ｖＸＮがＮＭｏ５−Ｑ４のドレイン電子Ａの上限
しきい値電圧ｙ＋になると、急激に増加して所定の高レ
ベル電圧ＶＨ（Ｓボルト）で飽和する。また、入力電圧
ｖ１Ｎを前記上限しきい値電圧ｖＴ＋からだんだん減少
させて行くと、出力電圧Ｖ。ＵＴは、高レベル電圧ｖＴ
１のまま保持され、入力電圧■ＩＮが前記ＮＭＯ８−Ｑ
、のドレイン電子Ａの下限しぎい値電圧Ｖ、−になった
とき、急激に減少して低レベル電圧ｖＬＶｃなる。
トトリガ）回路は、第１図に示すように、Ｐチャンネル
形ＭＯ８電界効果トランジスタ（以下ＰＭ、Ｏ８という
）・Ｑ、に直列に２ＭＯ８・Ｑ、とＰＭＯ８争ＱＪから
なる並列回路な接続し、さしに、直列にＮチャンネル形
ＭＯ８電界効果トランジスタ（以下ＮＭＯ８という）・
Ｑ４を接続し、８ＭＯ８−Ｑ、のドレイ／電圧をイ／パ
ータＩＮＶで反転して出力端子０ＬＩＴに出力すると共
に、その出力ＹＰＭＯ８・Ｑ、のゲートに帰還するよう
に構成されている。このシュミットトリガ回路のヒステ
リシス特性を第２図に示す。第２図において、縦軸は出
力電圧ｖ １横軸は入力電ＵＴ 圧ｖＩＮである。このシーミツトトリガ回路は、第２図
に示すように、入力端子ＩＮの入力電圧を低レベル（０
ボルト）からだんだん増加して行くと、出力電圧Ｖ。Ｕ
、は、最初のうちは低レベル電圧ｖＬのまま変らず、入
力電圧ｖＸＮがＮＭｏ５−Ｑ４のドレイン電子Ａの上限
しきい値電圧ｙ＋になると、急激に増加して所定の高レ
ベル電圧ＶＨ（Ｓボルト）で飽和する。また、入力電圧
ｖ１Ｎを前記上限しきい値電圧ｖＴ＋からだんだん減少
させて行くと、出力電圧Ｖ。ＵＴは、高レベル電圧ｖＴ
１のまま保持され、入力電圧■ＩＮが前記ＮＭＯ８−Ｑ
、のドレイン電子Ａの下限しぎい値電圧Ｖ、−になった
とき、急激に減少して低レベル電圧ｖＬＶｃなる。
！ｌｔｌ記上限シ！Ｌｉ１１（圧ＶＴ”ハ、２ＭＯ８−
Ｑ、。
Ｑ、。
Ｑｓ 、Ｑｓ の直並夕ＩＪ回路のβ、Ｗ ／Ｌと８
ＭＯ８−Ｑ４のβＮＷ／Ｌの比で決まり、下限しきい値
電圧ｖ、”ハ、ＰＭＯＳ” Ｑｔ −Ｑｔ ’）直列
回路のβ、ＶＬと８ＭＯ８−Ｑ４のβＮＷ／Ｌの比で決
まる。ここで、βＰＰＮはチャンネルコンダクタンス、
Ｗはチャンネル幅、Ｌはチャンネル長である。
ＭＯ８−Ｑ４のβＮＷ／Ｌの比で決まり、下限しきい値
電圧ｖ、”ハ、ＰＭＯＳ” Ｑｔ −Ｑｔ ’）直列
回路のβ、ＶＬと８ＭＯ８−Ｑ４のβＮＷ／Ｌの比で決
まる。ここで、βＰＰＮはチャンネルコンダクタンス、
Ｗはチャンネル幅、Ｌはチャンネル長である。
前記第１図に示すようなシ為ミツトトリガ回路において
は、ヒステリシス幅ΔｖＴ（＝ｖＴ”−ｖ、−）を大き
くして、ノイズマージンを良くしたい場合、ヒステリシ
ス幅△ｖＴ を大きくするには、８ＭＯ８・Ｑ４のＷ／
ＬをＰＭｏＳ、Ｑ、のＷ／Ｌよりも極めて大きく、２Ｍ
Ｏ８−Ｑ８．Ｑ、のＷ／Ｌよりも極めて小さくする（（
Ｗ／Ｌ ） ＊＜＜＜ｗ／Ｌ’ｈ＜＜ （Ｗ／Ｌ ）
１ 、 （Ｗ／Ｌｍ））必要がある。すなわち、８Ｍ
Ｏ８・Ｑ４のコンダクタンスが上限しきい値電圧ｖＴｆ
、下限しきい値電圧ｖＴ−の両方に関係しており、しか
も相反する負性な要求するため、これを実現するには極
めて困難であり、かつ、寸法が大きくなる問題があった
。
は、ヒステリシス幅ΔｖＴ（＝ｖＴ”−ｖ、−）を大き
くして、ノイズマージンを良くしたい場合、ヒステリシ
ス幅△ｖＴ を大きくするには、８ＭＯ８・Ｑ４のＷ／
ＬをＰＭｏＳ、Ｑ、のＷ／Ｌよりも極めて大きく、２Ｍ
Ｏ８−Ｑ８．Ｑ、のＷ／Ｌよりも極めて小さくする（（
Ｗ／Ｌ ） ＊＜＜＜ｗ／Ｌ’ｈ＜＜ （Ｗ／Ｌ ）
１ 、 （Ｗ／Ｌｍ））必要がある。すなわち、８Ｍ
Ｏ８・Ｑ４のコンダクタンスが上限しきい値電圧ｖＴｆ
、下限しきい値電圧ｖＴ−の両方に関係しており、しか
も相反する負性な要求するため、これを実現するには極
めて困難であり、かつ、寸法が大きくなる問題があった
。
本発明は、酌記問題を解消するため罠なされたものであ
り、その特徴は、ＣＭＵＳ″′Ｑ構成されるシェミット
トリガ回路において、前記ＣＭＯ８の寸法を大きくする
ことなく、ヒステリシスの幅な大きくする手段を備えた
ことにある。
り、その特徴は、ＣＭＵＳ″′Ｑ構成されるシェミット
トリガ回路において、前記ＣＭＯ８の寸法を大きくする
ことなく、ヒステリシスの幅な大きくする手段を備えた
ことにある。
以下実施例とともに本発明の詳細な説明する。
第３図は、本発明の一実施例の回路構成な示す図であり
、第１図と同一のものは同一記号を付けてあり、その説
明は省略する。
、第１図と同一のものは同一記号を付けてあり、その説
明は省略する。
本実施例は、第３図に示すように、２ＭＯ８・Ｑ、とＮ
ＭＵ Ｓ ＩＩＱ＊の直列回路と、２ＭＯ８−Ｑｓと
Ｎ ＭＵ ５−Ｑ４の直列回路な並列に配置し、それぞ
れのドレイン電子Ａ、、Ａ、を接続し、該ドレイン電子
Ａ、に信号反転用インバータＩＮＶな介して出力膚子Ｏ
ＵＴが接続される。
ＭＵ Ｓ ＩＩＱ＊の直列回路と、２ＭＯ８−Ｑｓと
Ｎ ＭＵ ５−Ｑ４の直列回路な並列に配置し、それぞ
れのドレイン電子Ａ、、Ａ、を接続し、該ドレイン電子
Ａ、に信号反転用インバータＩＮＶな介して出力膚子Ｏ
ＵＴが接続される。
前記インバータＩＮＶの出力は、ＰＭＯ８＠Ｑｓ及びＮ
ＭＯ５−Ｑ４のそれぞれのゲートに帰還されるように
接続される。また、ＰＭＯ８＋ＩＱ、及びＮＭＯ８Ｑｔ
のそれぞれのゲートは入力端子ＩＮに接続さｔたもので
ある。
ＭＯ５−Ｑ４のそれぞれのゲートに帰還されるように
接続される。また、ＰＭＯ８＋ＩＱ、及びＮＭＯ８Ｑｔ
のそれぞれのゲートは入力端子ＩＮに接続さｔたもので
ある。
次に本実施例の動作を説明する。
第３図において、入力端子ＩＮに低レベル（０ボルト）
の入力電圧が入力すると、ＰＭｏＳ−Ｑ。
の入力電圧が入力すると、ＰＭｏＳ−Ｑ。
がオンし、ＮＭＯ８Ｑｔがオフとなるので、接続点ＡＩ
、Ａ、の電圧は高レベルとなる。この高レベル電圧は
、インバータＩＮＶで反転されて低レベルの出力電圧■
、となって出力端子ＱＵＴから出力されると共に、ＰＭ
Ｏ８＠Ｑ、及び８ＭＯ８”Ｑ４ のゲートに印加される
。これによりＰＭＯ８拳Ｑ、がオンし、ＮＭＯ８＠Ｑ４
がオフして前記出力電圧ｖＬｔｔ安定せしめる。そして
、入力端子ＩＮの入力電圧ｖＩＮヲ０ボルトからだんだ
ん増加させて行くと、２ＭＯ８−Ｑｔのコンダクタンス
が減少し８ＭＯ８−Ｑｔのコンダクタンスが増大する為
Ａ、、Ａ、点の電位が低下し始める。
、Ａ、の電圧は高レベルとなる。この高レベル電圧は
、インバータＩＮＶで反転されて低レベルの出力電圧■
、となって出力端子ＱＵＴから出力されると共に、ＰＭ
Ｏ８＠Ｑ、及び８ＭＯ８”Ｑ４ のゲートに印加される
。これによりＰＭＯ８拳Ｑ、がオンし、ＮＭＯ８＠Ｑ４
がオフして前記出力電圧ｖＬｔｔ安定せしめる。そして
、入力端子ＩＮの入力電圧ｖＩＮヲ０ボルトからだんだ
ん増加させて行くと、２ＭＯ８−Ｑｔのコンダクタンス
が減少し８ＭＯ８−Ｑｔのコンダクタンスが増大する為
Ａ、、Ａ、点の電位が低下し始める。
さらに入力電圧が上昇しＡ、、Ａ、点の電位がインバー
タＩＮＶのしきい値電圧よりも低下すると出力電圧が高
レベルｖＨに反転する。この高レベル電圧が２ＭＯ８−
Ｑ、及びＮＭ□Ｓ−Ｑ、のゲートに印加されるためＱ、
がオフしＱ４がオンしてＡ、、Ａ、点の電位が急激に低
下し、前記出力電圧■Ｈヲ安定せしめる。この時の入力
電圧がｖＴ＋となる。
タＩＮＶのしきい値電圧よりも低下すると出力電圧が高
レベルｖＨに反転する。この高レベル電圧が２ＭＯ８−
Ｑ、及びＮＭ□Ｓ−Ｑ、のゲートに印加されるためＱ、
がオフしＱ４がオンしてＡ、、Ａ、点の電位が急激に低
下し、前記出力電圧■Ｈヲ安定せしめる。この時の入力
電圧がｖＴ＋となる。
次に、この状態から入力電圧を減少させていくと、Ｐ
ＭＵ Ｓ−Ｑｔのコンダクタンスが増大しＮＭＵＳ−Ｑ
Ｒのコンダクタンスが減少する為ＡＩ。
ＭＵ Ｓ−Ｑｔのコンダクタンスが増大しＮＭＵＳ−Ｑ
Ｒのコンダクタンスが減少する為ＡＩ。
Ａ１点の電位が上昇し始める。さらに入力電圧が低下し
Ａ１ 、Ａ、点の電位がインバータＩＮＶのしきい１１
［電圧よりも上昇すると出力電圧が低レベル■、に反転
する。この低レベル１１を圧が２ＭＯ８・Ｑ、及び８Ｍ
Ｏ８−Ｑｔのゲートに印加されるためＱ、がオン、Ｑ４
がオフしてＡ、、Ａ、点の電位が急激に上昇し前記出力
電圧ｖＬを安定せしめる、この時の入力端子がｖＴ−と
なる。
Ａ１ 、Ａ、点の電位がインバータＩＮＶのしきい１１
［電圧よりも上昇すると出力電圧が低レベル■、に反転
する。この低レベル１１を圧が２ＭＯ８・Ｑ、及び８Ｍ
Ｏ８−Ｑｔのゲートに印加されるためＱ、がオン、Ｑ４
がオフしてＡ、、Ａ、点の電位が急激に上昇し前記出力
電圧ｖＬを安定せしめる、この時の入力端子がｖＴ−と
なる。
ココテ、ＶＴ”ハＰ ＭＯＳ −Ｑ、 ）Ｗ／Ｌ トＮ
ＭＳ”ＱｔのＷ／Ｌの比で決まる。（この場合ＰＭＯ８
−Ｑ、は通常Ｗ／ＬがＱ、に比べて小さく又ゲートソー
ス間電圧も小さいので無視し得る）一方ｖＴ−は２ＭＯ
８１１Ｑ、と８ＭＯ８−Ｑ、のＷ／Ｌの比によって決ま
る。（ＮＭＱＳ＠Ｑ、はＱ４比べてＷ／Ｌが小さく又ゲ
ートソース間電圧も小さいので無視し得る） 前記のことかられかるように、上限しきい値電圧Ｖ＋と
下限しきい値電圧■１−がそれぞれ別の条件によって決
まるため、ＭＯ８寸法が特に大きくなることなくヒステ
リシス幅ΔＶＴ Ｖ大きくとれる。
ＭＳ”ＱｔのＷ／Ｌの比で決まる。（この場合ＰＭＯ８
−Ｑ、は通常Ｗ／ＬがＱ、に比べて小さく又ゲートソー
ス間電圧も小さいので無視し得る）一方ｖＴ−は２ＭＯ
８１１Ｑ、と８ＭＯ８−Ｑ、のＷ／Ｌの比によって決ま
る。（ＮＭＱＳ＠Ｑ、はＱ４比べてＷ／Ｌが小さく又ゲ
ートソース間電圧も小さいので無視し得る） 前記のことかられかるように、上限しきい値電圧Ｖ＋と
下限しきい値電圧■１−がそれぞれ別の条件によって決
まるため、ＭＯ８寸法が特に大きくなることなくヒステ
リシス幅ΔＶＴ Ｖ大きくとれる。
また、本発明の回路構成では、前記上限しきい値電圧及
び下限しきい値電圧を簡単に変化させることができるた
め、必ｌ！に応じてヒステリシスの上限及び下限を移動
させることもできる。
び下限しきい値電圧を簡単に変化させることができるた
め、必ｌ！に応じてヒステリシスの上限及び下限を移動
させることもできる。
以上説明した如く、本発明によれば、０ＭＯ８の寸法を
大きくさせることなく、ＣＭＯＳシュミットトリガ回路
のヒステリシス幅を大きくとることができ、また、上限
しきい値電圧を電源電圧に近い値に、下限しきい値電圧
な接地電位（０ボルト）に近い値に設定することも容易
にできる。
大きくさせることなく、ＣＭＯＳシュミットトリガ回路
のヒステリシス幅を大きくとることができ、また、上限
しきい値電圧を電源電圧に近い値に、下限しきい値電圧
な接地電位（０ボルト）に近い値に設定することも容易
にできる。
第１図は、ＣＭＯＳヒステリシス回路の一例を示す図。
第２図は、第１図の（、’Ｍ（ＪＳヒスプリシス回路の
ヒスプリシス時性を示−す図、 第３図は、本発明の一実施例の回路構成を示す図である
。 Ｑ、、Ｑ、・・・ＰＭＯ８，Ｑ、、Ｑ、・・・ＮＭＯ８
、ＩＮＶ・・・インバータ、ＩＮ・・・入力端子、ＯＵ
Ｔ・・・出力１子、ｖｃｃ・・・電源。
ヒスプリシス時性を示−す図、 第３図は、本発明の一実施例の回路構成を示す図である
。 Ｑ、、Ｑ、・・・ＰＭＯ８，Ｑ、、Ｑ、・・・ＮＭＯ８
、ＩＮＶ・・・インバータ、ＩＮ・・・入力端子、ＯＵ
Ｔ・・・出力１子、ｖｃｃ・・・電源。
Claims (1)
- 相補形ＭＯ８電界効果トランジスタで構成されるシーミ
ツトトリガ回路において、前記相補形ＭＯ８電界効果ト
ランジスタの寸法な大きくすることなく、ヒステリシス
幅を大きくする手段を備えたことな特徴とするＣＭＯＳ
ヒステリシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6534282A JPS58182914A (ja) | 1982-04-21 | 1982-04-21 | Ｃｍｏｓヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6534282A JPS58182914A (ja) | 1982-04-21 | 1982-04-21 | Ｃｍｏｓヒステリシス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182914A true JPS58182914A (ja) | 1983-10-26 |
Family
ID=13284172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6534282A Pending JPS58182914A (ja) | 1982-04-21 | 1982-04-21 | Ｃｍｏｓヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182914A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172513A (ja) * | 1986-11-25 | 1988-07-16 | ナームローゼ フェンノートチャップ フィリップス グロエイラムペンファブリーケン | 動的ヒステリシスを有するスイッチング装置 |
| JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| US7183826B2 (en) | 2004-03-11 | 2007-02-27 | Seiko Epson Corporation | High hysteresis width input circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5474353A (en) * | 1977-11-25 | 1979-06-14 | Sanyo Electric Co Ltd | Hysteresis circuit |
-
1982
- 1982-04-21 JP JP6534282A patent/JPS58182914A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5474353A (en) * | 1977-11-25 | 1979-06-14 | Sanyo Electric Co Ltd | Hysteresis circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172513A (ja) * | 1986-11-25 | 1988-07-16 | ナームローゼ フェンノートチャップ フィリップス グロエイラムペンファブリーケン | 動的ヒステリシスを有するスイッチング装置 |
| JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| US7183826B2 (en) | 2004-03-11 | 2007-02-27 | Seiko Epson Corporation | High hysteresis width input circuit |
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