JPS5947844A - Ｃｍｏｓインバ−タ回路 - Google Patents
Ｃｍｏｓインバ−タ回路Info
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- JPS5947844A JPS5947844A JP57157461A JP15746182A JPS5947844A JP S5947844 A JPS5947844 A JP S5947844A JP 57157461 A JP57157461 A JP 57157461A JP 15746182 A JP15746182 A JP 15746182A JP S5947844 A JPS5947844 A JP S5947844A
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- Japan
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- channel
- cmos inverter
- inverter circuit
- voltage
- channel transistor
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- Pending
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
- H03K19/09482—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors using a combination of enhancement and depletion transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＭＯＳインバータ回路、特に入出力行性の電
源電圧依存性の小さいＣＭＯＳインバータ回路に関する
。
源電圧依存性の小さいＣＭＯＳインバータ回路に関する
。
従来ＣＭＯＳインバータ回路はＮチャネル（又はＰチャ
ネル）だけで構成されたインバータ回路（以下Ｎ（Ｉ）
）ＭＯＳインバータ回路と称す）に比べ、入出力特性の
電源電圧依存性が太きいという欠点があった。これを以
下図を用いて説明する。
ネル）だけで構成されたインバータ回路（以下Ｎ（Ｉ）
）ＭＯＳインバータ回路と称す）に比べ、入出力特性の
電源電圧依存性が太きいという欠点があった。これを以
下図を用いて説明する。
第１図（１１、（ｂｌは各々従来既知のＣＭＯ８−１ン
バータ回路、ＮＭＯＳインバータ回路である。ここでト
ランジスタＱ１ｏｔはＰチャネルトランジスタ、トラン
ジスタＱ１０２・Ｑ１０３・ＱＩ０４はＮチャネルトラ
ンジスタである。但し、Ｑ１ｏ３はデプリーション型で
ある。
バータ回路、ＮＭＯＳインバータ回路である。ここでト
ランジスタＱ１ｏｔはＰチャネルトランジスタ、トラン
ジスタＱ１０２・Ｑ１０３・ＱＩ０４はＮチャネルトラ
ンジスタである。但し、Ｑ１ｏ３はデプリーション型で
ある。
第２図（ａｌは、第１図（ａｌに示したＣＭＯＳインバ
ータの負荷曲線である。曲線４１口はトランジスタＱ
１０２の出力電圧ＶＯＵＴ−電流特性を示し、各々入力
電圧のハイｌノベル、ロウレベルに対応する。曲線ハ、
二は］・ランジスタＱ ＋ｏｔの出力？プ用ＶＯＵＴ
−電流ｌ面性を示し、同じく各々入力電圧のハイレベル
、ロウ１ノベルに対応する。従って、曲線イとハの交点
Ａが出力ロウレベル電圧に対’ｂＥ、する。同様に、口
と二の交点Ｂが出力ハイ１／ベル電圧に対応する。ここ
で電源電圧Ｖｃｃが変動した場合、例えば５ｖから６ｖ
に変わった場合を考える。実線で示した曲線イ１１ロ、
ハ二がＶｃｃ・−５ｖに対応し、破線で示したイ′１口
１ 、 、、／ 、 −ＬがＶｃｃ−６Ｖに対応する。
ータの負荷曲線である。曲線４１口はトランジスタＱ
１０２の出力電圧ＶＯＵＴ−電流特性を示し、各々入力
電圧のハイｌノベル、ロウレベルに対応する。曲線ハ、
二は］・ランジスタＱ ＋ｏｔの出力？プ用ＶＯＵＴ
−電流ｌ面性を示し、同じく各々入力電圧のハイレベル
、ロウ１ノベルに対応する。従って、曲線イとハの交点
Ａが出力ロウレベル電圧に対’ｂＥ、する。同様に、口
と二の交点Ｂが出力ハイ１／ベル電圧に対応する。ここ
で電源電圧Ｖｃｃが変動した場合、例えば５ｖから６ｖ
に変わった場合を考える。実線で示した曲線イ１１ロ、
ハ二がＶｃｃ・−５ｖに対応し、破線で示したイ′１口
１ 、 、、／ 、 −ＬがＶｃｃ−６Ｖに対応する。
これよりＶＣＣの要動に対応して出力ｌｉＴ川はＡがＡ
′にＢがＢ′に変化することがわかる。通常トランジス
タＱ １０２のスレッショルド電圧Ｖｍと入力ロウレベ
ル電圧とははｙ等しく（例えｆｄ：０．８Ｖ）、従って
出力ハイレベル１Ｅ圧Ｂ又はＢ′ははマ↑（１源屯ＩＩ
三ＶＣＣに等しい。
′にＢがＢ′に変化することがわかる。通常トランジス
タＱ １０２のスレッショルド電圧Ｖｍと入力ロウレベ
ル電圧とははｙ等しく（例えｆｄ：０．８Ｖ）、従って
出力ハイレベル１Ｅ圧Ｂ又はＢ′ははマ↑（１源屯ＩＩ
三ＶＣＣに等しい。
第２図（ｂ）は第１図（ｂｌに示したＮＭＯＳインバー
タの負荷曲線である。曲線ポ、へはトランジスタＱ＋０
４の出力電圧ＶＯＵＴ−電流！階電流１レ性各々人力Ｆ
（ｉ圧のハイ１／ベル、ロウレベルに対応する。曲線ト
はトランジスタＱｌｏ３の出力電圧ＶＯＵ’ｌ” −’
電流特性を示す。曲線ホとトの交点Ｃ１へとトの交点り
が各々出力ロウレベル電圧、出力ハイレベル電圧に対応
する。前記ＣＭＯＳインバータの場合と同様、電源電圧
が変動した場合、例えば５Ｖから６Ｖに変わった場合を
考える。実線が５■、破線が６ｖに対応する。ここでト
ランジスタＱ＋０３はデプリーション型であるので、出
力電圧のある範囲（０〜ＶＯ）ではデプリーションモー
ドで動作する。従ってこの範囲（０〜Ｖｏ）では負荷曲
線は■・Ｃに依らない。
タの負荷曲線である。曲線ポ、へはトランジスタＱ＋０
４の出力電圧ＶＯＵＴ−電流！階電流１レ性各々人力Ｆ
（ｉ圧のハイ１／ベル、ロウレベルに対応する。曲線ト
はトランジスタＱｌｏ３の出力電圧ＶＯＵ’ｌ” −’
電流特性を示す。曲線ホとトの交点Ｃ１へとトの交点り
が各々出力ロウレベル電圧、出力ハイレベル電圧に対応
する。前記ＣＭＯＳインバータの場合と同様、電源電圧
が変動した場合、例えば５Ｖから６Ｖに変わった場合を
考える。実線が５■、破線が６ｖに対応する。ここでト
ランジスタＱ＋０３はデプリーション型であるので、出
力電圧のある範囲（０〜ＶＯ）ではデプリーションモー
ドで動作する。従ってこの範囲（０〜Ｖｏ）では負荷曲
線は■・Ｃに依らない。
即ち５曲線ポとトの交点Ｃに対応する出力ロウレベル電
圧はＶＣＣに依らな“いことが判る。ここで、出力ロウ
レベル電圧がこの範囲（０〜Ｖｏ）に含まれるように設
定することは容易である。又、出力ハイレベル電圧はＣ
ＭＯＳインバータの場合と同様、はソ電源電圧に等しい
値である。
圧はＶＣＣに依らな“いことが判る。ここで、出力ロウ
レベル電圧がこの範囲（０〜Ｖｏ）に含まれるように設
定することは容易である。又、出力ハイレベル電圧はＣ
ＭＯＳインバータの場合と同様、はソ電源電圧に等しい
値である。
以上を入出力特性として示すと第３図ｆａｔ 、 （ｂ
ｌのようになり、各々、ＣＭＯＳインバータ回路、ＮＭ
ＯＳインバータ回路に対応する。第３図より明らかにＣ
ＭＯＳインバータ回路の方がＮＭＯＳインパーク回路よ
りも入用力ｌｊゲ性の電源室Ｉ」二依存性が大きいこと
がわかる。
ｌのようになり、各々、ＣＭＯＳインバータ回路、ＮＭ
ＯＳインバータ回路に対応する。第３図より明らかにＣ
ＭＯＳインバータ回路の方がＮＭＯＳインパーク回路よ
りも入用力ｌｊゲ性の電源室Ｉ」二依存性が大きいこと
がわかる。
本発明の目的は、入出力９件の＋ｉＶ汀１１？、圧依存
性の小さいＣＭＯＳインバータ回路ｆＫ：、４：＃供す
ることである。
性の小さいＣＭＯＳインバータ回路ｆＫ：、４：＃供す
ることである。
本発明によるＣＭＯＳインバータ回路は、ソースとゲー
トを共通に接続したデプリーション型の第１ＯＮチヤネ
ルトランジスタ、第１の１）チャネルトランジ、（夕、
及び第２のＮチャンネルトランジスタの３つのトランジ
スタ全直列に４２４・んし、前記第１のＰチャネルトラ
ンジスタとｌｌ’ｌ ｒｉ２８ｎ ２のＮ−ｒ−ヤネル
トランジスタの各々のゲートを共通に接続して入力端子
とし、同じく各々の１・゛レイン端子を共通に接続して
出力端子としたことｆｒ：ｌｔ￥徴とする。
トを共通に接続したデプリーション型の第１ＯＮチヤネ
ルトランジスタ、第１の１）チャネルトランジ、（夕、
及び第２のＮチャンネルトランジスタの３つのトランジ
スタ全直列に４２４・んし、前記第１のＰチャネルトラ
ンジスタとｌｌ’ｌ ｒｉ２８ｎ ２のＮ−ｒ−ヤネル
トランジスタの各々のゲートを共通に接続して入力端子
とし、同じく各々の１・゛レイン端子を共通に接続して
出力端子としたことｆｒ：ｌｔ￥徴とする。
本発明の実施例を第４図に力、ず。トランジスタＱ４０
１はデプリーション型のＮチャネルトランジスタ、トラ
ンジスタＱ ４０２１ Ｑ ４０３は各７． ｌ）チャ
ネル。
１はデプリーション型のＮチャネルトランジスタ、トラ
ンジスタＱ ４０２１ Ｑ ４０３は各７． ｌ）チャ
ネル。
Ｎチャネルのトランジスタである。トランジスタＱ４０
２ ＋ Ｑ４０３のゲート全共通接続して人力＃ｉＪ子
とし、同じくドレインを共通接続１〜で出力端子とする
。又、トランジスタＱ４［］２の相互コンダクタンスｔ
−大ＬＪ ＜ Ｌｆ、 インパークのスレッショルドレ
ベルが実質的にトランジスタＱ ４ｏｔとＱ４０３の相
互コンダクタンスの比で決定されるように設定しておく
。
２ ＋ Ｑ４０３のゲート全共通接続して人力＃ｉＪ子
とし、同じくドレインを共通接続１〜で出力端子とする
。又、トランジスタＱ４［］２の相互コンダクタンスｔ
−大ＬＪ ＜ Ｌｆ、 インパークのスレッショルドレ
ベルが実質的にトランジスタＱ ４ｏｔとＱ４０３の相
互コンダクタンスの比で決定されるように設定しておく
。
本実施例の動作は、従来例で詳、ｆｌＴＩＫ説明したこ
とから明らかである。即ち、捷ず入力がノ・イレベルＶ
ｉＴ（の時、トランジスタＱ ４０２の相互コンダクタ
ンスが大きいので、トランジスタＱ４０１のソース■の
電位はＶＩＩＫ ＋ ｌ ＶＴＰ ｌ （ＶＴＰはＱ
４０２ （７） スレッショルド電圧）となり、例えば
Ｖ ＩＨ＝ ２．２ Ｖ 、 ＩＶＴＰＩ−〇、ＳＶと
するとＶｓ ＝ ３． ＯＶとなり、この時にトランジ
スタＱ４０１は動作領域がテプ１／−ジョンモードであ
るように設定しておくことにより、その相互コンダクタ
ンスは電源電圧に依らない一定の値となる。従って、出
力ロウレベル電圧も電強電土に依らないものとなる。次
に、入力がロウレベルの時は同様にトランジスタＱ４０
２の相互コンダクタンスが大きいので出力／・イレベル
電圧ははｙ電源電圧になることは明らかである。
とから明らかである。即ち、捷ず入力がノ・イレベルＶ
ｉＴ（の時、トランジスタＱ ４０２の相互コンダクタ
ンスが大きいので、トランジスタＱ４０１のソース■の
電位はＶＩＩＫ ＋ ｌ ＶＴＰ ｌ （ＶＴＰはＱ
４０２ （７） スレッショルド電圧）となり、例えば
Ｖ ＩＨ＝ ２．２ Ｖ 、 ＩＶＴＰＩ−〇、ＳＶと
するとＶｓ ＝ ３． ＯＶとなり、この時にトランジ
スタＱ４０１は動作領域がテプ１／−ジョンモードであ
るように設定しておくことにより、その相互コンダクタ
ンスは電源電圧に依らない一定の値となる。従って、出
力ロウレベル電圧も電強電土に依らないものとなる。次
に、入力がロウレベルの時は同様にトランジスタＱ４０
２の相互コンダクタンスが大きいので出力／・イレベル
電圧ははｙ電源電圧になることは明らかである。
又、本実施例において、入力電比がＣＭＯＳレベル即ち
、入力ロウレペル電圧、ハイレベル電圧が各々ＯＶ１電
源電圧の時にＪ）Ｃ電流が流れ々いというＣＭＯＳイン
バータの一般的な／ｌ’ｒ ｒ−には４ｊｔなわれてい
ない。
、入力ロウレペル電圧、ハイレベル電圧が各々ＯＶ１電
源電圧の時にＪ）Ｃ電流が流れ々いというＣＭＯＳイン
バータの一般的な／ｌ’ｒ ｒ−には４ｊｔなわれてい
ない。
以上、本発明によれば、ＮＭＯＳインバータ回路と同様
、入出力行性の電源電圧依存性の小さいＣＭＯＳインバ
ータ回路を、デプリーション型のトランジスタを一つ追
加するという簡単な４Ｔ、￥成によりイりることが出来
る。
、入出力行性の電源電圧依存性の小さいＣＭＯＳインバ
ータ回路を、デプリーション型のトランジスタを一つ追
加するという簡単な４Ｔ、￥成によりイりることが出来
る。
第１図は従来のＣＭＯ８及びＮＭＯＳインパーク回路図
、第２図はその負荷曲線図、第３図は同じく入出力特性
図、第４図は本発明の実施例のＣＭＵ Ｓインバータ回
路である。 Ｑ１０１〜ＱＩ０４・・・・・トランジスタ。 代理人 弁理士 内 原 晋・ （０） （ｂ）（０） （θン ｔｂ）萬 、３
図 ＾すｔ ６４ 図
、第２図はその負荷曲線図、第３図は同じく入出力特性
図、第４図は本発明の実施例のＣＭＵ Ｓインバータ回
路である。 Ｑ１０１〜ＱＩ０４・・・・・トランジスタ。 代理人 弁理士 内 原 晋・ （０） （ｂ）（０） （θン ｔｂ）萬 、３
図 ＾すｔ ６４ 図
Claims (2)
- （１） ソースとゲートを共通に接続したデプリーシ
ョン型の第１のＮチャネルトランジスタ、第１のＰチャ
ネルトランジスタ、及び第２のＮチャネルトランジスタ
の３つのトランジスタを直列に接続し、前記第１のＰチ
ャネルトランジスタと前記第２ＯＮチヤネルトランジス
タの各々のゲー）１共通に接続して入力端子とし、同じ
く各々のドレイン端子を共通に接続して出力端子とした
ことを特徴とするｃｙｉｏｓインバータ回路。 - （２）前記第１．第２のＮチャネルトランジスタ。 第１のＰチャネルトランジスタの相互コンダクタンスを
各々、ｒｍｌ、Ｓ’ｍ２．ｙｍ３とした時、ｆｒｎ １
（１ｍ ２ ＜ ｆｍ ３ を満たすことを特徴とする特許請求の範囲第（１）項に
記載のＣＭＯＳインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157461A JPS5947844A (ja) | 1982-09-10 | 1982-09-10 | Ｃｍｏｓインバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157461A JPS5947844A (ja) | 1982-09-10 | 1982-09-10 | Ｃｍｏｓインバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5947844A true JPS5947844A (ja) | 1984-03-17 |
Family
ID=15650163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57157461A Pending JPS5947844A (ja) | 1982-09-10 | 1982-09-10 | Ｃｍｏｓインバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947844A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60224329A (ja) * | 1984-04-20 | 1985-11-08 | Sharp Corp | Ｍｏｓ集積回路素子の入力回路 |
| EP3245738A4 (en) * | 2015-01-14 | 2019-03-06 | Hyperion Semiconductors OY | SEMICONDUCTOR LOGIC ELEMENT AND LOGICAL SWITCHING |
| WO2022154368A1 (ko) * | 2021-01-12 | 2022-07-21 | 연세대학교 산학협력단 | 스트레처블 디스플레이 구동 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5484469A (en) * | 1977-12-19 | 1979-07-05 | Hitachi Ltd | Cmos inverter circuit of low power consumption |
-
1982
- 1982-09-10 JP JP57157461A patent/JPS5947844A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5484469A (en) * | 1977-12-19 | 1979-07-05 | Hitachi Ltd | Cmos inverter circuit of low power consumption |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60224329A (ja) * | 1984-04-20 | 1985-11-08 | Sharp Corp | Ｍｏｓ集積回路素子の入力回路 |
| EP3245738A4 (en) * | 2015-01-14 | 2019-03-06 | Hyperion Semiconductors OY | SEMICONDUCTOR LOGIC ELEMENT AND LOGICAL SWITCHING |
| US10243565B2 (en) | 2015-01-14 | 2019-03-26 | Hyperion Semiconductors Oy | Nonlinear resistor with two transistor chains |
| US10389360B2 (en) | 2015-01-14 | 2019-08-20 | Hyperion Semiconductors Oy | Depletion mode buried channel conductor insulator semiconductor field effect transistor |
| US10879900B2 (en) | 2015-01-14 | 2020-12-29 | Hyperion Semiconductors Oy | Buried channel conductor insulator semiconductor field effect transistor |
| US11283450B2 (en) | 2015-01-14 | 2022-03-22 | Hyperion Semiconductors Oy | Semiconductor logic element and a logic circuitry |
| WO2022154368A1 (ko) * | 2021-01-12 | 2022-07-21 | 연세대학교 산학협력단 | 스트레처블 디스플레이 구동 장치 |
| KR20220127393A (ko) * | 2021-01-12 | 2022-09-20 | 연세대학교 산학협력단 | 스트레처블 디스플레이 구동 장치 |
| US11532254B2 (en) | 2021-01-12 | 2022-12-20 | Uif (University Industry Foundation), Yonsei University | Apparatus for driving stretchable display |
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