JPS629225B2 - - Google Patents
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- JPS629225B2 JPS629225B2 JP55027644A JP2764480A JPS629225B2 JP S629225 B2 JPS629225 B2 JP S629225B2 JP 55027644 A JP55027644 A JP 55027644A JP 2764480 A JP2764480 A JP 2764480A JP S629225 B2 JPS629225 B2 JP S629225B2
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- JP
- Japan
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- voltage
- capacitor
- vth
- transistor
- substrate
- Prior art date
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- Expired
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- 239000000758 substrate Substances 0.000 claims description 24
- 239000003990 capacitor Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- Engineering & Computer Science (AREA)
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- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
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- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
この発明はMOSトランジスタのしきい値電圧
を制御するための基板バイアス電圧発生回路に関
する。
を制御するための基板バイアス電圧発生回路に関
する。
一般に、MOSトランジスタの耐圧を高くする
には、基板の濃度を低く設定すればよいことは良
く知られている。またMOSトランジスタのしき
い値電圧Vthは次の式で表わせる。
には、基板の濃度を低く設定すればよいことは良
く知られている。またMOSトランジスタのしき
い値電圧Vthは次の式で表わせる。
Vth＝Vthi＋ｔＯＸ／εＯＸ√2・S・
（√２F＋｜BG｜−√２F） …(1)
ただし上記式においてＶBGはソース・基板間の
電圧、VthiはＶBGが０ボルトのときのしきい値電
圧、ｔOXはゲート酸化膜の膜厚、εOXはゲート酸
化膜の誘電率、ｑは電子の電荷、εSはシリコン
の誘電率、Ｎは基板濃度、φFは基板のフエルミ
レベルである。したがつて上記式から明らかなよ
うに、基板の濃度Ｎが低くなければVthも必然的
に低くなる。このため、耐圧が十分に高くしかも
Vthの高いMOSトランジスタを得るには、従来か
ら、基板に所定のバイアス電圧を印加する方法が
とられている。この方法は基板に基板バイアス電
圧Vsubを印加することによつて前記(1)式のＶBG
が変化することを利用しているものであり、基板
バイアス電圧の絶対値｜Vsub｜に応じて、しき
い値電圧の絶対値｜Vth｜は第１図に示すように
変化する。したがつて基板の濃度を低く設定し、
しかも｜Vsub｜の値を高くすればMOSトランジ
スタの耐圧およびVthを十分に高くすることがで
きる。しかしながら従来ではVthを所望する任意
の値に設定することは困難であり、またその値を
常に一定にしておくことも困難である。
電圧、VthiはＶBGが０ボルトのときのしきい値電
圧、ｔOXはゲート酸化膜の膜厚、εOXはゲート酸
化膜の誘電率、ｑは電子の電荷、εSはシリコン
の誘電率、Ｎは基板濃度、φFは基板のフエルミ
レベルである。したがつて上記式から明らかなよ
うに、基板の濃度Ｎが低くなければVthも必然的
に低くなる。このため、耐圧が十分に高くしかも
Vthの高いMOSトランジスタを得るには、従来か
ら、基板に所定のバイアス電圧を印加する方法が
とられている。この方法は基板に基板バイアス電
圧Vsubを印加することによつて前記(1)式のＶBG
が変化することを利用しているものであり、基板
バイアス電圧の絶対値｜Vsub｜に応じて、しき
い値電圧の絶対値｜Vth｜は第１図に示すように
変化する。したがつて基板の濃度を低く設定し、
しかも｜Vsub｜の値を高くすればMOSトランジ
スタの耐圧およびVthを十分に高くすることがで
きる。しかしながら従来ではVthを所望する任意
の値に設定することは困難であり、またその値を
常に一定にしておくことも困難である。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、MOSトランジスタ
のしきい値電圧を所望する任意の値に設定するこ
とができるとともに、また一度設定された値に常
に維持させることができる基板バイアス電圧発生
回路を提供することにある。
たものであり、その目的は、MOSトランジスタ
のしきい値電圧を所望する任意の値に設定するこ
とができるとともに、また一度設定された値に常
に維持させることができる基板バイアス電圧発生
回路を提供することにある。
以下、図面を参照してこの発明の一実施例を説
明する。第２図はこの発明の動作原理図である。
図においてコンデンサ１はその一端に供給される
クロツク信号φの交流成分のみを通過させるもの
であり、このコンデンサ１の他端の電圧V1の極
性が正あるいは負いずれか一方のときに第１のイ
ンピーダンス手段Ｚ１が低インピーダンス状態と
なつて、バイアス電圧を印加すべき半導体基板
Subに正あるいは負いずれかの極性の電位が与え
られる。上記半導体基板Subと基準電位点との間
には平滑用のコンデンサ２が接続されているた
め、上記基板Subに与えられた電位はいつたんこ
のコンデンサ２によつて平滑され、基板Subにバ
イアス電圧Vsubとして与えられる。また図にお
いて３は上記基板Sub上に形成されている複数の
MOSトランジスタから構成されているインバー
タであり、このインバータ３には所定電圧Vre
が入力として与えられる。そして上記インバータ
３の出力電圧V2は第２のインピーダンス手段Ｚ
２を介して、上記コンデンサ１と第１のインピー
ダンス手段Ｚ１との接続点に直流レベルとして与
えられる。
明する。第２図はこの発明の動作原理図である。
図においてコンデンサ１はその一端に供給される
クロツク信号φの交流成分のみを通過させるもの
であり、このコンデンサ１の他端の電圧V1の極
性が正あるいは負いずれか一方のときに第１のイ
ンピーダンス手段Ｚ１が低インピーダンス状態と
なつて、バイアス電圧を印加すべき半導体基板
Subに正あるいは負いずれかの極性の電位が与え
られる。上記半導体基板Subと基準電位点との間
には平滑用のコンデンサ２が接続されているた
め、上記基板Subに与えられた電位はいつたんこ
のコンデンサ２によつて平滑され、基板Subにバ
イアス電圧Vsubとして与えられる。また図にお
いて３は上記基板Sub上に形成されている複数の
MOSトランジスタから構成されているインバー
タであり、このインバータ３には所定電圧Vre
が入力として与えられる。そして上記インバータ
３の出力電圧V2は第２のインピーダンス手段Ｚ
２を介して、上記コンデンサ１と第１のインピー
ダンス手段Ｚ１との接続点に直流レベルとして与
えられる。
第３図は上記第２図に示す回路を具体的に示す
構成図であり、ここではＮチヤンネルのMOSト
ランジスタによつて回路を構成した場合のものが
示めされている。図において前記電圧Vreは正
の電圧Vddを２つのデイプレツシヨン型MOSト
ランジスタＱ１，Ｑ２のインピーダンス比に応じ
て分割した電圧として得られる。また前記インバ
ータ３はデイプレツシヨン型MOSトランジスタ
Ｑ３，Ｑ５，Ｑ７それぞれを負荷用のトランジス
タとし、さらにエンハンスメント型MOSトラン
ジスタＱ４，Ｑ６，Ｑ８それぞれを駆動用のトラ
ンジスタとする各MOSインバータを縦続接続し
たものである。さらに前記クロツク信号φはデイ
プレツシヨン型MOSトランジスタＱ９を負荷用
のトランジスタとし、エンハンスメント型MOS
トランジスタＱ１０を駆動用のトランジスタとす
るMOSインバータに信号を与えたときの出力
信号として得られる。また図においてそのゲート
がドレインあるいはソースに接続されているエン
ハンスメント型MOSトランジスタＱ１１は前記
第１のインピーダンス手段Ｚ１に相当し、電圧
V1が負極性のときにのみオン状態となる。さら
にまた抵抗Ｒは第２のインピーダンス手段Ｚ２に
相当している。
構成図であり、ここではＮチヤンネルのMOSト
ランジスタによつて回路を構成した場合のものが
示めされている。図において前記電圧Vreは正
の電圧Vddを２つのデイプレツシヨン型MOSト
ランジスタＱ１，Ｑ２のインピーダンス比に応じ
て分割した電圧として得られる。また前記インバ
ータ３はデイプレツシヨン型MOSトランジスタ
Ｑ３，Ｑ５，Ｑ７それぞれを負荷用のトランジス
タとし、さらにエンハンスメント型MOSトラン
ジスタＱ４，Ｑ６，Ｑ８それぞれを駆動用のトラ
ンジスタとする各MOSインバータを縦続接続し
たものである。さらに前記クロツク信号φはデイ
プレツシヨン型MOSトランジスタＱ９を負荷用
のトランジスタとし、エンハンスメント型MOS
トランジスタＱ１０を駆動用のトランジスタとす
るMOSインバータに信号を与えたときの出力
信号として得られる。また図においてそのゲート
がドレインあるいはソースに接続されているエン
ハンスメント型MOSトランジスタＱ１１は前記
第１のインピーダンス手段Ｚ１に相当し、電圧
V1が負極性のときにのみオン状態となる。さら
にまた抵抗Ｒは第２のインピーダンス手段Ｚ２に
相当している。
次に上記のように構成された回路の動作を説明
する。先ずバイアス電圧Vsubの極性が負極性で
その絶対値が比較的小さく、インバータ３内のト
ランジスタＱ４のしきい値電圧Vthが電圧Vre
よりも低い場合（このときVth、Vreはともに
正極性の値である）、すなわちVre＞Vthなる関
係があるとき、インバータ３の出力電圧V2はよ
り接地電位に近い値となる。このために電圧V1
の直流レベルがより接地電位に近づくことにな
り、トランジスタＱ１１を介して基板Subに与え
られる電位はより負極性側に向かうことになる。
したがつてVsubの絶対値がより大きくなつて、
トランジスタＱ４のしきい値電圧Vthが上昇す
る。このとき基板Sub上に形成されている他のト
ランジスタのVthも上昇することになる。そして
Vre＝Vthの状態になると電圧V1の直流レベル
が安定し、さらにVsubの値も一定となるため、
トランジスタＱ４を始めとする各トランジスタの
Vthが一定値に維持される。
する。先ずバイアス電圧Vsubの極性が負極性で
その絶対値が比較的小さく、インバータ３内のト
ランジスタＱ４のしきい値電圧Vthが電圧Vre
よりも低い場合（このときVth、Vreはともに
正極性の値である）、すなわちVre＞Vthなる関
係があるとき、インバータ３の出力電圧V2はよ
り接地電位に近い値となる。このために電圧V1
の直流レベルがより接地電位に近づくことにな
り、トランジスタＱ１１を介して基板Subに与え
られる電位はより負極性側に向かうことになる。
したがつてVsubの絶対値がより大きくなつて、
トランジスタＱ４のしきい値電圧Vthが上昇す
る。このとき基板Sub上に形成されている他のト
ランジスタのVthも上昇することになる。そして
Vre＝Vthの状態になると電圧V1の直流レベル
が安定し、さらにVsubの値も一定となるため、
トランジスタＱ４を始めとする各トランジスタの
Vthが一定値に維持される。
一方、Vsubの極性が負極性でその絶対値が比
較的大きく、Vre＞Vthなる関係があるときに
は、インバータ３の出力電圧V2はよりVddに近い
値となる。このために電圧V1の直流レベルがよ
り接地電圧から遠ざかることになり、トランジス
タＱ１１を介して基板Subに与えられる負極性の
電位はより正極性側に向かうことになる。したが
つてこの場合にはVsubの絶対値がより小さくな
つて、トランジスタＱ４のしきい値電圧Vthが低
下する。そしてVre＝Vthの状態になると電圧
V1の直流レベルが安定し、さらにVsubの値も一
定となるため、トランジスタＱ４を始めとする各
トランジスタのVthが一定値に維持される。この
ように基板Sub上に形成されたトランジスタの
Vthの値は常に一定に維持することができる。し
かもVreの値を変えればVthを任意の値に設定
することができるのは明らかである。
較的大きく、Vre＞Vthなる関係があるときに
は、インバータ３の出力電圧V2はよりVddに近い
値となる。このために電圧V1の直流レベルがよ
り接地電圧から遠ざかることになり、トランジス
タＱ１１を介して基板Subに与えられる負極性の
電位はより正極性側に向かうことになる。したが
つてこの場合にはVsubの絶対値がより小さくな
つて、トランジスタＱ４のしきい値電圧Vthが低
下する。そしてVre＝Vthの状態になると電圧
V1の直流レベルが安定し、さらにVsubの値も一
定となるため、トランジスタＱ４を始めとする各
トランジスタのVthが一定値に維持される。この
ように基板Sub上に形成されたトランジスタの
Vthの値は常に一定に維持することができる。し
かもVreの値を変えればVthを任意の値に設定
することができるのは明らかである。
なおこの発明は上記の一実施例に限定されるも
のではなく、たとえばインバータ３はそのゲイン
を高くするために、MOSインバータを３段縦続
接続した場合について説明したが、これはMOS
インバータが奇数個設けられたものであれば良
い。また電圧VreはVddを２つのトランジスタ
Ｑ１，Ｑ２によつて分割して得る場合について説
明したが、これは他の回路から出力される制御電
圧であつても良い。さらに上記実施例ではＮチヤ
ンネルのMOSトランジスタによつて回路を構成
した場合について説明したが、これはＰチヤンネ
ルのMOSトランジスタによつて構成した場合に
も実施可能であることはいうまでもない。ただし
Ｐチヤンネルの場合にはVsubの値は正極性とな
る。
のではなく、たとえばインバータ３はそのゲイン
を高くするために、MOSインバータを３段縦続
接続した場合について説明したが、これはMOS
インバータが奇数個設けられたものであれば良
い。また電圧VreはVddを２つのトランジスタ
Ｑ１，Ｑ２によつて分割して得る場合について説
明したが、これは他の回路から出力される制御電
圧であつても良い。さらに上記実施例ではＮチヤ
ンネルのMOSトランジスタによつて回路を構成
した場合について説明したが、これはＰチヤンネ
ルのMOSトランジスタによつて構成した場合に
も実施可能であることはいうまでもない。ただし
Ｐチヤンネルの場合にはVsubの値は正極性とな
る。
以上説明したようにこの発明の基板バイアス電
圧発生回路は、MOSトランジスタのしきい値電
圧を所望する任意の値に設定することができると
ともに、また一度設定された値に常に維持させる
ことができる。
圧発生回路は、MOSトランジスタのしきい値電
圧を所望する任意の値に設定することができると
ともに、また一度設定された値に常に維持させる
ことができる。
第１図はMOSトランジスタにおける基板バイ
アス電圧としきい値電圧との関係を示す特性図、
第２図はこの発明の動作原理図、第３図はこの発
明の一実施例の構成図である。 １，２……コンデンサ、３……インバータ、Ｚ
１……第１のインピーダンス手段、Ｚ２……第２
のインピーダンス手段、Ｑ１，Ｑ２，Ｑ３，Ｑ
５，Ｑ７，Ｑ９……デイプレツシヨン型MOSト
ランジスタ、Ｑ４，Ｑ６，Ｑ８，Ｑ１０，Ｑ１１
……エンハンスメント型MOSトランジスタ、Ｒ
……抵抗。
アス電圧としきい値電圧との関係を示す特性図、
第２図はこの発明の動作原理図、第３図はこの発
明の一実施例の構成図である。 １，２……コンデンサ、３……インバータ、Ｚ
１……第１のインピーダンス手段、Ｚ２……第２
のインピーダンス手段、Ｑ１，Ｑ２，Ｑ３，Ｑ
５，Ｑ７，Ｑ９……デイプレツシヨン型MOSト
ランジスタ、Ｑ４，Ｑ６，Ｑ８，Ｑ１０，Ｑ１１
……エンハンスメント型MOSトランジスタ、Ｒ
……抵抗。
Claims (1)
- １ 高電位と低電位を繰り返す信号がその一端に
供給されるコンデンサと、上記コンデンサの他端
とバイアス電圧を印加すべき半導体基板との間に
挿入され上記コンデンサの他端電位の極性が正あ
るいは負いずれか一方のときに低インピーダンス
状態となる第１のインピーダンス手段と、上記半
導体基板上に形成される複数のトランジスタから
なり所定電圧が入力される反転回路と、上記反転
回路の出力端と上記コンデンサの他端との間に挿
入される第２のインピーダンス手段とを具備した
ことを特徴とする基板バイアス電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2764480A JPS56123126A (en) | 1980-03-05 | 1980-03-05 | Generating circuit for substrate bias voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2764480A JPS56123126A (en) | 1980-03-05 | 1980-03-05 | Generating circuit for substrate bias voltage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56123126A JPS56123126A (en) | 1981-09-28 |
| JPS629225B2 true JPS629225B2 (ja) | 1987-02-27 |
Family
ID=12226631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2764480A Granted JPS56123126A (en) | 1980-03-05 | 1980-03-05 | Generating circuit for substrate bias voltage |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56123126A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5581868B2 (ja) * | 2010-07-15 | 2014-09-03 | 株式会社リコー | 半導体回路及びそれを用いた定電圧回路 |
-
1980
- 1980-03-05 JP JP2764480A patent/JPS56123126A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56123126A (en) | 1981-09-28 |
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