DE68925748T2

DE68925748T2 - Logische Schaltung

Info

Publication number: DE68925748T2
Application number: DE68925748T
Authority: DE
Inventors: Shinji C O Fujitsu Limit Emori; Isao C O Fujitsu Shimotsuhama; Masaya C O Fujitsu Li Tamamura; Yoshio C O Fujitsu Li Watanabe
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-05-13
Filing date: 1989-05-12
Publication date: 1996-07-11
Anticipated expiration: 2009-05-13
Also published as: EP0341732A3; JP2727649B2; EP0341732B1; DE68925748D1; JPH0248820A; US4928024A; EP0341732A2

Description

Die vorliegende Erfindung bezieht sich auf Logikschaltungen, und im besonderen auf Logikschaltungen des Differenzeingangstyps.
Logikschaltungen des Differenzeingangstyps, zum Beispiel emittergekoppelte Logik-(nachfolgend bezeichnet als ECL-) Schaltungen oder stromgesteuerte Logik- (CML) -Schaltungen haben auf Grund ihres Hochgeschwindigkeitsschaltvermögens breite Verwendung gefunden.
Wenn eine ECL-Logikschaltung gebildet wird, wie ein Hochgeschwindigkeitstaktimpulsverteiler, hat ein erster Transistor Q&sub1; von zwei gepaarten Transistoren, die eine ECL- Schaltung bilden, einen Referenzspannungseingang Vref (Eingang C), und ein zweiter Transistor Q&sub2; der zwei gepaarten Transistoren, der einen Eingang A hat, ist im allgemeinen mit einem zusätzlichen, dritten Transistor Q&sub3; parallel dazu versehen, wie in Fig. 1 gezeigt, welcher dritte Transistor Q&sub3; einen Eingang B hat. Um eine effektive Eingangsspannungsdifferenz zwischen Differenzeingängen A und C vorzusehen, ist es erforderlich, daß ein logischer hoher Pegel (nachfolgend bezeichnet als H-Pegel) und ein logischer niedriger Pegel (nachfolgend bezeichnet als L-Pegel) von Eingangssignalen A und B für die zweiten und dritten Transistoren Q&sub2; und Q&sub3; typischerweise 0,3 V höher und niedriger als die Referenzspannung Vref sind, mit anderen Worten, 0,6 V von Spitze zu Spitze, wie in Fig. 1 gezeigt, wo Eingangssignalpegel durch Impulsformen gezeigt sind, die unter die entsprechenden Eingangsanschlüsse gezeichnet sind. Die Differenzen von 0,3 V von der Referenzspannung Vref sind zum Schalten von Strom durch nur eines der Eingangssignale erforderlich, der durch die gepaarten Transistoren fließt, wobei eine Rauschtoleranz zugelassen ist. Bei diesem Beispiel werden dem zweiten Transistor Q&sub2; (Eingang A) Taktimpulse eingegeben. Das Taktsignal wird durch das Eingangssignal B, das als Eingabe für den dritten Transistor Q&sub3; L/HPegel annimmt, freigegeben/gesperrt.
Das Verfahren, bei dem der Einsatz einer Referenzspannung enthalten ist, wird nachfolgend als Referenzspannungsverfahren bezeichnet und ist hinsichtlich des Hochgeschwindigkeitsschaltens des Taktimpulses im Falle der obigen Logikschaltung nachteilig, da eine Anstiegs-/Abfallzeit t&sub1; des Eingangssignals von 0,6 V von Spitze zu Spitze, wie in Fig. 3(a) gezeigt, ungefähr das Zweifache der Anstiegs-/Abfallzeit t&sub2; eines Eingangssignals von 0,3 V von Spitze zu Spitze beträgt, wie in Fig. 3(b) gezeigt, das bei einer gewöhnlichen ECL-Schaltung erforderlich ist, die keine Referenzspannung hat, wo die gepaarten Transistoren eine volle Differenzoperation ausführen; das heißt, wenn eine der Basiselektrodenspannungen erhöht wird, wird die andere Basiselektrodenspannung verringert.
Eine andere Logikschaltung des ECL-Typs, die eine Vielzahl von logischen Eingangssignalen für sich und verschiedene Eingangsspannungspegel hat, ist in Fig. 2 gezeigt und von der Beschreibung einer bevorzugten Ausführungsform übernommen, die in der US-Patentschrift 4 745 582 (Fukushi et al.) offenbart ist. In der Figur besteht eine ECL-Schaltung aus: ersten und zweiten Transistoren Q&sub5; und Q&sub6;, die parallel verbunden sind; einem dritten Transistor Q&sub7;; und einer Stromquelle IS2, die mit den Emittern der drei Transistoren Q&sub5;, Q&sub6; und Q&sub7; verbunden ist. Kollektoren der parallel verbundenen Transistoren Q&sub5; und Q&sub6; sind zusammen durch einen Widerstand mit einer Energiequellenleitung vcc verbunden, wodurch das Resultat der Logikoperation an einen Ausgangstransistor Q&sub8; ausgegeben wird. Die Kollektorelektrode des dritten Transistors Q&sub7; ist direkt mit der Energiequellenleitung Vcc verbunden. In der genannten US-Patentschrift wird die OR/NOR-Operation von Eingaben A und B, die auf die ersten und zweiten Transistoren Q&sub5; bzw. Q&sub6; angewendet werden, freigegeben, wenn die Eingabe ( ) für den dritten Transistor Q&sub7; hoch ist (wobei dieser "hohe" Pegel gewählt ist, um zwischen hohen und niedrigen Pegeln der Eingaben A und B zu liegen); und die OR/NOR-Operation der Eingaben A und B wird gesperrt, wenn die Eingabe ( ) für den dritten Transistor Q&sub7; niedrig ist (wobei dieses "niedrig" niedriger als der niedrige Pegel der Eingaben A und B gewählt ist). Der hohe Pegel der Eingabe für den dritten Transistor Q&sub7; dient als Referenzspannung für die Eingaben A und B, die dementsprechend eine Amplitude von 0,6 V von Spitze zu Spitze haben müssen. Wenn nun angenommen wird, daß ein Versuch unternommen wird, diese Schaltung als Taktimpulsverteiler zu nutzen, werden den ersten und dritten Transistoren Q&sub5; und Q&sub7; dann komplementäre Taktimpulse eingegeben, wie in Fig. 2 gezeigt, wo Signalpegel für die Eingangsanschlüsse auf dieselbe Weise wie in Fig. 1 gezeigt sind. Der Ausdruck "komplementär" im letzten Satz wird verwendet, um die Tatsache auszudrücken, daß die zwei Signale schwanken, obwohl die damit verbundenen Pegel nicht symmetrisch sind, wie unten beschrieben. Signalpegel der Eingabe für den dritten Transistor Q&sub7; sind so gewählt, daß deren hoher Pegel H' zwischen hohen und niedrigen Pegeln H und L der Eingaben A/B für die ersten/zweiten Transistoren Q&sub5;/Q&sub6; liegt, und so, daß deren niedriger Pegel L' niedriger als der niedrige Pegel L der Eingaben A/B ist. Durch die Pegel H/L der Eingabe B für den zweiten Transistor Q&sub6; werden die Taktimpulse A/ gesperrt/freigegeben. Wenn durch einen niedrigen Pegel L freigegeben wird, der auf die Eingabe B (für den zweiten Transistor Q&sub6;) angewendet wird, dient der niedrige Pegel L als Referenzspannung für den dritten Transistor Q&sub7;. Daher müssen die Amplituden der Eingaben A und , d. h., der Taktimpuls, eine Größe von 0,6 V haben, wodurch dasselbe nachteilige Problem verursacht wird, wie es für die Schaltung von Fig. 1 beschrieben wurde. Wenn die Eingabe B für den zweiten Transistor Q&sub6; auf dem hohen Pegel H ist, ist die ECL-Ausgabe immer niedrig, ungeachtet der logischen Pegel der Eingaben A und (für die ersten und dritten Transistoren Q&sub5; und Q&sub7;), und somit wird die Ausgabe von Taktimpulsen gesperrt.
DE-A-1 230 079 offenbart eine Logikschaltung, die die Merkmale der Präambel des beiliegenden Anspruches 1 hat. Diese Logikschaltung ist ein bistabiler Multivibrator mit einer Treiberschaltung in Form eines Paares von Rückführungstransistoren innerhalb des Multivibrators zum Erzeugen eines Verriegelungseffektes. Setz- und Rücksetzeingängen des Multivibrators werden Spannungspegel zugeführt, die sich von jenen unterscheiden, die durch die Rückführungstransistoren zugeführt werden.
Gemäß der vorliegenden Erfindung ist eine Logikschaltung vorgesehen, mit:-
einem Differenzverstärker, der ein Transistorpaar von ersten und zweiten Transistoren hat, die mit einer Ausgangsstufe verbunden sind;
einem dritten Transistor, der mit dem zweiten Transistor parallel verbunden ist; und
einer ersten Treiberschaltung, die operativ verbunden ist, um die ersten und zweiten Transistoren mit komplementären Treibersignalen zu steuern, die erste und zweite Pegel haben;
und bei der der dritte Transistor angeordnet ist, um durch ein anderes Treibersignal gesteuert zu werden, das dritte und vierte Pegel hat, welcher dritte Pegel über einem Ende des Bereichs zwischen den ersten und zweiten Pegeln liegt;
dadurch gekennzeichnet, daß:-
eine zweite Treiberschaltung operativ verbunden ist, um den dritten Transistor mit dem genannten anderen Treibersignal zu steuern, welches die genannten dritten und vierten Pegel hat;
beide der genannten ersten und zweiten Treiberschaltungen unabhängig von dem genannten Differenzverstärker vorgesehen sind, ohne mit der Ausgangsstufe verbunden zu sein, um die Selektion der Pegel der genannten Treibersignale zu gestatten;
und daß die Pegel der genannten Treibersignale so selektiert sind, daß der vierte Pegel entweder dem anderen Ende des Bereichs zwischen den ersten und zweiten Pegeln im wesentlichen gleich ist oder über ihm liegt.
Eine Ausführungsform der vorliegenden Erfindung kann eine Hochgeschwindigkeitslogikschaltung des Differenzeingangstyps vorsehen, zum Beispiel eine Logikschaltung des ECL/CML-Typs, die mit einer Vielzahl von Logikeingaben für sich arbeitet.
In einer Ausführungsform der vorliegenden Erfindung ist einer von zwei gepaarten Transistoren, die einen Differenzverstärker des ECL/CML-Typs bilden und durch komplementäre Impulssignale gesteuert werden, mit wenigstens einem zusätzlichen Transistor parallel zu diesem versehen. Der zusätzliche Transistor hat als seine Eingabe zum Beispiel ein Signal, dessen hoher Pegel effektiv höher ist als der hohe Pegel von Eingangssignalen der gepaarten Transistoren, die die ECL/CML bilden, und dessen niedriger Pegel effektiv niedriger ist als der hohe Pegel von Eingangssignalen der gepaarten Transistoren. Wenn die Eingabe für den zusätzlichen Transistor ihren niedrigen Pegel annimmt, führen die gepaarten Transistoren eine Differenzoperation aus, um die komplementären Eingaben auszugeben (um Ausgaben vorzusehen, die den komplementären Impulseingangssignalen entsprechen). Wenn die Eingabe für den zusätzlichen Transistor ihren hohen Pegel annimmt, werden die gepaarten Transistoren von der Eingabe mit hohem Pegel für den zusätzlichen Transistor dominiert; daher wird die Ausgabe von Signalen gesperrt, die den komplementären Eingangssignalen für die gepaarten Transistoren entsprechen. Die oben beschriebene Schaltung behält den Vorteil des Hochgeschwindigkeitsschaltvermögens der ECL/CML-Schaltungsanordnung bei, um die komplementären Signale zu verstärken.
Als Beispiel wird Bezug auf die beiliegenden Zeichnungen genommen, in denen:--
Fig. 1 eine vorher vorgeschlagene ECL-Schaltung zeigt, die eine Vielzahl von logischen Eingaben hat und bei der eine Referenzspannung verwendet wird;
Fig. 2 eine andere vorher vorgeschlagene ECL- Schaltung zeigt, die eine Vielzahl von logischen Eingaben hat;
Fig. 3(a) Signalpegel und Anstiegs-/Abfallzeiten von Eingangssignalen in bezug auf eine ECL-Schaltung zeigt, bei der ein Referenzspannungsverfahren verwendet wird;
Fig. 3(b) Signalpegel und Anstiegs-/Abfallzeiten von Eingangssignalen in bezug auf eine ECL-Schaltung zeigt, bei der keine Referenzspannung verwendet wird;
Fig. 4(a) eine ECL-Schaltung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 4(b) eine erste Treiberschaltung zur Verbindung mit der ECL-Schaltung von Fig. 4(a) zeigt;
Fig. 4(c) eine zweite Treiberschaltung zur Verbindung mit der ECL-Schaltung von Fig. 4(a) zeigt, um ein größeres Signal als die erste Treiberschaltung einzugeben;
Fig. 5 eine alternative mögliche Veränderung von Signalpegeln der Ausgabe der zweiten Treiberschaltung zeigt;
Fig. 6 eine Wahrheitstabelle der Logikoperation der Schaltung von Fig. 4(a) ist;
Fig. 7 eine ECL-Schaltung gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 8 eine Wahrheitstabelle der Logikoperation der Schaltung von Fig. 7 ist;
Fig. 9 eine Schaltung gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigt, bei welcher Schaltung eine sourcegekoppelte GaAs-FET-Logik verwendet wird;
Fig. 10 ein Logikdiagramm eines Taktimpulsverteilers ist, bei dem Schaltungen gemäß einer Ausführungsform der vorliegenden Erfindung verwendet werden; und
Fig. 11 eine Wahrheitstabelle der Logikoperation der Schaltung von Fig. 10 ist.
Unter Bezugnahme auf die Schaltungsdiagramme von Fig. 4(a) bis 4(c) und die Wahrheitstabelle in Fig. 6 wird nachfolgend eine Ausführungsform der vorliegenden Erfindung etwas im Detail beschrieben.
Erste und zweite Transistoren T&sub1; und T&sub2; sind gepaart, um einen Differenzverstärker des CML-Typs zu bilden, und ein dritter Transistor T&sub3; ist mit dem zweiten Transistor T&sub2; zusätzlich parallel verbunden. Emitterelektroden der drei Transistoren T&sub1;, T&sub2; und T&sub3; sind zusammen mit (einem Anschluß von) einer Konstantstromquelle IS3 verbunden, deren gegenüberliegender Anschluß mit einer Negativanschlußleitung VEE, zum Beispiel mit -5,2 V, einer Gleichstrom-(DC)-Energiequelle (in den Figuren nicht gezeigt) verbunden ist.
Die Konstantstromquelle IS3 gestattet einen konstanten Gleichstromfluß von zum Beispiel 1 mA. Einzelheiten der Konstantstromquelle IS3 sind nicht gezeigt. Die Quelle kann zum Beispiel aus einem Transistor bestehen, der einen Widerstand hat, der mit seiner Emitterelektrode seriell verbunden ist, und eine Konstantspannung, die auf seine Basiselektrode angewendet wird. Die Quelle kann alternativ ein Widerstand sein.
Ein Widerstand R&sub1;, zum Beispiel mit einem Widerstandswert von 300 Ohm, ist zwischen einem Ende eines gemeinsamen Widerstandes R&sub3;, der zum Beispiel einen Widerstandswert von 300 Ohm hat, und der Kollektorelektrode des ersten Transistors T&sub1; verbunden. Das andere Ende des gemeinsamen Widerstandes R&sub3; ist mit einer Positivanschlußleitung Vcc, zum Beispiel mit 0 V, der Gleichstromenergiequelle verbunden. Ein Widerstand R&sub2;, der zum Beispiel einen Widerstandswert von 300 Ohm hat, ist zwischen dem genannten einen Ende des gemeinsamen Widerstandes R&sub3; und Kollektorelektroden der zweiten und dritten Transistoren T&sub2; und T&sub3; verbunden. Kollektorelektroden der ersten und zweiten Transistoren T&sub1; und T&sub2; (T&sub3;) sind jeweilig mit Basiselektroden von vierten und fünften Transistoren T&sub4; und T&sub5; verbunden, die jeweilige Widerstände R&sub4; und Rs haben, die mit deren Emitterelektroden seriell verbunden sind. Somit werden Signale, die an den Kollektorelektroden der Transistoren T&sub1; und T&sub2; (T&sub3;) erzeugt werden, verstärkt und als Ausgangssignale Q und von der jeweiligen Emitterelektrode der vierten und fünften Transistoren T&sub4; und T&sub5; ausgegeben.
Die Basiselektroden der ersten und zweiten Transistoren T&sub1; und T&sub2; sind jeweilig mit Ausgangsanschlüssen O&sub1; und O&sub2; einer ersten Treiberschaltung 1 verbunden, die in Fig. 4(b) gezeigt ist und die auch eine ECL-Konfiguration hat. In der ersten Treiberschaltung 1 sind Emitterelektroden von sechsten und siebten Transistoren T&sub6; und T&sub7;, die zusammen gepaart sind, zusammen mit einer Konstantstromquelle IS4 verbunden, die einen Fluß von beispielsweise 1 mA gestattet und zum Beispiel auf dieselbe Weise wie die Konstantstromquelle IS3 von Fig. 4(a) aufgebaut ist. Kollektorelektroden von T&sub6; und T&sub7; sind mit Widerständen R&sub6; und R&sub7; verbunden, die jeweils einen Widerstandswert von zum Beispiel 300 Ohm haben und ihrerseits mit einem Ende eines gemeinsamen Widerstandes R&sub8; verbunden sind, der zum Beispiel einen Widerstandswert von 300 Ohm hat und dessen anderes Ende mit einer Gleichstromenergiequellenleitung Vcc verbunden ist. Ausgangstransistoren T&sub8; und T&sub9; und Widerstände R&sub9; und R&sub1;&sub0; sind in einer Konfiguration vorgesehen, die jener der Transistoren T&sub4; und T&sub5; und der Widerstände R&sub4; und R&sub5; in Fig. 4(a) ähnlich ist.
Die Basiselektrode des dritten Transistors T&sub3; (Fig. 4(a)) ist mit einem Ausgangsanschluß O&sub3; einer zweiten Treiberschaltung 2 verbunden, die in Fig. 4(c) gezeigt ist und die auch eine ECL-Konfiguration hat.
In der zweiten Treiberschaltung 2 sind Emitterelektroden von zehnten und elften Transistoren T&sub1;&sub0; und T&sub1;&sub1;, die zusammen gepaart sind, zusammen mit einer Konstantstromquelle IS5 verbunden, die einen Fluß von beispielsweise 1 mA gestattet und zum Beispiel auf dieselbe Weise wie die Stromquelle IS3 von Fig. 4(a) aufgebaut ist. Ein Widerstand R&sub1;&sub1;, der einen Widerstandswet von zum Beispiel 600 Ohm hat, verbindet die Kollektorelektrode des elften Transistors T&sub1;&sub1; mit der Gleichstromenergiequellenleitung Vcc. Die Kollektorelektrode des zehnten Transistors T&sub1;&sub0; ist direkt mit der Gleichstromenergiequellenleitung Vcc verbunden. Ein Ausgangstransistor T&sub1;&sub2; und ein Widerstand R&sub1;&sub2; sind auf ähnliche Weise wie der Transistor T&sub5; und der Widerstand R&sub5; in Fig. 4(a) konfiguriert.
Signalpegel der Ausgaben von den Anschlüssen O&sub1; und O&sub2; der ersten Treiberschaltung 1, d. h., die Eingaben A und für die ersten und zweiten Transistoren T&sub1; und T&sub2;, sind so, daß der hohe Pegel H&sub1; typischerweise -1,2 V beträgt und der niedrige Pegel L&sub1; typischerweise -1,5 V beträgt. Signalpegel der Ausgabe von dem Anschluß O&sub3; der zweiten Treiberschaltung 2, d. h., die Eingabe B für den dritten Transistor T&sub3;, sind so, daß der hohe Pegel H&sub2; typischerweise -900 mV beträgt und 300 mV höher als der hohe Pegel H&sub1; der Signale A/ der ersten Treiberschaltung 1 ist, und der niedrige Pegel L&sub2; typischerweise -1,5 V beträgt und im wesentlichen derselbe wie der niedrige Pegel L&sub1; der Eingangssignale A und für die ersten und zweiten Transistoren T&sub1; und T&sub2; ist. Der Betrag 300 mV wird als effektive Differenz von dem hohen Pegel der Eingangssignale A/ vorgesehen, um mögliche Probleme, die durch Rauschen oder Übergänge verursacht werden, zu berücksichtigen. Die Pegel der Eingangssignale A/ und B sind in Blöcken gezeigt, die den relevanten Treiberschaltungen entsprechen und zum Vergleich unter die entsprechenden Eingangsanschlüsse in Fig. 4(a) gezeichnet sind.
Wenn die Eingabe B für den dritten Transistor T&sub3; den niedrigen Pegel L&sub2; hat, hat der dritte Transistor T&sub3; keine Wirkung auf die Differenzoperation der ersten und zweiten Transistoren T&sub1; und T&sub2;, und die komplementären Signaleingaben, zum Beispiel in diesem Fall Taktimpulse, A und werden als Q und ausgegeben, mit anderen Worten, die Ausgabe des Taktsignals wird freigegeben.
Wenn die Eingabe B für den dritten Transistor T&sub3; den hohen Pegel H&sub2; hat, dominiert der dritte Transistor T&sub3; über den hohen Pegel H&sub1;, der dem ersten Transistor T&sub1; eingegeben wird. Daher wird der Strom von dem ersten Transistor T&sub1; geschaltet, um in den dritten Transistor T&sub3; zu fließen. Somit ist in diesem Zustand die Ausgabe der komplementären Eingangssignale, d. h., der Taktimpulse, A und gesperrt. Ferner führen die Eingaben A und B eine OR/NOR-Operation aus. Resultate dieser Logikoperationen sind in der Wahrheitstabelle von Fig. 6 gezeigt.
Obwohl in der oben beschriebenen Ausführungsform der niedrige Pegel L&sub2; der Eingabe B im wesentlichen genauso wie der niedrige Pegel L&sub1; der Eingaben A und gewählt ist, kann der niedrige Pegel L&sub2; der Eingabe B niedriger als der niedrige Pegel L&sub1; der Eingaben A und gewählt werden, wie durch L&sub2;" in Fig. 5 gezeigt, solange der niedrige Pegel L&sub2;" effektiv niedriger ist als der hohe Pegel H&sub1; der Eingaben A und , wie zuvor beschrieben.
Die Selektion eines geeigneten niedrigen Pegels (L&sub2; oder L&sub2;") wird als Kompromiß zwischen den erforderlichen Schaltgeschwindigkeiten des Signals A/ und dem Signal B in Abhängigkeit von Schaltungsanforderungen bestimmt. Bei einer Anwendung auf einen Taktimpulsverteiler hat das Taktimpulsschalten Priorität gegenüber der Schaltgeschwindigkeit des Freigabe-/Sperrsignalimpulses B. Deshalb wird die Amplitude des Freigabe-/Sperrsignalimpulses B im allgemeinen größer als beim Taktsignalimpuls A/ gewählt (daher ist die Anstiegs-/Abfallzeit des Freigabe-/Sperrsignalimpulses B im allgemeinen länger als die Anstiegs-/Abfallzeit(en) des Taktsignalimpulses A/ ). Des weiteren wird in einem Taktimpulsverteiler, auch wenn die Amplitude des Freigabe-/ Sperrsignalimpulses B größer als jene des Taktsignalimpulses A/ gewählt wird, die Operationsgeschwindigkeit der Schaltung insgesamt nicht verschlechtert, da die Frequenz des Taktsignalimpulses A/ unvergleichlich höher als jene des Freigabe-/Sperrsignals ist.
Eine zweite Ausführungsform der vorliegenden Erfindung ist in dem Schaltungsdiagramm in Fig. 7 und einer Wahrheitstabelle in Fig. 8 gezeigt.
Die Schaltung der zweiten Ausführungsform ist dieselbe wie jene der ersten Ausfünrungsform, die in Fig. 4(a) gezeigt ist, außer daß ein weiterer zusätzlicher Transistor T&sub3;', der mit einer weiteren Treiberschaltung 3 verbunden ist, parallel zu dem dritten Transistor T&sub3; vorgesehen ist. Die Basiselektrode des weiteren zusätzlichen Transistors T&sub3;' ist mit der dritten Treiberschaltung 3 verbunden, die denselben Aufbau und dieselben Ausgangspegel wie die zweite Treiberschaltung 2 hat. Daher dominiert ein hoher Pegel der Eingabe C für den Transistor T&sub3;' auch die Operation der ersten und zweiten Transistoren T&sub1; und T&sub2;. Somit führen die drei Eingaben A, B und C eine OR/NOR-Operation aus. Resultate dieser Logikoperationen sind in der Wahrheitstabelle von Fig. 8 gezeigt.
Obwohl in den oben beschriebenen Ausführungsformen der vorliegenden Erfindung angegeben ist, daß die ECL-Schaltungen aus Bipolartransistoren bestehen, ist offensichtlich, daß Ausführungsformen der vorliegenden Erfindung auch auf andere Transistortypen angewendet werden können, zum Beispiel auf eine sourcegekoppelte FET-Logik-(SCFL)-Schaltung, die aus Galliumarsenid- (GaAs) -FETs (Feldeffekttransistoren) besteht, wie in Fig. 9 gezeigt, die der oberen Hälfte der in Fig. 4(a) gezeigten Schaltung entspricht.
Eine Anwendung einer Ausführungsform der vorliegenden Erfindung auf einen Taktimpulsverteiler zum Verzweigen von Taktimpulsen ist in einem Logikdiagramm in Fig. 10 und einer Wahrheitstabelle in Fig. 11 gezeigt.
In Fig. 10 bezeichnen die Blöcke 1 und 2 erste bzw. zweite Treiberschaltungen 1 und 2. Block 3 bezeichnet die ECL-Schaltung, die in der oberen Hälfte von Fig. 4(a) gezeigt ist. Die Signale A, und B entsprechen jenen von Fig. 4. Ein komplementäres Taktimpulssignal C/ wird in zwei Gruppen C&sub1;/ und C&sub2;/ verzweigt. Jedes der Signale S&sub1; und S&sub2; aktiviert/sperrt den Ausgangstaktimpuls C&sub1;/ bzw. C&sub2;/ . Resultate der Logikoperation des Taktimpulsverteilers sind in der Wahrheitstabelle von Fig. 11 gezeigt.
Wie oben beschrieben, kann die Verteilung eines Hochgeschwindigkeitstaktimpulses durch Signale S&sub1; bzw. S&sub2; gesteuert werden, während der Vorteil der Hochgeschwindigkeits-ECL-Konfiguration beibehalten wird. Eine Schaltungskonfiguration gemäß einer Ausführungsform der vorliegenden Erfindung kann besonders in einer LSI (großintegrierten Schaltung) des Standardzellentyps vorteilhaft sein, wo ein ungenutzter Ausgangsanschluß des Taktimpulsverteilers auf einer Gleichspannung gehalten werden muß, so daß eine Rauschstrahlung von ihm verhindert wird. Falls eine Schaltungskonfiguration, die nicht die Signalpegelbedingungen einer Ausführungsform der vorliegenden Erfindung hat, verwendet wird, muß das Referenzspannungsverfahren eingesetzt werden, wo die Eingangstaktimpulsamplitude groß sein muß, woraus eine Verschlechterung der Operationsgeschwindigkeit der gesamten LSI resultiert.
Die Impulsverzögerungszeit des Ausgangsimpulses von dem Eingangsimpuls A für die Transistoren T&sub1; und T&sub2; in der Schaltung von Fig. 4(a) kann eine Kürze von 80 ps haben, verglichen mit einer Verzögerungszeit von 100 ps für die Schaltung von Fig. 1. Als Resultat kann bei der Ausführungsform der vorliegenden Erfindung die Taktimpulsfrequenz erhöht werden.
Obwohl in den oben beschriebenen Ausführungsformen der vorliegenden Erfindung gezeigt ist, daß die ECL-Schaltungen aus NPN-Transistoren bestehen, ist offensichtlich, daß Ausführungsformen der vorliegenden Erfindung auf ECL/CML- Schaltungen angewendet werden können, die aus PNP-Transistoren bestehen, wo die Bedingung "der Pegel H&sub2; ist höher als der andere hohe Pegel H&sub1;" ersetzt wird durch eine Bedingung "ein niedriger Pegel L&sub2; der Eingabe B ist niedriger als der niedrige Pegel L&sub1; der komplementären Eingaben A/ ", so daß der dritte Transistor über den ersten Transistor dominieren kann, etc.
Obwohl die Schaltungen in den oben beschriebenen Ausführungsformen der vorliegenden Erfindung eine ECL- Konfiguration mit zwei Ausgangstransistoren T&sub4; und T&sub5; haben, wodurch Ausgangssignale Q bzw. vorgesehen werden, ist offensichtlich, daß Ausführungsformen der vorliegenden Erfindung auf Schaltungen angewendet werden können, bei denen beide oder einer der zwei Ausgangstransistoren T&sub4; und T&sub5; weggelassen sind.
Die Spannungspegel und die Widerstandswerte, etc., auf die in der obigen Beschreibung von Ausführungsformen der vorliegenden Erfindung verwiesen wird, sind nur als Beispiel angegeben. Es ist offensichtlich, daß diese Schaltungswerte gemäß Schaltungsanforderungen willkürlich abgewandelt werden können und daß der gemeinsame Widerstand, wie R&sub3; oder R&sub8;, weggelassen werden kann, solange die Pegelbedingungen der vorliegenden Erfindung erfüllt sind.

Claims

1. Eine Logikschaltung mit:-

einem Differenzverstärker, der ein Transistorpaar von ersten und zweiten Transistoren (T&sub1;, T&sub2;) hat, die mit einer Ausgangsstufe (T&sub4;, T&sub5;) verbunden sind;

einem dritten Transistor (T&sub3;; T&sub3;, T&sub3;'), der mit dem zweiten Transistor (T&sub2;) parallel verbunden ist; und

einer ersten Treiberschaltung (1), die operativ verbunden ist, um die ersten und zweiten Transistoren (T&sub1;, T&sub2;) mit komplementären Treibersignalen (A, ) zu steuern, die erste und zweite Pegel (L&sub1;, H&sub1;) haben;

und bei der der dritte Transistor (T&sub3;; T&sub3;, T&sub3;') angeordnet ist, um durch ein anderes Treibersignal (B; B, C) gesteuert zu werden, das dritte und vierte Pegel (L&sub2;, H&sub2;) hat, welcher dritte Pegel (z. B. H&sub2;) über einem Ende des Bereichs zwischen den ersten und zweiten Pegeln (L&sub1;, H&sub1;) liegt;

dadurch gekennzeichnet, daß:-

eine zweite Treiberschaltung (2; 2, 3) operativ verbunden ist, um den dritten Transistor (T&sub3;; T&sub3;, T&sub3;') mit dem genannten anderen Treibersignal (B; B, C) zu steuern, welches die genannten dritten und vierten Pegel hat;

beide der genannten ersten und zweiten Treiberschaltungen unabhängig von dem genannten Differenzverstärker vorgesehen sind, ohne mit der Ausgangsstufe verbunden zu sein, um die Selektion der Pegel der genannten Treibersignale ( , A; B; B, C) zu gestatten;

und daß die Pegel der genannten Treibersignale so selektiert sind, daß der vierte Pegel (z. B. L&sub2;) entweder dem anderen Ende des Bereichs zwischen den ersten und zweiten Pegeln (L&sub1;, H&sub1;) im wesentlichen gleich ist oder über ihm liegt.

2. Eine Logikschaltung nach Anspruch 1, bei der ein hoher Pegel (H&sub2;) des genannten anderen Treibersignals (B; B, C) der zweiten Treiberschaltung (2; 2, 3) effektiv höher ist als ein hoher Pegel (H&sub1;) der genannten komplementären Trei bersignale ( , A) der ersten Treiberschaltung (1).

3. Eine Logikschaltung nach Anspruch 2, bei der der niedrige Pegel (L&sub2;) des genannten anderen Treibersignals (B; B, C) der zweiten Treiberschaltung im wesentlichen gleich dem niedrigen Pegel (L&sub1;) der genannten komplementären Treibersignale ( , A) der genannten ersten Treiberschaltung (1) ist.

4. Eine Logikschaltung nach Anspruch 2, bei der der niedrige Pegel (L&sub2;) des genannten anderen Treibersignals (B; B, C) der zweiten Treiberschaltung (2; 2, 3) niedriger ist als der niedrige Pegel (L&sub1;) der genannten komplementären Treibersignale ( , A) der ersten Treiberschaltung (1).

5. Eine Logikschaltung nach den Ansprüchen 2, 3 oder 4, bei der die genannten Transistoren (T&sub1;, T&sub2;, T&sub3;, T&sub3;') NPN- Transistoren sind.

6. Eine Logikschaltung nach Anspruch 1, bei der die genannten Transistoren (T&sub1;, T&sub2;&sub1; T&sub3;&sub1; T&sub3;') PNP-Transistoren sind, und bei der ein niedriger Pegel (L&sub2;) des genannten anderen Treibersignals (B; B, C) der zweiten Treiberschaltung (2; 2, 3) effektiv niedriger ist als ein niedriger Pegel (L&sub1;) der genannten komplementären Treibersignale ( , A) der ersten Treiberschaltung (1).

7. Eine Logikschaltung nach Anspruch 6, bei der der hohe Pegel (H&sub2;) des genannten anderen Treibersignais (B; B, C) der zweiten Treiberschaltung (2; 2, 3) im wesentlichen gleich dem hohen Pegel (H&sub1;) der komplementären Treibersignale ( , A) der ersten Treiberschaltung (1) ist.

8. Eine Logikschaltung nach Anspruch 6, bei der der hohe Pegel (H&sub2;) des genannten anderen Treibersignals (B; B, C) der zweiten Treiberschaltung (2; 2, 3) höher ist als der hohe Pegel (H&sub1;) der genannten komplementären Treibersignale ( , A) der ersten Treiberschaltung (1).

9. Eine Logikschaltung nach irgendeinem der Ansprüche 5 bis 8, bei der Emitter der ersten, zweiten und dritten Transistoren (T&sub1;, T&sub2;, T&sub3;, T&sub3;') operativ miteinander verbunden sind und mit einer im wesentlichen konstanten Stromquelle (IS3, IS1) verbunden sind.

10. Eine Logikschaltung nach Anspruch 9, bei der die im wesentlichen konstante Stromquelle (IS3, IS1) einen vierten Transistor umfaßt, der einen Widerstand hat, der mit einer Emitterelektrode des vierten Transistors seriell verbunden ist, und eine im wesentlichen konstante Spannung, die auf eine Basiselektrode des vierten Transistors angewendet wird.

11. Eine Logikschaltung nach Anspruch 9, bei der die im wesentlichen konstante Stromquelle (IS3, IS1) einen Widerstand umfaßt.

12. Eine Logikschaltung nach irgendeinem der Ansprüche 5 bis 11, bei der ein Widerstand (R&sub1;, R&sub2;) zwischen einer Kollektorenergiequelle (Vcc) und einem der Kollektoren der ersten und zweiten Transistoren (T&sub1;, T&sub2;) verbunden ist, wodurch ein logisches Signal von dem Kollektor ausgegeben wird, der mit dem genannten Widerstand verbunden ist.

13. Eine Logikschaltung nach irgendeinem vorhergehenden Anspruch, bei der die Anstiegszeit und Abfallzeit des genannten anderen Treibersignals (B; B, C) der zweiten Treiberschaltung (2; 2, 3) länger ist als die Anstiegszeit und Abfallzeit der genannten komplementären Treibersignale ( , A) der ersten Treiberschaltung (1).

14. Eine Logikschaltung nach irgendeinem vorhergehenden Anspruch, bei der die Frequenz des genannten anderen Treibersignals (B; B, C) der zweiten Treiberschaltung (2; 2, 3) niedriger ist als die Frequenz der genannten komplementären Treibersignale ( , A) der ersten Treiberschaltung (1).

15. Eine Logikschaltung nach Anspruch 1, bei der die genannten Transistoren (T&sub1;, T&sub2;, T&sub3;, T&sub3;') GaAs-FETs sind.