JP5456736B2 - 弛張発振回路 - Google Patents

Description

本発明は、クロックを発生するための弛張発振回路に関する。

近年、医療用埋め込みデバイスやセンサデバイスなどの多くのマイクロシステムの出現によって、ＬＳＩ（Large Scale Integration）には超低電力動作が求められている。このため、ＬＳＩに搭載されるクロック発生回路にも低電力動作及びオンチップ搭載可能であることが求められる。このような条件を満たすクロック発生回路として、キャパシタを充放電することにより発振動作（以下、弛張発振動作という。）を行う弛張発振回路が用いられる。しかしながら、弛張発振回路には、キャパシタの両端電圧を所定の基準電圧と比較するためのコンパレータの製造プロセスのバラツキに起因して、出力されるクロックの周波数（以下、クロック周波数という。）が変動するという問題がある。具体的には、コンパレータのバイアス電流によってコンパレータからの出力信号が遅延し、かつ、コンパレータのオフセット電圧によってコンパレータからの出力信号の電圧レベルが所望のタイミングで切り替わらないために、クロック周波数が変動する。

非特許文献１記載の弛張発振回路は、コンパレータのオフセット電圧を補正することにより、クロック周波数の変動を抑制している。また、非特許文献２記載の弛張発振回路は、積分回路を用いてコンパレータへの入力電圧を基準電圧と比較することにより、コンパレータで用いる比較電圧を生成する。これにより、コンパレータの遅延及びオフセット電圧のクロック周波数への影響を取り除いている。

K. Choe et al., "A Precision Relaxation Oscillator with a Self-Clocked Offset-Cancellation Scheme for Implantable Biomedical SoCs", 2009 IEEE International Solid-State Circuits Conference (ISSCC), pp. 402-403, February, 2009. Y. Tokunaga et al., "An On-Chip CMOS Relaxation Oscillator With Voltage Averaging Feedback", IEEE Journal of Solid-State Circuits, col. 45, No. 6, June 2010. "Flip-flop (electronics)", [online], ［２０１１年８月１６日検索］,インターネット＜ＵＲＬ：http://en.wikipedia.org/wiki/Flip-flop_(electronics)＞． 磯野航輔ほか，「ＰＶＴバラツキ耐性を有する基準クロック発振回路」，電子情報通信学会総合大会講演論文集，Ｃ−１２−２０，２０１０年３月．

しかしながら、非特許文献１によれば、コンパレータの遅延に起因するクロック周波数の変動を抑制できなかった。また、非特許文献２によれば、新たに積分回路を用いたために、積分回路に使用されるオペアンプのオフセット電圧によりクロック周波数が変動するという課題があった。さらに、積分回路において比較的高い抵抗値を有する抵抗を用いる必要があるため、回路面積を削減できなかった。

本発明の目的は以上の問題点を解決し、従来技術に比較して周波数が一定のクロックを発生できる弛張発振回路を提供することにある。

本発明に係る弛張発振回路は、
非反転入力端子及び反転入力端子を有するコンパレータと、
接地された第１の電極と第２の電極とを有する第１のキャパシタを備え、第１の定電流による上記第１のキャパシタの充電時の第２の電極の電圧を第１の出力電圧として出力する第１の電流電圧変換回路と、
上記第１の出力電圧と、所定の基準電圧とのうちの一方の電圧を上記コンパレータの非反転入力端子に出力するマルチプレクサと、
所定の電源電圧を出力する電源に接続された第１の電極と第２の電極とを有する第２のキャパシタを備え、第２の定電流による上記第２のキャパシタの放電時の第２の電極の電圧を第２の出力電圧として上記コンパレータの反転入力端子に出力する第２の電流電圧変換回路とをそれぞれ備えた第１及び第２のクロック発生サブ回路と、
上記第１及び第２のクロック発生サブ回路を制御する制御回路とを備えた弛張発振回路であって、
上記制御回路は、
比較電圧発生期間において、上記第１のキャパシタの第２の電極を接地し、上記基準電圧を上記コンパレータの非反転入力端子に出力するように上記マルチプレクサを制御し、上記第２のキャパシタの第２の電極を上記基準電圧より高くかつ上記電源電圧以下の所定のリセット電圧にリセットした後、上記第２のキャパシタを上記第２の定電流で放電するように制御し、上記コンパレータからの出力信号のレベルが反転したときの上記第２の出力電圧を上記コンパレータの比較電圧として保持し、
クロック発生期間において、上記第１の出力電圧を上記コンパレータの非反転入力端子に出力するように上記マルチプレクサを制御し、上記コンパレータからの出力信号のレベルが反転するまで、上記第１のキャパシタを上記第１の定電流で充電し、
上記制御回路は、上記第１及び第２のクロック発生サブ回路のうちの一方が上記比較電圧発生期間であるとき他方が上記クロック発生期間でありかつ上記第１及び第２のクロック発生サブ回路が上記比較電圧発生期間とクロック発生期間とを交互で繰り返すように制御し、上記第１及び第２のクロック発生サブ回路の各コンパレータからの出力信号に基づいてクロックを発生することを特徴とする。

上記弛張発振回路において、
上記第１の電流電圧変換回路は、
上記第１のキャパシタの第２の電極に接続され、上記第１のキャパシタを上記第１の定電流で充電するか否かを切り替える第１のスイッチと、
上記第１のキャパシタに並列に接続された第２のスイッチとを備え、
上記第２の電流電圧変換回路は、
上記第２のキャパシタの第２の電極に接続され、上記第２のキャパシタを上記第２の定電流で放電するか否かを切り替える第３のスイッチと、
上記第２のキャパシタに並列に接続された第４のスイッチとを備え、
上記制御回路は、
上記比較電圧発生期間において、
（ａ）上記第１のスイッチを上記第１のキャパシタの充電を禁止するように制御しかつ上記第２のスイッチをオンし、上記第３のスイッチを上記第２のキャパシタの放電を禁止するように制御しかつ上記第４のスイッチをオンし、
（ｂ）上記第３のスイッチを上記第２のキャパシタを放電するように制御しかつ上記第４のスイッチをオフし、
（ｃ）上記コンパレータからの出力信号のレベルが反転したとき、上記第３のスイッチを上記第２のキャパシタの放電を禁止するように制御しかつ上記第４のスイッチをオフし、
上記クロック発生期間において、
（ｄ）上記第１のスイッチを上記第１のキャパシタを充電するように制御しかつ上記第２のスイッチをオフすることを特徴とする。

また、上記弛張発振回路において、上記制御回路は、
上記第１及び第２のクロック発生サブ回路からの各出力信号に対して否定論理積演算を行うナンドゲートと、
上記ナンドゲートからの出力信号の各立ち下がりエッジを検出し、当該検出された各立ち下がりエッジのタイミングに基づいて上記クロックを発生するフリップフロップとを備えたことを特徴とする。

さらに、上記弛張発振回路において、
上記第１及び第２のクロック発生サブ回路の第１及び第２のキャパシタの各容量値は実質的に互いに等しい値に設定され、
上記第１及び第２の定電流の各電流値は実質的に互いに等しい値に設定されたことを特徴とする。

またさらに、上記弛張発振回路において、上記比較電圧は、上記基準電圧と上記コンパレータの誤差電圧とを含むことを特徴とする。

本発明に係る弛張発振回路によれば、制御回路は、比較電圧発生期間においてコンパレータからの出力信号のレベルが反転したときの第２の出力電圧をコンパレータの比較電圧として保持し、クロック発生期間においてコンパレータからの出力信号のレベルが反転するまで第１のキャパシタを第１の定電流で充電する。また、制御回路は、第１及び第２のクロック発生サブ回路のうちの一方が比較電圧発生期間であるとき他方がクロック発生期間でありかつ第１及び第２のクロック発生サブ回路が比較電圧発生期間とクロック発生期間とを交互で繰り返すように制御し、第１及び第２のクロック発生サブ回路の各コンパレータからの出力信号に基づいてクロックを発生する。従って、本発明に係る弛張発振回路によれば、従来技術に比較して周波数が一定のクロックを発生できる。

本発明の第１の実施形態に係るクロック発生回路１００の構成を示すブロック図である。 図１のクロック発生回路１００の構成を示す回路図である。 図２のＴフリップフロップ８の構成を示す回路図である。 図２のノンオーバーラップ回路９の構成を示す回路図である。 図１のクロック発生サブ回路１の比較電圧発生期間中のリセット期間における構成を示す回路図である。 図１のクロック発生サブ回路１の比較電圧発生期間中の誤差電圧検出期間における構成を示す回路図である。 図１のクロック発生サブ回路１の比較電圧発生期間中の比較電圧保持期間における構成を示す回路図である。 図１のクロック発生サブ回路１のクロック発生期間における構成を示す回路図である。 図２のクロック発生サブ回路１の動作を示すタイミングチャートである。 図２のクロック発生回路１００の動作を示すタイミングチャートである。 本発明の第１の実施形態の変形例に係る電流発生回路である。 本発明の第２の実施形態に係るクロック発生回路１００Ａの構成を示す回路図である。 第１の比較例に係るクロック発生回路１００Ｂの構成を示す回路図である。 第２の比較例に係るクロック発生回路１００Ｃの構成を示す回路図である。 図１４のＲＳフリップフロップ２０６の構成を示す回路図である。 図２のコンパレータ１４がオフセット電圧Ｖｏｆｆを有する場合のシミュレーションを行うときの電圧源１３０の接続方法を示す回路図である。 図２のクロック発生回路１００においてコンパレータ１４及び２４が−３０ｍＶのオフセット電圧Ｖｏｆｆを有するときのシミュレーションの結果であって、（ａ）電流電圧変換回路１１からの出力電圧Ｖｃ１のグラフであり、（ｂ）は相補形電流電圧変換回路１２からの出力電圧Ｖｓｕｂ１のグラフであり、（ｃ）は電流電圧変換回路２１からの出力電圧Ｖｃ２のグラフであり、（ｄ）は相補形電流電圧変換回路２２からの出力電圧Ｖｓｕｂ２のグラフであり、（ｅ）はクロック発生回路１００からのクロックＣＬＫのグラフである。 図２のクロック発生回路１００においてコンパレータ１４及び２４が０ｍＶのオフセット電圧Ｖｏｆｆを有するときのシミュレーションの結果であって、（ａ）電流電圧変換回路１１からの出力電圧Ｖｃ１のグラフであり、（ｂ）は相補形電流電圧変換回路１２からの出力電圧Ｖｓｕｂ１のグラフであり、（ｃ）は電流電圧変換回路２１からの出力電圧Ｖｃ２のグラフであり、（ｄ）は相補形電流電圧変換回路２２からの出力電圧Ｖｓｕｂ２のグラフであり、（ｅ）はクロック発生回路１００からのクロックＣＬＫのグラフである。 図２のクロック発生回路１００においてコンパレータ１４及び２４が３０ｍＶのオフセット電圧Ｖｏｆｆを有するときのシミュレーションの結果であって、（ａ）電流電圧変換回路１１からの出力電圧Ｖｃ１のグラフであり、（ｂ）は相補形電流電圧変換回路１２からの出力電圧Ｖｓｕｂ１のグラフであり、（ｃ）は電流電圧変換回路２１からの出力電圧Ｖｃ２のグラフであり、（ｄ）は相補形電流電圧変換回路２２からの出力電圧Ｖｓｕｂ２のグラフであり、（ｅ）はクロック発生回路１００からのクロックＣＬＫのグラフである。 第１の実施形態に係るクロック発生回路１００と、第１の比較例に係るクロック発生回路１００Ｂと、第２の比較例に係るクロック発生回路１００Ｃとにおけるオフセット電圧ＶｏｆｆとクロックＣＬＫの周波数との関係のシミュレーション結果を示すグラフである。 第１の実施形態に係るクロック発生回路１００におけるモンテカルロシミュレーション（１００回）の結果であって、クロックＣＬＫの周波数の分布を示すヒストグラムである。 第１の実施形態に係るクロック発生回路１００と、第１の比較例に係るクロック発生回路１００Ｂと、第２の比較例に係るクロック発生回路１００Ｃとにおける温度とクロックＣＬＫの周波数との関係のシミュレーション結果を示すグラフである。 第１の実施形態に係るクロック発生回路１００と、第１の比較例に係るクロック発生回路１００Ｂと、第２の比較例に係るクロック発生回路１００Ｃとにおける電源電圧ＶＤＤとクロックＣＬＫの周波数との関係のシミュレーション結果を示すグラフである。 第１の実施形態に係るクロック発生回路１００と、第２の実施形態に係るクロック発生回路１００Ａとにおける基準電圧ＶｒｅｆとクロックＣＬＫの周波数との関係のシミュレーション結果及び理論値を示すグラフである。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

第１の実施形態．
図１は、本発明の第１の実施形態に係るクロック発生回路１００の構成を示すブロック図であり、図２は、図１のクロック発生回路１００の構成を示す回路図である。また、図３は、図２のＴフリップフロップ８の構成を示す回路図であり、図４は、図２のノンオーバーラップ回路９の構成を示す回路図である。

図１において、クロック発生回路１００は弛張発振回路であって、クロック発生サブ回路１及び２と、制御回路５とを備えて構成される。また、クロック発生サブ回路１は、電流電圧変換回路（I-V converter（ＩＶＣ））１１と、マルチプレクサ１２と、電流電圧変換回路１１と相補的な構成を有する相補形電流電圧発生回路（complementary I-V converter（ＣＩＶＣ））１３と、コンパレータ１４とを備えて構成される。さらに、クロック発生サブ回路２は、電流電圧変換回路２１と、マルチプレクサ２２と、電流電圧変換回路２１と相補的な構成を有する相補形電流電圧発生回路２３と、コンパレータ２４とを備え、クロック発生サブ回路１と同様に構成される。またさらに、制御回路５は、コンパレータ１４からの出力信号Ｖｏｕｔ１と、コンパレータ２４からの出力信号Ｖｏｕｔ２とに基づいて、詳細後述するように、クロックＣＬＫと、反転クロックＣＬＫｂと、制御信号φ１ａ，φ１ｂ，φ２ａ，φ２ｂ，ｆ１，ｆ２，ｆ３，ｆ４とを発生する。

なお、図２に示すように、クロック発生サブ回路１は、バッファ１５と、１組のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを備えたＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチ（以下、ＣＭＯＳスイッチという。）にてなるスイッチＳＷ１７と、インバータ１６，１７−１，１７−２とをさらに備えるが、図１及び以下の各回路図においてその記載を省略している。また、クロック発生サブ回路２は、バッファ２５と、ＣＭＯＳスイッチにてなるスイッチＳＷ２７と、インバータ２６，２７−１，２７−２とをさらに備えるが、図１及び以下の各回路図においてその記載を省略している。

図２に示すように、電流電圧変換回路１１は、ＣＭＯＳスイッチにてなるスイッチＳＷ１１と、ｎＭＯＳトランジスタにてなるスイッチＳＷ１３と、キャパシタＣ１とを備えて構成される。ここで、キャパシタＣ１は、接地された第１の電極と第２の電極とを有する。また、スイッチＳＷ１１は、キャパシタＣ１の第２の電極と所定の定電流Ｉｒｅｆａを出力する電流源１０１との間に接続され、キャパシタＣ１を定電流Ｉｒｅｆａで充電するか否かを切り替える。さらに、スイッチＳＷ１３はキャパシタＣ１に並列に接続される。電流電圧変換回路１１は、キャパシタＣ１の両端電圧を出力電圧Ｖｃ１としてマルチプレクサ１２に出力する。

また、図２において、相補形電流電圧変換回路１３は、ｎＭＯＳトランジスタにてなるスイッチＳＷ１２と、ｐＭＯＳトランジスタにてなるスイッチＳＷ１４と、キャパシタＣｓｕｂ１とを備えて構成される。ここで、キャパシタＣｓｕｂ１は、所定の電源電圧ＶＤＤを出力する電源に接続された第１の電極と第２の電極とを有する。また、スイッチＳＷ１２は、キャパシタＣｓｕｂ１の第２の電極と所定の定電流Ｉｒｅｆｂを出力する電流源１０２との間に接続され、キャパシタＣｓｕｂ１を定電流Ｉｒｅｆｂで放電するか否かを切り替える。さらに、スイッチＳＷ１４はキャパシタＣｓｕｂ１に並列に接続される。相補形電流電圧変換回路１３は、キャパシタＣｓｕｂ１とスイッチＳＷ１２との間の接続点の電圧を出力電圧Ｖｓｕｂ１としてコンパレータ１４の反転入力端子に出力する。

さらに、マルチプレクサ１２は、ＣＭＯＳスイッチにてなるスイッチＳＷ１５及びＳＷ１６を備えて構成される。マルチプレクサ１２は、所定の基準電圧Ｖｒｅｆと、電流電圧変換回路１１からの出力電圧Ｖｃ１とのうちの一方の電圧をコンパレータ１４の非反転入力端子に出力する。そして、コンパレータ１４からの出力信号は、インバータ１７−１及び１７−２を介して出力信号Ｖｏｕｔ１として制御回路５に出力される。

さらに、図２において、電流電圧変換回路２１は、ＣＭＯＳスイッチにてなるスイッチＳＷ２１と、ｎＭＯＳトランジスタにてなるスイッチＳＷ２３と、キャパシタＣ２とを備えて電流電圧変換回路１１と同様に構成され、出力電圧Ｖｃ２を発生してマルチプレクサ２２に出力する。また、相補形電流電圧変換回路２３は、ｎＭＯＳトランジスタにてなるスイッチＳＷ２２と、ｐＭＯＳトランジスタにてなるスイッチＳＷ２４と、キャパシタＣｓｕｂ２とを備えて相補形電流電圧変換回路１３と同様に構成され、出力電圧Ｖｓｕｂ２を発生してコンパレータ２４の反転入力端子に出力する。さらに、マルチプレクサ２２は、ＣＭＯＳスイッチにてなるスイッチＳＷ２５及びＳＷ２６を備えてマルチプレクサ１２と同様に構成され、基準電圧Ｖｒｅｆ又は出力電圧Ｖｃ２をコンパレータ２４の非反転入力端子に出力する。コンパレータ２４からの出力信号は、インバータ２７−１及び２７−２を介して出力信号Ｖｏｕｔ２として制御回路５に出力される。

図２において、制御信号φ１ａは、スイッチＳＷ２７に出力されるとともに、バッファ２５を介してスイッチＳＷ１５と、スイッチＳＷ２１と、スイッチＳＷ２６とに出力される。ここで、スイッチＳＷ２７はクロック発生回路１００の動作中はオンしており、スイッチＳＷ２７とインバータ２６とにより制御信号φ１ａの反転信号が発生され、当該反転信号は、スイッチＳＷ２１と、ＳＷ２６と、ＳＷ１５とに出力される。これにより、スイッチＳＷ１５と、ＳＷ２１と、ＳＷ２６とは、ハイレベルの制御信号φ１ａに応答してオンする一方、ローレベルの制御信号φ１ａに応答してオフする。また、制御信号φ２ａは、スイッチＳＷ１７に出力されるとともに、バッファ１５を介してスイッチＳＷ２５と、スイッチＳＷ１１と、スイッチＳＷ１６とに出力される。ここで、スイッチＳＷ１７はクロック発生回路１００の動作中はオンしており、スイッチＳＷ１７とインバータ１６とにより制御信号φ２ａの反転信号が発生され、当該反転信号は、スイッチＳＷ１１と、ＳＷ１６と、ＳＷ２５とに出力される。これにより、スイッチＳＷ２５と、ＳＷ１１と、ＳＷ１６とは、ハイレベルの制御信号φ２ａに応答してオンする一方、ローレベルの制御信号φ２ａに応答してオフする。

さらに、図２において、制御信号ｆ１は、スイッチＳＷ１４に出力される。これにより、スイッチＳＷ１４はローレベルの制御信号ｆ１に応答してオンする一方、ハイレベルの制御信号ｆ１に応答してオフする。また、制御信号ｆ２は、スイッチＳＷ１２に出力される。これにより、スイッチＳＷ１２はハイレベルの制御信号ｆ２に応答してオンする一方、ローレベルの制御信号ｆ２に応答してオフする。制御信号ｆ３は、スイッチＳＷ２４に出力される。これにより、スイッチＳＷ２４はローレベルの制御信号ｆ３に応答してオンする一方、ハイレベルの制御信号ｆ３に応答してオフする。また、制御信号ｆ４は、スイッチＳＷ２２に出力される。これにより、スイッチＳＷ２２はハイレベルの制御信号ｆ４に応答してオンする一方、ローレベルの制御信号ｆ４に応答してオフする。

なお、図２において、定電流Ｉｒｅｆａと定電流Ｉｒｅｆｂとの各電流値は実質的に互いに等しい電流値Ｉｒｅｆに設定される。また、キャパシタＣ１，Ｃ２，Ｃｓｕｂ１及びＣｓｕｂ２の各容量値は実質的に互いに等しい容量値Ｃに設定される。

次に、図５乃至図９を参照して、クロック発生サブ回路１の動作を説明する。なお、図５乃至図８において、プロセスバラツキによるコンパレータ１４のオフセット電圧及び遅延に起因する誤差電圧ΔＶ１を、コンパレータ１４の非反転入力端子に接続されかつ誤差電圧ΔＶ１を出力する電圧源１２０で示す。クロック発生サブ回路１は、制御回路５からの制御信号φ１ａ，φ２ａ，φ２ｂ，ｆ１，ｆ２に従って、以下に説明する比較電圧発生期間とクロック発生期間とを交互で繰り返すように動作する。さらに、比較電圧発生期間は、リセット期間と、誤差電圧検出期間と、比較電圧保持期間とを含む。

（１）比較電圧発生期間中のリセット期間．
図５は、図１のクロック発生サブ回路１の比較電圧発生期間中のリセット期間における構成を示す回路図である。図５に示すように、制御回路５は、リセット期間において、スイッチＳＷ１３，ＳＷ１４，ＳＷ１５をオンし、スイッチＳＷ１１，ＳＷ１２，ＳＷ１６をオフするように制御する。従って、キャパシタＣ１の第２の電極は接地され、キャパシタＣ１の充電が禁止されるので、電流電圧変換回路１１からの出力電圧Ｖｃ１はゼロにリセットされる。また、キャパシタＣｓｕｂ１の第２の電極は電源に接続され、キャパシタＣｓｕｂ１の放電が禁止されるので、相補形電流電圧変換回路１３からの出力電圧Ｖｓｕｂ１は電源電圧ＶＤＤにリセットされる。さらに、マルチプレクサ１２は、基準電圧Ｖｒｅｆをコンパレータ１４の非反転入力端子に出力する。なお、出力電圧Ｖｓｕｂ１のリセット時の電圧をリセット電圧という。

（２）比較電圧発生期間中の誤差電圧検出期間．
図６は、図１のクロック発生サブ回路１の比較電圧発生期間中の誤差電圧検出期間における構成を示す回路図である。制御回路５はリセット期間の終了後、図６に示すように、誤差電圧検出期間において、スイッチＳＷ１２，ＳＷ１３，ＳＷ１５をオンし、スイッチＳＷ１１，ＳＷ１４，ＳＷ１６をオフするように制御する。マルチプレクサ１２は、引き続き基準電圧Ｖｒｅｆをコンパレータ１４の非反転入力端子に出力する。一方、スイッチＳＷ１２がオンしかつスイッチＳＷ１４がオフするので、キャパシタＣｓｕｂ１は定電流Ｉｒｅｆｂで放電する。これに伴い、電流源１０２によりキャパシタＣｓｕｂ１から電荷が引き抜かれ、出力電圧Ｖｓｕｂ１は電源電圧ＶＤＤから低下していく。

図６において、コンパレータ１４がオフセット電圧及び遅延などを有していない理想的なコンパレータである場合、誤差電圧検出期間において出力電圧Ｖｓｕｂ１が基準電圧Ｖｒｅｆと一致したとき、コンパレータ１４からの出力信号Ｖｏｕｔ１の電圧レベルはローレベルからハイレベルに切り替わる。しかしながら、実際は、コンパレータ１４は製造プロセスのバラツキに起因してオフセット電圧及び遅延時間を有している。このため、出力信号Ｖｏｕｔ１の電圧レベルが実際に切り替わるときの出力電圧Ｖｓｕｂ１は（Ｖｒｅｆ−ΔＶ１）となる。以下、この電圧（Ｖｒｅｆ−ΔＶ１）を比較電圧Ｖｃｍｐ１という。

（３）比較電圧発生期間中の比較電圧保持期間．
図７は、図１のクロック発生サブ回路１の比較電圧発生期間中の比較電圧保持期間における構成を示す回路図である。制御回路５は、上述した誤差電圧検出期間において、出力信号Ｖｏｕｔ１の電圧レベルがローレベルからハイレベルに切り替わったことを検出すると、図７に示すように、スイッチＳＷ１３，ＳＷ１５をオンし、スイッチＳＷ１１，ＳＷ１２，ＳＷ１４，ＳＷ１６をオフするように制御する。マルチプレクサ１２は、引き続き基準電圧Ｖｒｅｆをコンパレータ１４の非反転入力端子に出力する。また、スイッチＳＷ１２がオフされるので、キャパシタＣｓｕｂ１の放電は禁止される。そして、キャパシタＣｓｕｂ１は、出力信号Ｖｏｕｔ１の電圧レベルがローレベルからハイレベルに切り替わったタイミングにおける出力電圧Ｖｓｕｂ１をコンパレータ１４の比較電圧Ｖｃｍｐ１（＝Ｖｒｅｆ−ΔＶ１）として記憶し保持し、コンパレータ１４の出力信号Ｖｏｕｔ１はハイレベルである。ここで、比較電圧Ｖｃｍｐ１は、基準電圧Ｖｒｅｆを基準として、コンパレータ１４の遅延及びオフセット電圧の値に依存して変化する。つまり、比較電圧Ｖｃｍｐ１は、基準電圧Ｖｒｅｆと、プロセスバラツキによるコンパレータ１４の非理想的な特性（以下、非理想要因ともいう。）の情報を含む誤差電圧ΔＶ１とを含む。

（４）クロック発生期間．
図８は、図１のクロック発生サブ回路１のクロック発生期間における構成を示す回路図である。図８に示すように、制御回路５は、クロック発生期間において、スイッチＳＷ１１，ＳＷ１６をオンし、スイッチＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５をオフするように制御する。従って、マルチプレクサ１２は、出力電圧Ｖｃ１と、基準電圧Ｖｒｅｆとのうち、出力電圧Ｖｃ１をコンパレータ１４の非反転入力端子に出力する。さらに、キャパシタＣ１が電流源１０１に接続されるため、キャパシタＣ１は定電流Ｉｒｅｆａにより充電される。

図８のクロック発生期間において、コンパレータ１４の反転入力端子には出力電圧Ｖｓｕｂ１＝Ｖｃｍｐ１が印加され、コンパレータ１４の非反転入力端子には電流電圧変換回路１１からの出力電圧Ｖｃ１が印加され、電流電圧変換回路１１からの出力電圧Ｖｃ１は０Ｖから上昇する。このとき、コンパレータ１４の出力信号Ｖｏｕｔ１としてローレベル信号を出力する。コンパレータ１４は誤差電圧ΔＶ１を有するので、上述した誤差電圧検出期間と同様に、次いで、出力電圧Ｖｃ１が、比較電圧Ｖｃｍｐ１ではなく基準電圧Ｖｒｅｆ（＝Ｖｃｍｐ１＋ΔＶ１）に一致したとき、コンパレータ１４からの出力信号Ｖｏｕｔ１の電圧レベルはローレベルからハイレベルに切り替わる。即ち、
Ｖｃｍｐ１＋ΔＶ１＝Ｖｒｅｆ−ΔＶ１＋ΔＶ１＝Ｖｒｅｆ
であるので、出力信号Ｖｏｕｔ１の電圧レベルはローレベルからハイレベルへの切り替えは基準電圧Ｖｒｅｆで切り替わる。従って、クロック発生期間においてコンパレータ１４の誤差電圧ΔＶ１は相殺される。制御回路５は、コンパレータ１４からの出力信号Ｖｏｕｔ１の電圧レベルが反転するまでキャパシタＣ１を定電流Ｉｒｅｆａで充電する。

図９は、図２のクロック発生サブ回路１の動作を示すタイミングチャートである。図９に示すように、クロック発生サブ回路１は、比較電圧発生期間において基準電圧Ｖｒｅｆとコンパレータ１４の誤差電圧ΔＶ１とを含む比較電圧Ｖｃｍｐ１を発生して保持する。そして、クロック発生期間において、電流電圧変換回路１１からの出力電圧Ｖｃ１を比較電圧Ｖｃｍｐ１と比較する。従って、クロック発生サブ回路１によれば、コンパレータ１４の誤差電圧ΔＶ１の影響を受けずに、クロック発生期間の開始タイミングから出力電圧Ｖｃ１が基準電圧Ｖｒｅｆになるまでの時間（すなわち、実質的にキャパシタＣ１の充電時間である。）を計測できる。すなわち、クロック発生期間におけるコンパレータ１４からの出力信号Ｖｏｕｔ１を、コンパレータ１４のプロセスバラツキに起因する非理想的な特性の影響を受けることなく、基準電圧Ｖｒｅｆによって制御し、コンパレータ１４が理想的な動作を行う場合と等価な動作を実現できる。

なお、図１及び図２に示すように、クロック発生サブ回路２において、電流電圧変換回路２１は、制御信号φ１ａ及びφ１ｂに従って電流電圧変換回路１１と同様に動作し、出力電圧Ｖｃ２を発生してマルチプレクサ２２に出力する。また、マルチプレクサ２２は、制御信号φ２ａ及びφ１ａに従ってマルチプレクサ１２と同様に動作し、基準電圧Ｖｒｅｆ又は出力電圧Ｖｃ２をコンパレータ２４の非反転入力端子に出力する。さらに、相補形電流電圧変換回路２３は、制御信号ｆ３及びｆ４に従って相補形電流電圧変換回路２３と同様に動作し、出力電圧Ｖｓｕｂ２を発生してコンパレータ２４の反転入力端子に出力する。コンパレータ２４からの出力信号Ｖｏｕｔ２は制御回路５に出力される。以下、クロック発生サブ回路２の比較電圧保持モードにおける出力信号Ｖｏｕｔ２を、比較電圧Ｖｃｍｐ２という。このとき、比較電圧Ｖｃｍｐ２は、基準電圧Ｖｒｅｆとコンパレータ２４の誤差電圧ΔＶ２とを含む。

制御回路５は、比較電圧発生期間とクロック発生期間とを交互で繰り返すようにクロック発生サブ回路１を制御する。このとき、クロック発生サブ回路１は、比較電圧発生期間において上述したキャパシタＣ１の充電時間の計測を行うことができない。このため、クロック発生回路１００がクロック発生サブ回路１及び制御回路５しか備えない場合は、クロック発生サブ回路１の比較電圧発生期間において、弛張発振動作に必要なキャパシタＣ１の充電時間の計測を行えない。そこで、本実施形態において、制御回路５は、クロック発生サブ回路１及び２のうち一方の回路が比較電圧発生期間であるとき他方の回路がクロック発生期間であるように、クロック発生サブ回路１及び２を制御する。すなわち、制御回路５は、クロック発生サブ回路１及び２を相補的に動作するように制御する。これにより、クロック発生サブ回路１及び２は交互にクロック発生期間となるので、クロック発生回路１００全体として弛張発振動作を行い、継続的にクロックを発生できる。

次に、制御回路５の構成及び動作を具体的に説明する。図２において、制御回路５は、ナンドゲート７と、Ｔフリップフロップ８と、ノンオーバーラップ回路９と、縦続接続されたインバータ５５−１〜５５−７と、縦続接続されたインバータ６５−１〜６５−７と、縦続接続されたインバータ５１−１，５１−２と、縦続接続されたインバータ６１−１，６１−２と、ナンドゲート５３，６３と、インバータ５２，５４，６２，６４とを備えて構成される。クロック発生サブ回路１及び２からの出力信号Ｖｏｕｔ１及びＶｏｕｔ２はナンドゲート７に出力され、ナンドゲート７からの出力信号Ｓ７はＴフリップフロップ８に出力される。

図３において、Ｔフリップフロップ８は、例えば、非特許文献３に記載されたマスタースレーブ形のパルストリガー式Ｄフリップフロップ（master-slave pulse-triggered D flip-flop）と同様の構成を有する。Ｔフリップフロップ８は、直列に接続された２つのＤラッチ８−１及び８−２と、インバータ８９とを備えて構成される。また、Ｄラッチ８−１はナンドゲート８１〜８４を備えて構成され、Ｄラッチ８−２はナンドゲート８５〜８８を備えて構成される。ここで、ナンドゲート８１の第１の入力端子及び第２の入力端子は、それぞれＤラッチ８−１のデータ入力端子及びイネーブル端子に対応し、ナンドゲート８３の出力端子はＤラッチ８−１の非反転出力端子に対応する。また、ナンドゲート８５の第１の入力端子及び第２の入力端子は、それぞれＤラッチ８−２のデータ入力端子及びイネーブル端子に対応し、ナンドゲート８７の出力端子はＤラッチ８−２の非反転出力端子に対応し、ナンドゲート８８の出力端子はＤラッチ８−２の反転出力端子に対応する。

図３において、ナンドゲート７からの出力信号Ｓ７はＤラッチ８−１のイネーブル端子に出力されるとともに、インバータ８９を介してＤラッチ８−２イネーブル端子に出力される。また、Ｄラッチ８−１からの出力信号はＤラッチ８−２のデータ入力端子に出力される。さらに、Ｄラッチ８−２の非反転出力端子からの出力信号は、クロックＣＬＫとしてノンオーバーラップ回路９及びクロック発生回路１００の外部回路に出力される。また、Ｄラッチ８−２の反転出力端子からの出力信号は、反転クロックＣＬＫｂとしてクロック発生回路１００の外部回路と、Ｄラッチ８−１のデータ入力端子と、ノンオーバーラップ回路９とに出力される。

また、図３において、ナンドゲート８５からの出力信号は、インバータ６１−１及び６１−２（図２参照。）を介して制御信号ｆ３として出力される。ナンドゲート８６からの出力信号は、インバータ５１−１及び５１−２（図２参照。）を介して制御信号ｆ１として出力される。

図４において、ノンオーバーラップ回路９は、ノアゲート９１，９２と、縦続接続されたインバータ９３−１〜９３−４と、縦続接続されたインバータ９４−１〜９４−４とを備えて構成される。ここで、クロックＣＬＫはノアゲート９１の第１の入力端子に出力される一方、反転クロックＣＬＫｂはノアゲート９２の第１の入力端子に出力される。また、ノアゲート９１からの出力信号はインバータ９３−１〜９３−４を介して制御信号φ１ａとして制御回路５から出力されるとともに、ノアゲート９２の第２の入力端子に出力される。さらに、ノアゲート９２からの出力信号はインバータ９４−１〜９４−４を介して制御信号φ２ａとして制御回路５から出力されるとともに、ノアゲート９１の第２の入力端子に出力される。

図２において、制御信号φ１ａは、インバータ５５−１〜５５−７により遅延されかつ反転され、制御信号φ１ｂとして制御回路５から出力される。また、制御信号φ２ａは、インバータ６５−１〜６５−７により遅延されかつ反転され、制御信号φ２ｂとして制御回路５から出力される。

さらに、図２において、クロック発生サブ回路１からの出力信号Ｖｏｕｔ１は、インバータ５２を介してナンドゲート５３の第１の入力端子に入力され、制御信号φ１ａはナンドゲート５３の第２の入力端子に入力される。そして、ナンドゲート５３からの出力信号は、インバータ５４を介して制御信号ｆ２として制御回路５から出力される。また、クロック発生サブ回路２からの出力信号Ｖｏｕｔ２は、インバータ６２を介してナンドゲート６３の第１の入力端子に入力され、制御信号φ２ａはナンドゲート６３の第２の入力端子に入力される。そして、ナンドゲート６３からの出力信号は、インバータ６４を介して制御信号ｆ４として制御回路５から出力される。

以上説明したように構成された制御回路５の動作を説明する。図１０は、図２のクロック発生回路１００の動作を示すタイミングチャートである。図１０に示すように、クロックＣＬＫと、制御信号φ１ａ，φ１ｂ，φ２ａ，φ２ｂ，ｆ１，ｆ２，ｆ３，ｆ４とは、クロック発生サブ回路１及び２からの出力信号Ｖｏｕｔ１及びＶｏｕｔ２に基づいて、以下のように発生される。

（１）クロックＣＬＫ．
図１０に示すように、Ｔフリップフロップ８は、ナンドゲート７からの出力信号Ｓ７に基づいて、クロック発生サブ回路１及び２のうちの一方の回路が比較電圧保持期間であるとき（すなわち、当該回路からの出力信号Ｖｏｕｔ１又はＶｏｕｔ２の電圧レベルがハイレベルであるとき。）に、他方の回路からの出力信号Ｖｏｕｔ２又はＶｏｕｔ１の立ち上がりエッジを検出し、当該検出された立ち上がりエッジのタイミングにおいてクロックＣＬＫの電圧レベルをハイレベルからローレベルに、又はローレベルからハイレベルに反転させる。

（２）制御信号φ１ａ，φ２ａ，φ１ｂ，φ２ｂ
図１０に示すように、ノンオーバーラップ回路９は、クロックＣＬＫ及び反転クロックＣＬＫｂに基づいて、反転クロックＣＬＫｂの立ち下がりタイミングで立ち下がり、反転クロックＣＬＫｂの立ち上がりタイミングより所定の遅延時間だけ遅延したタイミングで立ち上がる制御信号φ１ａを発生する。また、ノンオーバーラップ回路９は、クロックＣＬＫ及び反転クロックＣＬＫｂに基づいて、クロックＣＬＫの立ち下がりタイミングで立ち下がり、クロックＣＬＫの立ち上がりタイミングより所定の遅延時間だけ遅延したタイミングで立ち上がる制御信号φ２ａを発生する。さらに、制御回路５は、制御信号φ１ａを遅延及び反転させて制御信号φ１ｂを発生し、制御信号φ２ａを遅延及び反転させて制御信号φ２ｂを発生する。

制御信号φ１ａ，φ２ａは、クロック発生サブ回路１及び２におけるクロック発生期間と比較電圧発生期間との間の切り換えタイミングを表す。また、制御信号φ１ｂは、クロック発生サブ回路２におけるキャパシタＣ２の充電開始タイミングを表し、制御信号φ２ｂは、クロック発生サブ回路１におけるキャパシタＣ１の充電開始タイミングを表す。

（３）制御信号ｆ１，ｆ３．
図１０に示すように、Ｔフリップフロップ８は、ナンドゲート７からの出力信号Ｓ７に基づいて、クロック発生サブ回路１及び２からの出力信号Ｖｏｕｔ１及びＶｏｕｔ２の各電圧レベルがハイレベルでありかつクロックＣＬＫの立ち下がりエッジを検出したときに、ローレベルの制御信号ｆ１を発生する。また、Ｔフリップフロップ８は、クロック発生サブ回路１及び２からの出力信号Ｖｏｕｔ１及びＶｏｕｔ２の各電圧レベルがハイレベルでありかつクロックＣＬＫの立ち上がりエッジを検出したときに、ローレベルの制御信号ｆ３を発生する。制御信号ｆ１はクロック発生サブ回路１において出力電圧Ｖｓｕｂ１を電源電圧ＶＤＤにリセットするリセット期間を表し、制御信号ｆ３はクロック発生サブ回路２において出力電圧Ｖｓｕｂ２を電源電圧ＶＤＤにリセットするリセット期間を表す。

（４）制御信号ｆ２，ｆ４．
図１０に示すように、制御回路５は、出力信号Ｖｏｕｔ１の電圧レベルがローレベルでありかつ制御信号φ１ａがハイレベルであることを検出すると、ハイレベルの制御信号ｆ２を発生する。また、制御回路５は、出力信号Ｖｏｕｔ２の電圧レベルがローレベルでありかつ制御信号φ２ａがハイレベルであることを検出すると、ハイレベルの制御信号ｆ４を発生する。制御信号ｆ２はクロック発生サブ回路１の誤差電圧検出期間を表し、制御信号ｆ４はクロック発生サブ回路２の誤差電圧検出期間を表す。

なお、本実施形態に係るクロック発生回路１００を正常に動作させるためには、クロック発生サブ回路１及び２のうち一方の回路がクロック発生期間である間に、他方の回路は誤差電圧検出期間を終了して比較電圧保持期間で待機している必要がある。すなわち、クロック発生サブ回路１及び２のうち一方の回路のクロック発生期間の期間長は、他方の回路の誤差電圧検出期間の期間長より長い必要がある。従って、定電流Ｉｒｅｆａと定電流Ｉｒｅｆｂとの各電流値が電流値Ｉｒｅｆに設定され、キャパシタＣ１，Ｃ２，Ｃｓｕｂ１及びＣｓｕｂ２の各容量値が容量値Ｃに設定されているとき、次式が成り立つ必要がある。

式（１）は次式のように変形される。

以上説明したように、本実施形態に係るクロック発生回路１００は、比較電圧発生期間において基準電圧Ｖｒｅｆとコンパレータ１４の誤差電圧ΔＶ１とを含む比較電圧Ｖｃｍｐ１を発生し、クロック発生期間においてキャパシタＣ１の充電時の両端電圧Ｖｃ１を比較電圧Ｖｃｍｐ１と比較するクロック発生サブ回路１と、クロック発生サブ回路１と同様に構成されたクロック発生サブ回路２と、クロック発生サブ回路１及び２を、一方の回路が比較電圧発生期間であるとき他方の回路がクロック発生期間であるように制御する制御回路５とを備えた。従って、コンパレータ１４及び２４の遅延及びオフセット電圧の影響を受けずに一定の周波数を有するクロックＣＬＫを発生できる。また、抵抗を用いる必要がないので、非特許文献２記載の弛張発振回路に比較して回路規模を削減できる。

なお、電流源１０１及び１０２としてより小さい定電流Ｉｒｅｆａ及びＩｒｅｆｂを出力する電流源を用いることにより、クロック発生回路１００の消費電力を削減できる。

第１の実施形態の変形例．
図１１は、本発明の第１の実施形態の変形例に係る電流発生回路である。第１の実施形態では、２個の電流源１０１及び１０２を用いて定電流Ｉｒｅｆａ及びＩｒｅｆｂを発生したが、本発明はこれに限られず、図１１の電流発生回路を用いて定電流Ｉｒｅｆａ及びＩｒｅｆｂを発生してもよい。図１１の電流発生回路は、所定の定電流Ｉｒｅｆｃを発生する電流源１０３と、ｎＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３を備えかつ定電流Ｉｒｅｆｃに対応する定電流Ｉｒｅｆｂを発生するカレントミラー回路と、ｐＭＯＳトランジスタＭＰ１，ＭＰ２を備えかつ定電流Ｉｒｅｆｃに対応する定電流Ｉｒｅｆａを発生するカレントミラー回路とを備えて構成される。ここで、２つのカレントミラー回路のミラー比は、定電流Ｉｒｅｆａ及びＩｒｅｆｂの各電流値が互いに等しくなるように設定される。

本変形例によれば、クロック発生回路１００の動作に必要とされる電流源の数を１つに削減できる。また、各カレントミラー回路を構成するトランジスタのサイズを適切に設定することで、定電流Ｉｒｅｆａ及びＩｒｅｆｂの各電流値を制御できる。

第２の実施形態．
図１２は、本発明の第２の実施形態に係るクロック発生回路１００Ａの構成を示す回路図である。図１２のクロック発生回路１００Ａは、図２のクロック発生回路１００に比較して、電流発生サブ回路１及び２に代えて電流発生サブ回路１Ａ及び２Ａを備えた点が異なる。

第１の実施形態（図２参照。）において、電流発生サブ回路１のスイッチＳＷ１４は、スイッチＳＷ１２を介して接地された第１の電極と電源ＶＤＤに接続された第２の電極とを有するキャパシタＣｓｕｂ１に並列に接続された。これに対して、図１２の電流発生サブ回路１Ａにおいて、スイッチＳＷ１４と電源ＶＤＤとの間に所定の定電流Ｉｒｅｆｄを出力する電流源１０５が接続される。すなわち、スイッチＳＷ１４は電流源１０５を介してキャパシタＣｓｕｂ１に並列に接続される。電流発生サブ回路１Ａは、これ以外の点については、電流発生サブ回路１と同様に構成される。

また、第１の実施形態（図２参照。）において、電流発生サブ回路１のスイッチＳＷ２４は、スイッチＳＷ２２を介して接地された第１の電極と電源ＶＤＤに接続された第２の電極とを有するキャパシタＣｓｕｂ２に並列に接続された。これに対して、図１２の電流発生サブ回路２Ａにおいて、スイッチＳＷ２４と電源ＶＤＤとの間に所定の定電流Ｉｒｅｆｅを出力する電流源１０６が接続される。すなわち、スイッチＳＷ２４は電流源１０６を介してキャパシタＣｓｕｂ２に並列に接続される。電流発生サブ回路２Ａは、これ以外の点については、電流発生サブ回路２と同様に構成される。

電流発生サブ回路１Ａのリセット期間において、キャパシタＣｓｕｂ１に電流源１０５が並列に接続されるので、相補形電流電圧発生回路１３からの出力電圧Ｖｓｕｂ１は電源電圧ＶＤＤより低い所定のリセット電圧にリセットされる。また、電流発生サブ回路２Ａのリセット期間において、キャパシタＣｓｕｂ２に電流源１０６が並列に接続されるので、相補形電流電圧発生回路２３からの出力電圧Ｖｓｕｂ２は電源電圧ＶＤＤより低い所定のリセット電圧にリセットされる。ここで、定電流Ｉｒｅｆｄ及びＩｒｅｆｅの各電流値は互いに等しく、かつ各リセット期間における出力電圧Ｖｓｕｂ１及びＶｓｕｂ２が電圧（Ｖｒｅｆ＋Ｖａ）となるように設定される。このため、リセット電圧は電源電圧ＶＤＤではなく電圧（Ｖｒｅｆ＋Ｖａ）になり、誤差電圧検出期間において、キャパシタＣｓｕｂ１は、出力信号Ｖｏｕｔ１が電圧（Ｖｒｅｆ＋Ｖａ）である状態から放電される。キャパシタＣｓｕｂ２も、キャパシタＣｓｕｂ１と同様に放電される。

第１の実施形態では、出力信号Ｖｏｕｔ１及びＶｏｕｔ２は電源電圧ＶＤＤにリセットされたので、誤差電圧検出期間の期間長（式（１）の右辺である。）は電源電圧ＶＤＤに依存し、電源電圧ＶＤＤと基準電圧Ｖｒｅｆとは上述した式（２）を満たす必要があった。一方、本実施形態では式（１）は次式で表される。

式（３）は次式のように変形される。

本実施形態によれば、誤差電圧検出期間の期間長（式（３）の右辺である。）は電源電圧ＶＤＤに依存しないので、電源電圧ＶＤＤと基準電圧Ｖｒｅｆとの間の制約条件を解除でき、電圧Ｖａを式（４）を満たすように設定すればよい。このため、基準電圧Ｖｒｅｆによらずに一定のクロック周波数を有するクロックＣＬＫを発生できる。

次に、第１の実施形態に係るクロック発生回路１００及び第２の実施形態に係るクロック発生回路１００Ａについて、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）によるシミュレーションを用いて評価を行った結果を説明する。使用した標準ＣＭＯＳプロセスは、０．１８μｍＣＭＯＳプロセスである。また、電源電圧ＶＤＤを１．８Ｖに設定し、定電流Ｉｒｅｆａ及びＩｒｅｆｂの各電流値Ｉｒｅｆを１００ｎＡに設定し、基準電圧Ｖｒｅｆを１．２Ｖに設定し、キャパシタＣ１，Ｃ２，Ｃｓｕｂ１，Ｃｓｕｂ２の各容量値Ｃを３．０９ｐＦに設定した。

さらに、図１６に示すように、コンパレータ１４の非反転入力端子に所定のオフセット電圧Ｖｏｆｆを発生する電圧源１３０を接続することにより、コンパレータ１４のオフセット電圧ＶｏｆｆとクロックＣＬＫとの関係を評価した。なお、コンパレータ１４とコンパレータ２４とは互いに等しいオフセット電圧Ｖｏｆｆを有すると仮定し、オフセット電圧Ｖｏｆｆを−３０ｍＶから３０ｍＶまでの間で変化させた。さらに、クロック発生回路１００に対してモンテカルロシミュレーションを１００回行い、クロックＣＬＫの周波数（以下、クロック周波数という。）のバラツキ、クロック周波数の温度依存性及びクロック周波数の電源電圧依存性も評価した。

また、図１３の第１の比較例に係るクロック発生回路１００Ｂ及び図１４の第２の比較例に係るクロック発生回路１００Ｃについても、クロック発生回路１００と同様にシミュレーションを行い、クロック発生回路１００のシミュレーション結果と比較した。

図１３は、第１の比較例に係るクロック発生回路１００Ｂの構成を示す回路図である。図１３において、クロック発生回路１００Ｂは、コンパレータ１４と、Ｔフリップフロップ８と、ノンオーバーラップ回路９と、キャパシタＣ１及びＣ２と、スイッチＳＷ１１，ＳＷ１３，ＳＷ２１，ＳＷ２３と、インバータ５５−１〜５５−７及び６５−１〜６５−７とを備えて構成される。クロック発生回路１００Ｂは、クロック発生回路１００と比較して、クロック発生期間において、比較電圧Ｖｃｍｐ１及びＶｃｍｐ２に代えて基準電圧Ｖｒｅｆを用いるように構成した点が異なる。

図１４は、第２の比較例に係るクロック発生回路１００Ｃの構成を示す回路図であり、図１５は、図１４のＲＳフリップフロップ２０６の構成を示す回路図である。クロック発生回路１００Ｃは、非特許文献４に開示された基準クロック発振回路である。図１４において、クロック発生回路１００Ｃは、所定の定電流Ｉｒｅｆをそれぞれ発生する電流源２０１，２０２と、スイッチＳＷ１，ＳＷ２と、キャパシタ２０５と、コンパレータ２０３，２０４と、ＲＳフリップフロップ２０６とを備えて構成される。また、図１５において、ＲＳフリップフロップ２０６は、ナンドゲート２０７，２０８と、インバータ２０９〜２１２とを備えて構成される。

図１４において、コンパレータ２０４は、キャパシタ２０５とスイッチＳＷ２との間の接続点の電圧Ｖｘを所定の基準電圧ＶＬと比較し、当該比較結果を示す出力信号をＲＳフリップフロップ２０６の反転リセット端子に出力する。また、コンパレータ２０３は、電圧Ｖｘを所定の基準電圧ＶＨ（＞ＶＬ）と比較し、当該比較結果を示す出力信号をフリップフロップ２０６の反転セット端子に出力する。ＲＳフリップフロップ２０６は、非反転出力端子からのクロックＣＬＫを出力する。また、ＲＳフリップフロップ２０６からのクロックＣＬＫ及び出力信号Ｓ２０６により、スイッチＳＷ１及びＳＷ２は以下のようにオンオフ制御される。

また、図１４において、ＲＳフリップフロップ２０６からのクロックＣＬＫ及び出力信号Ｓ２０６により、スイッチＳＷ１及びＳＷ２は以下のようにオンオフ制御される。コンパレータ２０３からの出力信号の電圧レベルがハイレベルからローレベルになると、スイッチ２０１はオフするように制御され、かつスイッチ２０２はオンするように制御される。これに応答して、コンパレータ２０３からの出力信号の電圧レベルがハイレベルに戻る。また、コンパレータ２０４からの出力信号の電圧レベルがハイレベルからローレベルになると、スイッチ２０１はオンするように制御され、かつスイッチ２０２はオフするように制御される。これに応答して、コンパレータ２０４からの出力信号の電圧レベルがハイレベルに戻る。なお、コンパレータ２０３及び２０４からの各出力信号の電圧レベルが同時にローレベルになることはない。

図１７は、図２のクロック発生回路１００においてコンパレータ１４及び２４が−３０ｍＶのオフセット電圧Ｖｏｆｆを有するときのシミュレーションの結果であって、（ａ）電流電圧変換回路１１からの出力電圧Ｖｃ１のグラフであり、（ｂ）は相補形電流電圧変換回路１２からの出力電圧Ｖｓｕｂ１のグラフであり、（ｃ）は電流電圧変換回路２１からの出力電圧Ｖｃ２のグラフであり、（ｄ）は相補形電流電圧変換回路２２からの出力電圧Ｖｓｕｂ２のグラフであり、（ｅ）はクロック発生回路１００からのクロックＣＬＫのグラフである。また、図１８は、図２のクロック発生回路１００においてコンパレータ１４及び２４が０ｍＶのオフセット電圧Ｖｏｆｆを有するときのシミュレーションの結果であって、（ａ）電流電圧変換回路１１からの出力電圧Ｖｃ１のグラフであり、（ｂ）は相補形電流電圧変換回路１２からの出力電圧Ｖｓｕｂ１のグラフであり、（ｃ）は電流電圧変換回路２１からの出力電圧Ｖｃ２のグラフであり、（ｄ）は相補形電流電圧変換回路２２からの出力電圧Ｖｓｕｂ２のグラフであり、（ｅ）はクロック発生回路１００からのクロックＣＬＫのグラフである。さらに、図１９は、図２のクロック発生回路１００においてコンパレータ１４及び２４が３０ｍＶのオフセット電圧Ｖｏｆｆを有するときのシミュレーションの結果であって、（ａ）電流電圧変換回路１１からの出力電圧Ｖｃ１のグラフであり、（ｂ）は相補形電流電圧変換回路１２からの出力電圧Ｖｓｕｂ１のグラフであり、（ｃ）は電流電圧変換回路２１からの出力電圧Ｖｃ２のグラフであり、（ｄ）は相補形電流電圧変換回路２２からの出力電圧Ｖｓｕｂ２のグラフであり、（ｅ）はクロック発生回路１００からのクロックＣＬＫのグラフである。

図１７乃至図１９に示すように、出力電圧Ｖｃ１及びＶｃ２はともに、のこぎり波であって、基準電圧Ｖｒｅｆ付近で立ち下がることが確認できた。また、オフセット電圧ΔＶが大きいほど、比較電圧保持期間における出力電圧Ｖｓｕｂ１及びＶｓｕｂ２が高くなることが確認できた。さらに、１クロックサイクルでコンパレータ１４及び２４のオフセット電圧及び遅延のクロックＣＬＫに対する影響を除去できることが確認できた。なお、図１８に示すように、オフセット電圧Ｖｏｆｆが０ｍＶのときに、比較電圧保持期間において出力電圧Ｖｓｕｂ１及びＶｓｕｂ２は基準電圧Ｖｒｅｆに一致していない。これは、クロック発生回路１００は、コンパレータ１４及び２４による遅延も補正しているためである。

図２０は、第１の実施形態に係るクロック発生回路１００と、第１の比較例に係るクロック発生回路１００Ｂと、第２の比較例に係るクロック発生回路１００Ｃとにおけるオフセット電圧ＶｏｆｆとクロックＣＬＫの周波数との関係のシミュレーション結果を示すグラフである。２７℃においてクロック周波数のオフセット電圧依存性を評価した。比較電圧Ｖｃｍｐ１及びＶｃｍｐ２を用いない第１の比較例に係るクロック発生回路１００Ｂ及び第２の比較例に係るクロック発生回路１００Ｃの場合、オフセット電圧Ｖｏｆｆに対して、クロック周波数が線形に変化していることが確認できた。

具体的には、クロック周波数のオフセット電圧Ｖｏｆｆに対する変化率は、第１の比較例の場合、８０．８９％／Ｖ（変動幅は６３０Ｈｚである。）であり、第２の比較例の場合、２８８．６０％／Ｖ（変動幅は２１４０Ｈｚである。）であった。一方、第１の実施形態に係るクロック発生回路１００の場合、クロック周波数のオフセット電圧Ｖｏｆｆに対する変化率は、０．３３％／Ｖ（変動幅は２．７Ｈｚである。）であり、第１及び第２の比較例よりも大幅に低減できていることが確認できた。なお、オフセット電圧Ｖｏｆｆが０Ｖのときに、第１の実施形態並びに第１の比較例及び第２の比較例でクロック周波数が異なるのは、第１の実施形態ではコンパレータ１４及び２４の遅延についてもキャンセルしているためである。

図２１は、第１の実施形態に係るクロック発生回路１００におけるモンテカルロシミュレーション（１００回）の結果であって、クロックＣＬＫの周波数の分布を示すヒストグラムである。温度を２７℃に設定し、クロック周波数のバラツキを評価した。図２１に示すように、第１の実施形態において、バラツキを評価する指標である変動係数（標準偏差σ／平均値μ）は、２．３％であり、クロック周波数の最小値は１２．９２ｋＨｚであり、クロック周波数の最大値は１４．３２ｋＨｚであった。

図２２は、第１の実施形態に係るクロック発生回路１００と、第１の比較例に係るクロック発生回路１００Ｂと、第２の比較例に係るクロック発生回路１００Ｃとにおける温度とクロックＣＬＫの周波数との関係のシミュレーション結果を示すグラフである。温度を−２０℃から１２０℃までの間で変化させ、クロック周波数の温度依存性を評価した。図２２に示すように、第１の実施形態において、温度の上昇とともにクロック周波数が微減する。また、第１の実施形態の場合、クロック周波数の変動幅は８０Ｈｚであり、第１の比較例及び第２の比較例に比較して小さくなった。

図２３は、第１の実施形態に係るクロック発生回路１００と、第１の比較例に係るクロック発生回路１００Ｂと、第２の比較例に係るクロック発生回路１００Ｃとにおける電源電圧ＶＤＤとクロックＣＬＫの周波数との関係のシミュレーション結果を示すグラフである。電源電圧ＶＤＤを１．４Ｖから１．８Ｖまで変化させたときのクロック周波数の変動幅を評価した。図２３に示すように、第１の実施形態の場合、電源電圧ＶＤＤの上昇とともにクロック周波数が微増する。これは、クロック発生回路１００のうちのディジタル回路部の遅延の影響が減少したためであると考えられる。また、クロック周波数の変動幅は８０Ｈｚであり、ラインレギュレーション（line regulation）は１．４８％／Ｖであり、第１の比較例及び第２の比較例に比較して小さくなった。

以上説明したように、第１の実施形態によれば、コンパレータ１４及び２４の遅延及びオフセット電圧の影響を除去し、クロック周波数の変動幅を第１の比較例及び第２の比較例に比較して大幅に低減できることを確認できた。

図２４は、第１の実施形態に係るクロック発生回路１００と、第２の実施形態に係るクロック発生回路１００Ａとにおける基準電圧ＶｒｅｆとクロックＣＬＫの周波数との関係のシミュレーション結果及び理論値を示すグラフである。基準電圧Ｖｒｅｆを０．４Ｖから１．７Ｖまで変化させたときのクロック周波数を評価した。第２の実施形態の場合、基準電圧Ｖｒｅｆの制約（式（２））が解除されるので、クロック周波数は理論値（Ｉｒｅｆ／（２ＣＶｒｅｆ））とほぼ一致していることが確認できる。一方、第１の実施形態の場合、基準電圧ＶｒｅｆがＶＤＤ／２を下回り、式（２）の条件を満たさなくなるとクロック周波数が理論値と大きく異なる結果となった。

以上詳述したように、本発明に係る弛張発振回路によれば、制御回路は、比較電圧発生期間においてコンパレータからの出力信号のレベルが反転したときの第２の出力電圧をコンパレータの比較電圧として保持し、クロック発生期間においてコンパレータからの出力信号のレベルが反転するまで第１のキャパシタを第１の定電流で充電する。また、制御回路は、第１及び第２のクロック発生サブ回路のうちの一方が比較電圧発生期間であるとき他方がクロック発生期間でありかつ第１及び第２のクロック発生サブ回路が比較電圧発生期間とクロック発生期間とを交互で繰り返すように制御し、第１及び第２のクロック発生サブ回路の各コンパレータからの出力信号に基づいてクロックを発生する。従って、本発明に係る弛張発振回路によれば、従来技術に比較して周波数が一定のクロックを発生できる。

１，１Ａ，２，２Ａ…クロック発生サブ回路、
５…制御回路、
１１，２１…電流電圧変換回路、
１２，２２…マルチプレクサ、
１３，２３…相補形電流電圧変換回路、
１４，２４…コンパレータ、
１００，１００Ａ…クロック発生回路。

Claims (5)

1. 非反転入力端子及び反転入力端子を有するコンパレータと、
   接地された第１の電極と第２の電極とを有する第１のキャパシタを備え、第１の定電流による上記第１のキャパシタの充電時の第２の電極の電圧を第１の出力電圧として出力する第１の電流電圧変換回路と、
   上記第１の出力電圧と、所定の基準電圧とのうちの一方の電圧を上記コンパレータの非反転入力端子に出力するマルチプレクサと、
   所定の電源電圧を出力する電源に接続された第１の電極と第２の電極とを有する第２のキャパシタを備え、第２の定電流による上記第２のキャパシタの放電時の第２の電極の電圧を第２の出力電圧として上記コンパレータの反転入力端子に出力する第２の電流電圧変換回路とをそれぞれ備えた第１及び第２のクロック発生サブ回路と、
   上記第１及び第２のクロック発生サブ回路を制御する制御回路とを備えた弛張発振回路であって、
   上記制御回路は、
   比較電圧発生期間において、上記第１のキャパシタの第２の電極を接地し、上記基準電圧を上記コンパレータの非反転入力端子に出力するように上記マルチプレクサを制御し、上記第２のキャパシタの第２の電極を上記基準電圧より高くかつ上記電源電圧以下の所定のリセット電圧にリセットした後、上記第２のキャパシタを上記第２の定電流で放電するように制御し、上記コンパレータからの出力信号のレベルが反転したときの上記第２の出力電圧を上記コンパレータの比較電圧として保持し、
   クロック発生期間において、上記第１の出力電圧を上記コンパレータの非反転入力端子に出力するように上記マルチプレクサを制御し、上記コンパレータからの出力信号のレベルが反転するまで、上記第１のキャパシタを上記第１の定電流で充電し、
   上記制御回路は、上記第１及び第２のクロック発生サブ回路のうちの一方が上記比較電圧発生期間であるとき他方が上記クロック発生期間でありかつ上記第１及び第２のクロック発生サブ回路が上記比較電圧発生期間とクロック発生期間とを交互で繰り返すように制御し、上記第１及び第２のクロック発生サブ回路の各コンパレータからの出力信号に基づいてクロックを発生することを特徴とする弛張発振回路。
2. 上記第１の電流電圧変換回路は、
   上記第１のキャパシタの第２の電極に接続され、上記第１のキャパシタを上記第１の定電流で充電するか否かを切り替える第１のスイッチと、
   上記第１のキャパシタに並列に接続された第２のスイッチとを備え、
   上記第２の電流電圧変換回路は、
   上記第２のキャパシタの第２の電極に接続され、上記第２のキャパシタを上記第２の定電流で放電するか否かを切り替える第３のスイッチと、
   上記第２のキャパシタに並列に接続された第４のスイッチとを備え、
   上記制御回路は、
   上記比較電圧発生期間において、
   （ａ）上記第１のスイッチを上記第１のキャパシタの充電を禁止するように制御しかつ上記第２のスイッチをオンし、上記第３のスイッチを上記第２のキャパシタの放電を禁止するように制御しかつ上記第４のスイッチをオンし、
   （ｂ）上記第３のスイッチを上記第２のキャパシタを放電するように制御しかつ上記第４のスイッチをオフし、
   （ｃ）上記コンパレータからの出力信号のレベルが反転したとき、上記第３のスイッチを上記第２のキャパシタの放電を禁止するように制御しかつ上記第４のスイッチをオフし、
   上記クロック発生期間において、
   （ｄ）上記第１のスイッチを上記第１のキャパシタを充電するように制御しかつ上記第２のスイッチをオフすることを特徴とする請求項１記載の弛張発振回路。
3. 上記制御回路は、
   上記第１及び第２のクロック発生サブ回路からの各出力信号に対して否定論理積演算を行うナンドゲートと、
   上記ナンドゲートからの出力信号の各立ち下がりエッジを検出し、当該検出された各立ち下がりエッジのタイミングに基づいて上記クロックを発生するフリップフロップとを備えたことを特徴とする請求項１又は２記載の弛張発振回路。
4. 上記第１及び第２のクロック発生サブ回路の第１及び第２のキャパシタの各容量値は実質的に互いに等しい値に設定され、
   上記第１及び第２の定電流の各電流値は実質的に互いに等しい値に設定されたことを特徴とする請求項１乃至３のうちのいずれか１つに記載の弛張発振回路。
5. 上記比較電圧は、上記基準電圧と上記コンパレータの誤差電圧とを含むことを特徴とする請求項１乃至４のうちのいずれか１つに記載の弛張発振回路。

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