KR102351700B1 - 전위 변환 회로 및 표시 패널 - Google Patents
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Abstract
제 1 전위 입력 단자(11), 제 2 전위 입력 단자(12), 제 1 박막 트랜지스터(13), 제 2 박막 트랜지스터(14) 및 지연 제어 칩(15)을 포함하는 전위 변환 회로(10)를 제공하고, 그 지연 제어 칩(15)은 변환 전위 출력 단자(16)가 제 2 전위를 지연 출력하기 전에, 제 1 전위를 출력하도록 제어한다. 또, 표시 패널을 더 제공한다.
Description
본 발명은, 표시 기술분야에 관한 것으로, 특히 전위 변환 회로 및 표시 패널에 관한 것이다.
과학 기술의 발전에 따라, 사람들 각자의 표시 장치의 기능에 대한 요구가 점점 높아지고, 표시 패널의 화소 유닛의 하이/로우 레벨 변환의 안정성이 표시 패널의 표시 품질에 영향을 크게 준다.
화소 유닛의 주사 신호가 하이 레벨 상태로부터 로우 레벨 상태로 변환되거나, 또는 로우 레벨 상태로부터 하이 레벨 상태로 변환되면, 대응하는 표시 패널 내에 임피던스 소자가 존재하기 때문에, 변환 후의 로우 레벨 전압 또는 변환 후의 하이 레벨 전압에 변환 지연 및 변환 전압의 편차가 존재할 가능성이 있고, 대응하는 표시 패널의 화면 표시 품질에 영향을 주어 버린다.
따라서, 종래 기술의 문제점을 해결하기 위해, 전위 변환 회로 및 표시 패널을 제공할 필요가 있다.
본 발명은, 종래의 전위 변환 회로 및 표시 패널에 있어서 변환 후의 레벨 전압에 변환 지연 및 변환 전압의 편차가 존재할 가능성이 있다고 하는 기술적 문제를 해소하기 위해, 정확하게 고속으로 레벨 변환을 행하는 것이 가능한 전위 변환 회로 및 표시 패널을 제공하는 것을 목적으로 한다.
본 발명의 실시예는 전위 변환 회로를 제공하고, 그 전위 변환 회로는,
제 1 전위를 입력하기 위한 제 1 전위 입력 단자와,
제 2 전위를 입력하기 위한 제 2 전위 입력 단자로서, 상기 제 1 전위의 극성과 상기 제 2 전위의 극성이 동일하고, 상기 제 1 전위의 전압의 절대치가 상기 제 2 전위의 전압의 절대치보다 큰 제 2 전위 입력 단자와,
입력 단자가 상기 제 1 전위 입력 단자에 접속되고, 출력 단자가 변환 전위 출력 단자에 접속되고, 제어 단자가 지연 제어 칩의 제 1 출력 단자에 접속되는 제 1 박막 트랜지스터와,
입력 단자가 상기 제 2 전위 입력 단자에 접속되고, 출력 단자가 변환 전위 출력 단자에 접속되고, 제어 단자가 지연 제어 칩의 제 2 출력 단자에 접속되는 제 2 박막 트랜지스터와,
상기 변환 전위 출력 단자가 상기 제 2 전위를 지연 출력하기 전에, 상기 제 1 전위를 출력하도록 제어하기 위한 상기 지연 제어 칩을 포함한다.
본 발명에 관계되는 전위 변환 회로에 있어서, 상기 제 1 전위가 제 1 고전위이고, 상기 제 2 전위가 제 2 고전위이다.
본 발명에 관계되는 전위 변환 회로에 있어서, 상기 제 1 전위가 제 1 저전위이고, 상기 제 2 전위가 제 2 저전위이다.
본 발명에 관계되는 전위 변환 회로에 있어서, 상기 지연 제어 칩은, 지연 제어 유닛, 콤퍼레이터, 제 1 AND 게이트 유닛, NOT 게이트 유닛 및 제 2 AND 게이트 유닛을 포함하고,
상기 지연 제어 유닛은, 클록 신호의 상승 에지 또는 하강 에지에서 제 1 제어 신호를 출력하고, 프리셋 시간 후에 제 2 제어 신호를 출력하고,
상기 콤퍼레이터의 비반전 입력 단자가 상기 지연 제어 유닛의 출력 단자에 접속되고, 상기 콤퍼레이터의 반전 입력 단자가 기준 신호에 접속되고, 상기 콤퍼레이터의 출력 단자가 제 1 AND 게이트 유닛의 제 1 입력 단자와, NOT 게이트 유닛의 입력 단자에 각각 접속되고,
상기 제 1 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 상기 제 1 AND 게이트 유닛의 출력 단자가 제 1 박막 트랜지스터에 접속되고,
상기 NOT 게이트 유닛의 출력 단자가 제 2 AND 게이트 유닛의 제 1 입력 단자에 접속되고,
상기 제 2 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 상기 제 2 AND 게이트 유닛의 출력 단자가 제 2 박막 트랜지스터에 접속된다.
본 발명에 관계되는 전위 변환 회로에 있어서, 상기 제 1 제어 신호의 극성과 상기 제 2 제어 신호의 극성은 반대이다.
본 발명에 관계되는 전위 변환 회로에 있어서, 상기 제 1 제어 신호는 로우 레벨 신호이고, 상기 제 2 제어 신호는 하이 레벨 신호이다.
본 발명의 실시예는 전위 변환 회로를 더 제공하고, 그 전위 변환 회로는,
하이 레벨 전위인 제 1 전위를 입력하기 위한 제 1 전위 입력 단자와,
제 2 전위를 입력하기 위한 제 2 전위 입력 단자로서, 상기 제 1 전위의 극성과 상기 제 2 전위의 극성이 동일하고, 상기 제 1 전위의 전압의 절대치가 상기 제 2 전위의 전압의 절대치보다 큰 제 2 전위 입력 단자와,
로우 레벨 전위인 제 3 전위를 입력하기 위한 제 3 전위 입력 단자와,
제 4 전위를 입력하기 위한 제 4 전위 입력 단자로서, 상기 제 3 전위의 극성과 상기 제 4 전위의 극성이 동일하고, 상기 제 3 전위의 전압의 절대치가 상기 제 4 전위의 전압의 절대치보다 크고, 상기 제 1 전위의 극성과 상기 제 3 전위의 극성은 반대인 제 4 전위 입력 단자와,
입력 단자가 상기 제 1 전위 입력 단자에 접속되고, 출력 단자가 변환 전위 출력 단자에 접속되고, 제어 단자가 지연 제어 칩의 제 1 출력 단자에 접속되는 제 1 박막 트랜지스터와,
입력 단자가 상기 제 2 전위 입력 단자에 접속되고, 출력 단자가 변환 전위 출력 단자에 접속되고, 제어 단자가 지연 제어 칩의 제 2 출력 단자에 접속되는 제 2 박막 트랜지스터와,
입력 단자가 상기 제 3 전위 입력 단자에 접속되고, 출력 단자가 변환 전위 출력 단자에 접속되고, 제어 단자가 지연 제어 칩의 제 3 출력 단자에 접속되는 제 3 박막 트랜지스터와,
입력 단자가 상기 제 4 전위 입력 단자에 접속되고, 출력 단자가 변환 전위 출력 단자에 접속되고, 제어 단자가 지연 제어 칩의 제 4 출력 단자에 접속되는 제 4 박막 트랜지스터와,
상기 변환 전위 출력 단자가 상기 제 2 전위를 지연 출력하기 전에, 상기 제 1 전위를 출력하도록 제어하고, 상기 변환 전위 출력 단자가 상기 제 4 전위를 지연 출력하기 전에, 상기 제 3 전위를 출력하도록 제어하기 위한 상기 지연 제어 칩을 포함한다.
본 발명에 관계되는 전위 변환 회로에 있어서, 상기 지연 제어 칩은, 제 1 지연 제어 유닛, 제 1 콤퍼레이터, 제 1 AND 게이트 유닛, 제 1 NOT 게이트 유닛 및 제 2 AND 게이트 유닛을 포함하는 제 1 지연 제어 모듈을 포함하고,
상기 제 1 지연 제어 유닛은, 클록 신호의 상승 에지에서 제 1 제어 신호를 출력하고, 제 1 프리셋 시간 후에 제 2 제어 신호를 출력하고,
상기 제 1 콤퍼레이터의 비반전 입력 단자가 상기 제 1 지연 제어 유닛의 출력 단자에 접속되고, 상기 제 1 콤퍼레이터의 반전 입력 단자가 기준 신호에 접속되고, 상기 제 1 콤퍼레이터의 출력 단자가 제 1 AND 게이트 유닛의 제 1 입력 단자와, 제 1 NOT 게이트 유닛의 입력 단자에 각각 접속되고,
상기 제 1 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 상기 제 1 AND 게이트 유닛의 출력 단자가 제 1 박막 트랜지스터에 접속되고,
상기 제 1 NOT 게이트 유닛의 출력 단자가 제 2 AND 게이트 유닛의 제 1 입력 단자에 접속되고,
상기 제 2 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 상기 제 2 AND 게이트 유닛의 출력 단자가 제 2 박막 트랜지스터에 접속된다.
본 발명에 관계되는 전위 변환 회로에 있어서, 상기 지연 제어 칩은, 제 2 지연 제어 유닛, 제 2 콤퍼레이터, 제 3 AND 게이트 유닛, 제 2 NOT 게이트 유닛 및 제 4 AND 게이트 유닛을 포함하는 제 2 지연 제어 모듈을 포함하고,
상기 제 2 지연 제어 유닛은, 클록 신호의 하강 에지에서 제 1 제어 신호를 출력하고, 제 2 프리셋 시간 후에 제 2 제어 신호를 출력하고,
상기 제 2 콤퍼레이터의 비반전 입력 단자가 상기 제 2 지연 제어 유닛의 출력 단자에 접속되고, 상기 제 2 콤퍼레이터의 반전 입력 단자가 기준 신호에 접속되고, 상기 제 2 콤퍼레이터의 출력 단자가 제 3 AND 게이트 유닛의 제 1 입력 단자와, 제 2 NOT 게이트 유닛의 입력 단자에 각각 접속되고,
상기 제 3 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 상기 제 3 AND 게이트 유닛의 출력 단자가 제 3 박막 트랜지스터에 접속되고,
상기 제 2 NOT 게이트 유닛의 출력 단자가 제 4 AND 게이트 유닛의 제 1 입력 단자에 접속되고,
상기 제 4 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 상기 제 4 AND 게이트 유닛의 출력 단자가 제 4 박막 트랜지스터에 접속된다.
본 발명에 관계되는 전위 변환 회로에 있어서, 상기 제 1 제어 신호의 극성과 제 2 제어 신호의 극성은 반대이다.
본 발명에 관계되는 전위 변환 회로에 있어서, 상기 제 1 제어 신호는 로우 레벨 신호이고, 상기 제 2 제어 신호는 하이 레벨 신호이다.
본 발명의 실시예는 구동 회로를 포함하는 표시 패널을 더 제공하고, 상기 구동 회로는,
제 1 전위를 입력하기 위한 제 1 전위 입력 단자와,
제 2 전위를 입력하기 위한 제 2 전위 입력 단자로서, 상기 제 1 전위의 극성과 상기 제 2 전위의 극성이 동일하고, 상기 제 1 전위의 전압의 절대치가 상기 제 2 전위의 전압의 절대치보다 큰 제 2 전위 입력 단자와,
입력 단자가 상기 제 1 전위 입력 단자에 접속되고, 출력 단자가 변환 전위 출력 단자에 접속되고, 제어 단자가 지연 제어 칩의 제 1 출력 단자에 접속되는 제 1 박막 트랜지스터와,
입력 단자가 상기 제 2 전위 입력 단자에 접속되고, 출력 단자가 변환 전위 출력 단자에 접속되고, 제어 단자가 지연 제어 칩의 제 2 출력 단자에 접속되는 제 2 박막 트랜지스터와,
상기 변환 전위 출력 단자가 상기 제 2 전위를 지연 출력하기 전에, 상기 제 1 전위를 출력하도록 제어하기 위한 상기 지연 제어 칩을 포함한다.
본 발명에 관계되는 표시 패널에 있어서, 상기 제 1 전위가 제 1 고전위이고, 상기 제 2 전위가 제 2 고전위이다.
본 발명에 관계되는 표시 패널에 있어서, 상기 제 1 전위가 제 1 저전위이고, 상기 제 2 전위가 제 2 저전위이다.
본 발명에 관계되는 표시 패널에 있어서, 상기 지연 제어 칩은, 지연 제어 유닛, 콤퍼레이터, 제 1 AND 게이트 유닛, NOT 게이트 유닛 및 제 2 AND 게이트 유닛을 포함하고,
상기 지연 제어 유닛은, 클록 신호의 상승 에지 또는 하강 에지에서 제 1 제어 신호를 출력하고, 프리셋 시간 후에 제 2 제어 신호를 출력하고,
상기 콤퍼레이터의 비반전 입력 단자가 상기 지연 제어 유닛의 출력 단자에 접속되고, 상기 콤퍼레이터의 반전 입력 단자가 기준 신호에 접속되고, 상기 콤퍼레이터의 출력 단자가 제 1 AND 게이트 유닛의 제 1 입력 단자와, NOT 게이트 유닛의 입력 단자에 각각 접속되고,
상기 제 1 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 상기 제 1 AND 게이트 유닛의 출력 단자가 제 1 박막 트랜지스터에 접속되고,
상기 NOT 게이트 유닛의 출력 단자가 제 2 AND 게이트 유닛의 제 1 입력 단자에 접속되고,
상기 제 2 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 상기 제 2 AND 게이트 유닛의 출력 단자가 제 2 박막 트랜지스터에 접속된다.
본 발명에 관계되는 표시 패널에 있어서, 상기 제 1 제어 신호의 극성과 상기 제 2 제어 신호의 극성은 반대이다.
본 발명에 관계되는 표시 패널에 있어서, 상기 제 1 제어 신호는 로우 레벨 신호이고, 상기 제 2 제어 신호는 하이 레벨 신호이다.
본 발명에 관계되는 전위 변환 회로 및 표시 패널에 있어서의 복수의 전위 입력 및 지연 제어 칩의 설정에 의하면, 전위 변환 때에, 최단 시간에 정확한 변환 후의 전위 전압에 도달하는 것을 보증하기 위해, 변환 전위 전압을 오버드라이브하고, 전위 변환의 속도 및 정확도를 향상시켜, 종래의 전위 변환 회로 및 표시 패널에 있어서의 변환 후의 레벨 전압에 변환 지연 및 변환 전압의 편차가 존재할 가능성이 있다고 하는 기술적 문제를 해결했다.
이하, 본 발명의 실시예에 있어서의 기술적 수단을 보다 명확하게 설명하기 위해, 실시예의 설명에 사용하는 첨부 도면을 간단하게 소개한다. 이하에 설명하는 도면은, 본 발명의 몇몇의 실시예에 지나지 않고, 당업자에게 있어서는 창조적 노력 없이 이들 도면으로부터 다른 도면을 도출할 수도 있는 것은 분명하다.
도 1은 본 발명에 관계되는 전위 변환 회로의 구조 개략도이다.
도 2는 본 발명에 관계되는 전위 변환 회로의 바람직한 실시예의 구조 개략도이다.
도 3은 본 발명에 관계되는 전위 변환 회로의 바람직한 실시예의 상승 에지에 있어서의 지연 제어 칩의 구조 개략도이다.
도 4는 본 발명에 관계되는 전위 변환 회로의 바람직한 실시예의 하강 에지에 있어서의 지연 제어 칩의 구조 개략도이다.
도 5는 본 발명에 관계되는 전위 변환 회로의 바람직한 실시예의 변환 전위를 출력하는 파형도이다.
도 1은 본 발명에 관계되는 전위 변환 회로의 구조 개략도이다.
도 2는 본 발명에 관계되는 전위 변환 회로의 바람직한 실시예의 구조 개략도이다.
도 3은 본 발명에 관계되는 전위 변환 회로의 바람직한 실시예의 상승 에지에 있어서의 지연 제어 칩의 구조 개략도이다.
도 4는 본 발명에 관계되는 전위 변환 회로의 바람직한 실시예의 하강 에지에 있어서의 지연 제어 칩의 구조 개략도이다.
도 5는 본 발명에 관계되는 전위 변환 회로의 바람직한 실시예의 변환 전위를 출력하는 파형도이다.
이하, 본 발명의 실시예에 있어서의 도면을 참조하면서, 본 발명의 실시예에 있어서의 기술적 수단을 명확하고 완전하게 설명한다. 설명하는 실시예는, 분명하게, 본 발명의 실시예의 전부가 아니고, 단지 실시예의 일부이다. 본 발명의 실시예에 근거하여, 당업자가 창조적 노력 없이 취득한 모든 다른 실시예는, 모두 본 발명의 보호 범위에 속한다.
도 1을 참조하면, 도 1은 본 발명에 관계되는 전위 변환 회로의 구조 개략도이다. 그 전위 변환 회로(10)는, 제 1 전위 입력 단자(11), 제 2 전위 입력 단자(12), 제 1 박막 트랜지스터(13), 제 2 박막 트랜지스터(14) 및 지연 제어 칩(15)을 포함한다.
제 1 전위 입력 단자(11)는 제 1 전위를 입력하기 위해 이용되고, 제 2 전위 입력 단자(12)는 제 2 전위를 입력하기 위해 이용된다. 제 1 전위의 극성과 제 2 전위의 극성은 동일하고, 제 1 전위의 전압의 절대치는 제 2 전위의 전압의 절대치보다 크다.
제 1 박막 트랜지스터(13)의 입력 단자는 제 1 전위 입력 단자(11)에 접속되고, 제 1 박막 트랜지스터(13)의 출력 단자는 변환 전위 출력 단자(16)에 접속되고, 제 1 박막 트랜지스터(13)의 제어 단자는 지연 제어 칩(15)의 제 1 출력 단자에 접속된다. 제 2 박막 트랜지스터(14)의 입력 단자는 제 2 전위 입력 단자(12)에 접속되고, 제 2 박막 트랜지스터(14)의 출력 단자는 변환 전위 출력 단자(16)에 접속되고, 제 2 박막 트랜지스터(14)의 제어 단자는 지연 제어 칩(15)의 제 2 출력 단자에 접속된다. 지연 제어 칩(15)은, 변환 전위 출력 단자가 제 2 전위를 지연 출력하기 전에, 제 1 전위를 출력하도록 제어한다.
본 발명에 관계되는 전위 변환 회로(10)는, 지연 제어 칩(15)에 의해 제 1 박막 트랜지스터(13)를 온(ON)으로 하도록 제어하고, 제 2 박막 트랜지스터(14)를 오프(OFF)로 함으로써, 변환 전위 출력 단자(16)로부터 전압의 절대치가 큰 제 1 전위를 출력하고, 다음으로 지연 제어 칩(15)에 의해 제 1 박막 트랜지스터(13)를 오프(OFF)로 하고, 제 2 박막 트랜지스터(14)를 온(ON)으로 함으로써, 변환 전위 출력 단자(16)로부터 전압의 절대치가 작은 제 2 전위를 지연 출력한다. 제 1 전위의 전압의 절대치가 크기 때문에, 변환 전위 출력 단자(16)는, 제 2 전위를 보다 정확하게 고속으로 출력할 수 있다.
본 발명의 지연 제어 칩(15)은, 지연 제어 유닛, 콤퍼레이터, 제 1 AND 게이트 유닛, NOT 게이트 유닛 및 제 2 AND 게이트 유닛을 포함한다.
지연 제어 유닛은, 클록 신호의 상승 에지 또는 하강 에지에서 제 1 제어 신호를 출력하고, 프리셋 시간 후에 제 2 제어 신호를 출력하는데, 즉 제 1 전위에 대응하는 제 1 제어 신호를 출력하고, 제 2 전위에 대응하는 제 2 제어 신호를 지연 출력한다. 여기서, 제 1 제어 신호의 극성과 제 2 제어 신호의 극성은 반대인데, 예컨대, 제 1 제어 신호가 로우 레벨 신호이고, 제 2 제어 신호가 하이 레벨 신호이다.
콤퍼레이터의 비반전 입력 단자가 지연 제어 유닛의 출력 단자에 접속되고, 콤퍼레이터의 반전 입력 단자가 기준 신호에 접속되고, 콤퍼레이터의 출력 단자가 제 1 AND 게이트 유닛의 제 1 입력 단자와, NOT 게이트 유닛의 입력 단자에 각각 접속된다. 콤퍼레이터는, 제 1 제어 신호 및 기준 신호에 근거하여 제 1 비교 신호를 출력하고, 제 2 제어 신호 및 기준 신호에 근거하여 제 2 비교 신호를 출력한다.
제 1 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 제 1 AND 게이트 유닛의 출력 단자가 제 1 박막 트랜지스터에 접속된다. 제 1 AND 게이트 유닛은, 제 1 비교 신호 및 제 2 비교 신호에 근거하여, 제 1 박막 트랜지스터의 온(ON) 또는 오프(OFF) 제어 신호를 생성한다.
NOT 게이트 유닛의 출력 단자가 제 2 AND 게이트 유닛의 제 1 입력 단자에 접속된다. 제 1 NOT 게이트는, 제 1 비교 신호와 제 2 비교 신호를 반전 동작시킨다.
제 2 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 제 2 AND 게이트 유닛의 출력 단자가 제 2 박막 트랜지스터에 접속된다. 제 2 AND 게이트 유닛은, 반전 동작 후의 제 1 비교 신호와, 반전 동작 후의 제 2 비교 신호에 근거하여, 상기 제 2 박막 트랜지스터의 온(ON) 또는 오프(OFF) 제어 신호를 생성한다.
그 지연 제어 칩의 지연 제어 유닛은, 제 1 제어 신호를 출력하고, 제 2 제어 신호를 지연 출력하는 것이 가능한 것에 의해, 제 1 AND 게이트 유닛을 통해서 제 1 박막 트랜지스터의 온(ON) 또는 오프(OFF) 제어 신호를 생성하고, 제 2 AND 게이트 유닛을 통해서 제 2 박막 트랜지스터의 온(ON) 또는 오프(OFF) 제어 신호를 생성하여, 제 1 박막 트랜지스터와 제 2 박막 트랜지스터의 정확한 오프(OFF) 온(ON) 제어를 실현할 수 있다.
일 실시예에 있어서, 상기 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터는 모두 P형 MOS 트랜지스터이다. 클록 신호가 상승 에지인 경우, 상기 지연 제어 유닛으로부터 출력되는 제 1 제어 신호는 로우 레벨 신호이다. 상기 콤퍼레이터로부터 로우 레벨이 출력되고, 상기 제 1 AND 게이트 유닛으로부터 로우 레벨 신호가 출력되고, 상기 제 1 박막 트랜지스터가 온(ON)이 되고, 상기 NOT 게이트 유닛으로부터 하이 레벨 신호가 출력되고, 상기 제 2 AND 게이트 유닛으로부터 하이 레벨 신호가 출력되고, 상기 제 2 박막 트랜지스터가 오프(OFF)가 되고, 상기 변환 전위 출력 단자(16)로부터 제 1 전위가 출력된다.
프리셋 시간 후에, 상기 지연 제어 유닛으로부터 출력되는 제 1 제어 신호는 하이 레벨이 된다. 상기 콤퍼레이터로부터 하이 레벨이 출력되고, 상기 제 1 AND 게이트 유닛으로부터 하이 레벨 신호가 출력되고, 상기 제 1 박막 트랜지스터가 오프(OFF)가 되고, 상기 NOT 게이트 유닛으로부터 로우 레벨 신호가 출력되고, 상기 제 2 AND 게이트 유닛으로부터 로우 레벨 신호가 출력되고, 상기 제 2 박막 트랜지스터가 온(ON)이 되고, 상기 변환 전위 출력 단자(16)로부터 제 2 전위가 출력된다.
다른 실시예에 있어서, 상기 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터는 모두 N형 MOS 트랜지스터이다. 클록 신호가 하강 에지인 경우에, 상기 지연 제어 유닛으로부터 출력되는 제 1 제어 신호는 하이 레벨 신호이다. 상기 콤퍼레이터로부터 하이 레벨이 출력되고, 상기 제 1 AND 게이트 유닛으로부터 하이 레벨 신호가 출력되고, 상기 제 1 박막 트랜지스터가 온(ON)이 되고, 상기 NOT 게이트 유닛으로부터 로우 레벨 신호가 출력되고, 상기 제 2 AND 게이트 유닛으로부터 로우 레벨 신호가 출력되고, 상기 제 2 박막 트랜지스터가 오프(OFF)가 되고, 상기 변환 전위 출력 단자(16)로부터 제 1 전위가 출력된다.
프리셋 시간 후에, 상기 지연 제어 유닛으로부터 출력되는 제 1 제어 신호는 로우 레벨이 된다. 상기 콤퍼레이터로부터 로우 레벨이 출력되고, 상기 제 1 AND 게이트 유닛으로부터 로우 레벨 신호가 출력되고, 상기 제 1 박막 트랜지스터가 오프(OFF)가 되고, 상기 NOT 게이트 유닛으로부터 하이 레벨 신호가 출력되고, 상기 제 2 AND 게이트 유닛으로부터 하이 레벨 신호가 출력되고, 상기 제 2 박막 트랜지스터가 온(ON)이 되고, 상기 변환 전위 출력 단자(16)로부터 제 2 전위가 출력된다.
여기서, 콤퍼레이터 및 AND/NOT 게이트 유닛의 설계에 의해, 제 1 박막 트랜지스터 제어 신호 및 제 2 박막 트랜지스터 제어 신호의 신호 강도를 보증하고, 제 1 박막 트랜지스터 제어 신호 및 제 2 박막 트랜지스터 제어 신호의 신호 트리거의 타이밍성 및 신호 정확도를 높일 수 있다.
도 2를 참조하면, 도 2는 본 발명에 관계되는 전위 변환 회로의 바람직한 실시예의 구조 개략도이다. 이 바람직한 실시예의 전위 변환 회로(20)는, 제 1 전위 입력 단자, 제 2 전위 입력 단자, 제 3 전위 입력 단자, 제 4 전위 입력 단자, 제 1 박막 트랜지스터 QH1, 제 2 박막 트랜지스터 QH2, 제 3 박막 트랜지스터 QL1, 제 4 박막 트랜지스터 QL2 및 지연 제어 칩(25)을 포함한다.
제 1 전위 입력 단자는 하이 레벨 전위인 제 1 전위 VGH1을 입력하고, 제 2 전위 입력 단자는 제 2 전위 VGH2를 입력하고, 이 제 2 전위 VGH2의 극성과 제 1 전위의 극성이 동일하고, 제 2 전위 VGH2의 전위 전압이 제 1 전위 VGH1의 전위 전압보다 작다.
제 1 박막 트랜지스터 QH1의 입력 단자는 제 1 전위 입력 단자에 접속되고, 제 1 박막 트랜지스터 QH1의 출력 단자는 변환 전위 출력 단자 Sig_out에 접속되고, 제 1 박막 트랜지스터 QH1의 제어 단자는 지연 제어 칩(25)의 제 1 출력 단자 a에 접속된다. 제 2 박막 트랜지스터 QH2의 입력 단자는 제 2 전위 입력 단자에 접속되고, 제 2 박막 트랜지스터 QH2의 출력 단자는 변환 전위 출력 단자 Sig_out에 접속되고, 제 2 박막 트랜지스터 QH2의 제어 단자는 지연 제어 칩(25)의 제 2 출력 단자 b에 접속된다.
제 3 전위 입력 단자는 로우 레벨 전위인 제 3 전위 VGL1을 입력하고, 제 4 전위 입력 단자는 제 4 전위 VGL2를 입력하고, 제 4 전위 VGL2의 전위 전압이 제 3 전위 VGL1의 전위 전압보다 크다.
제 3 박막 트랜지스터 QL1의 입력 단자는 제 3 전위 입력 단자에 접속되고, 제 3 박막 트랜지스터 QL1의 출력 단자는 변환 전위 출력 단자 Sig_out에 접속되고, 제 3 박막 트랜지스터 QL1의 제어 단자는 지연 제어 칩(25)의 제 3 출력 단자 c에 접속된다. 제 4 박막 트랜지스터 QL2의 입력 단자는 제 4 전위 입력 단자에 접속되고, 제 4 박막 트랜지스터 QL2의 출력 단자는 변환 전위 출력 단자 Sig_out에 접속되고, 제 4 박막 트랜지스터 QL2의 제어 단자는 지연 제어 칩(25)의 제 4 출력 단자 d에 접속된다.
지연 제어 칩(25)은, 변환 전위 출력 단자 Sig_out이 제 2 고전위 VGH2를 지연 출력하기 전에 제 1 고전위 VGH1을 출력하도록 제어하고, 변환 전위 출력 단자 Sig_out이 제 4 전위 VGL2를 지연 출력하기 전에 제 3 전위 VGL1을 출력하도록 제어한다.
전위 변환 회로(20)의 지연 제어 칩(25)은, 제 1 지연 제어 모듈(30)과, 제 2 지연 제어 모듈(40)을 포함한다. 도 3 및 도 4를 참조하면, 도 3은 본 발명에 관계되는 전위 변환 회로의 바람직한 실시예의 제 1 지연 제어 모듈의 구조 개략도이고, 도 4는 본 발명에 관계되는 전위 변환 회로의 바람직한 실시예의 제 2 지연 제어 모듈의 구조 개략도이다.
제 1 지연 제어 모듈(30)은, 제 1 지연 제어 유닛(31), 제 1 콤퍼레이터(32), 제 1 AND 게이트 유닛(33), 제 1 NOT 게이트 유닛(34) 및 제 2 AND 게이트 유닛(35)을 포함한다.
제 1 지연 제어 유닛(31)은, 클록 신호가 상승 에지인 경우에, 제 1 제어 신호를 출력하고, 제 1 프리셋 시간 후에 제 2 제어 신호를 출력한다. 상기 제 1 제어 신호의 극성과 제 2 제어 신호의 극성은 반대이다.
제 1 콤퍼레이터(32)의 비반전 입력 단자는 제 1 지연 제어 유닛(31)의 출력 단자에 접속되고, 제 1 콤퍼레이터(32)의 반전 입력 단자는 기준 신호 Vhref에 접속되고, 제 1 콤퍼레이터(32)의 출력 단자는 제 1 AND 게이트 유닛(33)의 제 1 입력 단자와, 제 1 NOT 게이트 유닛(34)의 입력 단자에 각각 접속된다.
제 1 콤퍼레이터(32)는, 제 1 제어 신호 및 기준 신호 Vhref에 근거하여 제 1 비교 신호를 출력하고, 제 2 제어 신호 및 기준 신호 Vhref에 근거하여 제 2 비교 신호를 출력한다.
제 1 AND 게이트 유닛(33)의 제 2 입력 단자는 에지 클록 신호에 접속되고, 제 1 AND 게이트 유닛(33)의 출력 단자는 제 1 박막 트랜지스터 QH1에 접속된다. 제 1 AND 게이트 유닛(33)은, 제 1 비교 신호, 제 2 비교 신호 및 에지 클록 신호에 근거하여, 제 1 박막 트랜지스터 QH1의 온(ON) 또는 오프(OFF) 제어 신호를 생성한다.
제 1 NOT 게이트 유닛(34)의 출력 단자는 제 2 AND 게이트 유닛(35)의 제 1 입력 단자에 접속된다. 제 1 NOT 게이트 유닛(34)은 제 1 비교 신호와 제 2 비교 신호를 반전 동작시킨다.
제 2 AND 게이트 유닛(35)의 제 2 입력 단자는 에지 클록 신호에 접속되고, 제 2 AND 게이트 유닛(35)의 출력 단자는 제 2 박막 트랜지스터 QH2에 접속된다. 제 2 AND 게이트 유닛은, 반전 동작 후의 제 1 비교 신호와, 반전 동작 후의 제 2 비교 신호에 근거하여, 제 2 박막 트랜지스터 QH2의 온(ON) 또는 오프(OFF) 제어 신호를 생성한다.
제 2 지연 제어 모듈(40)은, 제 2 지연 제어 유닛(41), 제 2 콤퍼레이터(42), 제 3 AND 게이트 유닛(43), 제 2 NOT 게이트 유닛(44) 및 제 4 AND 게이트 유닛(45)을 포함한다.
제 2 지연 제어 유닛(41)은, 클록 신호의 하강 에지에서, 제 3 전위 VGL1에 대응하는 제 3 제어 신호를 출력하고, 제 2 프리셋 시간 후에, 제 4 전위 VGL2에 대응하는 제 4 제어 신호를 출력한다.
제 2 콤퍼레이터(42)의 비반전 입력 단자는 제 2 지연 제어 유닛(41)의 출력 단자에 접속되고, 제 2 콤퍼레이터(42)의 반전 입력 단자는 기준 신호 Vlref에 접속되고, 제 2 콤퍼레이터(42)의 출력 단자는 제 3 AND 게이트 유닛(43)의 제 1 입력 단자와, 제 2 NOT 게이트 유닛(44)의 입력 단자에 각각 접속된다.
제 2 콤퍼레이터(42)는, 제 3 제어 신호 및 기준 신호 Vlref에 근거하여 제 3 비교 신호를 출력하고, 제 4 제어 신호 및 기준 신호 Vlref에 근거하여 제 4 비교 신호를 출력한다.
제 3 AND 게이트 유닛(43)의 제 2 입력 단자는 하강 에지 클록 신호 B에 접속되고, 제 3 AND 게이트 유닛(43)의 출력 단자는 제 3 박막 트랜지스터 QL1에 접속된다. 제 3 AND 게이트 유닛(43)은, 제 3 비교 신호, 제 4 비교 신호 및 하강 에지 클록 신호 B에 근거하여, 제 3 박막 트랜지스터 QL1의 제 3 박막 트랜지스터 제어 신호를 생성하여, 제 3 박막 트랜지스터 제어 신호를 지연 제어 칩(25)의 제 3 출력 단자 c에 출력한다.
제 2 NOT 게이트 유닛(44)의 출력 단자는 제 4 AND 게이트 유닛(45)의 제 1 입력 단자에 접속된다. 제 2 NOT 게이트 유닛(44)은 제 3 비교 신호와 제 4 비교 신호를 반전 동작시킨다.
제 4 AND 게이트 유닛(45)의 제 2 입력 단자는 하강 에지 클록 신호 B에 접속되고, 제 4 AND 게이트 유닛(45)의 출력 단자는 제 4 박막 트랜지스터 QL2에 접속된다. 제 4 AND 게이트 유닛(45)은, 반전 동작 후의 제 3 비교 신호와, 반전 동작 후의 제 4 비교 신호에 근거하여, 제 4 박막 트랜지스터 QL2의 제 4 박막 트랜지스터 제어 신호를 생성하고, 제 4 박막 트랜지스터 제어 신호를 지연 제어 칩(25)의 제 4 출력 단자 d에 출력한다.
이하, 도 2~도 5에 근거하여, 본 발명에 관계되는 전위 변환 회로의 바람직한 실시예의 구체적인 동작 원리를 설명한다. 도 5는 본 발명에 관계되는 전위 변환 회로의 바람직한 실시예의 변환 전위(즉 클록 신호) 및 대응하는 주사 신호를 출력하는 파형도이다.
표시 패널의 주사 신호를 클록 신호의 제 2 전위 VGH2에 대응하는 고전위 주사 신호 SCANH로 변환할 필요가 있는 경우, 전위 변환 회로(20)는, 우선 클록 신호를 제 1 전위 VGH1로 변환한다.
클록 신호가 상승 에지 단계에 있으므로, 지연 제어 칩(25)의 제 1 지연 제어 모듈(30)의 제 1 지연 제어 유닛(31)으로부터 제 1 제어 신호를 출력하고, 다음으로 제 1 콤퍼레이터(32)가 상기 제 1 제어 신호 및 기준 신호 Vhref에 근거하여 제 1 비교 신호를 출력한다.
제 1 비교 신호와 클록 신호 A는, 제 1 AND 게이트 유닛(33)에 의해, 제 1 박막 트랜지스터 QH1의 저전위의 온(ON) 제어 신호를 생성한다.
제 1 NOT 게이트 유닛(34)은 제 1 비교 신호를 반전 동작한다. 반전 동작 후의 제 1 비교 신호 및 상승 에지 클록 신호 A는, 제 2 AND 게이트 유닛(35)에 의해, 제 2 박막 트랜지스터 QH2의 고전위의 오프(OFF) 제어 신호를 생성한다.
따라서, 제 1 박막 트랜지스터 QH1이 온(ON)이 되고, 제 1 전위 VGH1이 제 1 박막 트랜지스터 QH1을 통해서 변환 전위 출력 단자 Sig_out으로부터 출력되고, 제 2 박막 트랜지스터 QH2가 오프(OFF)가 된다.
다음으로, 전위 변환 회로(20)가 주사 신호를 제 2 고전위 VGH2로 변환한다.
지연 제어 칩(25)의 제 1 지연 제어 모듈(30)의 제 1 지연 제어 유닛(31)은, 제 1 제어 신호의 극성과는 반대인 제 2 제어 신호를 지연 출력한다. 다음으로, 제 1 콤퍼레이터(32)는, 상기 제 2 제어 신호 및 기준 신호 Vhref에 근거하여, 제 2 비교 신호를 출력한다.
제 2 비교 신호와 상승 에지 클록 신호 A는, 제 1 AND 게이트 유닛(33)에 의해, 제 1 박막 트랜지스터 QH1의 고전위의 오프(OFF) 제어 신호를 생성한다.
제 1 NOT 게이트 유닛(34)은 제 2 비교 신호를 반전 동작한다. 반전 동작 후의 제 2 비교 신호 및 상승 에지 클록 신호 A는, 제 2 AND 게이트 유닛(35)에 의해, 제 2 박막 트랜지스터 QH2의 저전위의 온(ON) 제어 신호를 생성한다.
따라서, 제 2 박막 트랜지스터 QH2가 온(ON)이 되고, 제 2 전위 VGH2가 제 2 박막 트랜지스터 QH2를 통해서 변환 전위 출력 단자 Sig_out으로부터 출력되고, 제 1 박막 트랜지스터 QH1이 오프(OFF)가 된다.
클록 신호가 제 1 전위 VGH1로부터 낮은 제 2 전위 VGH2로 변환되므로, 제 2 전위 VGH2의 변환 속도가 빠르고, 제 2 전위 VGH2의 변환 정확도가 높아진다.
표시 패널의 주사 신호를 클록 신호의 제 4 전위 VGL2에 대응하는 저전위 주사 신호 SCANL로 변환할 필요가 있는 경우, 전위 변환 회로(20)는, 우선, 클록 신호를 제 3 전위 VGL1로 변환한다.
클록 신호가 하강 에지 단계에 있으므로, 지연 제어 칩(25)의 제 2 지연 제어 모듈(40)의 제 2 지연 제어 유닛(41)으로부터 제 3 제어 신호를 출력하고, 다음으로 제 2 콤퍼레이터(42)가 상기 제 3 제어 신호 및 기준 신호 Vlref에 근거하여 제 3 비교 신호를 출력한다.
제 3 비교 신호와 클록 신호 B는, 제 3 AND 게이트 유닛(43)에 의해, 제 3 박막 트랜지스터 QL1의 고전위의 온(ON) 제어 신호를 생성한다.
제 2 NOT 게이트 유닛(44)은 제 3 비교 신호를 반전 동작한다. 반전 동작 후의 제 3 비교 신호 및 상승 에지 클록 신호 B는, 제 4 AND 게이트 유닛(45)에 의해, 제 4 박막 트랜지스터 QL2의 저전위의 오프(OFF) 제어 신호를 생성한다.
따라서, 제 3 박막 트랜지스터 QL1이 온(ON)이 되고, 제 3 전위 VGL1이 제 3 박막 트랜지스터 QL1을 통해서 변환 전위 출력 단자 Sig_out으로부터 출력되고, 제 4 박막 트랜지스터 QL2가 오프(OFF)가 된다.
다음으로, 전위 변환 회로(20)가 주사 신호를 제 4 전위 VGL2로 변환한다.
지연 제어 칩(25)의 제 2 지연 제어 모듈(40)의 제 2 지연 제어 유닛(41)은, 제 3 제어 신호의 극성과는 반대인 제 4 제어 신호를 지연 출력한다. 다음으로, 제 2 콤퍼레이터(42)는, 상기 제 4 제어 신호 및 기준 신호 Vlref에 근거하여, 제 4 비교 신호를 출력한다.
제 4 비교 신호와 상승 에지 클록 신호 B는 제 3 AND 게이트 유닛(43)에 의해 제 3 박막 트랜지스터 QL1의 저전위의 오프(OFF) 제어 신호를 생성한다.
제 2 NOT 게이트 유닛(44)은 제 4 비교 신호를 반전 동작한다. 반전 동작 후의 제 4 비교 신호 및 상승 에지 클록 신호 B는, 제 4 AND 게이트 유닛(45)에 의해, 제 4 박막 트랜지스터 QL2의 고전위의 온(ON) 제어 신호를 생성한다.
따라서, 제 4 박막 트랜지스터 QL2가 온(ON)이 되고, 제 4 전위 VGL2가 제 4 박막 트랜지스터 QL2를 통해서 변환 전위 출력 단자 Sig_out으로부터 출력되고, 제 3 박막 트랜지스터 QL1이 오프(OFF)가 된다.
클록 신호가, 제 3 전위 VGL1로부터 높은 제 4 전위 VGL2로 변환되므로, 제 4 전위 VGL2의 변환 속도가 빠르고, 제 4 전위 VGL2의 변환 정확도가 높아진다.
이것에 의해, 이 바람직한 실시예의 전위 변환 회로(20)에 있어서의 주사 신호의 전위 변환 처리가 완료된다.
본 발명은 표시 패널을 더 제공하고, 그 표시 패널의 구동 회로는, 제 1 전위 입력 단자, 제 2 전위 입력 단자, 제 1 박막 트랜지스터, 제 2 박막 트랜지스터 및 지연 제어 칩을 포함하는 전위 변환 회로를 포함한다. 제 1 전위 입력 단자는 제 1 전위를 입력하고, 제 2 전위 입력 단자는 제 2 전위를 입력한다. 제 1 전위의 극성과 제 2 전위의 극성은 동일하고, 제 1 전위의 전압의 절대치는 제 2 전위의 전압의 절대치보다 크다.
제 1 박막 트랜지스터의 입력 단자는 제 1 전위 입력 단자에 접속되고, 제 1 박막 트랜지스터의 출력 단자는 변환 전위 출력 단자에 접속되고, 제 1 박막 트랜지스터의 제어 단자는 지연 제어 칩의 제 1 출력 단자에 접속된다. 제 2 박막 트랜지스터의 입력 단자는 제 2 전위 입력 단자에 접속되고, 제 2 박막 트랜지스터의 출력 단자는 변환 전위 출력 단자에 접속되고, 제 2 박막 트랜지스터의 제어 단자는 지연 제어 칩의 제 2 출력 단자에 접속된다. 지연 제어 칩은 변환 전위 출력 단자가 제 2 전위를 지연 출력하기 전에, 제 1 전위를 출력하도록 제어한다.
바람직하게는, 제 1 전위는 제 1 고전위이고, 제 2 전위는 제 2 고전위이거나, 또는, 제 1 전위는 제 1 저전위이고, 제 2 전위는 제 2 저전위이다.
바람직하게는, 전위 변환 회로는, 제 1 전위 입력 단자, 제 2 전위 입력 단자, 제 3 전위 입력 단자, 제 4 전위 입력 단자, 제 1 박막 트랜지스터, 제 2 박막 트랜지스터, 제 3 박막 트랜지스터, 제 4 박막 트랜지스터 및 지연 제어 칩을 포함한다.
제 1 전위 입력 단자는 하이 레벨 전위인 제 1 전위를 입력하고, 제 2 전위 입력 단자는 제 2 전위를 입력한다. 그 제 2 전위의 극성과 제 1 전위의 극성이 동일하고, 제 2 전위의 전위 전압은 제 1 전위의 전위 전압보다 작다.
제 1 박막 트랜지스터의 입력 단자는 제 1 전위 입력 단자에 접속되고, 제 1 박막 트랜지스터의 출력 단자는 변환 전위 출력 단자에 접속되고, 제 1 박막 트랜지스터의 제어 단자는 지연 제어 칩의 제 1 출력 단자에 접속된다. 제 2 박막 트랜지스터의 입력 단자는 제 2 전위 입력 단자에 접속되고, 제 2 박막 트랜지스터의 출력 단자는 변환 전위 출력 단자에 접속되고, 제 2 박막 트랜지스터의 제어 단자는 지연 제어 칩의 제 2 출력 단자에 접속된다.
제 3 전위 입력 단자는 로우 레벨 전위인 제 3 전위를 입력하고, 제 4 전위 입력 단자는 제 4 전위를 입력한다. 제 4 전위의 전위 전압은, 제 3 전위의 전위 전압보다 크다.
제 3 박막 트랜지스터의 입력 단자는 제 3 전위 입력 단자에 접속되고, 제 3 박막 트랜지스터의 출력 단자는 변환 전위 출력 단자에 접속되고, 제 3 박막 트랜지스터의 제어 단자는 지연 제어 칩의 제 3 출력 단자에 접속된다. 제 4 박막 트랜지스터의 입력 단자는 제 4 전위 입력 단자에 접속되고, 제 4 박막 트랜지스터의 출력 단자는 변환 전위 출력 단자에 접속되고, 제 4 박막 트랜지스터의 제어 단자는 지연 제어 칩의 제 4 출력 단자에 접속된다.
지연 제어 칩은, 변환 전위 출력 단자가 제 2 고전위를 지연 출력하기 전에 제 1 고전위를 출력하도록 제어하고, 변환 전위 출력 단자가 제 4 전위를 지연 출력하기 전에 제 3 전위를 출력하도록 제어한다.
바람직하게는, 지연 제어 칩은, 제 1 지연 제어 유닛, 제 1 콤퍼레이터, 제 1 AND 게이트 유닛, 제 1 NOT 게이트 유닛 및 제 2 AND 게이트 유닛을 포함하는 제 1 지연 제어 모듈을 포함한다.
제 1 지연 제어 유닛은 클록 신호의 상승 에지에서 제 1 제어 신호를 출력하고, 제 1 프리셋 시간 후에 제 2 제어 신호를 출력한다. 제 1 콤퍼레이터의 비반전 입력 단자는 제 1 지연 제어 유닛의 출력 단자에 접속되고, 제 1 콤퍼레이터의 반전 입력 단자는 기준 신호에 접속되고, 제 1 콤퍼레이터의 출력 단자는 제 1 AND 게이트 유닛의 제 1 입력 단자와 제 1 NOT 게이트 유닛의 입력 단자에 각각 접속된다. 제 1 AND 게이트 유닛의 제 2 입력 단자는 클록 신호에 접속되고, 제 1 AND 게이트 유닛의 출력 단자는 제 1 박막 트랜지스터에 접속된다. 제 1 NOT 게이트 유닛의 출력 단자는 제 2 AND 게이트 유닛의 제 1 입력 단자에 접속된다. 제 2 AND 게이트 유닛의 제 2 입력 단자는 클록 신호에 접속되고, 제 2 AND 게이트 유닛의 출력 단자는 제 2 박막 트랜지스터에 접속된다.
바람직하게는, 지연 제어 칩은, 제 2 지연 제어 유닛, 제 2 콤퍼레이터, 제 3 AND 게이트 유닛, 제 2 NOT 게이트 유닛 및 제 4 AND 게이트 유닛을 포함하는 제 2 지연 제어 모듈을 포함한다.
제 2 지연 제어 유닛은 클록 신호의 하강 에지에서 제 1 제어 신호를 출력하고, 제 2 프리셋 시간 후에 제 2 제어 신호를 출력한다. 제 2 콤퍼레이터의 비반전 입력 단자는 제 2 지연 제어 유닛의 출력 단자에 접속되고, 제 2 콤퍼레이터의 반전 입력 단자는 기준 신호에 접속되고, 제 2 콤퍼레이터의 출력 단자는 제 3 AND 게이트 유닛의 제 1 입력 단자와 제 2 NOT 게이트 유닛의 입력 단자에 각각 접속된다. 제 3 AND 게이트 유닛의 제 2 입력 단자는 클록 신호에 접속되고, 제 3 AND 게이트 유닛의 출력 단자는 제 3 박막 트랜지스터에 접속된다. 제 2 NOT 게이트 유닛의 출력 단자는 제 4 AND 게이트 유닛의 제 1 입력 단자에 접속된다. 제 4 AND 게이트 유닛의 제 2 입력 단자는 클록 신호에 접속되고, 제 4 AND 게이트 유닛의 출력 단자는 제 4 박막 트랜지스터에 접속된다.
바람직하게는, 제 1 제어 신호의 극성과 제 2 제어 신호의 극성은 반대이다.
이 바람직한 실시예의 표시 패널의 구체적인 동작 원리는, 상술한 전위 변환 회로의 바람직한 실시예에 있어서의 설명과 동일하거나 또는 마찬가지이므로, 상세는, 상술한 전위 변환 회로의 바람직한 실시예에 있어서의 설명을 참조하라.
본 발명에 관계되는 전위 변환 회로 및 표시 패널에 있어서의 복수의 전위 입력 및 지연 제어 칩의 설정에 의하면, 전위 변환 때에 변환 전위 전압을 오버드라이브하고, 최단 시간에 정확한 변환 후의 전위 전압에 도달하는 것을 보증하고, 전위 변환의 속도 및 정확도가 향상된다. 이것에 의해, 종래의 전위 변환 회로 및 표시 패널에 있어서의, 변환된 레벨 전압의 변환 지연 및 변환 전압의 편차가 존재할 가능성이 있다고 하는 기술적 문제가 해결된다.
요약하면, 본 발명에 대하여 바람직한 실시예를 참조하여 설명했지만, 상술한 바람직한 실시예는, 본 발명을 한정하는 것을 의도하는 것이 아니다. 당업자라면, 본 발명의 정신과 범위를 일탈하지 않는 한, 다양한 변경이나 수식을 더할 수 있다. 따라서, 본 발명의 보호 범위는, 특허 청구의 범위에 의해 정의되는 범위에 준한다.
Claims (17)
- 전위 변환 회로로서,
제 1 전위를 입력하기 위한 제 1 전위 입력 단자와,
제 2 전위를 입력하기 위한 제 2 전위 입력 단자 - 상기 제 2 전위의 극성과 상기 제 1 전위의 극성이 동일하고, 상기 제 2 전위의 전압의 절대치가 상기 제 1 전위의 전압의 절대치보다 작음 - 와,
입력 단자가 상기 제 1 전위 입력 단자에 접속되고, 출력 단자가 변환 전위 출력 단자에 접속되고, 제어 단자가 지연 제어 칩의 제 1 출력 단자에 접속되는 제 1 박막 트랜지스터와,
입력 단자가 상기 제 2 전위 입력 단자에 접속되고, 출력 단자가 변환 전위 출력 단자에 접속되고, 제어 단자가 지연 제어 칩의 제 2 출력 단자에 접속되는 제 2 박막 트랜지스터와,
상기 변환 전위 출력 단자가 상기 제 2 전위를 지연 출력하기 전에, 상기 제 1 전위를 출력하도록 제어하기 위한 상기 지연 제어 칩을 포함하되,
상기 지연 제어 칩은, 지연 제어 유닛, 콤퍼레이터, 제 1 AND 게이트 유닛, NOT 게이트 유닛 및 제 2 AND 게이트 유닛을 포함하고,
상기 지연 제어 유닛은, 클록 신호의 상승 에지 또는 하강 에지에서 제 1 제어 신호를 출력하고, 프리셋 시간 후에 제 2 제어 신호를 출력하고,
상기 콤퍼레이터의 비반전 입력 단자가 상기 지연 제어 유닛의 출력 단자에 접속되고, 상기 콤퍼레이터의 반전 입력 단자가 기준 신호에 접속되고, 상기 콤퍼레이터의 출력 단자가 제 1 AND 게이트 유닛의 제 1 입력 단자와, NOT 게이트 유닛의 입력 단자에 각각 접속되고,
상기 제 1 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 상기 제 1 AND 게이트 유닛의 출력 단자가 제 1 박막 트랜지스터에 접속되고,
상기 NOT 게이트 유닛의 출력 단자가 제 2 AND 게이트 유닛의 제 1 입력 단자에 접속되고,
상기 제 2 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 상기 제 2 AND 게이트 유닛의 출력 단자가 제 2 박막 트랜지스터에 접속되는
전위 변환 회로.
- 제 1 항에 있어서,
상기 제 1 전위가 제 1 고전위이고, 상기 제 2 전위가 제 2 고전위인 전위 변환 회로.
- 제 1 항에 있어서,
상기 제 1 전위가 제 1 저전위이고, 상기 제 2 전위가 제 2 저전위인 전위 변환 회로.
- 삭제
- 제 1 항에 있어서,
상기 제 1 제어 신호의 극성과 상기 제 2 제어 신호의 극성은 반대인 전위 변환 회로.
- 제 5 항에 있어서,
상기 제 1 제어 신호는 로우 레벨 신호이고, 상기 제 2 제어 신호는 하이 레벨 신호인 전위 변환 회로.
- 전위 변환 회로로서,
하이 레벨 전위인 제 1 전위를 입력하기 위한 제 1 전위 입력 단자와,
제 2 전위를 입력하기 위한 제 2 전위 입력 단자 - 상기 제 2 전위의 극성과 상기 제 1 전위의 극성이 동일하고, 상기 제 2 전위의 전압의 절대치가 상기 제 1 전위의 전압의 절대치보다 작음 - 와,
로우 레벨 전위인 제 3 전위를 입력하기 위한 제 3 전위 입력 단자 - 상기 제 3 전위의 극성과 상기 제 1 전위의 극성은 반대임 - 와,
제 4 전위를 입력하기 위한 제 4 전위 입력 단자 - 상기 제 4 전위의 극성과 상기 제 3 전위의 극성이 동일하고, 상기 제 4 전위의 전압의 절대치가 상기 제 3 전위의 전압의 절대치보다 작음 - 와,
입력 단자가 상기 제 1 전위 입력 단자에 접속되고, 출력 단자가 변환 전위 출력 단자에 접속되고, 제어 단자가 지연 제어 칩의 제 1 출력 단자에 접속되는 제 1 박막 트랜지스터와,
입력 단자가 상기 제 2 전위 입력 단자에 접속되고, 출력 단자가 변환 전위 출력 단자에 접속되고, 제어 단자가 지연 제어 칩의 제 2 출력 단자에 접속되는 제 2 박막 트랜지스터와,
입력 단자가 상기 제 3 전위 입력 단자에 접속되고, 출력 단자가 변환 전위 출력 단자에 접속되고, 제어 단자가 지연 제어 칩의 제 3 출력 단자에 접속되는 제 3 박막 트랜지스터와,
입력 단자가 상기 제 4 전위 입력 단자에 접속되고, 출력 단자가 변환 전위 출력 단자에 접속되고, 제어 단자가 지연 제어 칩의 제 4 출력 단자에 접속되는 제 4 박막 트랜지스터와,
상기 변환 전위 출력 단자가 상기 제 2 전위를 지연 출력하기 전에, 상기 제 1 전위를 출력하도록 제어하고, 상기 변환 전위 출력 단자가 상기 제 4 전위를 지연 출력하기 전에, 상기 제 3 전위를 출력하도록 제어하기 위한 상기 지연 제어 칩
을 포함하는 전위 변환 회로.
- 제 7 항에 있어서,
상기 지연 제어 칩은, 제 1 지연 제어 유닛, 제 1 콤퍼레이터, 제 1 AND 게이트 유닛, 제 1 NOT 게이트 유닛 및 제 2 AND 게이트 유닛을 포함하는 제 1 지연 제어 모듈을 포함하고,
상기 제 1 지연 제어 유닛은, 클록 신호의 상승 에지에서 제 1 제어 신호를 출력하고, 제 1 프리셋 시간 후에 제 2 제어 신호를 출력하고,
상기 제 1 콤퍼레이터의 비반전 입력 단자가 상기 제 1 지연 제어 유닛의 출력 단자에 접속되고, 상기 제 1 콤퍼레이터의 반전 입력 단자가 기준 신호에 접속되고, 상기 제 1 콤퍼레이터의 출력 단자가 제 1 AND 게이트 유닛의 제 1 입력 단자와, 제 1 NOT 게이트 유닛의 입력 단자에 각각 접속되고,
상기 제 1 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 상기 제 1 AND 게이트 유닛의 출력 단자가 제 1 박막 트랜지스터에 접속되고,
상기 제 1 NOT 게이트 유닛의 출력 단자가 제 2 AND 게이트 유닛의 제 1 입력 단자에 접속되고,
상기 제 2 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 상기 제 2 AND 게이트 유닛의 출력 단자가 제 2 박막 트랜지스터에 접속되는
전위 변환 회로.
- 제 7 항에 있어서,
상기 지연 제어 칩은, 제 2 지연 제어 유닛, 제 2 콤퍼레이터, 제 3 AND 게이트 유닛, 제 2 NOT 게이트 유닛 및 제 4 AND 게이트 유닛을 포함하는 제 2 지연 제어 모듈을 포함하고,
상기 제 2 지연 제어 유닛은, 클록 신호의 하강 에지에서 제 1 제어 신호를 출력하고, 제 2 프리셋 시간 후에 제 2 제어 신호를 출력하고,
상기 제 2 콤퍼레이터의 비반전 입력 단자가 상기 제 2 지연 제어 유닛의 출력 단자에 접속되고, 상기 제 2 콤퍼레이터의 반전 입력 단자가 기준 신호에 접속되고, 상기 제 2 콤퍼레이터의 출력 단자가 제 3 AND 게이트 유닛의 제 1 입력 단자와, 제 2 NOT 게이트 유닛의 입력 단자에 각각 접속되고,
상기 제 3 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 상기 제 3 AND 게이트 유닛의 출력 단자가 제 3 박막 트랜지스터에 접속되고,
상기 제 2 NOT 게이트 유닛의 출력 단자가 제 4 AND 게이트 유닛의 제 1 입력 단자에 접속되고,
상기 제 4 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 상기 제 4 AND 게이트 유닛의 출력 단자가 제 4 박막 트랜지스터에 접속되는
전위 변환 회로.
- 제 8 항 또는 제 9 항에 있어서,
상기 제 1 제어 신호의 극성과 상기 제 2 제어 신호의 극성은 반대인 전위 변환 회로.
- 제 10 항에 있어서,
상기 제 1 제어 신호는 로우 레벨 신호이고, 상기 제 2 제어 신호는 하이 레벨 신호인 전위 변환 회로.
- 구동 회로를 포함하는 표시 패널로서,
상기 구동 회로는,
제 1 전위를 입력하기 위한 제 1 전위 입력 단자와,
제 2 전위를 입력하기 위한 제 2 전위 입력 단자 - 상기 제 2 전위의 극성과 상기 제 1 전위의 극성이 동일하고, 상기 제 2 전위의 전압의 절대치가 상기 제 1 전위의 전압의 절대치보다 작음 - 와,
입력 단자가 상기 제 1 전위 입력 단자에 접속되고, 출력 단자가 변환 전위 출력 단자에 접속되고, 제어 단자가 지연 제어 칩의 제 1 출력 단자에 접속되는 제 1 박막 트랜지스터와,
입력 단자가 상기 제 2 전위 입력 단자에 접속되고, 출력 단자가 변환 전위 출력 단자에 접속되고, 제어 단자가 지연 제어 칩의 제 2 출력 단자에 접속되는 제 2 박막 트랜지스터와,
상기 변환 전위 출력 단자가 상기 제 2 전위를 지연 출력하기 전에, 상기 제 1 전위를 출력하도록 제어하기 위한 상기 지연 제어 칩을 포함하되,
상기 지연 제어 칩은, 지연 제어 유닛, 콤퍼레이터, 제 1 AND 게이트 유닛, NOT 게이트 유닛 및 제 2 AND 게이트 유닛을 포함하고,
상기 지연 제어 유닛은, 클록 신호의 상승 에지 또는 하강 에지에서 제 1 제어 신호를 출력하고, 프리셋 시간 후에 제 2 제어 신호를 출력하고,
상기 콤퍼레이터의 비반전 입력 단자가 상기 지연 제어 유닛의 출력 단자에 접속되고, 상기 콤퍼레이터의 반전 입력 단자가 기준 신호에 접속되고, 상기 콤퍼레이터의 출력 단자가 제 1 AND 게이트 유닛의 제 1 입력 단자와, NOT 게이트 유닛의 입력 단자에 각각 접속되고,
상기 제 1 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 상기 제 1 AND 게이트 유닛의 출력 단자가 제 1 박막 트랜지스터에 접속되고,
상기 NOT 게이트 유닛의 출력 단자가 제 2 AND 게이트 유닛의 제 1 입력 단자에 접속되고,
상기 제 2 AND 게이트 유닛의 제 2 입력 단자가 클록 신호에 접속되고, 상기 제 2 AND 게이트 유닛의 출력 단자가 제 2 박막 트랜지스터에 접속되는
표시 패널.
- 제 12 항에 있어서,
상기 제 1 전위가 제 1 고전위이고, 상기 제 2 전위가 제 2 고전위인 표시 패널.
- 제 12 항에 있어서,
상기 제 1 전위가 제 1 저전위이고, 상기 제 2 전위가 제 2 저전위인 표시 패널.
- 삭제
- 제 12 항에 있어서,
상기 제 1 제어 신호의 극성과 상기 제 2 제어 신호의 극성은 반대인 표시 패널.
- 제 16 항에 있어서,
상기 제 1 제어 신호는 로우 레벨 신호이고, 상기 제 2 제어 신호는 하이 레벨 신호인 표시 패널.
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