JP6845375B2 - 電位変換回路及び表示パネル - Google Patents
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Description
本発明は、表示技術分野に関し、特に電位変換回路及び表示パネルに関する。
科学技術の発展に伴い、人々の表示装置の機能に対する要求がますます高くなり、表示パネルの画素ユニットのハイ・ローレベル変換の安定性が表示パネルの表示品質に影響を大きく与える。
画素ユニットの走査信号がハイレベル状態からローレベル状態に変換するか、又はローレベル状態からハイレベル状態に変換すると、対応する表示パネル内にインピーダンス素子が存在するため、変換後のローレベル電圧又は変換後のハイレベル電圧に変換遅延及び変換電圧のばらつきが存在する可能性があり、対応する表示パネルの画面表示品質に影響を与えてしまう。
したがって、従来技術の問題点を解決するために、電位変換回路及び表示パネルを提供する必要がある。
本発明は、従来の電位変換回路及び表示パネルにおいて変換後のレベル電圧に変換遅延及び変換電圧のばらつきが存在する可能性があるという技術的問題を解消するために、正確で高速にレベル変換を行うことが可能な電位変換回路及び表示パネルを提供することを目的とする。
本発明の実施例は電位変換回路を提供し、当該電位変換回路は、
第1電位を入力するための第1電位入力端子と、
第2電位を入力するための第2電位入力端子であって、前記第1電位の極性と前記第2電位の極性とが同じであり、前記第1電位の電圧の絶対値が前記第2電位の電圧の絶対値よりも大きい第2電位入力端子と、
入力端子が前記第1電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第1出力端子に接続される第1薄膜トランジスタと、
入力端子が前記第2電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第2出力端子に接続される第2薄膜トランジスタと、
前記変換電位出力端子が前記第2電位を遅延出力する前に、前記第1電位を出力するように制御するための前記遅延制御チップと、を含む。
第1電位を入力するための第1電位入力端子と、
第2電位を入力するための第2電位入力端子であって、前記第1電位の極性と前記第2電位の極性とが同じであり、前記第1電位の電圧の絶対値が前記第2電位の電圧の絶対値よりも大きい第2電位入力端子と、
入力端子が前記第1電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第1出力端子に接続される第1薄膜トランジスタと、
入力端子が前記第2電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第2出力端子に接続される第2薄膜トランジスタと、
前記変換電位出力端子が前記第2電位を遅延出力する前に、前記第1電位を出力するように制御するための前記遅延制御チップと、を含む。
本発明に係る電位変換回路において、前記第1電位が第1高電位であり、前記第2電位が第2高電位である。
本発明に係る電位変換回路において、前記第1電位が第1低電位であり、前記第2電位が第2低電位である。
本発明に係る電位変換回路において、前記遅延制御チップは、遅延制御ユニット、コンパレータ、第1アンドゲートユニット、ノットゲートユニット及び第2アンドゲートユニットを含み、
前記遅延制御ユニットは、クロック信号の立ち上がりエッジ又は立ち下がりエッジで第1制御信号を出力し、プリセット時間後に第2制御信号を出力し、
前記コンパレータの非反転入力端子が前記遅延制御ユニットの出力端子に接続され、前記コンパレータの反転入力端子が基準信号に接続され、前記コンパレータの出力端子が第1アンドゲートユニットの第1入力端子と、ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第1アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第1アンドゲートユニットの出力端子が第1薄膜トランジスタに接続され、
前記ノットゲートユニットの出力端子が第2アンドゲートユニットの第1入力端子に接続され、
前記第2アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第2アンドゲートユニットの出力端子が第2薄膜トランジスタに接続される。
前記遅延制御ユニットは、クロック信号の立ち上がりエッジ又は立ち下がりエッジで第1制御信号を出力し、プリセット時間後に第2制御信号を出力し、
前記コンパレータの非反転入力端子が前記遅延制御ユニットの出力端子に接続され、前記コンパレータの反転入力端子が基準信号に接続され、前記コンパレータの出力端子が第1アンドゲートユニットの第1入力端子と、ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第1アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第1アンドゲートユニットの出力端子が第1薄膜トランジスタに接続され、
前記ノットゲートユニットの出力端子が第2アンドゲートユニットの第1入力端子に接続され、
前記第2アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第2アンドゲートユニットの出力端子が第2薄膜トランジスタに接続される。
本発明に係る電位変換回路において、前記第1制御信号の極性と前記第2制御信号の極性とは逆である。
本発明に係る電位変換回路において、前記第1制御信号はローレベル信号であり、前記第2制御信号はハイレベル信号である。
本発明の実施例は電位変換回路をさらに提供し、当該電位変換回路は、
ハイレベル電位である第1電位を入力するための第1電位入力端子と、
第2電位を入力するための第2電位入力端子であって、前記第1電位の極性と前記第2電位の極性とが同じであり、前記第1電位の電圧の絶対値が前記第2電位の電圧の絶対値よりも大きい第2電位入力端子と、
ローレベル電位である第3電位を入力するための第3電位入力端子と、
第4電位を入力するための第4電位入力端子であって、前記第3電位の極性と前記第4電位の極性とが同じであり、前記第3電位の電圧の絶対値が前記第4電位の電圧の絶対値よりも大きく、前記第1電位の極性と前記第3電位の極性とは逆である第4電位入力端子と、
入力端子が前記第1電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第1出力端子に接続される第1薄膜トランジスタと、
入力端子が前記第2電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第2出力端子に接続される第2薄膜トランジスタと、
入力端子が前記第3電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第3出力端子に接続される第3薄膜トランジスタと、
入力端子が前記第4電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第4出力端子に接続される第4薄膜トランジスタと、
前記変換電位出力端子が前記第2電位を遅延出力する前に、前記第1電位を出力するように制御して、前記変換電位出力端子が前記第4電位を遅延出力する前に、前記第3電位を出力するように制御するための前記遅延制御チップと、を含む。
ハイレベル電位である第1電位を入力するための第1電位入力端子と、
第2電位を入力するための第2電位入力端子であって、前記第1電位の極性と前記第2電位の極性とが同じであり、前記第1電位の電圧の絶対値が前記第2電位の電圧の絶対値よりも大きい第2電位入力端子と、
ローレベル電位である第3電位を入力するための第3電位入力端子と、
第4電位を入力するための第4電位入力端子であって、前記第3電位の極性と前記第4電位の極性とが同じであり、前記第3電位の電圧の絶対値が前記第4電位の電圧の絶対値よりも大きく、前記第1電位の極性と前記第3電位の極性とは逆である第4電位入力端子と、
入力端子が前記第1電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第1出力端子に接続される第1薄膜トランジスタと、
入力端子が前記第2電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第2出力端子に接続される第2薄膜トランジスタと、
入力端子が前記第3電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第3出力端子に接続される第3薄膜トランジスタと、
入力端子が前記第4電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第4出力端子に接続される第4薄膜トランジスタと、
前記変換電位出力端子が前記第2電位を遅延出力する前に、前記第1電位を出力するように制御して、前記変換電位出力端子が前記第4電位を遅延出力する前に、前記第3電位を出力するように制御するための前記遅延制御チップと、を含む。
本発明に係る電位変換回路において、前記遅延制御チップは、第1遅延制御ユニット、第1コンパレータ、第1アンドゲートユニット、第1ノットゲートユニット及び第2アンドゲートユニットを含む第1遅延制御モジュールを含み、
前記第1遅延制御ユニットは、クロック信号の立ち上がりエッジで第1制御信号を出力し、第1プリセット時間後に第2制御信号を出力し、
前記第1コンパレータの非反転入力端子が前記第1遅延制御ユニットの出力端子に接続され、前記第1コンパレータの反転入力端子が基準信号に接続され、前記第1コンパレータの出力端子が第1アンドゲートユニットの第1入力端子と、第1ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第1アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第1アンドゲートユニットの出力端子が第1薄膜トランジスタに接続され、
前記第1ノットゲートユニットの出力端子が第2アンドゲートユニットの第1入力端子に接続され、
前記第2アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第2アンドゲートユニットの出力端子が第2薄膜トランジスタに接続される。
前記第1遅延制御ユニットは、クロック信号の立ち上がりエッジで第1制御信号を出力し、第1プリセット時間後に第2制御信号を出力し、
前記第1コンパレータの非反転入力端子が前記第1遅延制御ユニットの出力端子に接続され、前記第1コンパレータの反転入力端子が基準信号に接続され、前記第1コンパレータの出力端子が第1アンドゲートユニットの第1入力端子と、第1ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第1アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第1アンドゲートユニットの出力端子が第1薄膜トランジスタに接続され、
前記第1ノットゲートユニットの出力端子が第2アンドゲートユニットの第1入力端子に接続され、
前記第2アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第2アンドゲートユニットの出力端子が第2薄膜トランジスタに接続される。
本発明に係る電位変換回路において、前記遅延制御チップは、第2遅延制御ユニット、第2コンパレータ、第3アンドゲートユニット、第2ノットゲートユニット及び第4アンドゲートユニットを含む第2遅延制御モジュールを含み、
前記第2遅延制御ユニットは、クロック信号の立ち下がりエッジで第1制御信号を出力し、第2プリセット時間後に第2制御信号を出力し、
前記第2コンパレータの非反転入力端子が前記第2遅延制御ユニットの出力端子に接続され、前記第2コンパレータの反転入力端子が基準信号に接続され、前記第2コンパレータの出力端子が第3アンドゲートユニットの第1入力端子と、第2ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第3アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第3アンドゲートユニットの出力端子が第3薄膜トランジスタに接続され、
前記第2ノットゲートユニットの出力端子が第4アンドゲートユニットの第1入力端子に接続され、
前記第4アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第4アンドゲートユニットの出力端子が第4薄膜トランジスタに接続される。
前記第2遅延制御ユニットは、クロック信号の立ち下がりエッジで第1制御信号を出力し、第2プリセット時間後に第2制御信号を出力し、
前記第2コンパレータの非反転入力端子が前記第2遅延制御ユニットの出力端子に接続され、前記第2コンパレータの反転入力端子が基準信号に接続され、前記第2コンパレータの出力端子が第3アンドゲートユニットの第1入力端子と、第2ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第3アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第3アンドゲートユニットの出力端子が第3薄膜トランジスタに接続され、
前記第2ノットゲートユニットの出力端子が第4アンドゲートユニットの第1入力端子に接続され、
前記第4アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第4アンドゲートユニットの出力端子が第4薄膜トランジスタに接続される。
本発明に係る電位変換回路において、前記第1制御信号の極性と第2制御信号の極性とは逆である。
本発明に係る電位変換回路において、前記第1制御信号はローレベル信号であり、前記第2制御信号はハイレベル信号である。
本発明の実施例は駆動回路を含む表示パネルをさらに提供し、前記駆動回路は、
第1電位を入力するための第1電位入力端子と、
第2電位を入力するための第2電位入力端子であって、前記第1電位の極性と前記第2電位の極性とが同じであり、前記第1電位の電圧の絶対値が前記第2電位の電圧の絶対値よりも大きい第2電位入力端子と、
入力端子が前記第1電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第1出力端子に接続される第1薄膜トランジスタと、
入力端子が前記第2電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第2出力端子に接続される第2薄膜トランジスタと、
前記変換電位出力端子が前記第2電位を遅延出力する前に、前記第1電位を出力するように制御するための前記遅延制御チップと、を含む。
第1電位を入力するための第1電位入力端子と、
第2電位を入力するための第2電位入力端子であって、前記第1電位の極性と前記第2電位の極性とが同じであり、前記第1電位の電圧の絶対値が前記第2電位の電圧の絶対値よりも大きい第2電位入力端子と、
入力端子が前記第1電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第1出力端子に接続される第1薄膜トランジスタと、
入力端子が前記第2電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第2出力端子に接続される第2薄膜トランジスタと、
前記変換電位出力端子が前記第2電位を遅延出力する前に、前記第1電位を出力するように制御するための前記遅延制御チップと、を含む。
本発明に係る表示パネルにおいて、前記第1電位が第1高電位であり、前記第2電位が第2高電位である。
本発明に係る表示パネルにおいて、前記第1電位が第1低電位であり、前記第2電位が第2低電位である。
本発明に係る表示パネルにおいて、前記遅延制御チップは、遅延制御ユニット、コンパレータ、第1アンドゲートユニット、ノットゲートユニット及び第2アンドゲートユニットを含み、
前記遅延制御ユニットは、クロック信号の立ち上がりエッジ又は立ち下がりエッジで第1制御信号を出力し、プリセット時間後に第2制御信号を出力し、
前記コンパレータの非反転入力端子が前記遅延制御ユニットの出力端子に接続され、前記コンパレータの反転入力端子が基準信号に接続され、前記コンパレータの出力端子が第1アンドゲートユニットの第1入力端子と、ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第1アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第1アンドゲートユニットの出力端子が第1薄膜トランジスタに接続され、
前記ノットゲートユニットの出力端子が第2アンドゲートユニットの第1入力端子に接続され、
前記第2アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第2アンドゲートユニットの出力端子が第2薄膜トランジスタに接続される。
前記遅延制御ユニットは、クロック信号の立ち上がりエッジ又は立ち下がりエッジで第1制御信号を出力し、プリセット時間後に第2制御信号を出力し、
前記コンパレータの非反転入力端子が前記遅延制御ユニットの出力端子に接続され、前記コンパレータの反転入力端子が基準信号に接続され、前記コンパレータの出力端子が第1アンドゲートユニットの第1入力端子と、ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第1アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第1アンドゲートユニットの出力端子が第1薄膜トランジスタに接続され、
前記ノットゲートユニットの出力端子が第2アンドゲートユニットの第1入力端子に接続され、
前記第2アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第2アンドゲートユニットの出力端子が第2薄膜トランジスタに接続される。
本発明に係る表示パネルにおいて、前記第1制御信号の極性と前記第2制御信号の極性とは逆である。
本発明に係る表示パネルにおいて、前記第1制御信号はローレベル信号であり、前記第2制御信号はハイレベル信号である。
本発明に係る電位変換回路及び表示パネルにおける複数の電位入力及び遅延制御チップの設定によると、電位変換時に、最短時間で正確な変換後の電位電圧に達することを保証するために、変換電位電圧をオーバードライブし、電位変換の速度及び精度を向上させ、従来の電位変換回路及び表示パネルにおける変換後のレベル電圧に変換遅延及び変換電圧のばらつきが存在する可能性があるという技術的問題を解決した。
以下、本発明の実施例における技術的手段をより明確に説明するために、実施例の説明に使用する添付図面を簡単に紹介する。以下に説明する図面は、本発明の幾つかの実施例に過ぎず、当業者にとっては創造的努力なしにこれらの図面から他の図面を導き出すこともできることは明らかである。
以下、本発明の実施例における図面を参照しながら、本発明の実施例における技術的手段を明確かつ完全に説明する。説明した実施例は、明らかに、本発明の実施例のすべてではなく、単に実施例の一部である。本発明の実施例に基づいて、当業者が創造的努力なしに取得したすべての他の実施例は、いずれも本発明の保護範囲に属している。
図1を参照すると、図1は本発明に係る電位変換回路の構造概略図である。該電位変換回路10は、第1電位入力端子11、第2電位入力端子12、第1薄膜トランジスタ13、第2薄膜トランジスタ14及び遅延制御チップ15を含む。
第1電位入力端子11は第1電位を入力するために用いられ、第2電位入力端子12は第2電位を入力するために用いられる。第1電位の極性と第2電位の極性とは同じであり、第1電位の電圧の絶対値は第2電位の電圧の絶対値よりも大きい。
第1薄膜トランジスタ13の入力端子は第1電位入力端子11に接続され、第1薄膜トランジスタ13の出力端子は変換電位出力端子16に接続され、第1薄膜トランジスタ13の制御端子は遅延制御チップ15の第1出力端子に接続される。第2薄膜トランジスタ14の入力端子は第2電位入力端子12に接続され、第2薄膜トランジスタ14の出力端子は変換電位出力端子16に接続され、第2薄膜トランジスタ14の制御端子は遅延制御チップ15の第2出力端子に接続される。遅延制御チップ15は、変換電位出力端子が第2電位を遅延出力する前に、第1電位を出力するように制御する。
本発明に係る電位変換回路10は、遅延制御チップ15により第1薄膜トランジスタ13をオンにするように制御し、第2薄膜トランジスタ14をオフにすることで、変換電位出力端子16から電圧の絶対値が大きな第1電位を出力し、次に遅延制御チップ15により第1薄膜トランジスタ13をオフにし、第2薄膜トランジスタ14をオンにすることで、変換電位出力端子16から電圧の絶対値が小さい第2電位を遅延出力する。第1電位の電圧の絶対値が大きいので、変換電位出力端子16は、第2電位をより正確に高速に出力することができる。
本発明の遅延制御チップ15は、遅延制御ユニット、コンパレータ、第1アンドゲートユニット、ノットゲートユニット及び第2アンドゲートユニットを含む。
遅延制御ユニットは、クロック信号の立ち上がりエッジ又は立ち下がりエッジで第1制御信号を出力し、プリセット時間後に第2制御信号を出力し、即ち第1電位に対応する第1制御信号を出力して、第2電位に対応する第2制御信号を遅延出力する。ここで、第1制御信号の極性と第2制御信号の極性とは逆であり、例えば、第1制御信号がローレベル信号であり、第2制御信号がハイレベル信号である。
コンパレータの非反転入力端子が遅延制御ユニットの出力端子に接続され、コンパレータの反転入力端子が基準信号に接続され、コンパレータの出力端子が第1アンドゲートユニットの第1入力端子と、ノットゲートユニットの入力端子とにそれぞれ接続される。コンパレータは、第1制御信号及び基準信号に基づいて第1比較信号を出力し、第2制御信号及び基準信号に基づいて第2比較信号を出力する。
第1アンドゲートユニットの第2入力端子がクロック信号に接続され、第1アンドゲートユニットの出力端子が第1薄膜トランジスタに接続される。第1アンドゲートユニットは、第1比較信号及び第2比較信号に基づいて、第1薄膜トランジスタのオン又はオフ制御信号を生成する。
ノットゲートユニットの出力端子が第2アンドゲートユニットの第1入力端子に接続される。ノットゲートユニットは、第1比較信号と第2比較信号とを反転動作させる。
第2アンドゲートユニットの第2入力端子がクロック信号に接続され、第2アンドゲートユニットの出力端子が第2薄膜トランジスタに接続される。第2アンドゲートユニットは、反転動作後の第1比較信号と、反転動作後の第2比較信号とに基づいて、前記第2薄膜トランジスタのオン又はオフ制御信号を生成する。
該遅延制御チップの遅延制御ユニットは、第1制御信号を出力して、第2制御信号を遅延出力することが可能であることで、第1アンドゲートユニットを介して第1薄膜トランジスタのオン又はオフ制御信号を生成し、第2アンドゲートユニットを介して第2薄膜トランジスタのオン又はオフ制御信号を生成して、第1薄膜トランジスタと第2薄膜トランジスタとの正確なオフオン制御を実現することができる。
一実施例において、前記第1薄膜トランジスタ及び第2薄膜トランジスタは共にP型MOSトランジスタである。クロック信号が立ち上がりエッジである場合、前記遅延制御ユニットから出力される第1制御信号はローレベル信号である。前記コンパレータからローレベルが出力され、前記第1アンドゲートユニットからローレベル信号が出力され、前記第1薄膜トランジスタがオンとなり、前記ノットゲートユニットからハイレベル信号が出力され、前記第2アンドゲートユニットからハイレベル信号が出力され、前記第2薄膜トランジスタがオフとなり、前記変換電位出力端子16から第1電位が出力される。
プリセット時間後に、前記遅延制御ユニットから出力される第1制御信号はハイレベルとなる。前記コンパレータからハイレベルが出力され、前記第1アンドゲートユニットからハイレベル信号が出力され、前記第1薄膜トランジスタがオフとなり、前記ノットゲートユニットからローレベル信号が出力され、前記第2アンドゲートユニットからローレベル信号が出力され、前記第2薄膜トランジスタがオンとなり、前記変換電位出力端子16から第2電位が出力される。
他の実施例において、前記第1薄膜トランジスタ及び第2薄膜トランジスタは共にN型MOSトランジスタである。クロック信号が立ち下がりエッジである場合に、前記遅延制御ユニットから出力される第1制御信号はハイレベル信号である。前記コンパレータからハイレベルが出力され、前記第1アンドゲートユニットからハイレベル信号が出力され、前記第1薄膜トランジスタがオンとなり、前記ノットゲートユニットからローレベル信号が出力され、前記第2アンドゲートユニットからローレベル信号が出力され、前記第2薄膜トランジスタがオフとなり、前記変換電位出力端子16から第1電位が出力される。
プリセット時間後に、前記遅延制御ユニットから出力される第1制御信号はローレベルとなる。前記コンパレータからローレベルが出力され、前記第1アンドゲートユニットからローレベル信号が出力され、前記第1薄膜トランジスタがオフとなり、前記ノットゲートユニットからハイレベル信号が出力され、前記第2アンドゲートユニットからハイレベル信号が出力され、前記第2薄膜トランジスタがオンとなり、前記変換電位出力端子16から第2電位が出力される。
ここで、コンパレータ及びアンド・ノットゲートユニットの設計により、第1薄膜トランジスタ制御信号及び第2薄膜トランジスタ制御信号の信号強度を保証し、第1薄膜トランジスタ制御信号及び第2薄膜トランジスタ制御信号の信号トリガのタイミング性及び信号精度を高めることができる。
図2を参照すると、図2は、本発明に係る電位変換回路の好ましい実施例の構造概略図である。この好ましい実施例の電位変換回路20は、第1電位入力端子、第2電位入力端子、第3電位入力端子、第4電位入力端子、第1薄膜トランジスタQH1、第2薄膜トランジスタQH2、第3薄膜トランジスタQL1、第4薄膜トランジスタQL2及び遅延制御チップ25を含む。
第1電位入力端子はハイレベル電位である第1電位VGH1を入力し、第2電位入力端子は第2電位VGH2を入力し、該第2電位VGH2の極性と第1電位の極性とが同じであり、第2電位VGH2の電位電圧が第1電位VGH1の電位電圧よりも小さい。
第1薄膜トランジスタQH1の入力端子は第1電位入力端子に接続され、第1薄膜トランジスタQH1の出力端子は変換電位出力端子Sig_outに接続され、第1薄膜トランジスタQH1の制御端子は遅延制御チップ25の第1出力端子aに接続される。第2薄膜トランジスタQH2の入力端子は第2電位入力端子に接続され、第2薄膜トランジスタQH2の出力端子は変換電位出力端子Sig_outに接続され、第2薄膜トランジスタQH2の制御端子は遅延制御チップ25の第2出力端子bに接続される。
第3電位入力端子はローレベル電位である第3電位VGL1を入力し、第4電位入力端子は第4電位VGL2を入力し、第4電位VGL2の電位電圧が第3電位VGL1の電位電圧よりも大きい。
第3薄膜トランジスタQL1の入力端子は第3電位入力端子に接続され、第3薄膜トランジスタQL1の出力端子は変換電位出力端子Sig_outに接続され、第3薄膜トランジスタQL1の制御端子は遅延制御チップ25の第3出力端子cに接続される。第4薄膜トランジスタQL2の入力端子は第4電位入力端子に接続され、第4薄膜トランジスタQL2の出力端子は変換電位出力端子Sig_outに接続され、第4薄膜トランジスタQL2の制御端子は遅延制御チップ25の第4出力端子dに接続される。
遅延制御チップ25は、変換電位出力端子Sig_outが第2高電位VGH2を遅延出力する前に第1高電位VGH1を出力するように制御し、変換電位出力端子Sig_outが第4電位VGL2を遅延出力する前に第3電位VGL1を出力するように制御する。
電位変換回路20の遅延制御チップ25は、第1遅延制御モジュール30と、第2遅延制御モジュール40とを含む。図3及び図4を参照すると、図3は、本発明に係る電位変換回路の好ましい実施例の第1遅延制御モジュールの構造概略図であり、図4は、本発明に係る電位変換回路の好ましい実施例の第2遅延制御モジュールの構造概略図である。
第1遅延制御モジュール30は、第1遅延制御ユニット31、第1コンパレータ32、第1アンドゲートユニット33、第1ノットゲートユニット34及び第2アンドゲートユニット35を含む。
第1遅延制御ユニット31は、クロック信号が立ち上がりエッジである場合に、第1制御信号を出力し、第1プリセット時間後に第2制御信号を出力する。前記第1制御信号の極性と第2制御信号の極性とは逆である。
第1コンパレータ32の非反転入力端子は第1遅延制御ユニット31の出力端子に接続され、第1コンパレータ32の反転入力端子は基準信号Vhrefに接続され、第1コンパレータ32の出力端子は第1アンドゲートユニット33の第1入力端子と、第1ノットゲートユニット34の入力端子とにそれぞれ接続される。
第1コンパレータ32は、第1制御信号及び基準信号Vhrefに基づいて第1比較信号を出力し、第2制御信号及び基準信号Vhrefに基づいて第2比較信号を出力する。
第1アンドゲートユニット33の第2入力端子はエッジクロック信号に接続され、第1アンドゲートユニット33の出力端子は第1薄膜トランジスタQH1に接続される。第1アンドゲートユニット33は、第1比較信号、第2比較信号及びエッジクロック信号に基づいて、第1薄膜トランジスタQH1のオン又はオフ制御信号を生成する。
第1ノットゲートユニット34の出力端子は第2アンドゲートユニット35の第1入力端子に接続される。第1ノットゲートユニット34は第1比較信号と第2比較信号とを反転動作させる。
第2アンドゲートユニット35の第2入力端子はエッジクロック信号に接続され、第2アンドゲートユニット35の出力端子は第2薄膜トランジスタQH2に接続される。第2アンドゲートユニットは、反転動作後の第1比較信号と、反転動作後の第2比較信号とに基づいて、第2薄膜トランジスタQH2のオン又はオフ制御信号を生成する。
第2遅延制御モジュール40は、第2遅延制御ユニット41、第2コンパレータ42、第3アンドゲートユニット43、第2ノットゲートユニット44及び第4アンドゲートユニット45を含む。
第2遅延制御ユニット41は、クロック信号の立ち下がりエッジで、第3電位VGL1に対応する第3制御信号を出力し、第2プリセット時間後に、第4電位VGL2に対応する第4制御信号を出力する。
第2コンパレータ42の非反転入力端子は第2遅延制御ユニット41の出力端子に接続され、第2コンパレータ42の反転入力端子は基準信号Vlrefに接続され、第2コンパレータ42の出力端子は第3アンドゲートユニット43の第1入力端子と、第2ノットゲートユニット44の入力端子とにそれぞれ接続される。
第2コンパレータ42は、第3制御信号及び基準信号Vlrefに基づいて第3比較信号を出力し、第4制御信号及び基準信号Vlrefに基づいて第4比較信号を出力する。
第3アンドゲートユニット43の第2入力端子は立ち下がりエッジクロック信号Bに接続され、第3アンドゲートユニット43の出力端子は第3薄膜トランジスタQL1に接続される。第3アンドゲートユニット43は、第3比較信号、第4比較信号及び立ち下がりエッジクロック信号Bに基づいて、第3薄膜トランジスタQL1の第3薄膜トランジスタ制御信号を生成して、第3薄膜トランジスタ制御信号を遅延制御チップ25の第3出力端子cに出力する。
第2ノットゲートユニット44の出力端子は第4アンドゲートユニット45の第1入力端子に接続される。第2ノットゲートユニット44は第3比較信号と第4比較信号とを反転動作させる。
第4アンドゲートユニット45の第2入力端子は立ち下がりエッジクロック信号Bに接続され、第4アンドゲートユニット45の出力端子は第4薄膜トランジスタQL2に接続される。第4アンドゲートユニット45は、反転動作後の第3比較信号と、反転動作後の第4比較信号とに基づいて、第4薄膜トランジスタQL2の第4薄膜トランジスタ制御信号を生成し、第4薄膜トランジスタ制御信号を遅延制御チップ25の第4出力端子dに出力する。
以下、図2〜図5に基づいて、本発明に係る電位変換回路の好ましい実施例の具体的な動作原理を説明する。図5は、本発明に係る電位変換回路の好ましい実施例の変換電位(即ちクロック信号)及び対応する走査信号を出力する波形図である。
表示パネルの走査信号をクロック信号の第2電位VGH2に対応する高電位走査信号SCANHに変換する必要がある場合、電位変換回路20は、まずクロック信号を第1電位VGH1に変換する。
クロック信号が立ち上がりエッジ段階にあるので、遅延制御チップ25の第1遅延制御モジュール30の第1遅延制御ユニット31から第1制御信号を出力し、次に第1コンパレータ32が上記第1制御信号及び基準信号Vhrefに基づいて第1比較信号を出力する。
第1比較信号とクロック信号Aとは、第1アンドゲートユニット33により、第1薄膜トランジスタQH1の低電位のオン制御信号を生成する。
第1ノットゲートユニット34は第1比較信号を反転動作する。反転動作後の第1比較信号及び立ち上がりエッジクロック信号Aは、第2アンドゲートユニット35により、第2薄膜トランジスタQH2の高電位のオフ制御信号を生成する。
したがって、第1薄膜トランジスタQH1がオンにされ、第1電位VGH1が第1薄膜トランジスタQH1を介して変換電位出力端子Sig_outから出力され、第2薄膜トランジスタQH2がオフにされる。
次に、電位変換回路20が走査信号を第2高電位VGH2に変換する。
遅延制御チップ25の第1遅延制御モジュール30の第1遅延制御ユニット31は、第1制御信号の極性とは逆である第2制御信号を遅延出力する。次に、第1コンパレータ32は、上記第2制御信号及び基準信号Vhrefに基づいて、第2比較信号を出力する。
第2比較信号と立ち上がりエッジクロック信号Aとは、第1アンドゲートユニット33により、第1薄膜トランジスタQH1の高電位のオフ制御信号を生成する。
第1ノットゲートユニット34は第2比較信号を反転動作する。反転動作後の第2比較信号及び立ち上がりエッジクロック信号Aは、第2アンドゲートユニット35により、第2薄膜トランジスタQH2の低電位のオン制御信号を生成する。
したがって、第2薄膜トランジスタQH2がオンにされ、第2電位VGH2が第2薄膜トランジスタQH2を介して変換電位出力端子Sig_outから出力され、第1薄膜トランジスタQH1がオフにされる。
クロック信号が第1電位VGH1から低い第2電位VGH2に変換されるので、第2電位VGH2の変換速度が速く、第2電位VGH2の変換精度が高くなる。
表示パネルの走査信号をクロック信号の第4電位VGL2に対応する低電位走査信号SCANLに変換する必要がある場合、電位変換回路20は、まず、クロック信号を第3電位VGL1に変換する。
クロック信号が立ち下がりエッジ段階にあるので、遅延制御チップ25の第2遅延制御モジュール40の第2遅延制御ユニット41から第3制御信号を出力し、次に第2コンパレータ42が上記第3制御信号及び基準信号Vlrefに基づいて第3比較信号を出力する。
第3比較信号とクロック信号Bとは、第3アンドゲートユニット43により、第3薄膜トランジスタQL1の高電位のオン制御信号を生成する。
第2ノットゲートユニット44は第3比較信号を反転動作する。反転動作後の第3比較信号及び立ち上がりエッジクロック信号Bは、第4アンドゲートユニット45により、第4薄膜トランジスタQL2の低電位のオフ制御信号を生成する。
したがって、第3薄膜トランジスタQL1がオンにされ、第3電位VGL1が第3薄膜トランジスタQL1を介して変換電位出力端子Sig_outから出力され、第4薄膜トランジスタQL2がオフにされる。
次に、電位変換回路20が走査信号を第4電位VGL2に変換する。
遅延制御チップ25の第2遅延制御モジュール40の第2遅延制御ユニット41は、第3制御信号の極性とは逆である第4制御信号を遅延出力する。次に、第2コンパレータ42は、上記第4制御信号及び基準信号Vlrefに基づいて、第4比較信号を出力する。
第4比較信号と立ち上がりエッジクロック信号Bとは第3アンドゲートユニット43により第3薄膜トランジスタQL1の低電位のオフ制御信号を生成する。
第2ノットゲートユニット44は第4比較信号を反転動作する。反転動作後の第4比較信号及び立ち上がりエッジクロック信号Bは、第4アンドゲートユニット45により、第4薄膜トランジスタQL2の高電位のオン制御信号を生成する。
したがって、第4薄膜トランジスタQL2がオンにされ、第4電位VGL2が第4薄膜トランジスタQL2を介して変換電位出力端子Sig_outから出力され、第3薄膜トランジスタQL1がオフにされる。
クロック信号が、第3電位VGL1から高い第4電位VGL2に変換するので、第4電位VGL2の変換速度が速く、第4電位VGL2の変換精度が高くなる。
これにより、この好ましい実施例の電位変換回路20における走査信号の電位変換処理が完了する。
本発明は表示パネルをさらに提供し、該表示パネルの駆動回路は、第1電位入力端子、第2電位入力端子、第1薄膜トランジスタ、第2薄膜トランジスタ及び遅延制御チップを含む電位変換回路を含む。第1電位入力端子は第1電位を入力し、第2電位入力端子は第2電位を入力する。第1電位の極性と第2電位の極性とは同じであり、第1電位の電圧の絶対値は第2電位の電圧の絶対値よりも大きい。
第1薄膜トランジスタの入力端子は第1電位入力端子に接続され、第1薄膜トランジスタの出力端子は変換電位出力端子に接続され、第1薄膜トランジスタの制御端子は遅延制御チップの第1出力端子に接続される。第2薄膜トランジスタの入力端子は第2電位入力端子に接続され、第2薄膜トランジスタの出力端子は変換電位出力端子に接続され、第2薄膜トランジスタの制御端子は遅延制御チップの第2出力端子に接続される。遅延制御チップは変換電位出力端子が第2電位を遅延出力する前に、第1電位を出力するように制御する。
好ましくは、第1電位は第1高電位であり、第2電位は第2高電位であるか、又は、第1電位は第1低電位であり、第2電位は第2低電位である。
好ましくは、電位変換回路は、第1電位入力端子、第2電位入力端子、第3電位入力端子、第4電位入力端子、第1薄膜トランジスタ、第2薄膜トランジスタ、第3薄膜トランジスタ、第4薄膜トランジスタ及び遅延制御チップを含む。
第1電位入力端子はハイレベル電位である第1電位を入力し、第2電位入力端子は第2電位を入力する。該第2電位の極性と第1電位の極性とが同じであり、第2電位の電位電圧は第1電位の電位電圧よりも小さい。
第1薄膜トランジスタの入力端子は第1電位入力端子に接続され、第1薄膜トランジスタの出力端子は変換電位出力端子に接続され、第1薄膜トランジスタの制御端子は遅延制御チップの第1出力端子に接続される。第2薄膜トランジスタの入力端子は第2電位入力端子に接続され、第2薄膜トランジスタの出力端子は変換電位出力端子に接続され、第2薄膜トランジスタの制御端子は遅延制御チップの第2出力端子に接続される。
第3電位入力端子はローレベル電位である第3電位を入力し、第4電位入力端子は第4電位を入力する。第4電位の電位電圧は、第3電位の電位電圧よりも大きい。
第3薄膜トランジスタの入力端子は第3電位入力端子に接続され、第3薄膜トランジスタの出力端子は変換電位出力端子に接続され、第3薄膜トランジスタの制御端子は遅延制御チップの第3出力端子に接続される。第4薄膜トランジスタの入力端子は第4電位入力端子に接続され、第4薄膜トランジスタの出力端子は変換電位出力端子に接続され、第4薄膜トランジスタの制御端子は遅延制御チップの第4出力端子に接続される。
遅延制御チップは、変換電位出力端子が第2高電位を遅延出力する前に第1高電位を出力するように制御し、変換電位出力端子が第4電位を遅延出力する前に第3電位を出力するように制御する。
好ましくは、遅延制御チップは、第1遅延制御ユニット、第1コンパレータ、第1アンドゲートユニット、第1ノットゲートユニット及び第2アンドゲートユニットを含む第1遅延制御モジュールを含む。
第1遅延制御ユニットはクロック信号の立ち上がりエッジで第1制御信号を出力し、第1プリセット時間後に第2制御信号を出力する。第1コンパレータの非反転入力端子は第1遅延制御ユニットの出力端子に接続され、第1コンパレータの反転入力端子は基準信号に接続され、第1コンパレータの出力端子は第1アンドゲートユニットの第1入力端子と第1ノットゲートユニットの入力端子とにそれぞれ接続される。第1アンドゲートユニットの第2入力端子はクロック信号に接続され、第1アンドゲートユニットの出力端子は第1薄膜トランジスタに接続される。第1ノットゲートユニットの出力端子は第2アンドゲートユニットの第1入力端子に接続される。第2アンドゲートユニットの第2入力端子はクロック信号に接続され、第2アンドゲートユニットの出力端子は第2薄膜トランジスタに接続される。
好ましくは、遅延制御チップは、第2遅延制御ユニット、第2コンパレータ、第3アンドゲートユニット、第2ノットゲートユニット及び第4アンドゲートユニットを含む第2遅延制御モジュールを含む。
第2遅延制御ユニットはクロック信号の立ち下がりエッジで第1制御信号を出力し、第2プリセット時間後に第2制御信号を出力する。第2コンパレータの非反転入力端子は第2遅延制御ユニットの出力端子に接続され、第2コンパレータの反転入力端子は基準信号に接続され、第2コンパレータの出力端子は第3アンドゲートユニットの第1入力端子と第2ノットゲートユニットの入力端子とにそれぞれ接続される。第3アンドゲートユニットの第2入力端子はクロック信号に接続され、第3アンドゲートユニットの出力端子は第3薄膜トランジスタに接続される。第2ノットゲートユニットの出力端子は第4アンドゲートユニットの第1入力端子に接続される。第4アンドゲートユニットの第2入力端子はクロック信号に接続され、第4アンドゲートユニットの出力端子は第4薄膜トランジスタに接続される。
好ましくは、第1制御信号の極性と第2制御信号の極性とは逆である。
この好ましい実施例の表示パネルの具体的な動作原理は、上述した電位変換回路の好ましい実施例における説明と同じであるか又は同様であるので、詳細は、上述した電位変換回路の好ましい実施例における説明を参照されたい。
本発明に係る電位変換回路及び表示パネルにおける複数の電位入力及び遅延制御チップの設定によると、電位変換時に変換電位電圧をオーバードライブし、最短時間で正確な変換後の電位電圧に達することを保証し、電位変換の速度及び精度が向上する。これにより、従来の電位変換回路及び表示パネルにおける、変換されたレベル電圧の変換遅延及び変換電圧のばらつきが存在する可能性があるという技術的問題が解決される。
要約すると、本発明について好ましい実施例を参照して説明したが、上述した好ましい実施例は、本発明を限定するたことを意図するものではない。当業者であれば、本発明の精神と範囲を逸脱しない限り、様々な変更や修飾を加えることができる。したがって、本発明の保護範囲は、特許請求の範囲によって定義される範囲に準ずる。
Claims (17)
- 電位変換回路であって、
第1電位を入力するための第1電位入力端子と、
第2電位を入力するための第2電位入力端子であって、前記第1電位の極性と前記第2電位の極性とが同じであり、前記第1電位の電圧の絶対値が前記第2電位の電圧の絶対値よりも大きい第2電位入力端子と、
入力端子が前記第1電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第1出力端子に接続される第1薄膜トランジスタと、
入力端子が前記第2電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第2出力端子に接続される第2薄膜トランジスタと、
前記変換電位出力端子が前記第2電位を遅延出力する前に、前記第1電位を出力するように制御するための前記遅延制御チップと、
を含む電位変換回路。 - 前記第1電位が第1高電位であり、前記第2電位が第2高電位である、
請求項1に記載の電位変換回路。 - 前記第1電位が第1低電位であり、前記第2電位が第2低電位である、
請求項1に記載の電位変換回路。 - 前記遅延制御チップは、遅延制御ユニット、コンパレータ、第1アンドゲートユニット、ノットゲートユニット及び第2アンドゲートユニットを含み、
前記遅延制御ユニットは、クロック信号の立ち上がりエッジ又は立ち下がりエッジで第1制御信号を出力し、プリセット時間後に第2制御信号を出力し、
前記コンパレータの非反転入力端子が前記遅延制御ユニットの出力端子に接続され、前記コンパレータの反転入力端子が基準信号に接続され、前記コンパレータの出力端子が第1アンドゲートユニットの第1入力端子と、ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第1アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第1アンドゲートユニットの出力端子が第1薄膜トランジスタに接続され、
前記ノットゲートユニットの出力端子が第2アンドゲートユニットの第1入力端子に接続され、
前記第2アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第2アンドゲートユニットの出力端子が第2薄膜トランジスタに接続される、
請求項1に記載の電位変換回路。 - 前記第1制御信号の極性と前記第2制御信号の極性とは逆である、
請求項4に記載の電位変換回路。 - 前記第1制御信号はローレベル信号であり、前記第2制御信号はハイレベル信号である、
請求項5に記載の電位変換回路。 - 電位変換回路であって、
ハイレベル電位である第1電位を入力するための第1電位入力端子と、
第2電位を入力するための第2電位入力端子であって、前記第1電位の極性と前記第2電位の極性とが同じであり、前記第1電位の電圧の絶対値が前記第2電位の電圧の絶対値よりも大きい第2電位入力端子と、
ローレベル電位である第3電位を入力するための第3電位入力端子と、
第4電位を入力するための第4電位入力端子であって、前記第3電位の極性と前記第4電位の極性とが同じであり、前記第3電位の電圧の絶対値が前記第4電位の電圧の絶対値よりも大きく、前記第1電位の極性と前記第3電位の極性とは逆である第4電位入力端子と、
入力端子が前記第1電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第1出力端子に接続される第1薄膜トランジスタと、
入力端子が前記第2電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第2出力端子に接続される第2薄膜トランジスタと、
入力端子が前記第3電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第3出力端子に接続される第3薄膜トランジスタと、
入力端子が前記第4電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第4出力端子に接続される第4薄膜トランジスタと、
前記変換電位出力端子が前記第2電位を遅延出力する前に、前記第1電位を出力するように制御して、前記変換電位出力端子が前記第4電位を遅延出力する前に、前記第3電位を出力するように制御するための前記遅延制御チップと、
を含む電位変換回路。 - 前記遅延制御チップは、第1遅延制御ユニット、第1コンパレータ、第1アンドゲートユニット、第1ノットゲートユニット及び第2アンドゲートユニットを含む第1遅延制御モジュールを含み、
前記第1遅延制御ユニットは、クロック信号の立ち上がりエッジで第1制御信号を出力し、第1プリセット時間後に第2制御信号を出力し、
前記第1コンパレータの非反転入力端子が前記第1遅延制御ユニットの出力端子に接続され、前記第1コンパレータの反転入力端子が基準信号に接続され、前記第1コンパレータの出力端子が第1アンドゲートユニットの第1入力端子と、第1ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第1アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第1アンドゲートユニットの出力端子が第1薄膜トランジスタに接続され、
前記第1ノットゲートユニットの出力端子が第2アンドゲートユニットの第1入力端子に接続され、
前記第2アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第2アンドゲートユニットの出力端子が第2薄膜トランジスタに接続される、
請求項7に記載の電位変換回路。 - 前記遅延制御チップは、第2遅延制御ユニット、第2コンパレータ、第3アンドゲートユニット、第2ノットゲートユニット及び第4アンドゲートユニットを含む第2遅延制御モジュールを含み、
前記第2遅延制御ユニットは、クロック信号の立ち下がりエッジで第1制御信号を出力し、第2プリセット時間後に第2制御信号を出力し、
前記第2コンパレータの非反転入力端子が前記第2遅延制御ユニットの出力端子に接続され、前記第2コンパレータの反転入力端子が基準信号に接続され、前記第2コンパレータの出力端子が第3アンドゲートユニットの第1入力端子と、第2ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第3アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第3アンドゲートユニットの出力端子が第3薄膜トランジスタに接続され、
前記第2ノットゲートユニットの出力端子が第4アンドゲートユニットの第1入力端子に接続され、
前記第4アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第4アンドゲートユニットの出力端子が第4薄膜トランジスタに接続される、
請求項7に記載の電位変換回路。 - 前記第1制御信号の極性と前記第2制御信号の極性とは逆である、
請求項8または9に記載の電位変換回路。 - 前記第1制御信号はローレベル信号であり、前記第2制御信号はハイレベル信号である、
請求項10に記載の電位変換回路。 - 駆動回路を含む表示パネルであって、前記駆動回路は、
第1電位を入力するための第1電位入力端子と、
第2電位を入力するための第2電位入力端子であって、前記第1電位の極性と前記第2電位の極性とが同じであり、前記第1電位の電圧の絶対値が前記第2電位の電圧の絶対値よりも大きい第2電位入力端子と、
入力端子が前記第1電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第1出力端子に接続される第1薄膜トランジスタと、
入力端子が前記第2電位入力端子に接続され、出力端子が変換電位出力端子に接続され、制御端子が遅延制御チップの第2出力端子に接続される第2薄膜トランジスタと、
前記変換電位出力端子が前記第2電位を遅延出力する前に、前記第1電位を出力するように制御するための前記遅延制御チップと、
を含む表示パネル。 - 前記第1電位が第1高電位であり、前記第2電位が第2高電位である、
請求項12に記載の表示パネル。 - 前記第1電位が第1低電位であり、前記第2電位が第2低電位である、
請求項12に記載の表示パネル。 - 前記遅延制御チップは、遅延制御ユニット、コンパレータ、第1アンドゲートユニット、ノットゲートユニット及び第2アンドゲートユニットを含み、
前記遅延制御ユニットは、クロック信号の立ち上がりエッジ又は立ち下がりエッジで第1制御信号を出力し、プリセット時間後に第2制御信号を出力し、
前記コンパレータの非反転入力端子が前記遅延制御ユニットの出力端子に接続され、前記コンパレータの反転入力端子が基準信号に接続され、前記コンパレータの出力端子が第1アンドゲートユニットの第1入力端子と、ノットゲートユニットの入力端子とにそれぞれ接続され、
前記第1アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第1アンドゲートユニットの出力端子が第1薄膜トランジスタに接続され、
前記ノットゲートユニットの出力端子が第2アンドゲートユニットの第1入力端子に接続され、
前記第2アンドゲートユニットの第2入力端子がクロック信号に接続され、前記第2アンドゲートユニットの出力端子が第2薄膜トランジスタに接続される、
請求項12に記載の表示パネル。 - 前記第1制御信号の極性と前記第2制御信号の極性とは逆である、
請求項15に記載の表示パネル。 - 前記第1制御信号はローレベル信号であり、前記第2制御信号はハイレベル信号である、
請求項16に記載の表示パネル。
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