JP5684081B2 - アナログ/デジタル変換器 - Google Patents
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Description
δ(ΔVth)=A/√(L×W) (1)
式(1)のδ(ΔVth)は、閾値ばらつきを示す。式(1)によれば、2mV以内のオフセット電圧に抑えるためには、L×Wが40×40μm2=1600μm2もの大きな面積が必要となる。8ビットのADコンバータではこれが255個必要となるので、コンパレータだけで1mm×0.4mmもの大きな面積を占めることになる。
なお、差動増幅器22に含まれる各トランジスタのチャネルタイプは図5の例に限定されるものではなく、それぞれ任意に変更可能である。
MR比=(高抵抗値−低抵抗値)/低抵抗値 (2)
例えば磁化平行から磁化反平行への変化に伴い、抵抗値が2倍変化した場合(すなわち高抵抗値が低抵抗値の2倍の場合)は、MR比が100%(「1」)となる。また、例えば抵抗値が10倍変化した場合は、MR比が900%(「9」)となる。MTJ素子の場合、室温で100%のMR比を有する素子を容易に製造することができる。
抵抗値=Rp×Σ(1+MR比×aj)×2N (3)
式(3)において、Rpは磁化平行の場合の面積抵抗を示す。また、ajは下位ビットから数えてj番目(この例では1≦j≦3)のビットに対応するMTJ素子Rjの磁化状態を示し、磁化平行の場合は「0」、磁化反平行の場合は「1」に設定される。N(この例では0≦N≦2)はビットの桁数(重み)を示す。一例として、Rpが単位面積当たり1Ω、MR比が100%、図15の可変抵抗器Rvに対応する制御信号が「101」である場合を想定する。この場合、書き換え回路40は、MTJ素子Rj1の磁化状態が「磁化反平行」、MTJ素子Rj2の磁化状態が「磁化平行」、MTJ素子Rj3の磁化状態が「磁化反平行」となるように、ワード線101およびビット線102を流れる電流を制御する。そして、図15の可変抵抗器Rvのうち、複数のMTJ素子Rjが直列に接続された部分の抵抗値は、1×{(1+100%×1)×22+(1+100%×0)×21+(1+100%×1)×20}=12Ωとなる。
上述の実施形態では、各可変抵抗器Rvは、固定抵抗Roと、複数の可変抵抗素子Rjとが直列に接続されて構成されているが、これに限らず、例えば図17に示すように、可変抵抗器Rvには固定抵抗Roが含まれない構成であってもよい。要するに、各可変抵抗器Rvは、直列に接続されるとともに、制御信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子Rjを含むものであればよい。
上述の実施形態では、可変抵抗素子RjはMTJ素子である例を説明したが、これに限らず、例えば可変抵抗素子RjはGMR(Giant Magneto Resistance)素子であってもよい。GMR素子は、トンネル絶縁膜の代わりに非磁性膜が用いられる点でMTJ素子と相違する。つまり、GMR素子は、磁性膜、非磁性膜および磁性膜の3層構造で構成される。例えば、磁性膜としてCoを採用し、非磁性膜としてCuを採用することもできる。なお、磁性膜の材料はCoに限定されるものではなく、一般的なFe、Coを含む合金の磁性膜あるいはホイスラー合金や酸化物磁性体などの高スピン偏極材料を用いることもできる。非磁性膜の材料もCuに限定されるものではなく、例えばAgやCrなどを採用することもできる。すなわち、従来のHDD読み出しヘッドなどに形成されるGMR素子の構成を採用することができる。
MTJ素子(磁気抵抗素子)の磁化状態を可変に制御する方法は任意である。例えばMTJ素子に対して供給される電流の大きさや方向を制御することで当該MTJ素子の磁化状態を変化させるスピン注入磁化反転方式を用いることもできる。スピン注入磁化反転方式を採用する場合、図21に示すように、MTJ素子に対して選択的に電流を供給するための選択トランジスタTsが設けられる。図21の例では、ひとつの可変抵抗器Rvに含まれる複数の可変抵抗素子Rjが例示されており、固定抵抗Roなどの図示は省略されている。他の可変抵抗器Rvについても同様の構成である。書き換え回路40は、図21の可変抵抗器Rvに対応する制御信号に応じて選択トランジスタTsのオンオフを制御し、MTJ素子Rjは、オン状態に変化した選択トランジスタTsを介して供給される電流によって磁化状態が変化(抵抗値が変化)する。より具体的には以下のとおりである。
MTJ素子に含まれる磁性膜は任意であり、例えば図23に示すように垂直磁化を有する薄膜を磁性膜として用いることもできる。この場合、CoやFeに対してPtやPdを含有させた垂直膜を磁性膜として採用することもできるし、GdやTbなどを含む垂直膜を磁性膜として採用することもできる。磁化状態を可変に制御する方法としては、例えば図17に示すように、MTJ素子の真横に配置された書き込み配線を流れる電流の大きさや方向を可変に制御することで、当該MTJ素子の磁化状態を変化させることもできる。すなわち、書き込み配線を流れる電流に起因して発生する磁界(書き込み配線から外部に漏れ出す磁界)をMTJ素子に与えることで、当該MTJ素子の磁化状態を変化させることができる。また、これに限らず、例えば上述のスピン注入磁化反転方式によりMTJ素子の磁化状態を可変に変化させる構成であってもよい。
上述の実施形態では、可変抵抗器Rvに含まれる複数のMTJ素子Rjの各々を形成する膜の面積値が互いに相違する(各々の抵抗値が互いに相違する)が、これに限らず、可変抵抗器Rvに含まれる複数のMTJ素子Rjの各々を形成する膜の面積値が同じ値に設定される構成であってもよい。ただし、本実施形態のように、可変抵抗器Rvに含まれる複数のMTJ素子Rjの各々を形成する膜の面積値が互いに相違する構成を採用すれば、複数のMTJ素子Rjの各々を形成する膜の面積値が同じ値に設定される構成に比べて、可変抵抗器Rvの抵抗値をより多段階に調整できる。
上述の実施形態では、可変抵抗器Rvは、第2入力トランジスタ61のソース側に接続されているが(図6参照)、これに限らず、例えば可変抵抗器Rvは、第2入力トランジスタ61のドレイン側に接続されてもよい。この構成であっても、第2入力トランジスタ61の入出力特性は、可変抵抗器Rvの抵抗値に応じて変化する。例えば可変抵抗器Rvの抵抗値が、R1からR2(>R1)に設定された場合、同じゲート電位Vgに対応するドレイン電流Idの値は減少する。これは、ドレイン側に接続された可変抵抗器Rvの抵抗値が増大することによってソース・ドレイン電圧が減少することにより発生する可変の特性である。ただし、第2入力トランジスタ61のソース側に可変抵抗器Rvが接続される場合に比べて、入出力特性の変化の度合い(調整幅)は小さい。
各比較器21は、入力される比較用電圧とアナログの入力電圧とを比較し、その比較結果に応じたデジタル信号を出力するものであればよく、その構成は任意に変更可能である。例えば図24に示すように、図5の差動増幅器22を前段とし、ゲインとドライブ能力を高めるための出力回路70を後段として組み合わせることで比較器21を構成することもできる。図24に示すように、出力回路70は、電源線200と接地線210との間に直列に接続されるトランジスタ71およびトランジスタ72を含む。トランジスタ72は、電流源として機能する。図24の例では、トランジスタ72は、Nチャネル型の電界効果トランジスタ(N型のMOSFET)である。トランジスタ72のゲートには、外部からバイアス電位VBiasが供給される。トランジスタ72のドレインには、トランジスタ71の一方の電極が接続される。また、トランジスタ71は、Nチャネル型の電界効果トランジスタ(N型のMOSFET)である。トランジスタ71のゲートは、前述のノードNdと接続される。トランジスタ71のソースは電源線200に接続され、ドレインはトランジスタ72のドレインと接続される。図24の例では、差動増幅器22の出力は、トランジスタ71で増幅されて出力される。
上述の実施形態では、可変抵抗器Rvに含まれる可変抵抗素子Rjの一例として、磁気抵抗素子であるMTJ素子を挙げて説明したが、これに限らず、可変抵抗素子Rjとして採用される素子の種類は任意である。要するに、複数の可変抵抗器Rvの各々は、直列に接続されるとともに、制御信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子Rjを含むものであればよい。そして、可変抵抗器Rvに対応する制御信号は、当該可変抵抗器Rvに含まれる複数の可変抵抗素子Rjと1対1に対応する複数のビットで表され、各可変抵抗素子Rjは、当該可変抵抗素子Rjに対応するビットに応じて、2種類の抵抗値のうちの何れかの値に設定される形態であればよい。
2 電圧生成部
3 比較器
4 エンコーダ
10 電圧生成部
11 磁性膜
12 トンネル絶縁膜
13 磁性膜
20 比較器群
21 比較器
22 差動増幅器
23 カレントミラー部
24 差動対回路部
25 定電流源
26a,26b トランジスタ
30 エンコーダ
40 書き換え回路
50 第1回路部
51 第1入力トランジスタ
60 第2回路部
61 第2入力トランジスタ
62 半導体基板
63 フィールド酸化膜
64 絶縁層
70 出力回路
71 トランジスタ
72 トランジスタ
80 コンパレータ
81 差動対回路部
82 第1入力トランジスタ
83 第2入力トランジスタ
90 コンパレータ
91 差動対回路部
100 ADコンバータ
101 ワード線
102 ビット線
111 第1電源線
112 第2電源線
200 電源線
210 接地線
Claims (8)
- 基準電圧を、複数の抵抗器で分圧して複数の比較用電圧を生成する電圧生成部と、
前記複数の比較用電圧のうちの何れかの前記比較用電圧とアナログの入力電圧とを比較し、その比較結果に応じたデジタル信号を出力する複数の比較器と、を備え、
前記複数の比較器の各々は、2つの入力の電位差を検出する差動対回路を含み、
前記差動対回路は、第1回路部と第2回路部とを有し、
前記第1回路部は、一方の前記入力がゲートに供給される第1入力トランジスタと、前記第1入力トランジスタと直列に接続され、かつ固定抵抗で構成される抵抗器とを含み、
前記第2回路部は、他方の前記入力がゲートに供給されるとともに、前記第1入力トランジスタと差動対を形成する第2入力トランジスタと、前記第2入力トランジスタと直列に接続される可変抵抗器とを含み、
前記可変抵抗器は、直列に接続されるとともに、外部信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子を含み、
前記外部信号は、前記複数の比較器と1対1に対応する複数の制御信号で構成され、各前記制御信号は、対応する前記比較器の前記可変抵抗器に含まれる前記複数の可変抵抗素子と1対1に対応する複数のビットで表され、
前記複数の可変抵抗素子の各々は、当該可変抵抗素子に対応する前記ビットに応じて、2種類の抵抗値のうちの何れかの値に設定される、
アナログ/デジタル変換器。 - 前記複数の可変抵抗素子の各々の抵抗値は、前記第1入力トランジスタの入出力特性と前記第2入力トランジスタの入出力特性とが揃うように設定される、
請求項1のアナログ/デジタル変換器。 - 前記複数の可変抵抗素子の各々を形成する膜の面積値は互いに相違する、
請求項1のアナログ/デジタル変換器。 - 前記可変抵抗素子は磁気抵抗素子である、
請求項1のアナログ/デジタル変換器。 - 前記磁気抵抗素子は、磁気トンネル接合素子である、
請求項4のアナログ/デジタル変換器。 - 前記磁気抵抗素子は、GMR素子である、
請求項4のアナログ/デジタル変換器。 - 前記外部信号に応じて、磁気抵抗素子の抵抗値を可変に設定する書き換え回路をさらに備え、
前記磁気抵抗素子は、対応する信号線を流れる電流に起因して発生する磁界により磁化状態が変化して抵抗値が変化し、
前記書き換え回路は、前記外部信号に応じて前記信号線に流れる電流を制御する、
請求項4のアナログ/デジタル変換器。 - 前記外部信号に応じて、磁気抵抗素子の抵抗値を可変に設定する書き換え回路と、
複数の前記磁気抵抗素子ごとに設けられ、電源線からの電流を前記磁気抵抗素子へ供給するか否かを個別に切り替える選択トランジスタと、をさらに備え、
前記磁気抵抗素子は、オン状態に変化した、当該磁気抵抗素子に対応する前記選択トランジスタを介して供給される電流によって磁化状態が変化して抵抗値が変化し、
前記書き換え回路は、前記外部信号に応じて前記選択トランジスタのオンオフを制御する、
請求項4のアナログ/デジタル変換器。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011208034A JP5684081B2 (ja) | 2011-09-22 | 2011-09-22 | アナログ/デジタル変換器 |
US13/535,118 US8681033B2 (en) | 2011-09-22 | 2012-06-27 | Analog-to-digital converter including differential pair circuit |
CN2012102242364A CN103023501A (zh) | 2011-09-22 | 2012-06-29 | 模数转换器 |
KR1020120071028A KR20130032241A (ko) | 2011-09-22 | 2012-06-29 | 아날로그-디지털 변환기 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011208034A JP5684081B2 (ja) | 2011-09-22 | 2011-09-22 | アナログ/デジタル変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013070275A JP2013070275A (ja) | 2013-04-18 |
JP5684081B2 true JP5684081B2 (ja) | 2015-03-11 |
Family
ID=47910699
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011208034A Expired - Fee Related JP5684081B2 (ja) | 2011-09-22 | 2011-09-22 | アナログ/デジタル変換器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8681033B2 (ja) |
JP (1) | JP5684081B2 (ja) |
KR (1) | KR20130032241A (ja) |
CN (1) | CN103023501A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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US8456237B2 (en) * | 2011-03-23 | 2013-06-04 | Integrated Device Technology, Inc. | Low noise variable gain amplifier utilizing variable feedback techniques with constant input/output impedance |
-
2011
- 2011-09-22 JP JP2011208034A patent/JP5684081B2/ja not_active Expired - Fee Related
-
2012
- 2012-06-27 US US13/535,118 patent/US8681033B2/en not_active Expired - Fee Related
- 2012-06-29 CN CN2012102242364A patent/CN103023501A/zh active Pending
- 2012-06-29 KR KR1020120071028A patent/KR20130032241A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
CN103023501A (zh) | 2013-04-03 |
KR20130032241A (ko) | 2013-04-01 |
US20130076551A1 (en) | 2013-03-28 |
US8681033B2 (en) | 2014-03-25 |
JP2013070275A (ja) | 2013-04-18 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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