JPH04167817A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04167817A JPH04167817A JP29398090A JP29398090A JPH04167817A JP H04167817 A JPH04167817 A JP H04167817A JP 29398090 A JP29398090 A JP 29398090A JP 29398090 A JP29398090 A JP 29398090A JP H04167817 A JPH04167817 A JP H04167817A
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- 230000004888 barrier function Effects 0.000 claims abstract description 12
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- 230000003321 amplification Effects 0.000 abstract description 15
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- 238000010586 diagram Methods 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
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- 238000009738 saturating Methods 0.000 description 3
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術(第5図)
発明が解決しようとする課題(第6図)課題を解決する
ための手段(第1図) 作用 実施例(第2図〜第4図) 発明の効果 〔概 要〕 半導体集積回路装置、特に全並列型のA/Dコンバータ
の変換速度の改善に関し、 該A/Dコンバータのラッチ回路の機能を低下させるこ
となく、差動増幅回路の増幅度を上昇させ、コンパレー
タ回路のセットアンプ時間の短縮化を図ることを目的と
し、 アナログ入力信号、基準電圧及び基準クロックに基づい
て反転、非反転比較結果信号を出力する比較回路と、前
記反転、非反転比較結果信号のデータ保持処理をする出
力回路とを具備し、前記比較回路が第1の電源線と第2
の電源線との間に一対の負荷素子を介して接続された差
動増幅回路から成り、前記負荷素子に対してそれぞれ並
列にダイオード素子が接続されることを含み構成し、前
記装置において、前記ダイオード素子がショットキーバ
リアダイオードから成ることを含み構成する。
ための手段(第1図) 作用 実施例(第2図〜第4図) 発明の効果 〔概 要〕 半導体集積回路装置、特に全並列型のA/Dコンバータ
の変換速度の改善に関し、 該A/Dコンバータのラッチ回路の機能を低下させるこ
となく、差動増幅回路の増幅度を上昇させ、コンパレー
タ回路のセットアンプ時間の短縮化を図ることを目的と
し、 アナログ入力信号、基準電圧及び基準クロックに基づい
て反転、非反転比較結果信号を出力する比較回路と、前
記反転、非反転比較結果信号のデータ保持処理をする出
力回路とを具備し、前記比較回路が第1の電源線と第2
の電源線との間に一対の負荷素子を介して接続された差
動増幅回路から成り、前記負荷素子に対してそれぞれ並
列にダイオード素子が接続されることを含み構成し、前
記装置において、前記ダイオード素子がショットキーバ
リアダイオードから成ることを含み構成する。
本発明は、半導体集積回路装置に関するものであり、更
に詳しく言えば、全並列比較型のA/Dコンバータの変
換速度の改善に関するものである。
に詳しく言えば、全並列比較型のA/Dコンバータの変
換速度の改善に関するものである。
近年、半導体集積回路(以下LSIという)技術の発展
に伴い、高機能のアナログ回路とデジタル回路とを混載
した高度な信号処理LSIの要求が高まっている。
に伴い、高機能のアナログ回路とデジタル回路とを混載
した高度な信号処理LSIの要求が高まっている。
例えば、コンピュータシステム等の信号処理LSIのデ
ータ処理の高速化を図るためアナログ信号をデジタル信
号に変換するA/Dコンバータにおいても、その変換速
度の高速化の要求がある。
ータ処理の高速化を図るためアナログ信号をデジタル信
号に変換するA/Dコンバータにおいても、その変換速
度の高速化の要求がある。
これによれば、アナログ入力電圧と基準電圧とを比較す
るコンパレータ回路の差動対トランジスタに負荷抵抗R
Cが固定接続されている。このため、差動増幅回路の増
幅度が固定されることからアナログ入力信号の各サンプ
ル期間に係るアナログ入力電圧と基準電圧との差が小さ
くなるに従って、コンパレータ回路のセントアップ時間
も長くなって行く。
るコンパレータ回路の差動対トランジスタに負荷抵抗R
Cが固定接続されている。このため、差動増幅回路の増
幅度が固定されることからアナログ入力信号の各サンプ
ル期間に係るアナログ入力電圧と基準電圧との差が小さ
くなるに従って、コンパレータ回路のセントアップ時間
も長くなって行く。
これにより、A/Dコンバータの高速化が困難になると
いう第1の問題がある。また、第1の問題を解決する方
法として負荷抵抗RCを大きくして増幅度を上昇させる
方法もあるが比較結果信号のデータ保持処理をするラッ
チ回路が飽和するという第2の問題がある。
いう第1の問題がある。また、第1の問題を解決する方
法として負荷抵抗RCを大きくして増幅度を上昇させる
方法もあるが比較結果信号のデータ保持処理をするラッ
チ回路が飽和するという第2の問題がある。
そこで、A/Dコンバータのラッチ回路の機能を低下さ
せることなく、差動増幅回路の増幅度を上昇させ、コン
パレータ回路のセットアツプ時間の短縮化を図ることが
できる装置が望まれている。
せることなく、差動増幅回路の増幅度を上昇させ、コン
パレータ回路のセットアツプ時間の短縮化を図ることが
できる装置が望まれている。
第5.6図は、従来例に係る説明図である。
第5図は、従来例に係るA/Dコンバータ(半導体集積
回路装置)の構成図を示している。
回路装置)の構成図を示している。
図において、例えば、アナログ信号をデジタル信号に変
換する全並列比較型のA/Dコンバータは、アナログ入
力信号V in、基準電圧V REF及び基準クロック
(反転)CLKに基づいて反転、非反転比較結果信号C
out 、 Coutを出力するコンパレータ回路lと
、反転、非反転比較結果信号Cout。
換する全並列比較型のA/Dコンバータは、アナログ入
力信号V in、基準電圧V REF及び基準クロック
(反転)CLKに基づいて反転、非反転比較結果信号C
out 、 Coutを出力するコンパレータ回路lと
、反転、非反転比較結果信号Cout。
Coutをラッチ(データー時保持)処理するラッチ回
路2から成る。
路2から成る。
なお、コンパレータ回路1は第1の電源線■CCと接地
線GNDとの間に一対の負荷抵抗RCを介して接続され
た差動増幅回路IAから成る。また、コンパレータ回路
1とラッチ回路2とは定電流源Iを介して接地線GND
に接続されている。
線GNDとの間に一対の負荷抵抗RCを介して接続され
た差動増幅回路IAから成る。また、コンパレータ回路
1とラッチ回路2とは定電流源Iを介して接地線GND
に接続されている。
第6図は、従来例に係るA/Dコンバータの動作タイム
チャートを示している。
チャートを示している。
図において、例えば、アナログ入力電圧vl。
v2.v3と基準電圧V REPとの差がΔVll>Δ
VI2>ΔVI3と変化するアナログ入力信号Vinを
A/D変換する場合、まず、基準クロックCLKのサン
プル期間S1でアナログ入力電圧v1と基準電圧V R
EFとをコンパレータ回路1のトランジスタQ1.Q2
により比較処理し、その比較出力信号Cout 、
Coutをホールド期間H1でラッチ回路2によりホー
ルド処理する。
VI2>ΔVI3と変化するアナログ入力信号Vinを
A/D変換する場合、まず、基準クロックCLKのサン
プル期間S1でアナログ入力電圧v1と基準電圧V R
EFとをコンパレータ回路1のトランジスタQ1.Q2
により比較処理し、その比較出力信号Cout 、
Coutをホールド期間H1でラッチ回路2によりホー
ルド処理する。
その後、サンプル期間S2でアナログ入力電圧v2と基
準電圧VREFとをコンパレータ回路lにより比較処理
し、その比較出力信号Cout 、 Coutをホー
ルド期間H2でラッチ回路2によりホールド処理する。
準電圧VREFとをコンパレータ回路lにより比較処理
し、その比較出力信号Cout 、 Coutをホー
ルド期間H2でラッチ回路2によりホールド処理する。
さらに、サンプル期間S3でアナログ入力電圧v3と基
準電圧V REFとをコンパレータ回路1により比較処
理し、その比較出力信号Cout 、 Coutをホ
ールド期間H3でラッチ回路2によりホールド処理する
。
準電圧V REFとをコンパレータ回路1により比較処
理し、その比較出力信号Cout 、 Coutをホ
ールド期間H3でラッチ回路2によりホールド処理する
。
これにより、アナログ入力信号Vinをデジタル信号τ
out 、 CoutにA/D変換することができる
。
out 、 CoutにA/D変換することができる
。
なお、同タイムチャートにおいて、tpdll、 t
pd21. t pd3fはセットアツプ時間であり
、サンプル期間Sl、S2.S3とホールド期間H1,
H2、R3のそれぞれの境界時刻からラッチ回路2の比
較出力信号τ;π、 Coutが確定する時刻までの
それぞれの時間を示している。
pd21. t pd3fはセットアツプ時間であり
、サンプル期間Sl、S2.S3とホールド期間H1,
H2、R3のそれぞれの境界時刻からラッチ回路2の比
較出力信号τ;π、 Coutが確定する時刻までの
それぞれの時間を示している。
また、一般にコンパレータ回路1の動作周波数(基準ク
ロックCIJの周波数)fclkは、これらのセットア
ツプ時間tpdに依存する。すなわち、セットアツプ時
間tpdが短くなるほどA/Dコンバータの高速化を図
ることができる。なお、該セットアツプ時間tpdは基
準クロツクf elkに対して1 / 2 f clk
以下でなければならない。
ロックCIJの周波数)fclkは、これらのセットア
ツプ時間tpdに依存する。すなわち、セットアツプ時
間tpdが短くなるほどA/Dコンバータの高速化を図
ることができる。なお、該セットアツプ時間tpdは基
準クロツクf elkに対して1 / 2 f clk
以下でなければならない。
ところで従来例によれば、コンパレータ回路1のトラン
ジスタQl、Q2のそれぞれのコレクタCに接続される
負荷抵抗RCが固定されている。
ジスタQl、Q2のそれぞれのコレクタCに接続される
負荷抵抗RCが固定されている。
このため、差動増幅回路IAの増幅度も固定される。こ
のことは、アナログ入力信号Vinの各サンプル期間S
tに係るアナログ入力電圧v1と基準電圧V REFと
の差ΔVliが小さくなるに従ってセットアツプ時間t
pdが長くなる原因となっている。例えば、ラッチ回路
2によりホールド処理する際に、ホールド期間H3にお
いて該入力電圧■3と基準電圧V REFとの差ΔVI
3が小さいために、比較出力信号Cout 、 Co
utのrH,レベルとrL、レベルとが近い電位となる
。このため、ラッチ回路2のトランジスタQ4.Q5の
データ保持開始動作が遅延するものと考えられている。
のことは、アナログ入力信号Vinの各サンプル期間S
tに係るアナログ入力電圧v1と基準電圧V REFと
の差ΔVliが小さくなるに従ってセットアツプ時間t
pdが長くなる原因となっている。例えば、ラッチ回路
2によりホールド処理する際に、ホールド期間H3にお
いて該入力電圧■3と基準電圧V REFとの差ΔVI
3が小さいために、比較出力信号Cout 、 Co
utのrH,レベルとrL、レベルとが近い電位となる
。このため、ラッチ回路2のトランジスタQ4.Q5の
データ保持開始動作が遅延するものと考えられている。
このことで、サンプル期間S3とホールド期間H3の境
界時刻からラッチ回路2の比較出力信号で:でCout
が確定する時刻までのセットアツプ時間tpd31が他
のセットアツプ時間tpd21. tpdllに比べ
て長くなるものである。
界時刻からラッチ回路2の比較出力信号で:でCout
が確定する時刻までのセットアツプ時間tpd31が他
のセットアツプ時間tpd21. tpdllに比べ
て長くなるものである。
これにより、アナログ入力信号Vinの各サンプル期間
Siに係るアナログ入力電圧viと基準電圧V REF
との差ΔVliが小さくなった場合に、A/Dコンバー
タの高速化が困難になるという第1の問題がある。
Siに係るアナログ入力電圧viと基準電圧V REF
との差ΔVliが小さくなった場合に、A/Dコンバー
タの高速化が困難になるという第1の問題がある。
なお、負荷抵抗RCを増加して差動増幅回路IAの増幅
度を上昇させ、セットアツプ時間tpdを短縮化させる
方法もあるが、増幅度を上昇させるとラッチ回路2が飽
和するため、本来のラッチ機能が低下するという第2の
問題がある。
度を上昇させ、セットアツプ時間tpdを短縮化させる
方法もあるが、増幅度を上昇させるとラッチ回路2が飽
和するため、本来のラッチ機能が低下するという第2の
問題がある。
本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、ラッチ回路の機能を低下させることなく、差動
増幅回路の増幅度を上昇させ、コンパレータ回路のセッ
トアツプ時間の短縮化を図ることが可能となる半導体集
積回路装置の捉供を目的とする。
であり、ラッチ回路の機能を低下させることなく、差動
増幅回路の増幅度を上昇させ、コンパレータ回路のセッ
トアツプ時間の短縮化を図ることが可能となる半導体集
積回路装置の捉供を目的とする。
第1図は、本発明に係る半導体集積回路装置の原理図で
ある。
ある。
本発明の半導体集積回路装置は、第1図に示すように、
アナログ入力信号V in、基準電圧V l?EP及び
基準クロックCLKに基づいて反転、非反転比較結果信
号で;π、 Coutを出力する比較回路11と、前
記反転、非反転比較結果信号てout、Coutのデー
タ保持処理をする出力回路12とを具備し、前記比較回
路11が第1の電源線VCCと第2の電源線GNDとの
間に一対の負荷素子R1,R2を介して接続された差動
増幅回路11Aがら成り、前記負荷素子R1,R2に対
してそれぞれ並列にダイオード素子D1、D2が接続さ
れることを特徴とし、 前記装置において、前記ダイオード素子DI。
アナログ入力信号V in、基準電圧V l?EP及び
基準クロックCLKに基づいて反転、非反転比較結果信
号で;π、 Coutを出力する比較回路11と、前
記反転、非反転比較結果信号てout、Coutのデー
タ保持処理をする出力回路12とを具備し、前記比較回
路11が第1の電源線VCCと第2の電源線GNDとの
間に一対の負荷素子R1,R2を介して接続された差動
増幅回路11Aがら成り、前記負荷素子R1,R2に対
してそれぞれ並列にダイオード素子D1、D2が接続さ
れることを特徴とし、 前記装置において、前記ダイオード素子DI。
D2がショットキーバリアダイオード−5BDがら成る
ことを特徴とし、上記目的を達成する。
ことを特徴とし、上記目的を達成する。
本発明の装置によれば、第1図に示すように比較回路1
1と出力回路12が具備され、該比較回路11が一対の
負荷素子R1,R2とそれに接続された差動増幅回路1
1Aから成り、該負荷素子R1、R2に対してそれぞれ
並列にダイオード素子Dl、D2が接続されている。
1と出力回路12が具備され、該比較回路11が一対の
負荷素子R1,R2とそれに接続された差動増幅回路1
1Aから成り、該負荷素子R1、R2に対してそれぞれ
並列にダイオード素子Dl、D2が接続されている。
例えば、アナログ入力信号Vin、基準電圧VREF及
び基準クロックCIJに基づいて反転、非反転比較結果
信号で;π、 Coutが比較回路11より出力される
と、該反転、非反転比較結果信号Cout。
び基準クロックCIJに基づいて反転、非反転比較結果
信号で;π、 Coutが比較回路11より出力される
と、該反転、非反転比較結果信号Cout。
Coutが出力回路12によりデータ保持される。
このため、負荷抵抗R1,R2を増加して差動増幅回路
11Aの増幅度を上昇させた場合であっても、出力回路
12の反転、非反転比較結果信号Cout 、 Co
utに係る信号線の「L」レベルの電位がショットキー
バリアダイオードSBDにより補償される。すなわち、
アナログ入力信号Vinの各サンプル期間に係るアナロ
グ入力電圧と基準電圧V R[!Fとの差の大小にほぼ
無関係に、該信号線の「L」レベルの電位が第1の電源
線vCCの電位よりも該ダイオード5BDO順方向電圧
降下を差し引いた電位以上に保たれる。このことで、出
力回路12を飽和させることなく、サンプル期間とホー
ルド期間の境界時刻から出力回路12の比較出力信号て
out 、 Coutが確定する時刻までのセットア
ツプ時間を他のサンプル期間、ホールド期間に基づく他
のセットアツプ時間とほぼ同様にすることが可能となる
。
11Aの増幅度を上昇させた場合であっても、出力回路
12の反転、非反転比較結果信号Cout 、 Co
utに係る信号線の「L」レベルの電位がショットキー
バリアダイオードSBDにより補償される。すなわち、
アナログ入力信号Vinの各サンプル期間に係るアナロ
グ入力電圧と基準電圧V R[!Fとの差の大小にほぼ
無関係に、該信号線の「L」レベルの電位が第1の電源
線vCCの電位よりも該ダイオード5BDO順方向電圧
降下を差し引いた電位以上に保たれる。このことで、出
力回路12を飽和させることなく、サンプル期間とホー
ルド期間の境界時刻から出力回路12の比較出力信号て
out 、 Coutが確定する時刻までのセットア
ツプ時間を他のサンプル期間、ホールド期間に基づく他
のセットアツプ時間とほぼ同様にすることが可能となる
。
これにより、アナログ入力信号Vinの各サンプル期間
に係るアナログ入力電圧と基準電圧V REFとの差が
小さくなった場合であっても、A/Dコンバータの高速
化を図ることが可能となる。
に係るアナログ入力電圧と基準電圧V REFとの差が
小さくなった場合であっても、A/Dコンバータの高速
化を図ることが可能となる。
次に図を参照しながら本発明の実施例について説明をす
る。
る。
1第2〜第4図は、本発明の実施例に係る半導体集積回
路装置を説明する図であり、第2図はその構成図を示し
ている。
路装置を説明する図であり、第2図はその構成図を示し
ている。
図において、例えば、アナログ信号をデジタル信号に変
換する全並列比較型のA/Dコンバータは、コンパレー
タ回路21.ラッチ回路22及び定電流源Iから成る。
換する全並列比較型のA/Dコンバータは、コンパレー
タ回路21.ラッチ回路22及び定電流源Iから成る。
すなわち、コンパレータ回路21は比較回路11の一実
施例であり、アナログ入力信号V in、基準電圧V
REF及び反転基準クロックCLKに基づいて反転、非
反転比較結果信号Cout 、 Coutを出力する
ものである。
施例であり、アナログ入力信号V in、基準電圧V
REF及び反転基準クロックCLKに基づいて反転、非
反転比較結果信号Cout 、 Coutを出力する
ものである。
また、コンパレータ回路21は第1の電源線■CC(=
5(V)程度)と接地線GNDとの間に一対の負荷抵抗
R1,R2を介して接続された差動増幅回路21Aから
成る。差動増幅回路21Aは、それぞれのコレクタCが
負荷抵抗R1,R2に接続されたバイポーラトランジス
タ(差動対トランジスタ)Ql、Q2から成り、そのエ
ミッタEが接続されてトランジスタQ3のコレクタCに
接続されている。また、トランジスタQ1のベースBに
アナログ入力信号Vinが入力され、トランジスタQ2
のベースBに基準電圧V R[!Fが入力される。
5(V)程度)と接地線GNDとの間に一対の負荷抵抗
R1,R2を介して接続された差動増幅回路21Aから
成る。差動増幅回路21Aは、それぞれのコレクタCが
負荷抵抗R1,R2に接続されたバイポーラトランジス
タ(差動対トランジスタ)Ql、Q2から成り、そのエ
ミッタEが接続されてトランジスタQ3のコレクタCに
接続されている。また、トランジスタQ1のベースBに
アナログ入力信号Vinが入力され、トランジスタQ2
のベースBに基準電圧V R[!Fが入力される。
なお、負荷素子R1,R2は従来例の負荷素子RCに対
してn倍にされ、差動増幅回路21Aの増幅度を上昇さ
せている。また、負荷素子R1,R2に対してそれぞれ
並列にダイオード素子DI。
してn倍にされ、差動増幅回路21Aの増幅度を上昇さ
せている。また、負荷素子R1,R2に対してそれぞれ
並列にダイオード素子DI。
D2が接続され、該ダイオード素子D1、D2には、シ
ョットキーバリアダイオード(順方向電圧降下−0,4
(V)程度)’SBDが用いられている。
ョットキーバリアダイオード(順方向電圧降下−0,4
(V)程度)’SBDが用いられている。
なお、トランジスタQ3には反転基準クロックCLKが
入力される。
入力される。
ラッチ回路22は出力回路12の一実施例であり、反転
、非反転比較結果信号Cout 、 Coutをデー
ター時保持(以下ラッチという)処理するものである。
、非反転比較結果信号Cout 、 Coutをデー
ター時保持(以下ラッチという)処理するものである。
なお、ラッチ回路22は、それぞれのコレクタCが負荷
抵抗R1,R2の一端に接続されたバイポーラトランジ
スタQ4.Q5から成るデータ保持回路と非反転基準ク
ロックCL/Kを入力するトランジスタQ6から成る。
抵抗R1,R2の一端に接続されたバイポーラトランジ
スタQ4.Q5から成るデータ保持回路と非反転基準ク
ロックCL/Kを入力するトランジスタQ6から成る。
また、トランジスタQ4とQ5のエミッタEが接続され
てトランジスタQ6のコレクタCに接続されている。さ
らに、トランジスタQ3とQ6のエミッタEが定電流源
■を介して接地線GNDに接続されている。
てトランジスタQ6のコレクタCに接続されている。さ
らに、トランジスタQ3とQ6のエミッタEが定電流源
■を介して接地線GNDに接続されている。
これらにより、本発明の実施例に係るA/Dコンバータ
を構成する。
を構成する。
次に、当該A/DコンバータのA/D変換動作について
説明をする。
説明をする。
第3図は、本発明の実施例に係るA/Dコンバータの動
作タイムチャートを示している。
作タイムチャートを示している。
図において、例えば、アナログ入力電圧vl。
v2.v3と基準電圧V REFとの差がΔVll>Δ
VI2>ΔVI3と変化するアナログ入力信号Vinを
A/D変換する場合、まず、基準クロックCLKのサン
プル期間S1でアナログ入力電圧v1と基準電圧V R
EFとをコンパレータ回路1のトランジスタQl、Q2
により比較処理し、その比較出力信号−Co+π、
Coutをホールド期間H1でラッチ回路2によりホー
ルド処理する。
VI2>ΔVI3と変化するアナログ入力信号Vinを
A/D変換する場合、まず、基準クロックCLKのサン
プル期間S1でアナログ入力電圧v1と基準電圧V R
EFとをコンパレータ回路1のトランジスタQl、Q2
により比較処理し、その比較出力信号−Co+π、
Coutをホールド期間H1でラッチ回路2によりホー
ルド処理する。
その後、サンプル期間S2でアナログ入力電圧v2と基
準電圧V REFとをコンパレータ回路1により比較処
理し、その比較出力信号Cout 、 Coutをホ
ールド期間H2でラッチ回路2によりホールド処理する
。
準電圧V REFとをコンパレータ回路1により比較処
理し、その比較出力信号Cout 、 Coutをホ
ールド期間H2でラッチ回路2によりホールド処理する
。
さらに、サンプル期間S3でアナログ入力電圧v3と基
準電圧V REFとをコンパレータ回路1により比較処
理し、その比較出力信号Cout 、 Coutをホー
ルド期間H3でラッチ回路2によりホールド処理する。
準電圧V REFとをコンパレータ回路1により比較処
理し、その比較出力信号Cout 、 Coutをホー
ルド期間H3でラッチ回路2によりホールド処理する。
これにより、アナログ入力信号Vinをデジタル信号C
out 、 CoutにA/D変換することができる。
out 、 CoutにA/D変換することができる。
なお、第3図のタイムチャートにおいて、tpdl、t
pd2.tpd3は本発明に係るセットアツプ時間であ
り、サンプル期間31.S2.S3とホールド期間H1
,H2,H3のそれぞれの境界時刻からラッチ回路2の
比較出力信号Cout 、 Coutが確定する時刻
までのそれぞれの時間を示している。
pd2.tpd3は本発明に係るセットアツプ時間であ
り、サンプル期間31.S2.S3とホールド期間H1
,H2,H3のそれぞれの境界時刻からラッチ回路2の
比較出力信号Cout 、 Coutが確定する時刻
までのそれぞれの時間を示している。
また、同図破線で示した比較出力信号Cout 。
Coutは従来例Aに係るものであり、アナログ入力電
圧v3と基準電圧V R[!Fの差Δ■I3について本
発明Bのセットアツプ時間tpd3と従来例Aのセント
アップ時間t pd31とを比較すると、tpd3<
t pd31とすることができる。
圧v3と基準電圧V R[!Fの差Δ■I3について本
発明Bのセットアツプ時間tpd3と従来例Aのセント
アップ時間t pd31とを比較すると、tpd3<
t pd31とすることができる。
これは、負荷素子R1,R2が従来例の負荷素子RCに
対してn倍にされ、差動増幅回路21Aの増幅度が上昇
されたことにより、アナログ入力電圧v3と基準電圧V
REFの差ΔVI3が小さい場合であっても、十分な
出力振幅が得られるようになったこと、及び差動増幅回
路21Aの増幅度が上昇されたことによるラッチ回路2
1の飽和に対して、負荷素子R1,R2にそれぞれ並列
に接続されたショットキーバリアダイオード(順方向電
圧降下=0.4 (V)程度) SBDにより比較出
力信号Cout。
対してn倍にされ、差動増幅回路21Aの増幅度が上昇
されたことにより、アナログ入力電圧v3と基準電圧V
REFの差ΔVI3が小さい場合であっても、十分な
出力振幅が得られるようになったこと、及び差動増幅回
路21Aの増幅度が上昇されたことによるラッチ回路2
1の飽和に対して、負荷素子R1,R2にそれぞれ並列
に接続されたショットキーバリアダイオード(順方向電
圧降下=0.4 (V)程度) SBDにより比較出
力信号Cout。
Coutの「L」レベルの電位が補償されたことによる
。
。
第4図は、本発明の実施例に係るセットアツプ時間と従
来例との比較特性図を示している。
来例との比較特性図を示している。
図において、縦軸はセットアツプ時間tpdiであり、
横軸はアナログ入力電圧viと基準電圧■REFの差Δ
VIiを示している。また、Aは従来例のtpdi−Δ
Vliの特性曲線であり、電源線VCC−5(V)、負
荷抵抗RCの時の特性である。Bは本発明のtpdi−
ΔVliの特性曲線であり、電源線VCC=5 (V)
、負荷抵抗[R1,R2)=nRC,両負荷抵抗R1,
R2にショットキーバリアダイオード(順方向電圧降下
−0,4(V)程度) SBDを接続した時の特性であ
る。
横軸はアナログ入力電圧viと基準電圧■REFの差Δ
VIiを示している。また、Aは従来例のtpdi−Δ
Vliの特性曲線であり、電源線VCC−5(V)、負
荷抵抗RCの時の特性である。Bは本発明のtpdi−
ΔVliの特性曲線であり、電源線VCC=5 (V)
、負荷抵抗[R1,R2)=nRC,両負荷抵抗R1,
R2にショットキーバリアダイオード(順方向電圧降下
−0,4(V)程度) SBDを接続した時の特性であ
る。
これによれば、第3図において説明したようにアナログ
入力電圧v3と基準電圧V REFの差Δ■■3につい
て本発明Bのセットアツプ時間tpd3と従来例Aのセ
ットアツプ時間t pd31とを比較した場合、tpd
3<tpd31とすることができる。
入力電圧v3と基準電圧V REFの差Δ■■3につい
て本発明Bのセットアツプ時間tpd3と従来例Aのセ
ットアツプ時間t pd31とを比較した場合、tpd
3<tpd31とすることができる。
このようにして、本発明の実施例に係るA/Dンバータ
によれば、第2図に示すようにコンパレータ回路21と
ラッチ回路22が具備され、該コンパレータ回路21が
一対の負荷素子R1,R2とそれに接続された差動増幅
回路21Aから成り、該負荷素子R1,R2に対してそ
れぞれ並列にショットキーバリアダイオード素子SBD
が接続されている。
によれば、第2図に示すようにコンパレータ回路21と
ラッチ回路22が具備され、該コンパレータ回路21が
一対の負荷素子R1,R2とそれに接続された差動増幅
回路21Aから成り、該負荷素子R1,R2に対してそ
れぞれ並列にショットキーバリアダイオード素子SBD
が接続されている。
例えば、アナログ入力信号Vin= (vl、v2゜v
3・・・〕、基準電圧V REF及び基準クロックCL
Kに基づいて反転、非反転比較結果信号Cout 、
Coutがコンパレータ回路21より出力されると、
該反転、非反転比較結果信号Cout 、 Cout
がラッチ回路22によりデータ保持処理される。
3・・・〕、基準電圧V REF及び基準クロックCL
Kに基づいて反転、非反転比較結果信号Cout 、
Coutがコンパレータ回路21より出力されると、
該反転、非反転比較結果信号Cout 、 Cout
がラッチ回路22によりデータ保持処理される。
このため、負荷抵抗R1’、R2を増加して差動増幅回
路21Aの増幅度を上昇させた場合であっても、ラッチ
回路22の反転、非反転比較結果信号Cout 、
Coutに係る信号線の「L」レベルの電位がショット
キーバリアダイオードSB[lにより補償される。すな
わち、アナログ入力信号Vinの各サンプル期間に係る
アナログ入力電圧vl、v2゜v 3 ・・・と基準電
圧V REFとの差ΔVll>ΔVI2>ΔVI3の大
小にほぼ無関係に、該信号線のr L 。
路21Aの増幅度を上昇させた場合であっても、ラッチ
回路22の反転、非反転比較結果信号Cout 、
Coutに係る信号線の「L」レベルの電位がショット
キーバリアダイオードSB[lにより補償される。すな
わち、アナログ入力信号Vinの各サンプル期間に係る
アナログ入力電圧vl、v2゜v 3 ・・・と基準電
圧V REFとの差ΔVll>ΔVI2>ΔVI3の大
小にほぼ無関係に、該信号線のr L 。
レベルの電位が第1の電源線vcc=5 (V)の電位
よりも該ダイオードSBDの順方向電圧降下−〇、4
〔■〕を差し引いた電位=4.6 (V)以上に保た
れる。このことで、ラッチ回路22を飽和させることな
く、例えば、サンプル期間S3とホールド期間H3の境
界時刻からラッチ回路22の比較出力信号Cout 、
Coutが確定する時刻までのセットアツプ時間t
pd3を他のサンプル期間S2゜S3とホールド期間H
2,H3の境界時刻からラッチ回路22の比較出力信号
Cout 、 Coutが確定する時刻までのセット
アツプ時間t pd 2 、 t pdlとほぼ同様
にすることが可能となる。
よりも該ダイオードSBDの順方向電圧降下−〇、4
〔■〕を差し引いた電位=4.6 (V)以上に保た
れる。このことで、ラッチ回路22を飽和させることな
く、例えば、サンプル期間S3とホールド期間H3の境
界時刻からラッチ回路22の比較出力信号Cout 、
Coutが確定する時刻までのセットアツプ時間t
pd3を他のサンプル期間S2゜S3とホールド期間H
2,H3の境界時刻からラッチ回路22の比較出力信号
Cout 、 Coutが確定する時刻までのセット
アツプ時間t pd 2 、 t pdlとほぼ同様
にすることが可能となる。
これにより、アナログ入力信号Vinの各サンプル期間
Stに係るアナログ入力電圧viと基準電圧V REF
との差ΔVliが小さくなった場合であっても、A/D
コンバータの高速化を図ることが可能となる。
Stに係るアナログ入力電圧viと基準電圧V REF
との差ΔVliが小さくなった場合であっても、A/D
コンバータの高速化を図ることが可能となる。
以上説明したように、本発明の半導体集積回路装置によ
れば比較回路と出力回路が具備され、該比較回路が一対
の負荷素子とそれに接続された差動増幅回路から成り、
該負荷素子に対してそれぞれ並列にショットキーバリア
ダイオードが接続されている。
れば比較回路と出力回路が具備され、該比較回路が一対
の負荷素子とそれに接続された差動増幅回路から成り、
該負荷素子に対してそれぞれ並列にショットキーバリア
ダイオードが接続されている。
このため、負荷抵抗を増加して差動増幅回路の増幅度を
上昇させた場合であっても、出力回路の反転、非反転比
較結果信号に係る信号線の「L」レベルの電位がショッ
トキーバリアダイオードにより補償される。このことで
、出力回路を飽和させることなく、アナログ入力信号の
各サンプル期間に係るアナログ入力電圧と基準電圧との
差が小さくなった場合であっても、セットアツプ時間を
他のサンプル期間、ホールド期間に基づくセットアツプ
時間とほぼ同様にすることが可能となる。
上昇させた場合であっても、出力回路の反転、非反転比
較結果信号に係る信号線の「L」レベルの電位がショッ
トキーバリアダイオードにより補償される。このことで
、出力回路を飽和させることなく、アナログ入力信号の
各サンプル期間に係るアナログ入力電圧と基準電圧との
差が小さくなった場合であっても、セットアツプ時間を
他のサンプル期間、ホールド期間に基づくセットアツプ
時間とほぼ同様にすることが可能となる。
これにより、高速A/D変換処理をするA/Dコンバー
タ等の半導体集積回路装置の提供に寄与するところが大
きい。
タ等の半導体集積回路装置の提供に寄与するところが大
きい。
第1図は、本発明に係る半導体集積回路装置の原理図、
第2図は、本発明の実施例に係るA/Dコンバータの回
路構成図、 第3図は、本発明の実施例に係るA/Dコンバータの動
作タイムチャート、 第4図は、本発明の実施例に係るセットアツプ時間と従
来例との比較特性図、 第5図は、従来例に係るA/Dコンバータの回路構成図
、 第6図は、従来例に係るA/Dコンバータの動作タイム
チャートである。 (符号の説明) 11・・・比較回路、 12・・・出力回路、 11A・・・差動増幅回路、 R1,R2・・・負荷抵抗、 Dl、D2・・・ダイオード、 VCC・・・第1の電源、 GND・・・第2の電源、 Vin・・・アナログ入力信号、 V REF・・・基準電圧、 CLK・・・基準クロック。
路構成図、 第3図は、本発明の実施例に係るA/Dコンバータの動
作タイムチャート、 第4図は、本発明の実施例に係るセットアツプ時間と従
来例との比較特性図、 第5図は、従来例に係るA/Dコンバータの回路構成図
、 第6図は、従来例に係るA/Dコンバータの動作タイム
チャートである。 (符号の説明) 11・・・比較回路、 12・・・出力回路、 11A・・・差動増幅回路、 R1,R2・・・負荷抵抗、 Dl、D2・・・ダイオード、 VCC・・・第1の電源、 GND・・・第2の電源、 Vin・・・アナログ入力信号、 V REF・・・基準電圧、 CLK・・・基準クロック。
Claims (2)
- (1)アナログ入力信号(Vin)、基準電圧(VRE
F)及び基準クロック(CLK)に基づいて反転、非反
転比較結果信号(@Cout@、Cout)を出力する
比較回路(11)と、前記反転、非反転比較結果信号(
@Cout@、Cout)のデータ保持処理をする出力
回路(12)とを具備し、前記比較回路(11)が第1
の電源線(VCC)と第2の電源線(GND)との間に
一対の負荷素子(R1、R2)を介して接続された差動
増幅回路(11A)から成り、前記負荷素子(R1、R
2)に対してそれぞれ並列にダイオード素子(D1、D
2)が接続されることを特徴とする半導体集積回路装置
。 - (2)請求項1記載の半導体集積回路装置において、前
記ダイオード素子(D1、D2)がショットキーバリア
ダイオード(SBD)から成ることを特徴とする半導体
集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29398090A JPH04167817A (ja) | 1990-10-31 | 1990-10-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29398090A JPH04167817A (ja) | 1990-10-31 | 1990-10-31 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04167817A true JPH04167817A (ja) | 1992-06-15 |
Family
ID=17801689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29398090A Pending JPH04167817A (ja) | 1990-10-31 | 1990-10-31 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04167817A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013070275A (ja) * | 2011-09-22 | 2013-04-18 | Toshiba Corp | アナログ/デジタル変換器 |
-
1990
- 1990-10-31 JP JP29398090A patent/JPH04167817A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013070275A (ja) * | 2011-09-22 | 2013-04-18 | Toshiba Corp | アナログ/デジタル変換器 |
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