JPH04167817A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04167817A JPH04167817A JP29398090A JP29398090A JPH04167817A JP H04167817 A JPH04167817 A JP H04167817A JP 29398090 A JP29398090 A JP 29398090A JP 29398090 A JP29398090 A JP 29398090A JP H04167817 A JPH04167817 A JP H04167817A
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- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術（第５図）
発明が解決しようとする課題（第６図）課題を解決する
ための手段（第１図） 作用 実施例（第２図〜第４図） 発明の効果 〔概 要〕 半導体集積回路装置、特に全並列型のＡ／Ｄコンバータ
の変換速度の改善に関し、 該Ａ／Ｄコンバータのラッチ回路の機能を低下させるこ
となく、差動増幅回路の増幅度を上昇させ、コンパレー
タ回路のセットアンプ時間の短縮化を図ることを目的と
し、 アナログ入力信号、基準電圧及び基準クロックに基づい
て反転、非反転比較結果信号を出力する比較回路と、前
記反転、非反転比較結果信号のデータ保持処理をする出
力回路とを具備し、前記比較回路が第１の電源線と第２
の電源線との間に一対の負荷素子を介して接続された差
動増幅回路から成り、前記負荷素子に対してそれぞれ並
列にダイオード素子が接続されることを含み構成し、前
記装置において、前記ダイオード素子がショットキーバ
リアダイオードから成ることを含み構成する。
ための手段（第１図） 作用 実施例（第２図〜第４図） 発明の効果 〔概 要〕 半導体集積回路装置、特に全並列型のＡ／Ｄコンバータ
の変換速度の改善に関し、 該Ａ／Ｄコンバータのラッチ回路の機能を低下させるこ
となく、差動増幅回路の増幅度を上昇させ、コンパレー
タ回路のセットアンプ時間の短縮化を図ることを目的と
し、 アナログ入力信号、基準電圧及び基準クロックに基づい
て反転、非反転比較結果信号を出力する比較回路と、前
記反転、非反転比較結果信号のデータ保持処理をする出
力回路とを具備し、前記比較回路が第１の電源線と第２
の電源線との間に一対の負荷素子を介して接続された差
動増幅回路から成り、前記負荷素子に対してそれぞれ並
列にダイオード素子が接続されることを含み構成し、前
記装置において、前記ダイオード素子がショットキーバ
リアダイオードから成ることを含み構成する。
本発明は、半導体集積回路装置に関するものであり、更
に詳しく言えば、全並列比較型のＡ／Ｄコンバータの変
換速度の改善に関するものである。
に詳しく言えば、全並列比較型のＡ／Ｄコンバータの変
換速度の改善に関するものである。
近年、半導体集積回路（以下ＬＳＩという）技術の発展
に伴い、高機能のアナログ回路とデジタル回路とを混載
した高度な信号処理ＬＳＩの要求が高まっている。
に伴い、高機能のアナログ回路とデジタル回路とを混載
した高度な信号処理ＬＳＩの要求が高まっている。
例えば、コンピュータシステム等の信号処理ＬＳＩのデ
ータ処理の高速化を図るためアナログ信号をデジタル信
号に変換するＡ／Ｄコンバータにおいても、その変換速
度の高速化の要求がある。
ータ処理の高速化を図るためアナログ信号をデジタル信
号に変換するＡ／Ｄコンバータにおいても、その変換速
度の高速化の要求がある。
これによれば、アナログ入力電圧と基準電圧とを比較す
るコンパレータ回路の差動対トランジスタに負荷抵抗Ｒ
Ｃが固定接続されている。このため、差動増幅回路の増
幅度が固定されることからアナログ入力信号の各サンプ
ル期間に係るアナログ入力電圧と基準電圧との差が小さ
くなるに従って、コンパレータ回路のセントアップ時間
も長くなって行く。
るコンパレータ回路の差動対トランジスタに負荷抵抗Ｒ
Ｃが固定接続されている。このため、差動増幅回路の増
幅度が固定されることからアナログ入力信号の各サンプ
ル期間に係るアナログ入力電圧と基準電圧との差が小さ
くなるに従って、コンパレータ回路のセントアップ時間
も長くなって行く。
これにより、Ａ／Ｄコンバータの高速化が困難になると
いう第１の問題がある。また、第１の問題を解決する方
法として負荷抵抗ＲＣを大きくして増幅度を上昇させる
方法もあるが比較結果信号のデータ保持処理をするラッ
チ回路が飽和するという第２の問題がある。
いう第１の問題がある。また、第１の問題を解決する方
法として負荷抵抗ＲＣを大きくして増幅度を上昇させる
方法もあるが比較結果信号のデータ保持処理をするラッ
チ回路が飽和するという第２の問題がある。
そこで、Ａ／Ｄコンバータのラッチ回路の機能を低下さ
せることなく、差動増幅回路の増幅度を上昇させ、コン
パレータ回路のセットアツプ時間の短縮化を図ることが
できる装置が望まれている。
せることなく、差動増幅回路の増幅度を上昇させ、コン
パレータ回路のセットアツプ時間の短縮化を図ることが
できる装置が望まれている。
第５．６図は、従来例に係る説明図である。
第５図は、従来例に係るＡ／Ｄコンバータ（半導体集積
回路装置）の構成図を示している。
回路装置）の構成図を示している。
図において、例えば、アナログ信号をデジタル信号に変
換する全並列比較型のＡ／Ｄコンバータは、アナログ入
力信号Ｖ ｉｎ、基準電圧Ｖ ＲＥＦ及び基準クロック
（反転）ＣＬＫに基づいて反転、非反転比較結果信号Ｃ
ｏｕｔ 、 Ｃｏｕｔを出力するコンパレータ回路ｌと
、反転、非反転比較結果信号Ｃｏｕｔ。
換する全並列比較型のＡ／Ｄコンバータは、アナログ入
力信号Ｖ ｉｎ、基準電圧Ｖ ＲＥＦ及び基準クロック
（反転）ＣＬＫに基づいて反転、非反転比較結果信号Ｃ
ｏｕｔ 、 Ｃｏｕｔを出力するコンパレータ回路ｌと
、反転、非反転比較結果信号Ｃｏｕｔ。
Ｃｏｕｔをラッチ（データー時保持）処理するラッチ回
路２から成る。
路２から成る。
なお、コンパレータ回路１は第１の電源線■ＣＣと接地
線ＧＮＤとの間に一対の負荷抵抗ＲＣを介して接続され
た差動増幅回路ＩＡから成る。また、コンパレータ回路
１とラッチ回路２とは定電流源Ｉを介して接地線ＧＮＤ
に接続されている。
線ＧＮＤとの間に一対の負荷抵抗ＲＣを介して接続され
た差動増幅回路ＩＡから成る。また、コンパレータ回路
１とラッチ回路２とは定電流源Ｉを介して接地線ＧＮＤ
に接続されている。
第６図は、従来例に係るＡ／Ｄコンバータの動作タイム
チャートを示している。
チャートを示している。
図において、例えば、アナログ入力電圧ｖｌ。
ｖ２．ｖ３と基準電圧Ｖ ＲＥＰとの差がΔＶｌｌ＞Δ
ＶＩ２＞ΔＶＩ３と変化するアナログ入力信号Ｖｉｎを
Ａ／Ｄ変換する場合、まず、基準クロックＣＬＫのサン
プル期間Ｓ１でアナログ入力電圧ｖ１と基準電圧Ｖ Ｒ
ＥＦとをコンパレータ回路１のトランジスタＱ１．Ｑ２
により比較処理し、その比較出力信号Ｃｏｕｔ 、
Ｃｏｕｔをホールド期間Ｈ１でラッチ回路２によりホー
ルド処理する。
ＶＩ２＞ΔＶＩ３と変化するアナログ入力信号Ｖｉｎを
Ａ／Ｄ変換する場合、まず、基準クロックＣＬＫのサン
プル期間Ｓ１でアナログ入力電圧ｖ１と基準電圧Ｖ Ｒ
ＥＦとをコンパレータ回路１のトランジスタＱ１．Ｑ２
により比較処理し、その比較出力信号Ｃｏｕｔ 、
Ｃｏｕｔをホールド期間Ｈ１でラッチ回路２によりホー
ルド処理する。
その後、サンプル期間Ｓ２でアナログ入力電圧ｖ２と基
準電圧ＶＲＥＦとをコンパレータ回路ｌにより比較処理
し、その比較出力信号Ｃｏｕｔ 、 Ｃｏｕｔをホー
ルド期間Ｈ２でラッチ回路２によりホールド処理する。
準電圧ＶＲＥＦとをコンパレータ回路ｌにより比較処理
し、その比較出力信号Ｃｏｕｔ 、 Ｃｏｕｔをホー
ルド期間Ｈ２でラッチ回路２によりホールド処理する。
さらに、サンプル期間Ｓ３でアナログ入力電圧ｖ３と基
準電圧Ｖ ＲＥＦとをコンパレータ回路１により比較処
理し、その比較出力信号Ｃｏｕｔ 、 Ｃｏｕｔをホ
ールド期間Ｈ３でラッチ回路２によりホールド処理する
。
準電圧Ｖ ＲＥＦとをコンパレータ回路１により比較処
理し、その比較出力信号Ｃｏｕｔ 、 Ｃｏｕｔをホ
ールド期間Ｈ３でラッチ回路２によりホールド処理する
。
これにより、アナログ入力信号Ｖｉｎをデジタル信号τ
ｏｕｔ 、 ＣｏｕｔにＡ／Ｄ変換することができる
。
ｏｕｔ 、 ＣｏｕｔにＡ／Ｄ変換することができる
。
なお、同タイムチャートにおいて、ｔｐｄｌｌ、 ｔ
ｐｄ２１． ｔ ｐｄ３ｆはセットアツプ時間であり
、サンプル期間Ｓｌ、Ｓ２．Ｓ３とホールド期間Ｈ１，
Ｈ２、Ｒ３のそれぞれの境界時刻からラッチ回路２の比
較出力信号τ；π、 Ｃｏｕｔが確定する時刻までの
それぞれの時間を示している。
ｐｄ２１． ｔ ｐｄ３ｆはセットアツプ時間であり
、サンプル期間Ｓｌ、Ｓ２．Ｓ３とホールド期間Ｈ１，
Ｈ２、Ｒ３のそれぞれの境界時刻からラッチ回路２の比
較出力信号τ；π、 Ｃｏｕｔが確定する時刻までの
それぞれの時間を示している。
また、一般にコンパレータ回路１の動作周波数（基準ク
ロックＣＩＪの周波数）ｆｃｌｋは、これらのセットア
ツプ時間ｔｐｄに依存する。すなわち、セットアツプ時
間ｔｐｄが短くなるほどＡ／Ｄコンバータの高速化を図
ることができる。なお、該セットアツプ時間ｔｐｄは基
準クロツクｆ ｅｌｋに対して１ ／ ２ ｆ ｃｌｋ
以下でなければならない。
ロックＣＩＪの周波数）ｆｃｌｋは、これらのセットア
ツプ時間ｔｐｄに依存する。すなわち、セットアツプ時
間ｔｐｄが短くなるほどＡ／Ｄコンバータの高速化を図
ることができる。なお、該セットアツプ時間ｔｐｄは基
準クロツクｆ ｅｌｋに対して１ ／ ２ ｆ ｃｌｋ
以下でなければならない。
ところで従来例によれば、コンパレータ回路１のトラン
ジスタＱｌ、Ｑ２のそれぞれのコレクタＣに接続される
負荷抵抗ＲＣが固定されている。
ジスタＱｌ、Ｑ２のそれぞれのコレクタＣに接続される
負荷抵抗ＲＣが固定されている。
このため、差動増幅回路ＩＡの増幅度も固定される。こ
のことは、アナログ入力信号Ｖｉｎの各サンプル期間Ｓ
ｔに係るアナログ入力電圧ｖ１と基準電圧Ｖ ＲＥＦと
の差ΔＶｌｉが小さくなるに従ってセットアツプ時間ｔ
ｐｄが長くなる原因となっている。例えば、ラッチ回路
２によりホールド処理する際に、ホールド期間Ｈ３にお
いて該入力電圧■３と基準電圧Ｖ ＲＥＦとの差ΔＶＩ
３が小さいために、比較出力信号Ｃｏｕｔ 、 Ｃｏ
ｕｔのｒＨ，レベルとｒＬ、レベルとが近い電位となる
。このため、ラッチ回路２のトランジスタＱ４．Ｑ５の
データ保持開始動作が遅延するものと考えられている。
のことは、アナログ入力信号Ｖｉｎの各サンプル期間Ｓ
ｔに係るアナログ入力電圧ｖ１と基準電圧Ｖ ＲＥＦと
の差ΔＶｌｉが小さくなるに従ってセットアツプ時間ｔ
ｐｄが長くなる原因となっている。例えば、ラッチ回路
２によりホールド処理する際に、ホールド期間Ｈ３にお
いて該入力電圧■３と基準電圧Ｖ ＲＥＦとの差ΔＶＩ
３が小さいために、比較出力信号Ｃｏｕｔ 、 Ｃｏ
ｕｔのｒＨ，レベルとｒＬ、レベルとが近い電位となる
。このため、ラッチ回路２のトランジスタＱ４．Ｑ５の
データ保持開始動作が遅延するものと考えられている。
このことで、サンプル期間Ｓ３とホールド期間Ｈ３の境
界時刻からラッチ回路２の比較出力信号で：でＣｏｕｔ
が確定する時刻までのセットアツプ時間ｔｐｄ３１が他
のセットアツプ時間ｔｐｄ２１． ｔｐｄｌｌに比べ
て長くなるものである。
界時刻からラッチ回路２の比較出力信号で：でＣｏｕｔ
が確定する時刻までのセットアツプ時間ｔｐｄ３１が他
のセットアツプ時間ｔｐｄ２１． ｔｐｄｌｌに比べ
て長くなるものである。
これにより、アナログ入力信号Ｖｉｎの各サンプル期間
Ｓｉに係るアナログ入力電圧ｖｉと基準電圧Ｖ ＲＥＦ
との差ΔＶｌｉが小さくなった場合に、Ａ／Ｄコンバー
タの高速化が困難になるという第１の問題がある。
Ｓｉに係るアナログ入力電圧ｖｉと基準電圧Ｖ ＲＥＦ
との差ΔＶｌｉが小さくなった場合に、Ａ／Ｄコンバー
タの高速化が困難になるという第１の問題がある。
なお、負荷抵抗ＲＣを増加して差動増幅回路ＩＡの増幅
度を上昇させ、セットアツプ時間ｔｐｄを短縮化させる
方法もあるが、増幅度を上昇させるとラッチ回路２が飽
和するため、本来のラッチ機能が低下するという第２の
問題がある。
度を上昇させ、セットアツプ時間ｔｐｄを短縮化させる
方法もあるが、増幅度を上昇させるとラッチ回路２が飽
和するため、本来のラッチ機能が低下するという第２の
問題がある。
本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、ラッチ回路の機能を低下させることなく、差動
増幅回路の増幅度を上昇させ、コンパレータ回路のセッ
トアツプ時間の短縮化を図ることが可能となる半導体集
積回路装置の捉供を目的とする。
であり、ラッチ回路の機能を低下させることなく、差動
増幅回路の増幅度を上昇させ、コンパレータ回路のセッ
トアツプ時間の短縮化を図ることが可能となる半導体集
積回路装置の捉供を目的とする。
第１図は、本発明に係る半導体集積回路装置の原理図で
ある。
ある。
本発明の半導体集積回路装置は、第１図に示すように、
アナログ入力信号Ｖ ｉｎ、基準電圧Ｖ ｌ？ＥＰ及び
基準クロックＣＬＫに基づいて反転、非反転比較結果信
号で；π、 Ｃｏｕｔを出力する比較回路１１と、前
記反転、非反転比較結果信号てｏｕｔ、Ｃｏｕｔのデー
タ保持処理をする出力回路１２とを具備し、前記比較回
路１１が第１の電源線ＶＣＣと第２の電源線ＧＮＤとの
間に一対の負荷素子Ｒ１，Ｒ２を介して接続された差動
増幅回路１１Ａがら成り、前記負荷素子Ｒ１，Ｒ２に対
してそれぞれ並列にダイオード素子Ｄ１、Ｄ２が接続さ
れることを特徴とし、 前記装置において、前記ダイオード素子ＤＩ。
アナログ入力信号Ｖ ｉｎ、基準電圧Ｖ ｌ？ＥＰ及び
基準クロックＣＬＫに基づいて反転、非反転比較結果信
号で；π、 Ｃｏｕｔを出力する比較回路１１と、前
記反転、非反転比較結果信号てｏｕｔ、Ｃｏｕｔのデー
タ保持処理をする出力回路１２とを具備し、前記比較回
路１１が第１の電源線ＶＣＣと第２の電源線ＧＮＤとの
間に一対の負荷素子Ｒ１，Ｒ２を介して接続された差動
増幅回路１１Ａがら成り、前記負荷素子Ｒ１，Ｒ２に対
してそれぞれ並列にダイオード素子Ｄ１、Ｄ２が接続さ
れることを特徴とし、 前記装置において、前記ダイオード素子ＤＩ。
Ｄ２がショットキーバリアダイオード−５ＢＤがら成る
ことを特徴とし、上記目的を達成する。
ことを特徴とし、上記目的を達成する。
本発明の装置によれば、第１図に示すように比較回路１
１と出力回路１２が具備され、該比較回路１１が一対の
負荷素子Ｒ１，Ｒ２とそれに接続された差動増幅回路１
１Ａから成り、該負荷素子Ｒ１、Ｒ２に対してそれぞれ
並列にダイオード素子Ｄｌ、Ｄ２が接続されている。
１と出力回路１２が具備され、該比較回路１１が一対の
負荷素子Ｒ１，Ｒ２とそれに接続された差動増幅回路１
１Ａから成り、該負荷素子Ｒ１、Ｒ２に対してそれぞれ
並列にダイオード素子Ｄｌ、Ｄ２が接続されている。
例えば、アナログ入力信号Ｖｉｎ、基準電圧ＶＲＥＦ及
び基準クロックＣＩＪに基づいて反転、非反転比較結果
信号で；π、 Ｃｏｕｔが比較回路１１より出力される
と、該反転、非反転比較結果信号Ｃｏｕｔ。
び基準クロックＣＩＪに基づいて反転、非反転比較結果
信号で；π、 Ｃｏｕｔが比較回路１１より出力される
と、該反転、非反転比較結果信号Ｃｏｕｔ。
Ｃｏｕｔが出力回路１２によりデータ保持される。
このため、負荷抵抗Ｒ１，Ｒ２を増加して差動増幅回路
１１Ａの増幅度を上昇させた場合であっても、出力回路
１２の反転、非反転比較結果信号Ｃｏｕｔ 、 Ｃｏ
ｕｔに係る信号線の「Ｌ」レベルの電位がショットキー
バリアダイオードＳＢＤにより補償される。すなわち、
アナログ入力信号Ｖｉｎの各サンプル期間に係るアナロ
グ入力電圧と基準電圧Ｖ Ｒ［！Ｆとの差の大小にほぼ
無関係に、該信号線の「Ｌ」レベルの電位が第１の電源
線ｖＣＣの電位よりも該ダイオード５ＢＤＯ順方向電圧
降下を差し引いた電位以上に保たれる。このことで、出
力回路１２を飽和させることなく、サンプル期間とホー
ルド期間の境界時刻から出力回路１２の比較出力信号て
ｏｕｔ 、 Ｃｏｕｔが確定する時刻までのセットア
ツプ時間を他のサンプル期間、ホールド期間に基づく他
のセットアツプ時間とほぼ同様にすることが可能となる
。
１１Ａの増幅度を上昇させた場合であっても、出力回路
１２の反転、非反転比較結果信号Ｃｏｕｔ 、 Ｃｏ
ｕｔに係る信号線の「Ｌ」レベルの電位がショットキー
バリアダイオードＳＢＤにより補償される。すなわち、
アナログ入力信号Ｖｉｎの各サンプル期間に係るアナロ
グ入力電圧と基準電圧Ｖ Ｒ［！Ｆとの差の大小にほぼ
無関係に、該信号線の「Ｌ」レベルの電位が第１の電源
線ｖＣＣの電位よりも該ダイオード５ＢＤＯ順方向電圧
降下を差し引いた電位以上に保たれる。このことで、出
力回路１２を飽和させることなく、サンプル期間とホー
ルド期間の境界時刻から出力回路１２の比較出力信号て
ｏｕｔ 、 Ｃｏｕｔが確定する時刻までのセットア
ツプ時間を他のサンプル期間、ホールド期間に基づく他
のセットアツプ時間とほぼ同様にすることが可能となる
。
これにより、アナログ入力信号Ｖｉｎの各サンプル期間
に係るアナログ入力電圧と基準電圧Ｖ ＲＥＦとの差が
小さくなった場合であっても、Ａ／Ｄコンバータの高速
化を図ることが可能となる。
に係るアナログ入力電圧と基準電圧Ｖ ＲＥＦとの差が
小さくなった場合であっても、Ａ／Ｄコンバータの高速
化を図ることが可能となる。
次に図を参照しながら本発明の実施例について説明をす
る。
る。
１第２〜第４図は、本発明の実施例に係る半導体集積回
路装置を説明する図であり、第２図はその構成図を示し
ている。
路装置を説明する図であり、第２図はその構成図を示し
ている。
図において、例えば、アナログ信号をデジタル信号に変
換する全並列比較型のＡ／Ｄコンバータは、コンパレー
タ回路２１．ラッチ回路２２及び定電流源Ｉから成る。
換する全並列比較型のＡ／Ｄコンバータは、コンパレー
タ回路２１．ラッチ回路２２及び定電流源Ｉから成る。
すなわち、コンパレータ回路２１は比較回路１１の一実
施例であり、アナログ入力信号Ｖ ｉｎ、基準電圧Ｖ
ＲＥＦ及び反転基準クロックＣＬＫに基づいて反転、非
反転比較結果信号Ｃｏｕｔ 、 Ｃｏｕｔを出力する
ものである。
施例であり、アナログ入力信号Ｖ ｉｎ、基準電圧Ｖ
ＲＥＦ及び反転基準クロックＣＬＫに基づいて反転、非
反転比較結果信号Ｃｏｕｔ 、 Ｃｏｕｔを出力する
ものである。
また、コンパレータ回路２１は第１の電源線■ＣＣ（＝
５（Ｖ）程度）と接地線ＧＮＤとの間に一対の負荷抵抗
Ｒ１，Ｒ２を介して接続された差動増幅回路２１Ａから
成る。差動増幅回路２１Ａは、それぞれのコレクタＣが
負荷抵抗Ｒ１，Ｒ２に接続されたバイポーラトランジス
タ（差動対トランジスタ）Ｑｌ、Ｑ２から成り、そのエ
ミッタＥが接続されてトランジスタＱ３のコレクタＣに
接続されている。また、トランジスタＱ１のベースＢに
アナログ入力信号Ｖｉｎが入力され、トランジスタＱ２
のベースＢに基準電圧Ｖ Ｒ［！Ｆが入力される。
５（Ｖ）程度）と接地線ＧＮＤとの間に一対の負荷抵抗
Ｒ１，Ｒ２を介して接続された差動増幅回路２１Ａから
成る。差動増幅回路２１Ａは、それぞれのコレクタＣが
負荷抵抗Ｒ１，Ｒ２に接続されたバイポーラトランジス
タ（差動対トランジスタ）Ｑｌ、Ｑ２から成り、そのエ
ミッタＥが接続されてトランジスタＱ３のコレクタＣに
接続されている。また、トランジスタＱ１のベースＢに
アナログ入力信号Ｖｉｎが入力され、トランジスタＱ２
のベースＢに基準電圧Ｖ Ｒ［！Ｆが入力される。
なお、負荷素子Ｒ１，Ｒ２は従来例の負荷素子ＲＣに対
してｎ倍にされ、差動増幅回路２１Ａの増幅度を上昇さ
せている。また、負荷素子Ｒ１，Ｒ２に対してそれぞれ
並列にダイオード素子ＤＩ。
してｎ倍にされ、差動増幅回路２１Ａの増幅度を上昇さ
せている。また、負荷素子Ｒ１，Ｒ２に対してそれぞれ
並列にダイオード素子ＤＩ。
Ｄ２が接続され、該ダイオード素子Ｄ１、Ｄ２には、シ
ョットキーバリアダイオード（順方向電圧降下−０，４
（Ｖ）程度）’ＳＢＤが用いられている。
ョットキーバリアダイオード（順方向電圧降下−０，４
（Ｖ）程度）’ＳＢＤが用いられている。
なお、トランジスタＱ３には反転基準クロックＣＬＫが
入力される。
入力される。
ラッチ回路２２は出力回路１２の一実施例であり、反転
、非反転比較結果信号Ｃｏｕｔ 、 Ｃｏｕｔをデー
ター時保持（以下ラッチという）処理するものである。
、非反転比較結果信号Ｃｏｕｔ 、 Ｃｏｕｔをデー
ター時保持（以下ラッチという）処理するものである。
なお、ラッチ回路２２は、それぞれのコレクタＣが負荷
抵抗Ｒ１，Ｒ２の一端に接続されたバイポーラトランジ
スタＱ４．Ｑ５から成るデータ保持回路と非反転基準ク
ロックＣＬ／Ｋを入力するトランジスタＱ６から成る。
抵抗Ｒ１，Ｒ２の一端に接続されたバイポーラトランジ
スタＱ４．Ｑ５から成るデータ保持回路と非反転基準ク
ロックＣＬ／Ｋを入力するトランジスタＱ６から成る。
また、トランジスタＱ４とＱ５のエミッタＥが接続され
てトランジスタＱ６のコレクタＣに接続されている。さ
らに、トランジスタＱ３とＱ６のエミッタＥが定電流源
■を介して接地線ＧＮＤに接続されている。
てトランジスタＱ６のコレクタＣに接続されている。さ
らに、トランジスタＱ３とＱ６のエミッタＥが定電流源
■を介して接地線ＧＮＤに接続されている。
これらにより、本発明の実施例に係るＡ／Ｄコンバータ
を構成する。
を構成する。
次に、当該Ａ／ＤコンバータのＡ／Ｄ変換動作について
説明をする。
説明をする。
第３図は、本発明の実施例に係るＡ／Ｄコンバータの動
作タイムチャートを示している。
作タイムチャートを示している。
図において、例えば、アナログ入力電圧ｖｌ。
ｖ２．ｖ３と基準電圧Ｖ ＲＥＦとの差がΔＶｌｌ＞Δ
ＶＩ２＞ΔＶＩ３と変化するアナログ入力信号Ｖｉｎを
Ａ／Ｄ変換する場合、まず、基準クロックＣＬＫのサン
プル期間Ｓ１でアナログ入力電圧ｖ１と基準電圧Ｖ Ｒ
ＥＦとをコンパレータ回路１のトランジスタＱｌ、Ｑ２
により比較処理し、その比較出力信号−Ｃｏ＋π、
Ｃｏｕｔをホールド期間Ｈ１でラッチ回路２によりホー
ルド処理する。
ＶＩ２＞ΔＶＩ３と変化するアナログ入力信号Ｖｉｎを
Ａ／Ｄ変換する場合、まず、基準クロックＣＬＫのサン
プル期間Ｓ１でアナログ入力電圧ｖ１と基準電圧Ｖ Ｒ
ＥＦとをコンパレータ回路１のトランジスタＱｌ、Ｑ２
により比較処理し、その比較出力信号−Ｃｏ＋π、
Ｃｏｕｔをホールド期間Ｈ１でラッチ回路２によりホー
ルド処理する。
その後、サンプル期間Ｓ２でアナログ入力電圧ｖ２と基
準電圧Ｖ ＲＥＦとをコンパレータ回路１により比較処
理し、その比較出力信号Ｃｏｕｔ 、 Ｃｏｕｔをホ
ールド期間Ｈ２でラッチ回路２によりホールド処理する
。
準電圧Ｖ ＲＥＦとをコンパレータ回路１により比較処
理し、その比較出力信号Ｃｏｕｔ 、 Ｃｏｕｔをホ
ールド期間Ｈ２でラッチ回路２によりホールド処理する
。
さらに、サンプル期間Ｓ３でアナログ入力電圧ｖ３と基
準電圧Ｖ ＲＥＦとをコンパレータ回路１により比較処
理し、その比較出力信号Ｃｏｕｔ 、 Ｃｏｕｔをホー
ルド期間Ｈ３でラッチ回路２によりホールド処理する。
準電圧Ｖ ＲＥＦとをコンパレータ回路１により比較処
理し、その比較出力信号Ｃｏｕｔ 、 Ｃｏｕｔをホー
ルド期間Ｈ３でラッチ回路２によりホールド処理する。
これにより、アナログ入力信号Ｖｉｎをデジタル信号Ｃ
ｏｕｔ 、 ＣｏｕｔにＡ／Ｄ変換することができる。
ｏｕｔ 、 ＣｏｕｔにＡ／Ｄ変換することができる。
なお、第３図のタイムチャートにおいて、ｔｐｄｌ、ｔ
ｐｄ２．ｔｐｄ３は本発明に係るセットアツプ時間であ
り、サンプル期間３１．Ｓ２．Ｓ３とホールド期間Ｈ１
，Ｈ２，Ｈ３のそれぞれの境界時刻からラッチ回路２の
比較出力信号Ｃｏｕｔ 、 Ｃｏｕｔが確定する時刻
までのそれぞれの時間を示している。
ｐｄ２．ｔｐｄ３は本発明に係るセットアツプ時間であ
り、サンプル期間３１．Ｓ２．Ｓ３とホールド期間Ｈ１
，Ｈ２，Ｈ３のそれぞれの境界時刻からラッチ回路２の
比較出力信号Ｃｏｕｔ 、 Ｃｏｕｔが確定する時刻
までのそれぞれの時間を示している。
また、同図破線で示した比較出力信号Ｃｏｕｔ 。
Ｃｏｕｔは従来例Ａに係るものであり、アナログ入力電
圧ｖ３と基準電圧Ｖ Ｒ［！Ｆの差Δ■Ｉ３について本
発明Ｂのセットアツプ時間ｔｐｄ３と従来例Ａのセント
アップ時間ｔ ｐｄ３１とを比較すると、ｔｐｄ３＜
ｔ ｐｄ３１とすることができる。
圧ｖ３と基準電圧Ｖ Ｒ［！Ｆの差Δ■Ｉ３について本
発明Ｂのセットアツプ時間ｔｐｄ３と従来例Ａのセント
アップ時間ｔ ｐｄ３１とを比較すると、ｔｐｄ３＜
ｔ ｐｄ３１とすることができる。
これは、負荷素子Ｒ１，Ｒ２が従来例の負荷素子ＲＣに
対してｎ倍にされ、差動増幅回路２１Ａの増幅度が上昇
されたことにより、アナログ入力電圧ｖ３と基準電圧Ｖ
ＲＥＦの差ΔＶＩ３が小さい場合であっても、十分な
出力振幅が得られるようになったこと、及び差動増幅回
路２１Ａの増幅度が上昇されたことによるラッチ回路２
１の飽和に対して、負荷素子Ｒ１，Ｒ２にそれぞれ並列
に接続されたショットキーバリアダイオード（順方向電
圧降下＝０．４ （Ｖ）程度） ＳＢＤにより比較出
力信号Ｃｏｕｔ。
対してｎ倍にされ、差動増幅回路２１Ａの増幅度が上昇
されたことにより、アナログ入力電圧ｖ３と基準電圧Ｖ
ＲＥＦの差ΔＶＩ３が小さい場合であっても、十分な
出力振幅が得られるようになったこと、及び差動増幅回
路２１Ａの増幅度が上昇されたことによるラッチ回路２
１の飽和に対して、負荷素子Ｒ１，Ｒ２にそれぞれ並列
に接続されたショットキーバリアダイオード（順方向電
圧降下＝０．４ （Ｖ）程度） ＳＢＤにより比較出
力信号Ｃｏｕｔ。
Ｃｏｕｔの「Ｌ」レベルの電位が補償されたことによる
。
。
第４図は、本発明の実施例に係るセットアツプ時間と従
来例との比較特性図を示している。
来例との比較特性図を示している。
図において、縦軸はセットアツプ時間ｔｐｄｉであり、
横軸はアナログ入力電圧ｖｉと基準電圧■ＲＥＦの差Δ
ＶＩｉを示している。また、Ａは従来例のｔｐｄｉ−Δ
Ｖｌｉの特性曲線であり、電源線ＶＣＣ−５（Ｖ）、負
荷抵抗ＲＣの時の特性である。Ｂは本発明のｔｐｄｉ−
ΔＶｌｉの特性曲線であり、電源線ＶＣＣ＝５ （Ｖ）
、負荷抵抗［Ｒ１，Ｒ２）＝ｎＲＣ，両負荷抵抗Ｒ１，
Ｒ２にショットキーバリアダイオード（順方向電圧降下
−０，４（Ｖ）程度） ＳＢＤを接続した時の特性であ
る。
横軸はアナログ入力電圧ｖｉと基準電圧■ＲＥＦの差Δ
ＶＩｉを示している。また、Ａは従来例のｔｐｄｉ−Δ
Ｖｌｉの特性曲線であり、電源線ＶＣＣ−５（Ｖ）、負
荷抵抗ＲＣの時の特性である。Ｂは本発明のｔｐｄｉ−
ΔＶｌｉの特性曲線であり、電源線ＶＣＣ＝５ （Ｖ）
、負荷抵抗［Ｒ１，Ｒ２）＝ｎＲＣ，両負荷抵抗Ｒ１，
Ｒ２にショットキーバリアダイオード（順方向電圧降下
−０，４（Ｖ）程度） ＳＢＤを接続した時の特性であ
る。
これによれば、第３図において説明したようにアナログ
入力電圧ｖ３と基準電圧Ｖ ＲＥＦの差Δ■■３につい
て本発明Ｂのセットアツプ時間ｔｐｄ３と従来例Ａのセ
ットアツプ時間ｔ ｐｄ３１とを比較した場合、ｔｐｄ
３＜ｔｐｄ３１とすることができる。
入力電圧ｖ３と基準電圧Ｖ ＲＥＦの差Δ■■３につい
て本発明Ｂのセットアツプ時間ｔｐｄ３と従来例Ａのセ
ットアツプ時間ｔ ｐｄ３１とを比較した場合、ｔｐｄ
３＜ｔｐｄ３１とすることができる。
このようにして、本発明の実施例に係るＡ／Ｄンバータ
によれば、第２図に示すようにコンパレータ回路２１と
ラッチ回路２２が具備され、該コンパレータ回路２１が
一対の負荷素子Ｒ１，Ｒ２とそれに接続された差動増幅
回路２１Ａから成り、該負荷素子Ｒ１，Ｒ２に対してそ
れぞれ並列にショットキーバリアダイオード素子ＳＢＤ
が接続されている。
によれば、第２図に示すようにコンパレータ回路２１と
ラッチ回路２２が具備され、該コンパレータ回路２１が
一対の負荷素子Ｒ１，Ｒ２とそれに接続された差動増幅
回路２１Ａから成り、該負荷素子Ｒ１，Ｒ２に対してそ
れぞれ並列にショットキーバリアダイオード素子ＳＢＤ
が接続されている。
例えば、アナログ入力信号Ｖｉｎ＝ （ｖｌ、ｖ２゜ｖ
３・・・〕、基準電圧Ｖ ＲＥＦ及び基準クロックＣＬ
Ｋに基づいて反転、非反転比較結果信号Ｃｏｕｔ 、
Ｃｏｕｔがコンパレータ回路２１より出力されると、
該反転、非反転比較結果信号Ｃｏｕｔ 、 Ｃｏｕｔ
がラッチ回路２２によりデータ保持処理される。
３・・・〕、基準電圧Ｖ ＲＥＦ及び基準クロックＣＬ
Ｋに基づいて反転、非反転比較結果信号Ｃｏｕｔ 、
Ｃｏｕｔがコンパレータ回路２１より出力されると、
該反転、非反転比較結果信号Ｃｏｕｔ 、 Ｃｏｕｔ
がラッチ回路２２によりデータ保持処理される。
このため、負荷抵抗Ｒ１’、Ｒ２を増加して差動増幅回
路２１Ａの増幅度を上昇させた場合であっても、ラッチ
回路２２の反転、非反転比較結果信号Ｃｏｕｔ 、
Ｃｏｕｔに係る信号線の「Ｌ」レベルの電位がショット
キーバリアダイオードＳＢ［ｌにより補償される。すな
わち、アナログ入力信号Ｖｉｎの各サンプル期間に係る
アナログ入力電圧ｖｌ、ｖ２゜ｖ ３ ・・・と基準電
圧Ｖ ＲＥＦとの差ΔＶｌｌ＞ΔＶＩ２＞ΔＶＩ３の大
小にほぼ無関係に、該信号線のｒ Ｌ 。
路２１Ａの増幅度を上昇させた場合であっても、ラッチ
回路２２の反転、非反転比較結果信号Ｃｏｕｔ 、
Ｃｏｕｔに係る信号線の「Ｌ」レベルの電位がショット
キーバリアダイオードＳＢ［ｌにより補償される。すな
わち、アナログ入力信号Ｖｉｎの各サンプル期間に係る
アナログ入力電圧ｖｌ、ｖ２゜ｖ ３ ・・・と基準電
圧Ｖ ＲＥＦとの差ΔＶｌｌ＞ΔＶＩ２＞ΔＶＩ３の大
小にほぼ無関係に、該信号線のｒ Ｌ 。
レベルの電位が第１の電源線ｖｃｃ＝５ （Ｖ）の電位
よりも該ダイオードＳＢＤの順方向電圧降下−〇、４
〔■〕を差し引いた電位＝４．６ （Ｖ）以上に保た
れる。このことで、ラッチ回路２２を飽和させることな
く、例えば、サンプル期間Ｓ３とホールド期間Ｈ３の境
界時刻からラッチ回路２２の比較出力信号Ｃｏｕｔ 、
Ｃｏｕｔが確定する時刻までのセットアツプ時間ｔ
ｐｄ３を他のサンプル期間Ｓ２゜Ｓ３とホールド期間Ｈ
２，Ｈ３の境界時刻からラッチ回路２２の比較出力信号
Ｃｏｕｔ 、 Ｃｏｕｔが確定する時刻までのセット
アツプ時間ｔ ｐｄ ２ 、 ｔ ｐｄｌとほぼ同様
にすることが可能となる。
よりも該ダイオードＳＢＤの順方向電圧降下−〇、４
〔■〕を差し引いた電位＝４．６ （Ｖ）以上に保た
れる。このことで、ラッチ回路２２を飽和させることな
く、例えば、サンプル期間Ｓ３とホールド期間Ｈ３の境
界時刻からラッチ回路２２の比較出力信号Ｃｏｕｔ 、
Ｃｏｕｔが確定する時刻までのセットアツプ時間ｔ
ｐｄ３を他のサンプル期間Ｓ２゜Ｓ３とホールド期間Ｈ
２，Ｈ３の境界時刻からラッチ回路２２の比較出力信号
Ｃｏｕｔ 、 Ｃｏｕｔが確定する時刻までのセット
アツプ時間ｔ ｐｄ ２ 、 ｔ ｐｄｌとほぼ同様
にすることが可能となる。
これにより、アナログ入力信号Ｖｉｎの各サンプル期間
Ｓｔに係るアナログ入力電圧ｖｉと基準電圧Ｖ ＲＥＦ
との差ΔＶｌｉが小さくなった場合であっても、Ａ／Ｄ
コンバータの高速化を図ることが可能となる。
Ｓｔに係るアナログ入力電圧ｖｉと基準電圧Ｖ ＲＥＦ
との差ΔＶｌｉが小さくなった場合であっても、Ａ／Ｄ
コンバータの高速化を図ることが可能となる。
以上説明したように、本発明の半導体集積回路装置によ
れば比較回路と出力回路が具備され、該比較回路が一対
の負荷素子とそれに接続された差動増幅回路から成り、
該負荷素子に対してそれぞれ並列にショットキーバリア
ダイオードが接続されている。
れば比較回路と出力回路が具備され、該比較回路が一対
の負荷素子とそれに接続された差動増幅回路から成り、
該負荷素子に対してそれぞれ並列にショットキーバリア
ダイオードが接続されている。
このため、負荷抵抗を増加して差動増幅回路の増幅度を
上昇させた場合であっても、出力回路の反転、非反転比
較結果信号に係る信号線の「Ｌ」レベルの電位がショッ
トキーバリアダイオードにより補償される。このことで
、出力回路を飽和させることなく、アナログ入力信号の
各サンプル期間に係るアナログ入力電圧と基準電圧との
差が小さくなった場合であっても、セットアツプ時間を
他のサンプル期間、ホールド期間に基づくセットアツプ
時間とほぼ同様にすることが可能となる。
上昇させた場合であっても、出力回路の反転、非反転比
較結果信号に係る信号線の「Ｌ」レベルの電位がショッ
トキーバリアダイオードにより補償される。このことで
、出力回路を飽和させることなく、アナログ入力信号の
各サンプル期間に係るアナログ入力電圧と基準電圧との
差が小さくなった場合であっても、セットアツプ時間を
他のサンプル期間、ホールド期間に基づくセットアツプ
時間とほぼ同様にすることが可能となる。
これにより、高速Ａ／Ｄ変換処理をするＡ／Ｄコンバー
タ等の半導体集積回路装置の提供に寄与するところが大
きい。
タ等の半導体集積回路装置の提供に寄与するところが大
きい。
第１図は、本発明に係る半導体集積回路装置の原理図、
第２図は、本発明の実施例に係るＡ／Ｄコンバータの回
路構成図、 第３図は、本発明の実施例に係るＡ／Ｄコンバータの動
作タイムチャート、 第４図は、本発明の実施例に係るセットアツプ時間と従
来例との比較特性図、 第５図は、従来例に係るＡ／Ｄコンバータの回路構成図
、 第６図は、従来例に係るＡ／Ｄコンバータの動作タイム
チャートである。 （符号の説明） １１・・・比較回路、 １２・・・出力回路、 １１Ａ・・・差動増幅回路、 Ｒ１，Ｒ２・・・負荷抵抗、 Ｄｌ、Ｄ２・・・ダイオード、 ＶＣＣ・・・第１の電源、 ＧＮＤ・・・第２の電源、 Ｖｉｎ・・・アナログ入力信号、 Ｖ ＲＥＦ・・・基準電圧、 ＣＬＫ・・・基準クロック。
路構成図、 第３図は、本発明の実施例に係るＡ／Ｄコンバータの動
作タイムチャート、 第４図は、本発明の実施例に係るセットアツプ時間と従
来例との比較特性図、 第５図は、従来例に係るＡ／Ｄコンバータの回路構成図
、 第６図は、従来例に係るＡ／Ｄコンバータの動作タイム
チャートである。 （符号の説明） １１・・・比較回路、 １２・・・出力回路、 １１Ａ・・・差動増幅回路、 Ｒ１，Ｒ２・・・負荷抵抗、 Ｄｌ、Ｄ２・・・ダイオード、 ＶＣＣ・・・第１の電源、 ＧＮＤ・・・第２の電源、 Ｖｉｎ・・・アナログ入力信号、 Ｖ ＲＥＦ・・・基準電圧、 ＣＬＫ・・・基準クロック。
Claims (2)
- （１）アナログ入力信号（Ｖｉｎ）、基準電圧（ＶＲＥ
Ｆ）及び基準クロック（ＣＬＫ）に基づいて反転、非反
転比較結果信号（＠Ｃｏｕｔ＠、Ｃｏｕｔ）を出力する
比較回路（１１）と、前記反転、非反転比較結果信号（
＠Ｃｏｕｔ＠、Ｃｏｕｔ）のデータ保持処理をする出力
回路（１２）とを具備し、前記比較回路（１１）が第１
の電源線（ＶＣＣ）と第２の電源線（ＧＮＤ）との間に
一対の負荷素子（Ｒ１、Ｒ２）を介して接続された差動
増幅回路（１１Ａ）から成り、前記負荷素子（Ｒ１、Ｒ
２）に対してそれぞれ並列にダイオード素子（Ｄ１、Ｄ
２）が接続されることを特徴とする半導体集積回路装置
。 - （２）請求項１記載の半導体集積回路装置において、前
記ダイオード素子（Ｄ１、Ｄ２）がショットキーバリア
ダイオード（ＳＢＤ）から成ることを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29398090A JPH04167817A (ja) | 1990-10-31 | 1990-10-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29398090A JPH04167817A (ja) | 1990-10-31 | 1990-10-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04167817A true JPH04167817A (ja) | 1992-06-15 |
Family
ID=17801689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29398090A Pending JPH04167817A (ja) | 1990-10-31 | 1990-10-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04167817A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013070275A (ja) * | 2011-09-22 | 2013-04-18 | Toshiba Corp | アナログ／デジタル変換器 |
-
1990
- 1990-10-31 JP JP29398090A patent/JPH04167817A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013070275A (ja) * | 2011-09-22 | 2013-04-18 | Toshiba Corp | アナログ／デジタル変換器 |
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