JPS62268211A - 相補的入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は一般的に入力回路に関するものであり、詳細
にいえば外部入力の状態を集積回路チップの内部信号線
へ転送するために使われる、非線型フロント・エンドを
有する相補型入力回路に関するものである。

Ｂ、従来技術 バイポーラ論理レベル、たとえばトランジスタ・トラン
ジスタ論理（ＴＴＬ）回路で生成されるものなどを、電
界効果トランジスタ（ＦＥＴ）論理レベルに変換する多
くの回路が、従来技術で知られている。このような変換
回路が必要になるのは、ＴＴＬ回路とＦＥ、Ｔ回路の両
方が現代のデータ処理システムに使われているからであ
る。たとえば、スタティック・ランダム・アクセス・メ
モリ（ＲＡＭ）およびダイナミックＲＡＭは典型的な場
合、集積密度を高め、出力損失を低くするためにＦＥＴ
を用いて製造され、高密度集積および低出力損失という
利点を有している。しかしながら、バイポーラ論理回路
はより高速な動作速度を有しており、したがってメイン
・メモリ用の制御論理回路に使用されることがしばしば
ある。それ故、バイポーラ回・路とＦＥＴ回路との間の
インタフェースを改善し、インタフェースがない場合に
は互換性のない論理電圧レベルを解決することが常に必
要とされている。

代表的な周知の特許および刊行物を以下に挙げ、当技術
分野の現状を示す。

米国特許第４．４４．１０３９号は２つのスイッチング
・トランジスタを含んでいる型式の交差結合ラッチ用の
アドレス人力バッファを開示している。

ア１くレス入力バッファ回路はソース電極がラッチ・ノ
ードの一方に接続されており、アドレス入力電圧がゲー
トに接続されている第１空乏デバイスを含んでいる。第
２空乏デバイスのソース電極はもう一方のラッチ・ノー
ドと、ゲートに接続されている。なぜなら、ラッチ両端
における電圧差が２つの空乏デバイスの間の可変電流の
差の関数になるのは、一方の空乏デバイスのゲートから
ソースへの′α圧が一定であり、他方の空乏デバイスの
ゲートからソースへの電圧が、アドレス入力電圧のレベ
ルにしたがって変化するからである。それ故、アドレス
入力電圧が一定の基準電圧と比較されることはなく、ま
たラッチをオンにするために、基準電圧およびアドレス
電圧を容量的に昇圧する必要はなくなる。

米国特許第４４１８４０１号は部分的に交差結合された
ＲＡＭセルを示しており、このセルはパルス化されたド
レン電圧がオンとなったときに予測可能な初期記憶状態
を有しており、さらに初期オン間隔のあとで、２進１ま
たはゼロのいずれかを記憶する対称的な態様で作動する
。

米国特許第４４０６９５６号はソース電極とゲート出力
とが共通に接続されている、第１および第２電界効果ト
ランジスタを有するレベル・コンバータを示している。

バイポーラ入力信号を共通ソース接続で受け取ると同時
に、ゲート電極は閾電圧にバイポーラ入力論理の最も低
い高い可能性のある２進レベルを加えたものに等しい固
定基準電位を受け取る。第１のＦＥＴのドレン電極は、
レベル・コンバータの出力端子とソース・フオロウＦＥ
Ｔのソース電極に接続されている。第２のＦＥＴのドレ
ン電極は負荷デバイスに接続され、かつソース・フオロ
ウＦＥＴのゲートに接続されている。

ＩＢＭテクニカル・ディスクロージャ・プルテン、Ｖｏ
ｌ、２２、Ｎａ８Ｂ、１９８０年１月、ｐｐ。

３７５１−２のバーンスタイン他（Ｂｅｒｎｓｔｅｉｎ
　ｅｔａｌ）によるｒＴＴＬ−ＦＥＴ論理レベル・コン
バータ　（ＴＴＬ　ｔｏ　ＦＥＴ　Ｌｏｇｉｃ　Ｌｅｖ
ｅｌ　Ｃｏｎｖｅｒｔｅｒ）Ｊという記事は、入力信号
を受け取り、基準電圧を使用する比較器として機能する
ＦＥＴを示している。

入力ＦＥＴに対する閾電圧を考慮することは、希望する
基準電圧に、入力ＦＥＴとして同一のチップ上に存在す
る第２のＦＥＴの閾電圧を加えたものに等しいゲート電
圧を印加することによって削減される。

Ｃ０発明が解決しようとする問題点 したがって、この発明の目的は外部入力の状態を、集積
回路チップの内部信号線へ転送するための良好なレベル
検出を行なう高速で、低出力の入力回路を提供すること
である。

この発明の他の目的はダイナミックＣＭＯ８・ＲＡＭお
よびスタティックＣＭＯ８−ＲＡＭの両方に特に有用で
、しかもさまざまな入力条件に対するアドレス・トラン
ジスタの間のスキューが最低であることを特徴とする入
力回路を提供することである。

Ｄ０問題点を解決するための手段 この発明によれば、非線型フロント・エンドと「部分的
に」交差結合されたラッチを有する相補型の入力回路が
与えられる。非線型フロント・エンドは入力電圧が基準
電圧に閾電圧を加えたものを超えるまで、出力電圧を与
えない。プリチャージ電圧が高い待機状態において、「
部分的に」交差結合されたラッチの出力ノードは両方と
も低い電圧にクランプされる。プリチャージ電圧が低く
なることによって、サイクルが開始される。ｒ部分的に
」交差結合されたラッチは入力電圧が弱いレベルのもの
であっても検知し、集積回路チップへの電圧の転送を行
ない、転送の完了後に直流出力の損失を生じないもので
ある。非線型フロント・エンドと「部分的に」交差結合
されたラッチの組合せは、良好なレベルの検出を行ない
、アドレス遷移間のスキューを最低とし、かつ低出力で
迅速な動作を行なうものである。

Ｅ、実施例 この発明の回路の動作および新規な特徴は、まず第１図
の単純化された回路図を、第２図に示したグラフと共に
考察することによって、最もよく理解される。非線型フ
ロント・エンドはｎチャンネル出力効果トランジスタ（
ＦＥＴ）デバイス１とｎチャネルＦＥＴデバイス２から
なっており、そのそれぞれのソース電極とドレン電極が
ノードａとアドレス入力（Ａｄｅ　Ｉｎ）電圧端子の間
に直列に接続されている。基準電圧ｖＲはＦＥＴデバイ
ス２のゲートに接続されており、非線型フロント・エン
ド回路の出力はノードｅでＦＥＴデバイス２のゲートに
接続されている。さらに、ｎチャネルＦＥＴデバイス９
がノードａと接地との間に接続されている。Ｆ’ＥＴデ
バイス９のゲートはそれぞれ相補型のｎチャネルＦＥＴ
デバイス２５およびｎチャネルＦＥＴデバイス２６で構
成されるインバータによって駆動されており、インバー
タのゲートはＦＥＴデバイス１および２の共通結線に接
続されている。

第１図に示した非線型フロント・エンド回路の基本的な
概念は、第２図に示すように、入力電圧が基準電圧ｖＲ
にＦ、　Ｅ　Ｔデバイス２のｐチャネル閾電圧ＶＴＲを
加えたものを超えない限り、入力レベルをノードａにお
いて接地電圧に固定しておくことである。前者の状態の
場合、ノードａにおける電圧は、ノードｅにおける電圧
未満の閾電圧よりも低いさまざまな電圧に対するＡｄｒ
Ｉｎ電圧と等しく、ＡｄｒＩｎ電圧のレベルが高くなる
と、ノードｅの下の閾電圧にとどまる。サイクルのプリ
チャージ部分において、ＦＥＴデバイス１はオンである
。Ａｄｒ　、Ｉｎ電圧がｖＲ＋ｖＴＰよりも低くなると
、ノードａはＦＥＴデバイス９を介して接地電圧まで放
電を行なう。この入力条件の場合、ＦＥＴデバイス２は
オフであり、ＦＥＴデバイス２５および２６で構成され
たインバータの出力は高くなり、ノードａは接地電圧に
クランプする。

ＡｄｒＩｎ電圧がｖＲｖＴＰよりも高くなった場合、Ｆ
ＥＴデバイス２５および２６からのインバータ出力は低
くなり、ＦＥＴデバイスはオフとなり、ノードａはＦＥ
Ｔデバイス２を介してＡｄｒＩｎ電圧（すなわち■。−
ｖＴ）となる。それ故。

非線型フロント・エンド回路は第２図に示す電圧特性を
有することになる。

基準電圧は接地電位その他の電圧のいずれかとなる。ｐ
チャネル閾電圧にほぼ等しい基準電位を発生する単純な
回路の例を、第３図に示す。この基準電圧発生器は電圧
Ｖのソースと接地との間の直列の相補型のｎチャネルお
よびｐチャネル・ダイオードが接続されたＦＥＴデバイ
スからなっており、少量の直流出力を散逸させる。

第１図に示した非線型フロント・エンドと１部分的に」
交差結合された相補型ラッチを組み合わせたものを、第
４図に示す。相補型のラッチはノードｆと接地との間で
、それぞれが一対のｎチャネルＦＥＴデバイス６および
７と直列に接続された一対のｎチャネルＦＥＴデバイス
４および５からなっている。相補型ラッチが「部分的に
」交差結合されているというのは、ＰチャネルＦＥＴデ
バイス５のゲートがラッチの対向するノードｂに接続さ
れていないが、ノードａには接続され、それ故、非線型
フロント・エンド回路を介してＡｄｒＩｎ電圧に接続さ
れているからである。ラッチのノードｆはｎチャネルＦ
ＥＴデバイス３を介して、電圧■ｂｂのソースに接続さ
れている。ＦＥＴデバイス３のゲートはプリチャージ入
力ＰＣＩに接続されている。

［部分的に１交差結合されたラッチの対向するノードｂ
およびＣは、それぞれインバータ／ドライバ対に接続さ
れている。詳細にいうと、相補型のｎチャネルＦＥＴデ
バイス１１およびｎチャネルＦＥＴデバイス１２で構成
された第１インバータ／ドライバはノードｂと、相補型
のｎチャネルＦＥＴデバイス１３およびｎチャネルＦＥ
Ｔデバイス１４で構成された第２インバータ／ドライバ
との間に接続されている。第２インバータ／ドライバの
出力は、集積回路チップの内部アドレス線（ＡＤＲ）に
接続されている。相補型のｎチャネルＦＥＴデバイス１
５およびｎチャネルＦＥＴデバイス１６で構成された第
３インバータ／ドライバと、ｎチャネルＦＥＴデバイス
１７およびｎチャネルＦＥＴデバイス１８で構成された
第４インバータ／ドライバは、ラッチのノードＣを相補
型つまりＡＤＲの内部アドレス線に結合している。

さらに、ラッチのノードｂおよびＣはｎチャネルＦＥＴ
デバイス２３および２４を介して、接地へ接続されてい
る。ＦＥＴデバイス２３および２４のゲー！〜は共に、
プリチャージ入力ＰＣＩに接続されている。

第４図に示す入力回路の説明を終るが、なお、ノードａ
はｎチャネルＦＥＴデバイス８に接続されており、この
デバイスのソースは電圧ｖｄｄに、またゲートはノード
ｅに接続されている。非線型入力回路のノードｅはｎチ
ャネルＦＥＴデバイス１９および２０と、ｎチャネルＦ
ＥＴデバイス２１および２２で構成された回路に接続さ
れている。

ＦＥＴデバイス２１および２２は、電圧Ｖ　のソｄ −スとノードｅの間に直列に接続されており、またＦＥ
Ｔデバイス１９および２０はノードｅと接地との間に並
列に接続されている。ＦＥＴデバイス１９および２１の
ゲートは共に、内部アドレス線ＡＩ）Ｒに接続されてい
る。最後に、ＦＥＴデバイス１および２の共通結線、ノ
ードｇはｎチャネルＦＥＴデバイス１０を介して、接地
結合されており、デバイス］−〇のゲートは内部アドレ
ス線ＡＤＨに接続されている。

待機状態において、ＰＣＩは高く、ラッチのノードｂお
よびＣをＦＥＴデバイス２３および２４を介して低電圧
にクランプしている。ＦＥＴデバイス３はオフであり、
ＰＣＩは高くなっている。

ＰＣＩが低くなって、ｎチャネルＦＥＴデバイスをオフ
にし、ｎチャネルＦＥＴデバイスをオンにすると、活動
サイクルが開始される。

非線型フロント・エンドのノードａの電圧が高い、すな
わちＡｄｒＩｎ電圧がＶ　Ｒ＋　Ｖ　Ｔ　Ｐよりも高い
場合を、まず考察する。ＰＣＩが低下すると、ＦＥＴデ
バイス３はオンになり、ｐチャネルＦＥＴデバイス４お
よび５のソースの共通結線、ノードｆの電圧は上昇を開
始する。ノードｆが接地電圧よりも高いｐチャネル閾電
圧になると同時に、ＦＥＴデバイスがオンになるのは、
そのゲートが接地電位のノードＣに接続されているから
である。

しかしながら、ノードｆがノードａの電圧（Ｖ　　　＋
Ａｄｒ　Ｉｎ）よりも高くなるまで、ＦＥＴＰ Ｔデバイス５はオフのままである。ＦＥＴデバイス４が
オンになると、ノードｂの電圧が上昇を開始する。ノー
ドｂの電圧がＦＥＴデバイス７の閾電圧に達すると同時
に、オン状態のＦＥＴデバイス７によってノードＣは効
果的に接地電位に保持される。さらに、ノードｂの電圧
が上昇することによつ七、ＦＥＴデバイス１１および１
２で構成されたインバータ／ドライバ段は状態を切り換
える。ノードｄ　（インバータ／ドライバ段の出力）の
電圧が降下すると、インバータ／ドライバ段のＦＥＴデ
バイス１３および１４が状態を切り換える結果として、
内部アドレス線ＡＤＲの電圧は高くなる。また、ノード
ｄの電圧が降下すると、ＦＥＴデバイス８（そのドレン
はノードａに接続されている）はオンになり、ノードａ
の電圧を■ｄｄに引き上げる。内部アドレス線ＡＤＲの
電圧が高くなると、ＦＥＴデバイス１９．２０．２１お
よび２２で構成された段も状態を変える。その出力ノー
ドｅの電圧が降下すると、ＦＥＴデバイス１はオフとな
り、ノードａの電圧は自由に■ｄｄまで上昇する。高電
圧のＡｄｒＩｎ電圧に対する「部分的に」交差結合され
た相補型のラッチの最終状態は、ノードｂを■ｄｄに、
またノードＣを接地電圧にする。ＡｄｒＩｎのレベルが
弱いものであっても、転送の完了後の直流出力の散逸は
ない。

次に、非線型フロント・エンドのノードａの電圧が、サ
イクルの開始時に接地電圧になっている場合（ＡｄｒＩ
ｎ電圧はＶ　Ｒ＋　Ｖ　Ｔ　Ｐ未満である）を考察する
。ＰＣＩが低くなり、ＦＥＴデバイス３をオンにすると
、ノードｆの電圧は上昇を開始する。ノードｆの電圧が
ノードａおよびＣ上でｐチャネルの閾電圧まで上った場
合、ＦＥＴデバイス４および５の両方はオンになり始め
る。ノードａは基本的に接地電位に固定されているが、
ノードＣの電圧はＦＥＴデバイスがオンになると、上昇
する。したがって、ゲートとして電圧の上昇したノード
Ｃを有しているＦＥＴデバイス４の導電性は、ＦＥＴデ
バイス５よりも低くなる。このことはノードｂをノード
Ｃよりも緩やかに充電させ。

かつＦＥＴデバイス６および７からなる「部分的に」結
合されたラッチにノードＣを高い電圧に、またノードｂ
を低い電圧に設定させる。ノードＣはＶ　まで充電され
、ノードｂはＦＥＴデバイスｄ ６によって接地電圧にクランプされる。これらの条件の
もとで、ＦＥＴデバイス４はオフであることに留意され
たい。ノードＣの電圧が高くなる結果として、内部アド
レスＡＤＲは高電圧となり、またＦＥＴデバイス１が前
述のようにオフとなった場合に、ノードａのＡｄｒＩｎ
との結合は解除される。ノードｇはＦＥＴデバイス１０
によって接地電圧にクランプされ、ノードａもＦＥＴデ
バイス９によって十分低いレベルに保持されるが、これ
は内部アドレス線Ｗ万１電圧が高くなったときに、ＦＥ
Ｔデバイス２５および２６で構成されているインバータ
の出力が高くなるからである。

Ｆ８発明の詳細 な説明したように、この発明によれば、非線型フロント
・エンドを有する相補型入力回路が提供される。この回
路は、非線型フロント・エンドと１部分的に」交差結合
されたラッチとを組み合わせたものであり、良好なレベ
ルの検出を行ない、アドレスの遷移の間のスキューを最
低限のものとし、かつ迅速な動作をもたらすと同時に、
消費出力が少ないという効果を与える。

【図面の簡単な説明】

第１図は、この発明による単純化された非線型フロント
・エンド回路の回路図である。 第２図は、第１図に示した回路の非線型動作特性を示す
図である。 第３図ｉ、基準電圧を発生する簡単な回路図である。 第４図は、第１図のフロント・エンド回路を組み込んだ
この発明による入力回路の図である。 ＡｄｒＩｎ・・・・アドレス入力、ＡＤＲ・・・・内部
アドレス線、ＰＣＩ・・・・プリチャージ入力、ａ、ｂ
、ｃ％　ｄ、ｅ、ｆ、ｇ・・・・ノード、１．６，７．
９．１０．１１．１３．１５．１７．１９．２０．２３
．２４．２５・・・・ｎチャネルＦＥＴデバイス、２．
３．４．５．８．１２．１４．１６．１８．２１．２２
．２６・・・・ｐチャネルＦＥＴ’デバイス。 出願人　　インターナショナル・ビジネス・　　　“マ
シーンズ・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） 木光明の回路、 手続補正書（自発） 昭和６２年６月５日 特許庁長官　黒　１）明　雄　殿 １、事件の表示 昭和６２年　特許願　第５７０３４号 ２、発明の名称 相補的入力回路 ３、補正をする者 事件との関係　　特許出願人 ４、代理人 ５、補正命令の日付 昭和　　年　　月　　日 ６、補正の対象 （１）明細書の特許請求の範囲の榴 （２）明細書の発明の詳細な説明の欄 ７、補正の内容 （１）特許請求の範囲の欄の記載を別紙のとおりに補正
する。 （２）明細書の第１２ページ第３〜５行目にｒＦＥＴデ
バイス１９および２１のゲートは共に、内部アドレス線
ＡＤＲに接続されている。」とあるのをｒＦＥＴデバイ
ス１９および２１のゲートは共に、内部アドレス線ＡＤ
Ｒに接続されており、ＦＥＴデバイス２０および２２の
ゲートは共に、内部アドレス線ＡＤＨに接続されている
。」と補正する。 （３）明細書の第１２ページ第８〜９行に「内部アドレ
ス線ＡＤＲＪ　とあるのを［内部アドレス線ＡＤＲＪと
補正する。 一２＝ 別紙 特許請求の範囲 外部入力の状態を、集積回路チップの内部信号線に転送
するための入力回路であって、（ａ）上記外部入力を受
け取り、上記外部入力が基準電圧プラス閾値電圧を超え
るときのみ第１のノードに出力を与えるための入力端子
と、−よ麩力回路と、 （ｂ）上記集積回路チップの内部信号線に接続された第
１及び第２の出力ノードと、上記第１のノードと共通で
あり上記非線型入力回路の出力を受け取るためのへカノ
ードと、共１ノードと７−　Ｘ−別紙 慧一へ１して詩λ条−ランチ手段、 とに具備する相補的入力回路。

Claims (1)

1. 【特許請求の範囲】 外部入力の状態を、集積回路チップの内部信号線に転送
   するための入力回路であって、 （ａ）上記外部入力を受け取り、上記外部入力が基準電
   圧と閾値電圧を超えるときのみ第１のノードに出力を与
   えるための入力端子をもつ非線型入力回路と、 （ｂ）上記集積回路チップの内部信号線に接続された第
   １及び第２の出力ノードと、上記第１のノードと共通で
   あり上記非線型入力回路の出力を受け取るための入力ノ
   ードと、部分的に交差結合されたトランジスタ・デバイ
   スとをもつラッチ手段、とを具備する相補的入力回路。