JPH083072Y2 - 高速ａｄ変換回路 - Google Patents
高速ａｄ変換回路Info
- Publication number
- JPH083072Y2 JPH083072Y2 JP1986137525U JP13752586U JPH083072Y2 JP H083072 Y2 JPH083072 Y2 JP H083072Y2 JP 1986137525 U JP1986137525 U JP 1986137525U JP 13752586 U JP13752586 U JP 13752586U JP H083072 Y2 JPH083072 Y2 JP H083072Y2
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- Japan
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- converter
- amplifier
- output
- signal
- analog
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Description
【考案の詳細な説明】 イ．「考案の目的」 〔産業上の利用分野〕 本考案は、２ステップ形高速アナログ／デジタル変換
回路（以下、AD変換回路と記す）において、入力信号と
DA変換出力との差分を取出す回路の高速化に関するもの
である。
回路（以下、AD変換回路と記す）において、入力信号と
DA変換出力との差分を取出す回路の高速化に関するもの
である。
本願は、本出願人が行なった実願昭61−74899号（実
開昭62−186534号）「高速アナログ／デジタル変換回
路」（以下、単に先願と記す）の一部改善に当たるた
め、第３図と第４図にこの先願の回路を示す。
開昭62−186534号）「高速アナログ／デジタル変換回
路」（以下、単に先願と記す）の一部改善に当たるた
め、第３図と第４図にこの先願の回路を示す。
第３図において、１はトラック・ホールド増幅器（以
下、Ｔ・Ｈ増幅器と記す）であり、導入したアナログ入
力信号s1を通過させたりホールドさせたりする機能を有
する増幅器である。このＴ・Ｈ増幅器１の出力インピー
ダンスをｒとする。回路の周波数特性を向上させるた
め、Ｔ・Ｈ増幅器１から出力電流IAを大きく取るとすれ
ば、ｒ×IAに起因するゲイン誤差が生ずる。
下、Ｔ・Ｈ増幅器と記す）であり、導入したアナログ入
力信号s1を通過させたりホールドさせたりする機能を有
する増幅器である。このＴ・Ｈ増幅器１の出力インピー
ダンスをｒとする。回路の周波数特性を向上させるた
め、Ｔ・Ｈ増幅器１から出力電流IAを大きく取るとすれ
ば、ｒ×IAに起因するゲイン誤差が生ずる。
第３図の回路は、このＴ・Ｈ増幅器１の出力インピー
ダンスｒに起因するゲイン誤差を除去することをその目
的の１つにしている。
ダンスｒに起因するゲイン誤差を除去することをその目
的の１つにしている。
２は第１のAD変換器であり、Ｔ・Ｈ増幅器１からの信
号をデジタル信号へ変換する。この第１のAD変換器２の
出力はアナログ入力信号s1をデジタルへ変換した場合の
上位桁を表わす信号s3になる。
号をデジタル信号へ変換する。この第１のAD変換器２の
出力はアナログ入力信号s1をデジタルへ変換した場合の
上位桁を表わす信号s3になる。
５はDA変換器であり、第１のAD変換器から導入したｎ
ビットの信号を互いに相補的関係にある２つのアナログ
信号（io，▲▼）へ変換する。このようなDA変換器
５は公知なものを使用することができ、この構成例を第
４図に示す。第４図は電流スイッチ型DA変換器として知
られたものである。同図において、各ペアのトランジス
タには、定電流源Il〜Inが接続されている。各トランジ
スタQ1，Q2，…のベースには第１のAD変換器２のｎビッ
トの出力を構成する信号（IN1，▲▼，IN2，▲
▼，…）が加えられる。従って、第４図のDA変換器
５の出力端子p1,p2で得られる電流信号io，▲▼
は、第１のAD変換器２から導入したデジタル信号をアナ
ログ信号に変換したものとなる。
ビットの信号を互いに相補的関係にある２つのアナログ
信号（io，▲▼）へ変換する。このようなDA変換器
５は公知なものを使用することができ、この構成例を第
４図に示す。第４図は電流スイッチ型DA変換器として知
られたものである。同図において、各ペアのトランジス
タには、定電流源Il〜Inが接続されている。各トランジ
スタQ1，Q2，…のベースには第１のAD変換器２のｎビッ
トの出力を構成する信号（IN1，▲▼，IN2，▲
▼，…）が加えられる。従って、第４図のDA変換器
５の出力端子p1,p2で得られる電流信号io，▲▼
は、第１のAD変換器２から導入したデジタル信号をアナ
ログ信号に変換したものとなる。
そして、各ペアとなるトランジスタは、必ずその一方
がオンであり、他方がオフであるから、 io＋▲▼＝I1＋I2＋…＝IA＝一定値となる。即
ち、ioと▲▼は互いに相補的関係にある。
がオンであり、他方がオフであるから、 io＋▲▼＝I1＋I2＋…＝IA＝一定値となる。即
ち、ioと▲▼は互いに相補的関係にある。
Ｔ・Ｈ増幅器１の出力と量子化された値（DA変換器５
の出力）との差が、非反転増幅器９に入力される。この
非反転増幅器９の入力信号は、アナログ入力信号s1か
ら、その上位桁の成分を取除いた所謂残差信号（残りの
下位桁の信号）である。この残差信号は第２のAD変換器
８でデジタル信号に変換され、アナログ入力信号s1の下
位桁のデジタル信号s2となる。
の出力）との差が、非反転増幅器９に入力される。この
非反転増幅器９の入力信号は、アナログ入力信号s1か
ら、その上位桁の成分を取除いた所謂残差信号（残りの
下位桁の信号）である。この残差信号は第２のAD変換器
８でデジタル信号に変換され、アナログ入力信号s1の下
位桁のデジタル信号s2となる。
このような第３図では、▲▼＝IA−ioをＴ・Ｈ増
幅器１の出力部に接続してあるので、Ｔ・Ｈ増幅器２の
出力電流は、常にIAである。しかも、第３図に示す方向
に電流値IAを流す電流源７をＴ・Ｈ増幅器の出力部に接
続しているのでＴ・Ｈ増幅器２の出力電圧降下は、 ｒ×（IA−IA）＝０となり、Ｔ・Ｈ増幅器１の出力イン
ピーダンスｒに起因する誤差は除去される。第３図の構
成によると、非反転形の増幅器９の出力から、Ｔ・Ｈ増
幅器１の出力と、第１のAD変換器２の出力との差分（所
謂、残差分）に応じた信号が得られる理由を説明する。
幅器１の出力部に接続してあるので、Ｔ・Ｈ増幅器２の
出力電流は、常にIAである。しかも、第３図に示す方向
に電流値IAを流す電流源７をＴ・Ｈ増幅器の出力部に接
続しているのでＴ・Ｈ増幅器２の出力電圧降下は、 ｒ×（IA−IA）＝０となり、Ｔ・Ｈ増幅器１の出力イン
ピーダンスｒに起因する誤差は除去される。第３図の構
成によると、非反転形の増幅器９の出力から、Ｔ・Ｈ増
幅器１の出力と、第１のAD変換器２の出力との差分（所
謂、残差分）に応じた信号が得られる理由を説明する。
Ｔ・Ｈ増幅器１は、アナログ入力信号s1の大きさに応
じた電圧Ｅを出力する。DA変換器５は、この電圧Ｅをデ
ジタル信号に変換した時の上位桁に相当する電流値i0を
抵抗R1を介して引き込むので、非反転増幅器９の入力端
子の電圧einは、次式で表される。
じた電圧Ｅを出力する。DA変換器５は、この電圧Ｅをデ
ジタル信号に変換した時の上位桁に相当する電流値i0を
抵抗R1を介して引き込むので、非反転増幅器９の入力端
子の電圧einは、次式で表される。
ein＝Ｅ−R1・i0 ここで、電圧Ｅは、アナログ入力信号s1をデジタル信号
へ変換した時の全ビット数に相当する信号であり、R1・
i0は、この全ビット数に対する上位桁に相当する信号で
ある。従って、非反転増幅器９の入力電圧einは、Ｔ・
Ｈ増幅器１の出力と、第１のAD変換器２の出力との差分
を意味する。
へ変換した時の全ビット数に相当する信号であり、R1・
i0は、この全ビット数に対する上位桁に相当する信号で
ある。従って、非反転増幅器９の入力電圧einは、Ｔ・
Ｈ増幅器１の出力と、第１のAD変換器２の出力との差分
を意味する。
つまり、非反転形の増幅器９の出力から、Ｔ・Ｈ増幅
器１の出力と、第１のAD変換器２の出力との差分（所
謂、残差分）に応じた信号が得られる。なお、上式の如
く、DA変換器５の他方の出力▲▼は、電圧einに影
響を及ぼさない。
器１の出力と、第１のAD変換器２の出力との差分（所
謂、残差分）に応じた信号が得られる。なお、上式の如
く、DA変換器５の他方の出力▲▼は、電圧einに影
響を及ぼさない。
（考案が解決しようとする問題点） 第３図の回路がその効果を発生させる条件として、io
＋▲▼＝IA＝一定値であることを前提としている。
しかし、過渡的に上式が成立たない場合もある。その場
合を第５図を用いて説明する。DA変換器５は、通常第４
図に示すような構成が用いられるが、この第４図の電流
出力端子p1,p2には、スイッチ・トランジスタQ1，Q2，
…のコレクタ容量や配線パターンの容量が存在する。こ
れらの等価容量C1，C2を第４図に点線で示す。
＋▲▼＝IA＝一定値であることを前提としている。
しかし、過渡的に上式が成立たない場合もある。その場
合を第５図を用いて説明する。DA変換器５は、通常第４
図に示すような構成が用いられるが、この第４図の電流
出力端子p1,p2には、スイッチ・トランジスタQ1，Q2，
…のコレクタ容量や配線パターンの容量が存在する。こ
れらの等価容量C1，C2を第４図に点線で示す。
第５図は第３図のDA変換器５の周辺部を描いた図であ
る（電流源７や増幅器９以下は省略）。同図において
は、DA変換器５をスイッチ51（第４図のトランジスタス
イッチ）と定電流源ｉで置換えている。そして、上記し
た等価容量C1，C2がDA変換器５に接続されているとして
描いた等価回路である。このような回路においては、容
量C1，C2と抵抗R1の影響により、DA変換器５が動作を開
始した瞬時には、▲▼よりもioの方がゆっくりと変
化するため、過渡的に（io＋▲▼）が一定値となら
ない状態が生ずる。
る（電流源７や増幅器９以下は省略）。同図において
は、DA変換器５をスイッチ51（第４図のトランジスタス
イッチ）と定電流源ｉで置換えている。そして、上記し
た等価容量C1，C2がDA変換器５に接続されているとして
描いた等価回路である。このような回路においては、容
量C1，C2と抵抗R1の影響により、DA変換器５が動作を開
始した瞬時には、▲▼よりもioの方がゆっくりと変
化するため、過渡的に（io＋▲▼）が一定値となら
ない状態が生ずる。
このような現象は短い時間生ずるだけであるが、第１
のAD変換器の入力電圧変化や差分電圧の不要な過渡応答
として現れるので、このAD変換器２を変換速度の限界付
近で高速に動作させる時には問題となる。
のAD変換器の入力電圧変化や差分電圧の不要な過渡応答
として現れるので、このAD変換器２を変換速度の限界付
近で高速に動作させる時には問題となる。
本願の目的は、DA変換器の非反転出力ioと、反転出力
▲▼の変化速度を等しくすることにより、Ｔ・Ｈ増
幅器１の出力インピーダンスの影響を常に小さくして、
AD変換速度を向上させた高速AD変換回路を提供すること
にある。
▲▼の変化速度を等しくすることにより、Ｔ・Ｈ増
幅器１の出力インピーダンスの影響を常に小さくして、
AD変換速度を向上させた高速AD変換回路を提供すること
にある。
ロ．「考案の構成」 〔問題点を解決するための手段〕 本考案は、上記問題点を解決するために 変換対象のアナログ信号が加えられたこの信号をトラ
ック・ホールドするＴ・Ｈ増幅器（１）と、このＴ・Ｈ
増幅器の出力をデジタル信号へ変換する第１のAD変換器
（２）と、この第１のAD変換器の出力を相補関係にある
２つのアナログ電流に変換するDA変換器（５）と、前記
Ｔ・Ｈ増幅器（１）の出力端と前記DA変換器（５）の一
つのアナログ電流出力端との間に接続した抵抗（R1）
と、前記DA変換器（５）の一つのアナログ電流出力端の
信号を非反転入力端子に導入する非反転形増幅器（９）
と、この増幅器（９）の出力をデジタル信号に変換する
第２のAD変換器（８）とからなり、 前記Ｔ・Ｈ増幅器（１）の出力端と前記DA変換器
（５）の他の一つのアナログ電流出力端との間に、相補
関係にある２つのアナログ電流の過渡応答が等しくなる
ようなインピーダンス手段（RB,CB）を接続したもので
ある。
ック・ホールドするＴ・Ｈ増幅器（１）と、このＴ・Ｈ
増幅器の出力をデジタル信号へ変換する第１のAD変換器
（２）と、この第１のAD変換器の出力を相補関係にある
２つのアナログ電流に変換するDA変換器（５）と、前記
Ｔ・Ｈ増幅器（１）の出力端と前記DA変換器（５）の一
つのアナログ電流出力端との間に接続した抵抗（R1）
と、前記DA変換器（５）の一つのアナログ電流出力端の
信号を非反転入力端子に導入する非反転形増幅器（９）
と、この増幅器（９）の出力をデジタル信号に変換する
第２のAD変換器（８）とからなり、 前記Ｔ・Ｈ増幅器（１）の出力端と前記DA変換器
（５）の他の一つのアナログ電流出力端との間に、相補
関係にある２つのアナログ電流の過渡応答が等しくなる
ようなインピーダンス手段（RB,CB）を接続したもので
ある。
以下、図面を用いて本考案を詳しく説明する。
第１図は、本考案に係る高速AD変換回路の一実施例を
示した図である。同図が第３図の構成と異なる点は、DA
変換器５の反転信号▲▼が流れる回路に抵抗RBを挿
入し、この抵抗RBとDA変換器５を接続するラインと接地
との間に補正コンデンサCBを設けた点である（第１図の
点線内）。ここで抵抗RBは出力端子p1,p2の時定数をそ
ろえるための抵抗であり、例えば、RB≦R1の値としてい
る。また、補正コンデンサCBは、第４図の出力端子p1,p
2における時定数を一致させるためのものであり、 RB（CB＋C1）＝R1・C2 となるように選ぶ。
示した図である。同図が第３図の構成と異なる点は、DA
変換器５の反転信号▲▼が流れる回路に抵抗RBを挿
入し、この抵抗RBとDA変換器５を接続するラインと接地
との間に補正コンデンサCBを設けた点である（第１図の
点線内）。ここで抵抗RBは出力端子p1,p2の時定数をそ
ろえるための抵抗であり、例えば、RB≦R1の値としてい
る。また、補正コンデンサCBは、第４図の出力端子p1,p
2における時定数を一致させるためのものであり、 RB（CB＋C1）＝R1・C2 となるように選ぶ。
そのほかの構成要素は、第３図と同様であるため、同
一の構成素子番号を付してその再説明を省略する。
一の構成素子番号を付してその再説明を省略する。
第２図はＴ・Ｈ増幅器１がホールド状態に移ってか
ら、第１のAD変換器２の出力がラッチされるまでの動作
波形を、第３図の従来例と本願とを比較して描いたタイ
ムチャートである。第２図において、（イ）の（１）〜
（３）は従来例であり、（ロ）の（４）〜（６）は本考
案による動作波形を示している。第２図の（１）と
（４）はＴ・Ｈ増幅器１に加えるクロック信号ck1であ
り、この信号が“high"であればトラック動作となり、
“low"であればホールド動作をする。また、第２図の
（３）と（６）は第１のAD変換器２に加えるクロック信
号ck2である。この第２図を参照しながら第１図の動作
を説明する。
ら、第１のAD変換器２の出力がラッチされるまでの動作
波形を、第３図の従来例と本願とを比較して描いたタイ
ムチャートである。第２図において、（イ）の（１）〜
（３）は従来例であり、（ロ）の（４）〜（６）は本考
案による動作波形を示している。第２図の（１）と
（４）はＴ・Ｈ増幅器１に加えるクロック信号ck1であ
り、この信号が“high"であればトラック動作となり、
“low"であればホールド動作をする。また、第２図の
（３）と（６）は第１のAD変換器２に加えるクロック信
号ck2である。この第２図を参照しながら第１図の動作
を説明する。
Ｔ・Ｈ増幅器１がトラックモードの時、Ｔ・Ｈ増幅器
１の出力は、アナログ入力信号s1に追従する。Ｔ・Ｈ増
幅器１がホールドモードに切替わると、Ｔ・Ｈ増幅器の
出力は、入力の値を保持する。このとき、第２図に示す
ようにＴ・Ｈ増幅器１の内部におけるスイッチ切換に伴
うホールドノイズｎが発生する。
１の出力は、アナログ入力信号s1に追従する。Ｔ・Ｈ増
幅器１がホールドモードに切替わると、Ｔ・Ｈ増幅器の
出力は、入力の値を保持する。このとき、第２図に示す
ようにＴ・Ｈ増幅器１の内部におけるスイッチ切換に伴
うホールドノイズｎが発生する。
第１のAD変換器２はＴ・Ｈ増幅器の出力をデジタル値
に変換し、DA変換器５はこのデジタル値をアナログ信号
（io・▲▼）に変換する。この時、従来（第３図）
では、DA変換の開始直後は（io＋▲▼）の値が一定
とならず、Δiの変化が現れる。従って、第２図（２）
に示すようにΔVo＝ｒ×Δiなる電圧がＴ・Ｈ増幅器１
の出力に現れる。それゆえ、このΔVoの電圧による変化
が集束するまでＴ・Ｈ増幅器１の出力は安定せず、従っ
て、第１のAD変換器２の出力s3をラッチできるまで時間
ｔだけ待たなければならない。
に変換し、DA変換器５はこのデジタル値をアナログ信号
（io・▲▼）に変換する。この時、従来（第３図）
では、DA変換の開始直後は（io＋▲▼）の値が一定
とならず、Δiの変化が現れる。従って、第２図（２）
に示すようにΔVo＝ｒ×Δiなる電圧がＴ・Ｈ増幅器１
の出力に現れる。それゆえ、このΔVoの電圧による変化
が集束するまでＴ・Ｈ増幅器１の出力は安定せず、従っ
て、第１のAD変換器２の出力s3をラッチできるまで時間
ｔだけ待たなければならない。
一方、本考案においては、上述のように、抵抗RBと補
正コンデンサCBを設けているのでΔVoは発生しない。従
って、Ｔ・Ｈ増幅器１の出力はホールド後、短時間で安
定するので、第２図（６）に示すように第１のAD変換器
２の出力s3は速くラッチされ、変換時間を短縮すること
ができる。
正コンデンサCBを設けているのでΔVoは発生しない。従
って、Ｔ・Ｈ増幅器１の出力はホールド後、短時間で安
定するので、第２図（６）に示すように第１のAD変換器
２の出力s3は速くラッチされ、変換時間を短縮すること
ができる。
ハ．「本考案の効果」 以上述べたように本考案によれば、DA変換器５の非反
転信号（io）と反転信号（▲▼）の和が常に一定と
なるようにしているので、DAの出力電流が変化してもＴ
・Ｈ増幅器１の出力に異常電圧（ΔVo）が生ずることは
ない。従って、Ｔ・Ｈ増幅器１の出力はホールドモード
になってから早期に安定するので、第１のAD変換器２の
出力s3も早期に安定する。即ち、AD変換のスピードが第
３図に比べて向上する。
転信号（io）と反転信号（▲▼）の和が常に一定と
なるようにしているので、DAの出力電流が変化してもＴ
・Ｈ増幅器１の出力に異常電圧（ΔVo）が生ずることは
ない。従って、Ｔ・Ｈ増幅器１の出力はホールドモード
になってから早期に安定するので、第１のAD変換器２の
出力s3も早期に安定する。即ち、AD変換のスピードが第
３図に比べて向上する。
第１図は本考案に係る高速AD変換回路の構成例を示す
図、第２図は本考案と従来例との動作を比較したタイム
チャート、第３図〜第５図は従来例を示した図である。 １……Ｔ・Ｈ増幅器、２……第１のAD変換器、５……DA
変換器、８……第２のAD変換器、９……増幅器、R1，RB
……抵抗、CB……補正コンデンサ。
図、第２図は本考案と従来例との動作を比較したタイム
チャート、第３図〜第５図は従来例を示した図である。 １……Ｔ・Ｈ増幅器、２……第１のAD変換器、５……DA
変換器、８……第２のAD変換器、９……増幅器、R1，RB
……抵抗、CB……補正コンデンサ。
Claims (1)
- 【請求項１】変換対象のアナログ信号が加えられこの信
号をトラック・ホールドするＴ・Ｈ増幅器（１）と、こ
のＴ・Ｈ増幅器の出力をデジタル信号へ変換する第１の
AD変換器（２）と、この第１のAD変換器の出力を相補関
係にある２つのアナログ電流に変換するDA変換器（５）
と、前記Ｔ・Ｈ増幅器（１）の出力端と前記DA変換器
（５）の一つのアナログ電流出力端との間に接続した抵
抗（R1）と、前記DA変換器（５）の一つのアナログ電流
出力端の信号を非反転入力端子に導入する非反転形増幅
器（９）と、この増幅器（９）の出力をデジタル信号に
変換する第２のAD変換器（８）とからなり、 前記Ｔ・Ｈ増幅器（１）の出力端と前記DA変換器（５）
の他の一つのアナログ電流出力端との間に、相補関係に
ある２つのアナログ電流の過渡応答が等しくなるような
インピーダンス手段（RB,CB）を接続したことを特徴と
する高速AD変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986137525U JPH083072Y2 (ja) | 1986-09-08 | 1986-09-08 | 高速ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986137525U JPH083072Y2 (ja) | 1986-09-08 | 1986-09-08 | 高速ａｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6344537U JPS6344537U (ja) | 1988-03-25 |
| JPH083072Y2 true JPH083072Y2 (ja) | 1996-01-29 |
Family
ID=31041662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986137525U Expired - Lifetime JPH083072Y2 (ja) | 1986-09-08 | 1986-09-08 | 高速ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083072Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59160320A (ja) * | 1983-03-02 | 1984-09-11 | Hitachi Ltd | 電流出力付比較器 |
| JPS6028320A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | 比較器回路 |
-
1986
- 1986-09-08 JP JP1986137525U patent/JPH083072Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6344537U (ja) | 1988-03-25 |
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