JP2014120949A - Ｄ／ａ変換回路 - Google Patents

Abstract

【課題】 高精度で面積の小さなＤ／Ａ変換回路を提供する。
【解決手段】 分圧回路３０１において、電源ＶＰ１とノードＮ０との間に抵抗変化型素子Ｒ０ｋおよびスイッチトランジスタＳＷ０ｋからなる複数の回路が並列に介挿され、電源ＶＰ２とノードＮ０との間に抵抗変化型素子Ｒ１ｋおよびスイッチトランジスタＳＷ１ｋからなる複数の回路が並列に介挿されている。電源ＶＰ３とアナログ電圧出力ノードＮ０との間には書き込みトランジスタＴ１が介挿されている。制御回路３０２は、書き込みトランジスタＴ１をＯＮ、スイッチトランジスタＳＷ０ｋ、ＳＷ１ｋ（ｋ＝０〜ｎ）のうち所望のものをＯＮとし、書き込み電圧ＶＰ１−ＶＰ３またはＶＰ２−ＶＰ３を印加し、その後、書き込みスイッチＴ１をＯＦＦ、スイッチトランジスタＳＷ０ｋ、ＳＷ１ｋ（ｋ＝０〜ｎ）のうち所望のものをＯＮとして分圧処理を行わせる。
【選択図】図１

Description

この発明は、抵抗変化型素子を利用したＤ／Ａ変換回路に関する。

図１７は、従来の簡易型のＤ／Ａ変換回路２００を利用した比較回路の構成例を示す回路図である。図１７において、Ｄ／Ａ変換回路２００は、アナログ電圧ＶＩＮを発生するアナログ電圧出力ノードと電源ＶＤＤとの間に介挿された負荷抵抗Ｒｒ２と、アナログ電圧出力ノードと接地との間に各々介挿されたスイッチトランジスタＳＷｋ（ｋ＝０〜ｎ）とを有する。ここで、スイッチトランジスタＳＷｋ（ｋ＝０〜ｎ）の各ゲートには、変換対象であるデジタル信号に基づいて選択信号Ｓｋ（ｋ＝０〜ｎ）が供給される。アナログ電圧出力ノードに発生する電圧ＶＩＮはコンパレータ１００に供給される。トランジスタＴ１のゲートにはバイアス電圧ＢＩＡＳが与えられる。このトランジスタＴ１と抵抗Ｒｒ１からなる電圧発生回路は、基準電圧ＶＲＥＦをコンパレータ１００に供給する。コンパレータ１００は、アナログ電圧ＶＩＮと基準電圧ＶＲＥＦとを比較し、比較結果を示すデジタル信号Ｏｕｔを出力する。

図１８は、スイッチトランジスタＳＷｋ（ｋ＝０〜ｎ）のＯＮ／ＯＦＦとＤ／Ａ変換回路２００の出力電圧ＶＩＮとの関係を示す図である。この例では、スイッチトランジスタＳＷｎ（ｋ＝０〜ｎ）をＯＮさせる場合の選択信号Ｓｋ（ｋ＝０〜ｎ）として、各スイッチトランジスタを飽和領域で動作させるゲート電圧を与える。図１８では、スイッチトランジスタＳＷ０をＯＮさせた場合、ＳＷ０およびＳＷ１をＯＮさせた場合、ＳＷ０〜ＳＷ２をＯＮさせた場合、ＳＷ０〜ＳＷ３をＯＮさせた場合の出力電圧が例示されている。この例では、スイッチトランジスタＳＷｋ（ｋ＝０〜ｎ）の各々の飽和電流が等しいため、ＯＮするスイッチングトランジスタの個数に比例する電圧降下が抵抗Ｒｒ２に発生する。このため、変換対象であるデジタル信号に対応したアナログ電圧ＶＩＮがＤ／Ａ変換回路２００から出力される。

特開２００９−１８７６３１号公報

ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．２５８、Ｆｅｂ．２０１０． 非特許文献 電子情報通信学会 信学技報ＩＣＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＩＣＤ２０１０−７ ｐ３５〜ｐ４０

ところで、従来のＤ／Ａ変換回路において、固定抵抗Ｒｒ２は、通常、ポリシリコン層を用いるが、この固定抵抗Ｒｒ２をＤ／Ａ変換回路に適した高抵抗にするためには、非常に大きな面積のポリシリコン層が必要になる。ここで、固定抵抗Ｒｒ２として、ｗｅｌｌ（低濃度不純物拡散領域）抵抗を用いる場合もある。しかし、ｗｅｌｌ（低濃度不純物拡散領域）抵抗は、抵抗自体のバラツキが大きく、これを用いたのでは高精度のＤ／Ａ変換回路を構成するのが困難である。また、従来のＤ／Ａ変換回路は、図１８に例示するように、スイッチトランジスタの個数分の種類の出力電圧しか出力することができず、高精度のＤ／Ａ変換回路を構成するためにはスイッチトランジスタの個数を増やす必要がある。このため、高精度のＤ／Ａ変換回路を構成する場合、その所要面積が大きくなるという問題があった。

この発明は以上説明した事情に鑑みてなされたものであり、高精度で面積の小さなＤ／Ａ変換回路を提供することを目的としている。

この発明は、複数の抵抗変化型素子を有し、変換対象であるデジタル信号に基づいて、前記複数の抵抗変化型素子における１または複数の抵抗変化型素子を選択して、各々に書き込み電圧を印加し、並列接続することにより、前記デジタル信号に対応したアナログ信号を発生することを特徴とするＤ／Ａ変換回路を提供する。

かかる発明によれば、並列接続する抵抗変化型素子と、それらの各々に対する書き込み電圧を各々変化させることにより、並列接続された抵抗変化型素子の合成抵抗値として多くの種類のものを実現し、この並列接続された抵抗変化型素子により多くの種類のアナログ信号を発生することができる。従って、高精度で面積の小さなＤ／Ａ変換回路を実現することができる。

好ましい態様において、Ｄ／Ａ変換回路は、第１および第２の電源ノード間の電圧を分圧してアナログ電圧出力ノードに出力する分圧回路であって、各々スイッチと抵抗変化型素子とを直列接続した複数の回路を互いに並列接続してなる第１の可変抵抗スイッチ回路を前記第１の電源ノードと前記アナログ電圧出力ノードとの間に有し、各々スイッチと抵抗変化型素子とを直列接続した複数の回路を互いに並列接続してなる第２の可変抵抗スイッチ回路を前記第２の電源ノードと前記アナログ電圧出力ノードとの間に有する分圧回路と、前記分圧回路内の抵抗変化型素子に書き込み電圧を印加する制御と前記分圧回路における複数のスイッチのＯＮ／ＯＦＦ制御とを行う制御回路とを具備する。

この態様では、書き込み電圧の印加により抵抗変化型素子の抵抗値の高／低を変化させることができるので、少ない抵抗変化型素子からなる分圧回路により多くの種類の分圧比を実現することができる。従って、高精度で面積の小さなＤ／Ａ変換回路を実現することができる。

他の好ましい態様において、Ｄ／Ａ変換回路は、前記アナログ電圧出力ノードと第３の電源ノードとの間に介挿された書き込みスイッチを有し、前記制御回路は、前記書き込みスイッチおよび前記第１または第２の可変抵抗スイッチ回路内のスイッチをＯＮにして、前記第１および第３の電源ノード間または前記第２および第３の電源ノード間に書き込み電圧を印加することにより、前記第１または第２の可変抵抗スイッチ回路内の抵抗変化型素子に書き込み電圧を印加する。

他の好ましい態様において、前記制御回路は、変換対象であるデジタル信号に基づいて、前記第１または第２の可変抵抗スイッチ回路内の１または複数の抵抗変化型素子に書き込み電圧を印加する制御と、前記第１または第２の可変抵抗スイッチ回路内の１または複数のスイッチをＯＮにして前記分圧回路に前記デジタル信号に対応したアナログ信号を出力させる制御とを行う。

また、他の好ましい態様において、Ｄ／Ａ変換回路は、第１および第２の電源ノード間の電圧を分圧してアナログ電圧出力ノードに出力する分圧回路であって、固定抵抗を前記第１の電源ノードと前記アナログ電圧出力ノードとの間に有し、各々スイッチと抵抗変化型素子とを直列接続した複数の回路を互いに並列接続してなる可変抵抗スイッチ回路を前記第２の電源ノードと前記アナログ電圧出力ノードとの間に有する分圧回路と、前記分圧回路内の抵抗変化型素子に書き込み電圧を印加する制御と前記分圧回路における複数のスイッチのＯＮ／ＯＦＦ制御とを行う制御回路とを具備する。

この態様では、第２の電源ノードと前記アナログ電圧出力ノードとの間にのみ可変抵抗スイッチ回路が設けられる。従って、Ｄ／Ａ変換回路を小規模なものにすることができる。

好ましい態様において、Ｄ／Ａ変換回路は、前記アナログ信号を前記分圧回路に出力させるとき、前記第１の電源ノードを高電位電源ノードとし、前記第２の電源ノードを低電位電源ノードとする。

他の好ましい態様において、Ｄ／Ａ変換回路は、前記アナログ信号を前記分圧回路に出力させるとき、前記第２の電源ノードを高電位電源ノードとし、前記第１の電源ノードを低電位電源ノードとする。

以上の諸態様において、前記抵抗変化型素子は、磁気トンネル接合素子であってもよく、電界誘起巨大抵抗変化の発生する抵抗素子であってもよい。

この発明の第１実施形態であるＤ／Ａ変換回路を含む逐次比較型Ａ／Ｄ変換回路の構成を示す回路図である。 同実施形態において用いるＭＴＪ素子の構成および動作を説明する図である。 同ＭＴＪ素子を用いたメモリセルのレイアウト例を示す断面図である。 同ＭＴＪ素子を用いたメモリセルの動作条件を示す図である。 同Ｄ／Ａ変換回路の動作を示すタイムチャートである。 比較例であるＤ／Ａ変換回路の動作を示す図である。 同Ｄ／Ａ変換回路のデジタル信号値と分圧比の関係を例示する図である。 同実施形態の動作を示す図である。 同実施形態によるＤ／Ａ変換回路のデジタル信号値と分圧比の関係を示す図である。 この発明の第２実施形態であるＤ／Ａ変換回路を含む逐次比較型Ａ／Ｄ変換回路の構成を示す回路図である。 比較例であるＤ／Ａ変換回路の動作を示す図である。 同Ｄ／Ａ変換回路のデジタル信号値と分圧比の関係を例示する図である。 同実施形態の動作を示す図である。 同実施形態によるＤ／Ａ変換回路のデジタル信号値と分圧比の関係を示す図である。 この発明の他の実施形態であるＤ／Ａ変換回路を含む逐次比較型Ａ／Ｄ変換回路の構成を示す回路図である。 この発明の他の実施形態であるＤ／Ａ変換回路を含む逐次比較型Ａ／Ｄ変換回路の構成を示す回路図である。 従来のＤ／Ａ変換回路を用いた比較回路の構成を示す回路図である。 同Ｄ／Ａ変換回路の動作を示す図である。

以下、図面を参照し、この発明の実施形態について説明する。

＜第１実施形態＞
図１は、この発明の第１実施形態であるＤ／Ａ変換回路を含むＡ／Ｄ変換回路の構成を示す回路図である。図１に示すように、Ａ／Ｄ変換回路は、分圧回路３０１と、制御回路３０２と、コンパレータ１００とにより構成されている。このＡ／Ｄ変換回路において、分圧回路３０１と制御回路３０２（より厳密には制御回路３０２の一部）が本実施形態によるＤ／Ａ変換回路を構成している。また、コンパレータ１００は、Ｄ／Ａ変換回路がＤ／Ａ変換結果として出力する基準電圧ＶＲＥＦと入力電圧ＶＩＮとを比較し、比較結果を示す信号Ｏｕｔを出力する回路である。そして、制御回路３０２は、Ｄ／Ａ変換対象であるデジタル信号を一定方向に変化させつつ分圧回路３０１にＤ／Ａ変換を行わせ、Ｄ／Ａ変換結果である電圧ＶＲＥＦが入力電圧ＶＩＮに一致するデジタル信号値を求めるための制御を行う。

ここで、Ｄ／Ａ変換回路の構成要素の１つである分圧回路３０１について説明する。この分圧回路３０１は、電源ＶＰ１およびＶＰ２間の電圧を分圧することにより基準電圧ＶＲＥＦをアナログ電圧出力ノードＮ０に出力する回路である。この分圧回路３０１は、分圧比の制御が可能な構成となっている。本実施形態の特徴は、この分圧回路３０１により実現される分圧比の種類の多さにある。多彩な分圧比での分圧が可能な分圧回路３０１は、高い分解能でのＤ／Ａ変換を可能にする。

多彩な分圧比での分圧を可能にするため、分圧回路３０１は、抵抗変化型素子Ｒ０ｋ（ｋ＝０〜ｎ）およびＲ１ｋ（ｋ＝０〜ｎ）と、各々ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）であるスイッチトランジスタＳＷ０ｋ（ｋ＝０〜ｎ）、ＳＷ１ｋ（ｋ＝０〜ｎ）および書き込みトランジスタＴ１とを有している。

ここで、抵抗変化型素子Ｒ０ｋ（ｋ＝０〜ｎ）は、各々の一端が電源ＶＰ１に接続されている。また、スイッチトランジスタＳＷ０ｋ（ｋ＝０〜ｎ）は、この抵抗変化型素子Ｒ０ｋ（ｋ＝０〜ｎ）の各々の他端とアナログ電圧出力ノードＮ０との間に各々介挿されている。このスイッチトランジスタＳＷ０ｋ（ｋ＝０〜ｎ）は、電源ＶＰ１およびアナログ電圧出力ノードＮ０間に抵抗変化型素子Ｒ０ｋ（ｋ＝０〜ｎ）を各々接続するか否かを切り換える役割を果たす。これらの抵抗変化型素子Ｒ０ｋ（ｋ＝０〜ｎ）およびスイッチトランジスタＳＷ０ｋ（ｋ＝０〜ｎ）は、電源ＶＰ１およびアナログ電圧出力ノードＮ０間に介挿された可変抵抗スイッチ回路を構成している。

また、抵抗変化型素子Ｒ１ｋ（ｋ＝０〜ｎ）は、各々の一端がアナログ電圧出力ノードＮ０に接続されている。また、抵抗変化型素子Ｒ１ｋ（ｋ＝０〜ｎ）の各々の他端と電源ＶＰ２との間にはスイッチトランジスタＳＷ１ｋ（ｋ＝０〜ｎ）が各々介挿されている。このスイッチトランジスタＳＷ１ｋ（ｋ＝０〜ｎ）は、アナログ電圧出力ノードＮ０および電源ＶＰ２間に抵抗変化型素子Ｒ１ｋ（ｋ＝０〜ｎ）を各々接続するか否かを切り換える役割を果たす。これらの抵抗変化型素子Ｒ１ｋ（ｋ＝０〜ｎ）およびスイッチトランジスタＳＷ１ｋ（ｋ＝０〜ｎ）は、電源ＶＰ２およびアナログ電圧出力ノードＮ０間に介挿された可変抵抗スイッチ回路を構成している。

以上のように分圧回路３０１は、アナログ電圧出力ノードＮ０に接続する抵抗変化型素子を選択するスイッチトランンジスタＳＷ０ｋ（ｋ＝０〜ｎ）およびＳＷ１ｋ（ｋ＝０〜ｎ）を有している。従って、本実施形態では、このスイッチトランンジスタＳＷ０ｋ（ｋ＝０〜ｎ）およびＳＷ１ｋ（ｋ＝０〜ｎ）のＯＮ／ＯＦＦ制御により多くの種類の分圧比を実現することができる。

さらに本実施形態では、分圧回路３０１を構成するための抵抗素子として、固定抵抗ではなく、抵抗変化型素子Ｒ０ｋ（ｋ＝０〜ｎ）およびＲ１ｋ（ｋ＝０〜ｎ）を使用している。この抵抗変化型素子は、ある方向に電流を流すことにより高抵抗とし、その逆方向に電流を流すことにより低抵抗とすることができる素子である。そして、本実施形態による分圧回路３０１は、抵抗変化型素子Ｒ０ｋ（ｋ＝０〜ｎ）およびＲ１ｋ（ｋ＝０〜ｎ）の任意のものを選択して、所望の方向の電流を流すことが可能な構成となっている。従って、本実施形態における分圧回路３０１では、固定抵抗を使用する場合に比べて、著しく多くの種類の分圧比を実現し、Ｄ／Ａ変換の分解能を飛躍的に向上させることができる。ここに本実施形態の最大の特徴がある。

分圧回路３０１には、電源ＶＰ１およびＶＰ２の他、電源ＶＰ３が供給される。この電源ＶＰ３は、抵抗変化型素子Ｒ０ｋ（ｋ＝０〜ｎ）およびＲ１ｋ（ｋ＝０〜ｎ）のうち所望のものの抵抗値を設定するために利用される電源である。書き込みトランジスタＴ１は、この電源ＶＰ３とアナログ電圧出力ノードＮ０との間に介挿されている。この書き込みトランジスタＴ１は、電源ＶＰ３をアナログ電圧出力ノードＮ０に接続するか否かを切り換える役割を果たす。この書き込みトランジスタＴ１をＯＮとして、電源ＶＰ３をアナログ電圧出力ノードＮ０に接続し、このアナログ電圧出力ノードＮ０に接続する抵抗変化型素子をスイッチトランジスタＳＷ０ｋ（ｋ＝０〜ｎ）およびＳＷ１ｋ（ｋ＝０〜ｎ）により選択し、電源ＶＰ１およびＶＰ３間または電源ＶＰ３およびＶＰ２間に適切な書き込み電圧を発生することにより、任意の抵抗変化型素子の抵抗値の高／低を設定することができる。

次に分圧回路３０１を構成する抵抗変化型素子の具体例について説明する。本実施形態における抵抗変化型素子Ｒ０ｋ（ｋ＝０〜ｎ）およびＲ１ｋ（ｋ＝０〜ｎ）は例えばＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子である。図２（ａ）および（ｂ）は、このＭＴＪ素子の構成と動作を示す図である。図２（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。図２（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図２（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。
このＭＴＪ素子は、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）等の不揮発性メモリのメモリセルに利用される（特許文献１、非特許文献１参照）。ＭＴＪ素子によりメモリセルを構成する場合には、図２（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、トランジスタＴｓがＭＴＪ素子に直列接続される。

図３は、図２（ａ）および（ｂ）に示すようなメモリセルにより構成されたメモリアレイの断面構造を例示する図である。図３に示す例では、半導体基板に図２（ａ）および（ｂ）に示す選択用のトランジスタＴｓが形成されている。各トランジスタＴｓのゲートには選択電圧ＷＬが与えられる。また、トランジスタＴｓのソースは、スルーホールと第１層メタル配線１Ｍとを介してソース電圧ＳＬを供給するための第２層メタル配線２Ｍに接続されている。また、トランジスタＴｓのドレインは、スルーホールＣＳを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はスルーホールＶ１を介して書き込み電圧ＢＬを供給するための第２層メタル配線２Ｍに接続されている。なお、このメモリセルは例えば非特許文献２に開示されている。図４はこのメモリセルの動作条件を示す図である。まず、抵抗変化型素子Ｒ１に対するデータ書き込みについて説明する。抵抗変化型素子Ｒ１に“０”を書き込む場合、ビット線ＢＬを１．２Ｖ、ソース線ＳＬを０Ｖとし、選択電圧ＷＬを１．２Ｖとする。この状態では、抵抗変化型素子Ｒ１の両端に約０．６Ｖの電圧が印加され、ビット線ＢＬからソース線ＳＬに約４９μＡの電流が流れる。この結果、抵抗変化型素子Ｒ１は低抵抗になり、データ“０”を記憶した状態となる。抵抗変化型素子Ｒ１に“１”を書き込む場合は、ビット線ＢＬを０Ｖ、ソース線ＳＬを１．２Ｖとし、選択電圧ＷＬを１．２Ｖとする。この結果、ソース線ＳＬからビット線ＢＬに約４９μＡの電流が流れる。これにより抵抗変化型素子Ｒ１は高抵抗に変化し、データ“１”を記憶した状態となる。データ読み出しでは、ビット線ＢＬを０．１５Ｖ、ソース線ＳＬを０Ｖ、選択電圧ＷＬを１．２Ｖとする。ここで、抵抗変化型素子Ｒ１がデータ“０”を記憶しており、低抵抗である場合、ビット線ＢＬからソース線ＳＬに向けて１５μＡの電流が流れる。一方、抵抗変化型素子Ｒ１がデータ“１”を記憶しており、高抵抗である場合、ビット線ＢＬからソース線ＳＬに向けて１０μＡの電流が流れる。従って、データ“０”の読み出し時に流れる電流１５μＡと、データ“１”の読み出し時に流れる電流１０μＡとの間の閾値（例えば１２．５μＡ）を発生し、データ読み出し時にビット線ＢＬからソース線ＳＬに向けて流れる電流をこの閾値と比較することにより、抵抗変化型素子Ｒ１に記憶されているデータが“０”か“１”を判定することができる。

以上が本実施形態において抵抗変化型素子Ｒ０ｋ（ｋ＝０〜ｎ）およびＲ１ｋ（ｋ＝０〜ｎ）として用いられるＭＴＪ素子の概要である。図１に示す例において、抵抗変化型素子Ｒ０ｋ（ｋ＝０〜ｎ）は、電源ＶＰ１側がフリー層、その反対側がピン層となっており、抵抗変化型素子Ｒ１ｋ（ｋ＝０〜ｎ）は、ノードＮ０側がフリー層、その反対側がピン層となっている。

なお、抵抗変化型素子Ｒ０ｋ（ｋ＝０〜ｎ）およびＲ１ｋ（ｋ＝０〜ｎ）としては、ＭＴＪ素子の他、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）のメモリセルに用いられるＣＥＲ（Ｃｏｌｏｓｓａｌ Ｅｌｅｃｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ；電界誘起巨大抵抗変化）抵抗素子を利用してもよい。

図１において、分圧回路３０１とともにＤ／Ａ変換回路を構成する制御回路３０２は、Ｄ／Ａ変換対象であるデジタル信号を更新するためのカウンタを内蔵している。この制御回路３０２は、Ｄ／Ａ変換対象であるデジタル信号をカウンタによりカウントさせつつ、分圧回路３０１にデジタル信号のＤ／Ａ変換を行わせる制御を行い、コンパレータ１００の出力信号Ｏｕｔが反転するのを検知することにより、Ｄ／Ａ変換結果ＶＲＥＦが入力電圧ＶＩＮとなるデジタル信号値を求める。

本実施形態において、制御回路３０２が行う分圧回路３０１の分圧比の制御は、２つの制御からなる。第１の制御は、所望の分圧比（すなわち、更新後のデジタル信号に対応した分圧比）での分圧を行うのに使用する抵抗変化型素子を選択し、その抵抗変化型素子に適切な書き込み電圧を与えて、抵抗値の高／低の設定を行うデータ書き込み制御である。本実施形態では、この抵抗変化型素子に対して抵抗値の高／低の設定を行う制御をデータ書き込みと呼ぶ。抵抗変化型素子にピン層からフリー層に向かう電流を流してその抵抗変化型素子の抵抗値を高くすることはデータ“１”の書き込みである。また、抵抗変化型素子にフリー層からピン層に向かう電流を流してその抵抗変化型素子の抵抗値を低くすることはデータ“０”の書き込みである。第２の制御は、所望の分圧比での分圧を行うのに使用する抵抗変化型素子をアナログ電圧出力ノードＮ０に接続して分圧回路３０１にＤ／Ａ変換を行わせるデータ読み出し制御である。

本実施形態において、制御回路３０２は、各抵抗変化型素子Ｒ０ｋ（ｋ＝０〜ｎ）およびＲ１ｋ（ｋ＝０〜ｎ）の各々を高抵抗にするか、低抵抗にするか、それともアナログ電圧出力ノードＮ０から切り離すかをデジタル信号値に対応付けて定義したテーブル３０２Ｔを記憶している。制御回路３０２は、データ書き込み制御において、テーブル３０２Ｔを参照することにより、変換対象であるデジタル信号値から高抵抗にすべき抵抗変化型素子と低抵抗にすべき抵抗変化型素子とを求め、それらの抵抗変化型素子の抵抗値の高／低を設定する制御を行う。このデータ書き込み制御では、抵抗変化型素子Ｒ０ｋおよびＲ１ｋ（ｋ＝０〜ｎ）の全てではなく、一部の抵抗変化型素子のみにデータ書き込みを行ってもよい。例えば図１に示すテーブル３０２Ｔにおいて、変換対象であるデジタル信号値が「１」から「２」に変わった場合、抵抗変化型素子Ｒ１ｎを低抵抗（“０”）から高抵抗（“１”）に書き換えるだけでよい。そこで、この書き換えが必要な抵抗変化型素子Ｒ１ｎに対するデータ書き込みのみを行うのである。すなわち、Ｄ／Ａ変換の際には、前回のＤ／Ａ変換の対象のデジタル信号値に対応付けられた情報と今回のＤ／Ａ変換の対象のデジタル信号値に対応付けられた情報とをテーブル３０２Ｔから読み出し、両情報を比較することにより、今回のＤ／Ａ変換においてデータ書き込みを行う抵抗変化型素子を決定するのである。また、制御回路３０２は、データ読み出し制御において、テーブル３０２Ｔを参照することにより、変換対象であるデジタル信号値に基づき、アナログ電圧出力ノードＮ０から切り離すべき抵抗変化型素子を求め、それらの抵抗変化型素子をアナログ電圧出力ノードＮ０から切り離す制御を行う。なお、この分圧比の制御については、説明の重複を避けるため、本実施形態の動作説明において詳細を明らかにする。
以上が本実施形態の構成である。

次に本実施形態の動作を説明する。
図５はデジタル信号を更新しつつＤ／Ａ変換を繰り返すＡ／Ｄ変換回路の動作を例示するタイムチャートである。既に説明したように、本実施形態では、変換対象であるデジタル信号を更新しつつ、更新後のデジタル信号に基づいて、データ書き込みとＤ／Ａ変換を実行する。データ書き込みは、更新後のデジタル信号に対応した分圧比での分圧処理に用いる各抵抗変化型素子について行う。ここで、分圧処理において複数の抵抗変化型素子を用いる場合、それら複数の抵抗変化型素子を順次選択し、それらの抵抗変化型素子についてデータ書き込みを行うこととなる。しかし、図５では、図面が煩雑になるのを防ぐため、各々１回のＤ／Ａ変換に先立って行うデータ書き込みとして、抵抗変化型素子１個分のデータ書き込みの動作、すなわち、抵抗変化型素子Ｒ００に対するデータ“０”の書き込み、抵抗変化型素子Ｒ０１に対するデータ“１”の書き込み、抵抗変化型素子Ｒ１０に対するデータ“０”の書き込み、抵抗変化型素子Ｒ１１に対するデータ“１”の書き込みの動作が示されている。

抵抗変化型素子Ｒ００にデータ“０”を書き込む場合、制御回路３０２は、書き込み許可信号ＷＥをアクティブレベル（Ｈレベル）として、書き込みトランジスタＴ１をＯＮとし、電源ＶＰ３をアナログ電圧出力ノードＮ０に接続する。また、制御回路３０２は、スイッチトランジスタＳＷ００のみをＯＮとし、他のスイッチトランジスタをＯＦＦとし、電源ＶＰ１に１Ｖを出力させ、電源ＶＰ３に０Ｖを出力させる。この場合、電圧ＶＰ１−ＶＰ３＝１Ｖが書き込み電圧となる。この場合、抵抗変化型素子Ｒ００のフリー層およびピン層間に書き込み電圧１Ｖが印加され、抵抗変化型素子Ｒ００にフリー層からピン層に向かう電流が流れる。この結果、抵抗変化型素子Ｒ００は、抵抗値が低下し、データ“０”の書き込まれた状態となる。なお、電源ＶＰ２は、このデータ書き込みに関与しないため（Ｄｏｎ’ｔ Ｃａｒｅ）、任意の電圧値でよい。

その後のＤ／Ａ変換では、制御回路３０２は、書き込み許可信号ＷＥをＬレベルとし、書き込みトランジスタＴ１をＯＦＦとして、電源ＶＰ３をアナログ電圧出力ノードＮ０から切り離し、電源ＶＰ１に０．６Ｖを、電源ＶＰ３に０Ｖ（書き込みトランジスタＴ１がＯＦＦであり、Ｄｏｎ‘ｔ
Ｃａｒｅなので、他の電圧でも可）、電源ＶＰ２に０Ｖを出力させる。この場合、電圧ＶＰ１−ＶＰ２＝０．６Ｖが読み出し電圧となる。そして、制御回路３０２は、抵抗変化型素子Ｒ００に接続されたスイッチトランジスタＳＷ００等、分圧処理に使用する抵抗変化型素子に接続されたスイッチトランジスタをＯＮとし、それ以外のスイッチトランジスタをＯＦＦとする選択信号Ｓ０ｋ（ｋ＝０〜ｎ）およびＳ１ｋ（ｋ＝０〜ｎ）を出力する。ここで、抵抗変化型素子Ｒ００は、直前のデータ書き込みを行っているので、Ｄ／Ａ変換のために使用する抵抗変化型素子である。従って、この抵抗変化型素子Ｒ００に対応した選択信号Ｓ００はＨレベルとなる。選択信号Ｓ００以外の他の選択信号（図５ではハッチングの施された選択信号）が如何なるレベルとなるかは変換対象であるデジタル信号により定める。

この状態で、アナログ電圧出力ノードＮ０に接続された抵抗変化型素子群に電流が流れ、読み出し電圧ＶＰ１−ＶＰ２＝０．６Ｖをデジタル信号に対応した分圧比で分圧したアナログ電圧ＶＲＥＦがアナログ電圧出力ノードＮ０に出力される。

ここで、読み出し電圧を書き込み電圧より低い０．６Ｖとしたのは、誤書き込みを防ぐためである。さらに詳述すると、データ書き込み時には、１個の抵抗変化型素子に最大１Ｖの電圧が印加される。この電圧は安定したデータ書き込みを行うのに必要な電圧である。一方、読み出し時には、誤書き込みを防ぐために、抵抗変化型素子に流れる電流を減らす（すなわち印加電圧を小さくする）必要がある。ここで、読み出し時における１個の抵抗変化型素子の印加電圧の最大値は、読み出し電圧に対してＤ／Ａ変換における最大の分圧比を乗算した電圧値となる。例えば読み出し電圧を０．６Ｖとし、分圧比の最大値を０．８とすると、１個の抵抗変化型素子の印加電圧の最大値は０．４８Ｖとなる。このように読み出し電圧を０．６Ｖとすることにより、抵抗変化型素子に対する印加電圧の最大値を、データ書き込みが可能になる印加電圧（すなわち、誤書き込みの起こる電圧）よりも低い電圧０．４８Ｖにすることができる。そこで、読み出し電圧を０．６Ｖにしているのである。

このようにしてＤ／Ａ変換が行われ、Ｄ／Ａ変換結果に関する判定結果を示す信号Ｏｕｔが出力されると、制御回路３０２は、この信号Ｏｕｔに基づき、Ｄ／Ａ変換の対象であるデジタル信号を更新するか否かが決定する。そして、制御回路３０２は、更新後のデジタル信号に対応した分圧比での分圧を可能にするためのデータ書き込みを行う。

図５に示すように、抵抗変化型素子Ｒ０１にデータ“１”を書き込むときは、書き込み許可信号ＷＥをＨレベルとし、電源ＶＰ１に０Ｖを、電源ＶＰ３に１Ｖを、電源ＶＰ２に０Ｖ（Ｄｏｎ‘ｔ Ｃａｒｅ）を出力させ、選択信号Ｓ０１のみをＨレベルとしてスイッチトランジスタＳＷ０１のみをＯＮさせ、他のスイッチトランジスタをＯＦＦさせる。これにより抵抗変化型素子Ｒ０１にピン層からフリー層に向かう電流が流れ、抵抗変化型素子Ｒ０１が高抵抗となる。

データ書き込みが終了すると、Ｄ／Ａ変換の動作が行われる。このＤ／Ａ変換の動作は上述と同様である。

そして、上述と同様にＤ／Ａ変換結果に関する判定結果を示す信号Ｏｕｔが出力され、この信号に基づいてデジタル信号の更新を続行するか否かが判断され、続行する場合は更新後のデジタル信号に基づくデータ書き込みとＤ／Ａ変換が行われる。
以下、同様の動作の繰り返しである。

次に本実施形態によるＤ／Ａ変換回路の分解能について説明する。
まず、比較のため、図１に示すようなＤ／Ａ変換回路において、抵抗変化型素子Ｒ０ｋ（ｋ＝０〜ｎ）およびＲ１ｋ（ｋ＝０〜ｎ）を固定抵抗に置き換えた場合のＤ／Ａ変換の分解能を説明する。簡単のため、ｎ＝１の場合を検討する。

この場合、分圧回路の上段の抵抗Ｒ００、Ｒ０１、下段の抵抗Ｒ１０、Ｒ１１のうちアナログ電圧出力ノードＮ０に接続するものを各種変えることにより、４通りの分圧比を実現することができる。図６において、分圧比番号は、アナログ電圧出力ノードＮ０に接続する抵抗を各種変えた分圧回路の各種の構成に対応付けた番号である。また、図６において、例えば分圧比番号１の列を見ると、抵抗Ｒ００、Ｒ０１、Ｒ１０に対応した各欄には“Ｒ”が記載され、抵抗Ｒ１１に対応した欄は空欄となっている。これは、分圧比番号１に対応した分圧回路の構成では、抵抗Ｒ００、Ｒ０１、Ｒ１０がアナログ電圧出力ポートに接続され、抵抗Ｒ１１はアナログ電圧出力ポートから切り離されていることを示している。この場合、分圧回路において、上段の抵抗群の合成抵抗はＲ／２となり、下段の抵抗群の合成抵抗はＲとなるため、分圧比は、Ｒ／（（Ｒ／２）＋Ｒ）≒０．６７となる。他の分圧比番号に対応した構成についても同様である。

ｎ＝１の場合、分圧回路の構成は４通りあるが、分圧比番号２、３に対応した各分圧比はいずれも０．５０となる。従って、実現される分圧比の種類は３通りとなる。

図７はｎ＝１である分圧回路により実現される３通りの分圧比を昇順に並べ、それらのデジタル信号値１〜３を対応付けてグラフ化したものである。このようにｎ＝１である場合には、３通りのデジタル信号値をアナログ電圧により表現することができる。この場合の分解能は３となる。

これに対し、本実施形態では、分圧回路が抵抗変化型素子により構成されており、分圧処理に用いる抵抗変化型素子の抵抗値を２通りに変化させることができる。従って、固定抵抗により構成された分圧回路に比べて、実現可能な分圧比の種類を著しく増加させることができる。

図８は、分圧回路の上段の抵抗Ｒ００、Ｒ０１、下段の抵抗Ｒ１０、Ｒ１１のうちアナログ電圧出力ノードＮ０に接続するものを各種変えるともに、アナログ電圧出力ノードに接続する抵抗変化型素子の抵抗値の高／低を各種変えることにより実現された各種の分圧回路構成と、それらにより得られる分圧比を示すものである。図８において、分圧比番号１に対応した列を見ると、抵抗変化型素子Ｒ００、Ｒ０１に対応した各欄には“Ｒ”が記載され、抵抗変化型素子Ｒ１０に対応した欄には“２Ｒ”が記載され、抵抗変化型素子Ｒ１１に対応した欄は空欄となっている。この場合、分圧比番号１に対応した欄に“Ｒ”が記載された抵抗変化型素子Ｒ００、Ｒ０１はデータ“０”が書き込まれており、非特許文献１に基づき推測すると、その抵抗値は５ｋΩである。また、分圧比番号１に対応した欄に“２Ｒ”が記載された抵抗変化型素子Ｒ１０はデータ“１”が書き込まれており、非特許文献１に基づき推測すると、その抵抗値は１０ｋΩである。そして、分圧比番号１に対応した欄に空欄となっている抵抗変化型素子Ｒ１１は、アナログ電圧出力ノードＮ０から切り離されている。この分圧比番号１に対応した分圧回路構成では、上段の合成抵抗はＲ／２、下段の合成抵抗は２Ｒなので、分圧比は２Ｒ／（（Ｒ／２）＋２Ｒ）＝０．８０となる。

図８において、分圧比番号１〜４に対応した各構成は、上段の合成抵抗が最小になる組み合わせ、すなわち、抵抗変化型素子Ｒ００、Ｒ０１が低抵抗であり、２つともアナログ電圧出力ノードＮ０に接続された構成である。この場合、上段の合成抵抗はＲ／２である。

分圧比番号５〜８に対応した各構成は、上段の合成抵抗が次に小さい組み合わせであり、抵抗変化型素子Ｒ００が高抵抗２Ｒ、抵抗変化型素子Ｒ０１が低抵抗Ｒであり、上段の合成抵抗は２Ｒ／３となる。

分圧比番号９〜１２は、上段の合成抵抗がＲとなる組み合わせである。ここで、Ｒ００＝Ｒ０１＝２Ｒに設定し、Ｒ００、Ｒ０１ともにアナログ電圧出力ノードに接続した場合も上段の合成抵抗がＲとなるが、これは分圧比番号９〜１２の上段の合成抵抗と同じなので、Ｄ／Ａ変換のための分圧回路の構成として用いない。
分圧比番号１３〜１６は、上段の合成抵抗が最大の２Ｒとなる組み合わせである。

図８に示す各種の分圧回路構成では、上段の合成抵抗の各種類において、下段の抵抗変化型素子Ｒ１０、Ｒ１１の抵抗値を各種変化させている。

そして、図８に示す分圧比番号１〜１６に対応した各分圧回路構成において得られる各分圧比から重複したものを除き、残った各分圧比を昇順に並べ、それらに各種のデジタル信号値を対応付けてグラフ化したものが図９である。図９に示すように、本実施形態では、ｎ＝１である場合に分解能１１を実現することができ、分解能を固定抵抗により構成された分圧回路のおよそ４倍の高精度にすることができる。
このように本実施形態によれば、小さな面積で高精度のＤ／Ａ変換回路を構成することができる。

＜第２実施形態＞
図１０はこの発明の第２実施形態であるＤ／Ａ変換回路を含むＡ／Ｄ変換回路の構成を示す回路図である。本実施形態では、上記第１実施形態（図１）における分圧回路３０１および制御回路３０２が分圧回路３１１および制御回路３１２に置き換えられている。分圧回路３１１では、固定抵抗素子Ｒｒと書き込みトランジスタＴ２が電源ＶＰ１およびアナログ電圧出力ノードＮ０間に介挿されている。書き込みトランジスタＴ２のゲートには書き込み禁止信号ＷＥＢが入力される。この書き込み禁止信号ＷＥＢは、書き込み許可信号ＷＥを反転した信号である。また、アナログ電圧出力ノードＮ０には抵抗変化型素子Ｒｋ（ｋ＝０〜ｎ）のフリー層が接続され、この抵抗変化型素子Ｒｋ（ｋ＝０〜ｎ）のピン層と電源ＶＰ２との間にはスイッチトランジスタＳＷｋ（ｋ＝０〜ｎ）が各々介挿されている。スイッチトランジスタＳＷｋ（ｋ＝０〜ｎ）のゲートには、選択信号Ｓｋ（ｋ＝０〜ｎ）が与えられる。書き込みトランジスタＴ１は上記第１実施形態と同様である。

制御回路３１２は、書き込みトランジスタＴ１に対する書き込み許可信号ＷＥと、書き込みトランジスタＴ２に対する書き込み禁止信号ＷＥＢと、スイッチトランジスタＳＷｋ（ｋ＝０〜ｎ）のＯＮ／ＯＦＦを制御する選択信号Ｓｋ（ｋ＝０〜ｎ）を出力する。これにより制御回路３１２は、分圧回路３１１の各抵抗変化型素子に対するデータ書き込みを行い、分圧回路３１１にＤ／Ａ変換を行わせる。

本実施形態におけるデータ書き込み時の動作は次の通りである。まず、データ書き込み時、制御回路３１２は、書き込み許可信号ＷＥをＨレベル、書き込み禁止信号ＷＥＢをＬレベルとし、選択信号Ｓｋ（ｋ＝０〜ｎ）により書き込み対象とする抵抗変化型素子Ｒｋ（ｋ＝０〜ｎ）を選択する。そして、選択した抵抗変化型素子にデータ“０”を書き込む場合には、電源ＶＰ３に１Ｖを、電源ＶＰ２に０Ｖを出力させ、データ“１”を書き込む場合には、電源ＶＰ３に０Ｖを、電源ＶＰ２に１Ｖを出力させる。

図１１および図１２は本実施形態の比較例を示すものである。さらに詳述すると、図１１は、分圧回路の抵抗変化型素子Ｒ０〜Ｒ３を固定抵抗に置き換え、それらの固定抵抗のうちアナログ電圧出力ノードＮ０に接続するものを各種変えることにより実現された各種の分圧回路構成と、それらにより得られる分圧比を示すものである。図１２は、図１１において実現される分圧比を昇順に並び替え、デジタル信号値に対応付けたものである。この例では、各固定抵抗をＲとした場合に、分圧回路の上段の抵抗ＲｒをＲ／２としている。この場合、分圧比は４通りとなるので、分解能は４となる。

図１３および図１４は本実施形態の効果を示すものである。さらに詳述すると、図１３は、本実施形態において抵抗変化型素子Ｒ０〜Ｒ３のうちアナログ電圧出力ノードＮ０に接続するものを各種変えることにより実現された各種の分圧回路構成と、それらにより得られる分圧比を示すものである。

図１４は、図１３において実現される分圧比を昇順に並び替え、デジタル信号値に対応付けたものである。この場合、分圧比は８通りとなるので、分解能は８となる。このように分圧回路を抵抗変化型素子により構成すると、固定抵抗により構成した比較例の２倍の分解能を得ることができる。

なお、本実施形態（図１０）では、抵抗Ｒｒを分圧回路の上段に設け、抵抗変化型素子群を下段に設けたが、逆にして、抵抗変化素子群を上段に設け、固定抵抗を下段に設けても同様な効果が得られる。

以上説明したように、この発明の各実施形態によれば、小さな面積で、高精度、高感度のＤ／Ａ変換回路を実現することができる。

＜他の実施形態＞
以上、この発明の第１および第２実施形態を説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
（１）図１５に示す実施形態は、上記第１実施形態（図１）の変形例である。なお、図１５では、図１における制御回路３０２に相当するものの図示が省略されている。図１５に示す実施形態において、抵抗変化型素子Ｒ２ｋ（ｋ＝０〜ｎ）は、図１における抵抗変化型素子Ｒ１ｋ（ｋ＝０〜ｎ）に相当するものである。図１５に示す実施形態において、抵抗変化型素子Ｒ２ｋ（ｋ＝０〜ｎ）とスイッチトランジスタＳＷ１ｋ（ｋ＝０〜ｎ）の位置関係が図１のものと逆になっている。他の点は図１に示す構成と同様である。

図１５に示す実施形態によれば、スイッチトランジスタＳＷ０ｋ（ｋ＝０〜ｎ）およびＳＷ１ｋ（ｋ＝０〜ｎ）をレイアウト（配置）するときに、スイッチトランジスタＳＷ０ｋのソースのスイッチトランジスタＳＷ１ｋのソースを共通の拡散領域とすることができるので、レイアウト面積を縮小することができる。

本実施形態におけるデータ書き込みの動作は上記第１実施形態と全く同様である。しかし、本実施形態では、図１５に示すように、スイッチトランジスタＳ１ｋ（ｋ＝０〜ｎ）のドレインと抵抗変化型素子Ｒ２ｋ（ｋ＝０〜ｎ）のフリー層を接続することになるので、抵抗変化型素子Ｒ２ｋ（ｋ＝０〜ｎ）のレイアウト接続形状は上記第１実施形態の抵抗変化型素子Ｒ１ｋ（ｋ＝０〜ｎ）と異なる。

（２）図１６に示す実施形態は、図１５の実施形態にさらに変形を加えた例である。図１６において、抵抗変化型素子Ｒ３ｋ（ｋ＝０〜ｎ）は図１５における抵抗変化型素子Ｒ２ｋ（ｋ＝０〜ｎ）に対応している。しかし、図１５における抵抗変化型素子Ｒ２ｋ（ｋ＝０〜ｎ）はピン層が電源ＶＰ２に接続されているのに対し、図１６における抵抗変化型素子Ｒ３ｋ（ｋ＝０〜ｎ）はピン層がスイッチトランジスタＳＷ１ｋ（ｋ＝０〜ｎ）のドレインに接続されている。

この抵抗変化型素子Ｒ３ｋ（ｋ＝０〜ｎ）はピン層がスイッチトランジスタＳＷ１ｋ（ｋ＝０〜ｎ）のドレインに接続されている点において、上記第１実施形態の抵抗変化型素子Ｒ１ｋ（ｋ＝０〜ｎ）と同様である。

従って、本実施形態によれば、抵抗変化型素子Ｒ３ｋ（ｋ＝０〜ｎ）のレイアウト接続形状を上記第１実施形態の抵抗変化型素子Ｒ１ｋ（ｋ＝０〜ｎ）と同様にすることができるともに、スイッチトランジスタＳＷ０ｋ（ｋ＝０〜ｎ）とスイッチトランジスタＳＷ１ｋ（ｋ＝０〜ｎ）のソースの共通化を行い、レイアウト面積を縮小することができる。

なお、本実施形態では、電源ＶＰ３およびＶＰ２間における抵抗変化型素子Ｒ３ｋ（ｋ＝０〜ｎ）の向きが、上記第１実施形態の抵抗変化型素子Ｒ１ｋ（ｋ＝０〜ｎ）との逆向きになっている。従って、本実施形態では、抵抗変化型素子Ｒ３ｋ（ｋ＝０〜ｎ）に対するデータ書き込み時、上記第１実施形態とは逆極性の書き込み電圧を電源ＶＰ３およびＶＰ２間に発生させることになる。

（３）上記各実施形態では、抵抗変化型素子からなる分圧回路をＤ／Ａ変換回路としたが、Ｄ／Ａ変換回路の構成は分圧回路に限定されるものではない。例えば複数の抵抗変化型素子を直列接続した合成抵抗と、これに電流を流し込む定電流源とを設け、デジタル信号値に応じて、各抵抗変化型素子の抵抗値の高／低、短絡の有無を設定し、その際の合成抵抗の電圧降下をデジタル信号値に対応したアナログ信号として出力するようにしてもよい。

３０１，３１１，３２１，３３１……分圧回路、３０２，３１２……制御回路、Ｒ０ｋ（ｋ＝０〜ｎ），Ｒ１ｋ（ｋ＝０〜ｎ），Ｒｋ（ｋ＝０〜ｎ）……抵抗変化型素子、ＳＷ０ｋ（ｋ＝０〜ｎ），ＳＷ１ｋ（ｋ＝０〜ｎ），ＳＷｋ（ｋ＝０〜ｎ）……スイッチトランジスタ、Ｔ１……書き込みトランジスタ、Ｒｒ……固定抵抗、ＶＰ１，ＶＰ２，ＶＰ３……電源。

Claims (10)

1. 複数の抵抗変化型素子を有し、
   変換対象であるデジタル信号に基づいて、前記複数の抵抗変化型素子における１または複数の抵抗変化型素子を選択して、各々に書き込み電圧を印加し、並列接続することにより、前記デジタル信号に対応したアナログ信号を発生することを特徴とするＤ／Ａ変換回路。
2. 第１および第２の電源ノード間の電圧を分圧してアナログ電圧出力ノードに出力する分圧回路であって、各々スイッチと抵抗変化型素子とを直列接続した複数の回路を互いに並列接続してなる第１の可変抵抗スイッチ回路を前記第１の電源ノードと前記アナログ電圧出力ノードとの間に有し、各々スイッチと抵抗変化型素子とを直列接続した複数の回路を互いに並列接続してなる第２の可変抵抗スイッチ回路を前記第２の電源ノードと前記アナログ電圧出力ノードとの間に有する分圧回路と、
   前記分圧回路内の抵抗変化型素子に書き込み電圧を印加する制御と前記分圧回路における複数のスイッチのＯＮ／ＯＦＦ制御とを行う制御回路と
   を具備することを特徴とするＤ／Ａ変換回路。
3. 前記アナログ電圧出力ノードと第３の電源ノードとの間に介挿された書き込みスイッチを有し、
   前記制御回路は、前記書き込みスイッチおよび前記第１または第２の可変抵抗スイッチ回路内のスイッチをＯＮにして、前記第１および第３の電源ノード間または前記第２および第３の電源ノード間に書き込み電圧を印加することにより、前記第１または第２の可変抵抗スイッチ回路内の抵抗変化型素子に書き込み電圧を印加することを特徴とする請求項２に記載のＤ／Ａ変換回路。
4. 前記制御回路は、変換対象であるデジタル信号に基づいて、前記第１または第２の可変抵抗スイッチ回路内の１または複数の抵抗変化型素子に書き込み電圧を印加する制御と、前記第１または第２の可変抵抗スイッチ回路内の１または複数のスイッチをＯＮにして前記分圧回路に前記デジタル信号に対応したアナログ信号を出力させる制御とを行うこととを特徴とする請求項２または３に記載のＤ／Ａ変換回路。
5. 第１および第２の電源ノード間の電圧を分圧してアナログ電圧出力ノードに出力する分圧回路であって、固定抵抗を前記第１の電源ノードと前記アナログ電圧出力ノードとの間に有し、各々スイッチと抵抗変化型素子とを直列接続した複数の回路を互いに並列接続してなる可変抵抗スイッチ回路を前記第２の電源ノードと前記アナログ電圧出力ノードとの間に有する分圧回路と、
   前記分圧回路内の抵抗変化型素子に書き込み電圧を印加する制御と前記分圧回路における複数のスイッチのＯＮ／ＯＦＦ制御とを行う制御回路と
   を具備することを特徴とするＤ／Ａ変換回路。
6. 前記アナログ信号を前記分圧回路に出力させるとき、前記第１の電源ノードを高電位電源ノードとし、前記第２の電源ノードを低電位電源ノードとすることを特徴とする請求項５に記載のＤ／Ａ変換回路。
7. 前記アナログ信号を前記分圧回路に出力させるとき、前記第２の電源ノードを高電位電源ノードとし、前記第１の電源ノードを低電位電源ノードとすることを特徴とする請求項５に記載のＤ／Ａ変換回路。
8. 前記アナログ電圧出力ノードと第３の電源ノードとの間に介挿された書き込みスイッチを有し、
   前記制御回路は、前記書き込みスイッチおよび前記可変抵抗スイッチ回路内のスイッチをＯＮにして、前記第２および第３の電源ノード間に書き込み電圧を印加することにより、前記可変抵抗スイッチ回路内の抵抗変化型素子に書き込み電圧を印加することを特徴とする請求項５〜７のいずれか１の請求項に記載のＤ／Ａ変換回路。
9. 前記制御回路は、変換対象であるデジタル信号に基づいて、前記可変抵抗スイッチ回路内の１または複数の抵抗変化型素子に書き込み電圧を印加する制御と、前記可変抵抗スイッチ回路内の１または複数のスイッチをＯＮにして前記分圧回路に前記デジタル信号に対応したアナログ信号を出力させる制御とを行うこととを特徴とする請求項５〜８のいずれか１の請求項に記載のＤ／Ａ変換回路。
10. 前記抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項１〜９のいずれか１の請求項に記載のＤ／Ａ変換回路。

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