JP2004526269A - 磁気抵抗メモリ技術を使用したアナログ機能モジュール - Google Patents
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Abstract
1つまたは複数の多状態磁気抵抗メモリ素子(MRME)(113)が、対応するアナログ機能モジュールで実装されているさまざまなアナログ機能コンポーネントの主構成要素として使用される。プログラム可能抵抗素子(500)、プログラム可能電圧源(900)、プログラム可能電流源(700)、アナログ/デジタル・コンバータ(ADC)(1900)、デジタル/アナログ・コンバータ(DAC)(1200)、位相ロック・ループ(PLL)(2200)、およびさまざまなその他のアナログ機能モジュールを作成するため、MRME(113)をメモリ・アレイに構成する。磁気抵抗アナログ機能モジュール(113)を少なくとも1つの他の論理モジュール(107)と結合して1つのシステム(101)にまとめ、プロセスを実行するようにする。IC上に実装した場合、各モジュール(113)は同じかまたは異なる製造プロセスで実装することが可能である。他の論理モジュール(107)は、磁気抵抗メモリ技術また全体的なシステム設計の柔軟性を提供するその他の種類の技術などにより、所望の方法で実装することが可能である。システム(101)は、1つまたは複数の集積回路(IC)、チップ、マルチチップ・モジュール、プリント回路基板(PCB)などの上に実装可能である
Description
【0001】
(発明の分野)
本発明は、磁気抵抗メモリ技術に関するものであり、より詳細には、システムまたは集積回路に組み込まれている磁気抵抗メモリ素子を他の論理モジュールとともに使用するアナログ機能モジュールに関するものである。
【0002】
(関連技術)
磁気抵抗メモリ技術は、現在、磁気抵抗ランダム・アクセス・メモリ(MRAM)デバイスなどのメモリ・デバイス用に開発が進められている。MRAM技術への相補形金属酸化膜半導体(CMOS)の組み込みも現在開発されている。すべて本願明細書に援用する「Magnetic Random Access Memory and Fabricating Method Thereof」という表題の米国特許第5940319号、「Memory Cell Structure in a Magnetic Random Access Memory and a Method For Fabricating Thereof」という表題の米国特許第5732016号や「Method For Detecting Information Stored in a MRAM Cell Having Two Magnetic Layers in Different Thicknesses」という表題の米国特許第5703805号を含むさまざまな発行された出願中に、各種のMRAM技術、製作方法、および関連機能が説明されている。
【0003】
一般に、磁気メモリ素子は、非磁気層により分離された強磁性体層を含む構造を有する。情報は、磁気層内に磁化ベクトルの方向として格納される。例えば、一方の磁気層内の磁気ベクトルは磁気的に固定つまりピン止めされるが、他方の磁気層の磁化方向は情報と同じ方向と反対方向との間で自由にスイッチング可能であり、これは「平行」状態および「反平行」状態とそれぞれ呼ばれる。平行状態および反平行状態に対して、磁気メモリ素子は2つの異なる抵抗値を示す。抵抗は2つの磁気層の磁化ベクトルがそれぞれ実質的に同じ方向および反対方向を指すときに最小値および最大値を示す。したがって、抵抗の変化を検出することにより、MRAMデバイスは、磁気メモリ素子に格納されている情報を供給することが可能である。
【0004】
MRAM技術は非常に用途が広く、また費用効果も高く、FLASH型メモリ、ダイナミックRAM(DRAM)、スタティックRAM(SRAM)などの種類の他のメモリの代替となる。メモリ・デバイスは、通常、処理デバイス、コントローラ、およびその他のさまざまなアナログ機能モジュールおよびデバイスを備えるシステム全体の一部にすぎない。課題は、MRAM技術を最も効率よくかつ最もコスト有効な方法で組み込むことである。
【0005】
本発明を、類似の参照は類似の要素を示す添付の図面にて、限定ではなく例示として説明する。
当業者であれば、図中の要素は簡単にかつ明瞭さを目的として示されており、必ずしも正しい縮尺に描かれていないことを理解するであろう。例えば、本発明の実施形態をより理解しやすくするために、図中の要素のいくつかは寸法が他の要素に対して誇張されて描かれている。
【0006】
(詳細な説明)
本発明で使用されているように「アサート」および「ネゲート」という用語は、信号、ステータス・ビット、または類似の装置をそれぞれ論理真状態または論理偽状態にすることを意味する場合に使用される。論理真状態が論理レベル1であれば、論理偽状態は論理レベル0である。また、論理真状態が論理レベル0であれば、論理偽状態は論理レベル1である。文字「b」が数値のすぐ後に記述されている場合、その数値は2進数つまり2を基本とする形式で表されているということである。
【0007】
磁気抵抗メモリ技術の基本的な構成要素は、プログラム可能抵抗特性を示す多状態磁気抵抗メモリ素子(MRME)またはメモリ・セルである。特に、MRMEは、少なくとも2つの抵抗値をスイッチングできるという点でメモリ特性を持ち、したがって、MRAMで使用することが可能である。後述のように、MRMEは機能モジュールで実装されているさまざまなアナログ機能コンポーネントの主構成要素としても使用できることが認識されている。さらに後述のように、複数のMRMEをスタック・アレイに構成し、プログラム可能抵抗素子、プログラム可能電圧源、プログラム可能電流源、アナログ/デジタル・コンバータ(ADC)、デジタル/アナログ・コンバータ(DAC)、位相ロック・ループ(PLL)、およびさまざまなその他のアナログ機能を作成することが可能である。このようにして、MRMEを使用すれば、磁気抵抗メモリ技術を含む何らかの種類の技術により実装した他のモジュールを用いて、磁気抵抗メモリ技術を使用して実装したアナログ機能モジュールをシステムにまとめることが可能である。このような機能があるため、設計者は機能、デバイスまたはシステムを集積回路(IC)、チップ、マルチチップ・モジュール、プリント回路基板(PCB)などに実装して自在に利用できる。
【0008】
図1は、単一集積回路(IC)またはチップなどに所望の方法で実装したシステム101、システム・ボード、マルチチップ・ボード、プラグイン・アップグレード・モジュール・ボード、またはコンピュータ・システムで一般に使用される入出力(I/O)ボードなどのその他の増設型または周辺機器ボードなどのマルチチップ・モジュール構成またはPCBレベルの構成のブロック図である。図に示されているシステム101は、中央処理装置(CPU)103、1つまたは複数のメモリ・モジュール105、および共通プロセッサ・バス109を介して結合されている制御論理回路107などの複数の論理モジュールを備える。制御論理回路107は、さらに、システム・バス111に結合され、これはさらに、それぞれがそれぞれのアナログ機能を実行するため磁気抵抗メモリ技術を使用して実装されている1つまたは複数のMRMEアナログ機能モジュール113に結合されている。所望の機能またはプロセスを実行するようにシステム・コンポーネント103〜113は一緒に結合されている。図にはMRMEアナログ機能モジュール113を2つだけ示し、個々にモジュール1およびモジュール2とラベルが付けられているが、システム101で使用するモジュールを2つよりも少なくすることも、多くすることも可能であることは理解されるであろう。1つまたは複数のCPU103、メモリ・モジュール105、または制御論理回路107も、磁気抵抗メモリ技術を使用して実装することが可能である。例えば、メモリ・モジュール105は1つまたは複数のMRAMメモリ・チップなどの磁気抵抗メモリを備えることが可能である。
【0009】
システム101は磁気抵抗メモリ技術を使用して単一集積回路上に実装することが可能であり、CPU103、メモリ・モジュール105、制御論理回路107、およびMRMEアナログ機能モジュール113のそれぞれは磁気抵抗メモリ技術を使用してすべて実装されることは理解されるであろう。別の実施形態では、CPU103、メモリ・モジュール105、および制御論理回路107の任意のものを、同じかまたは異なる製造プロセスによる磁気抵抗メモリ技術を使用して実装することが可能である。さらに、1つまたは複数のCPU103、メモリ・モジュール105、および制御論理回路107は、磁気抵抗メモリ技術以外の知られているまたは開発されている製造技術を使用して同じ集積回路上に実装することが可能である。
【0010】
他の代替実施形態では、システム101は1つまたは複数のマルチチップ・ボードまたはモジュールを備え、CPU103、メモリ・モジュール105、制御論理回路107、およびMRMEアナログ機能モジュール113のそれぞれは単一基板上に集積されている別のモジュールを使用して実装される。これもまた、論理およびモジュール・コンポーネントはそれぞれ、同じ磁気抵抗メモリ技術または異なる技術を使用して実装してもよく、同じかまたは異なる製造プロセスを使用して実装することが可能である。さらに、CPU103、メモリ・モジュール105、制御論理回路107、およびMRMEアナログ機能モジュール113はそれぞれ、別の集積回路またはチップ上に実装し、システムまたは増設ボードまたは前述のような装置上に搭載することが可能である。
【0011】
図2は、1つまたは複数のMRAMメモリ・モジュール203および1つまたは複数のMRMEアナログ機能モジュール205をさらに組み込んだ集積回路201のブロック図である。モジュール203、205は、所望に応じた機能またはプロセスのタイプを実行するため共に結合される。MRAMメモリ・モジュール203には個々に、モジュール1、2、3などとラベルが付けられ、集積回路201にMRAMメモリ・モジュールをいくつでも、3つよりも多くても少なくても、組み込むことが可能であることは理解されるであろう。さらに、MRMEアナログ機能モジュール205には個々に、モジュール1、2、3などとラベルが付けられ、集積回路201ではアナログ機能モジュールをいくつでも、3つよりも多くても少なくても、使用できる。MRAMメモリ・モジュール203とMRMEアナログ機能モジュール205はすべて、同じ集積回路201上の磁気抵抗メモリ技術を使用して実装される。MRAMメモリ・モジュール203はMRMEアナログ機能モジュール205と同じかまたは異なる製造プロセスを使用して実装することが可能であることが理解されるであろう。同じ製造プロセスを使用した場合、メモリ・モジュール203およびアナログ機能モジュール205を含む集積回路全体201がすべて同じ製造プロセスを使用して同時に実装できるという点で費用効果が高いという利点がある。
【0012】
図3Aは、単一の多状態MRME301の構造例の略断面側面図である。MRME301には、ビット・ライン(BL)ターミナル303と呼ばれる導線が磁気ビット素子305の所定の距離または範囲内に配置されている。所定の範囲は、MRME301の物理特性および電気的特性に左右されるが、一般に、磁気ビット素子305とビット・ライン・ターミナル303とのスイッチング可能な距離を表し、ビット・ライン・ターミナル303に沿った電流により定められる磁界は十分に、磁気ビット素子305を2つの論理状態のいずれかにスイッチングするか、または他の手段でスイッチングを補助することが可能である。磁気ビット素子305は、磁気素子307を形成する固定またはピン止め強磁性体層または薄い非磁気基板311で隔てられた磁気素子309を形成する自由強磁性体層を含む。磁気ビット素子305は非磁気基板313に装着され、これはさらに導電性パッド315に装着される。導電性パッド315は実際に、導電性選択(SEL)ノードまたはターミナル317を定める。
【0013】
選択ターミナル317は、さらに、金属酸化膜半導体電界効果トランジスタ(MOSFET)、PチャネルMOS(PMOS)トランジスタ、NチャネルMOS(NMOS)トランジスタなどや、バイポーラ技術などその他の適当な技術などのトランジスタ319に結合することが可能である。トランジスタ319はグラウンドを基準とし、ベースまたはゲート端子が導電性ワード・ライン(WL)321に結合されている。導電性ディジット・ライン(DL)ターミナル323は、磁気ビット素子305のまた別の所定の範囲内または距離内に示されており、ビット・ライン・ターミナル303と類似した導電性ラインである。ビット・ライン・ターミナル303およびディジット・ライン・ターミナル323は、導電性ラインであり、磁気ビット素子305のスイッチングを実行してMRME301をプログラムするか、またはMRME301の2つの異なる抵抗状態をスイッチングするために使用される。ビット・ライン・ターミナル303およびディジット・ライン・ターミナル323は、互いに実質的に直交するように配置され、磁気ビット素子305をスイッチングするために使用する磁界を発生するそれぞれの電流を受け取る、導電性ラインである。ディジット・ライン・ターミナル323と磁気ビット素子305の間の所定の範囲もまたスイッチング可能な距離を表し、ディジット・ライン・ターミナル323に沿った電流により定められる磁界が十分に磁気ビット素子305を2つの抵抗状態のいずれかにスイッチングすることが可能であるか、またはその他の手段でスイッチングを補助できる。
【0014】
ビット・ライン・ターミナル303またはディジット・ライン・ターミナル323のいずれかを磁化困難軸ターミナルとして、または磁化容易軸ターミナルとして構成し、磁気ビット素子305の特定の構成に応じてMRME301をスイッチングするようにし得る。図に示されているように、磁気ビット素子305のピン止めされた磁気素子307には、「S」というラベルが付けられ、磁気素子307の「南」端を表す。自由磁気素子309は、ピン止めされている磁気素子307に関して「N/S」で表される「北」(反平行)位置と「南」(平行)位置をスイッチングできる。MRME301のこの構成では、ディジット・ライン・ターミナル323が磁化困難軸ターミナルであり、ビット・ライン・ターミナル303が磁化容易軸ターミナルである。代替構成では、ビット・ライン・ターミナル303が磁化困難軸ターミナルとして構成され、ディジット・ライン・ターミナル323が磁化容易磁化ターミナルとして構成され、ピン止めされた磁気素子307が直交位置で実装される。代替構成は、その帯磁方向に応じて左から右または右から左を指す矢印で示される。自由磁気素子309は、したがって、2つの別々のプログラム可能な位置を表す左および右の両方を指している二重矢印で表される左位置と右位置をスイッチングできる。
【0015】
後述のように、ディジット・クライン・ターミナル323とビット・ライン・ターミナル303を組み合わせて使用し、磁気ビット素子305をスイッチングすることが可能である、つまり自由磁気素子309を北位置または南位置に実際にスイッチングできるということである。MRAMデバイスでは、50%の電流レベルを磁化容易軸ターミナルを通り容易軸の磁界または「容易軸」に沿って印加し、少なくとも対応する閾値電流を磁化困難軸ターミナル上の困難軸の磁界または「困難軸」に沿って印加して、磁気ビット素子305をスイッチングすることが可能である。50%の電流レベルはそれだけでは磁気ビット素子305をスイッチングするには十分でない対応する磁界を発生する相対的電流の大きさを表す。しかし、閾値電流レベルを困難軸に沿って印加した場合には、容易軸に沿う50%の電流レベルで磁気ビット素子305をスイッチングできる。100%の電流レベルは、困難軸に沿った電流に関係なく、磁気ビット素子305を独立に十分スイッチングできる対応する磁界を発生する相対的電流の大きさを表す。容易軸に沿う電流の方向により、プログラムされた抵抗状態が2つの抵抗状態のうちの1つとして決定され、これを使用して2つの論理状態のうちの1つを表すことが可能である。困難軸に沿う閾値電流は、いずれかの方向で印加することが可能であるが、磁気ビット素子305の状態を決定しない。
【0016】
MRME301に関してより具体的には、50%電流レベルがビット・ライン・ターミナル303に印加され、閾値電流レベルがディジット・ライン・ターミナル323に印加される。ディジット・ライン・ターミナル323の電流方向はいずれの方向でもよい(図3Aに示されている構造内で図面ページに入る方向または出る方向など)。ビット・ライン・ターミナル303を通じてアサートされた電流の方向により、磁気ビット素子305の状態が決定される。ビット・ライン・ターミナル303上で右から左への100%電流またはディジット・ライン・ターミナル323上の少なくとも閾値電流の印加を伴う50%電流により、自由磁気素子309が右手の法則に従って帯磁方向北にスイッチングされる。ビット・ライン・ターミナル303を通る左から右への反対向きの電流により、自由磁気素子309は帯磁方向を南に、または反対の帯磁方向にスイッチングする。帯磁方向北は、論理1または論理0などの特定の論理状態として定義できる1つの抵抗状態であるが、帯磁方向南は、その反対の論理状態として定義される。
【0017】
磁気素子307、309の間の相対的帯磁方向により、ビット・ライン・ターミナル303および選択ターミナル317の間で感知された通りに磁気ビット素子305を通る抵抗特性が決定される。特に、自由磁気素子309およびピン止め磁気素子307が両方とも同じ帯磁方向(平行状態)の場合、ビット・ライン・ターミナル303と選択ターミナル317の間の抵抗は自由およびピン止め磁気素子309、307を反対の帯磁方向(反平行状態)にスイッチングしたときにビット・ライン・ターミナル303と選択ターミナル317の間の高い抵抗と比べて低い抵抗になる。したがって、磁気ビット素子305のS−S帯磁方向では低い抵抗を示すが、N−S相対的帯磁方向は高い抵抗を示す。このようにして、磁気ビット素子305、したがってMRME301の状態は、ビット・ライン・ターミナル303と選択ターミナル317のとの間の実効抵抗を測定することにより判別される。MRME301の状態の判別は、ビット・ライン・ターミナル303と選択ターミナル317の間に電圧をかけ(または電流を通し)、その磁気ビット素子305を通るその結果の電流(またはその間の電圧)を測定することにより行うことが可能である。
【0018】
特定のMRME構成では、R0で表される低い抵抗は約10キロオーム(KΩ)であり、R1で表される高い抵抗は約14KΩである。しかし、MRME301は非線形デバイスであり、その抵抗は印加された電圧に応じて変化することに留意されたい。本開示では特定の抵抗値を参照しているが、これは例にすぎず、説明のためのみ掲示している。抵抗は、特定の実施形態および構成における印加された電圧に応じて変化する。さらに、本発明は特定の磁気抵抗メモリ素子構造に限定してはおらず、他の抵抗値および抵抗比も使用できることは、当業者であれば容易に理解できるであろう。
【0019】
図3Bは、記号331を使用するMRME301の記号の表示であり、これはトランジスタの記号と幾分類似している。MRME301の抵抗特性は、円記号341内の抵抗記号333により表されている。選択ターミナル317を表す選択ターミナル(SEL)は、抵抗器記号333の一方の側に結合されているように示されており、「T字」接続記号337は抵抗器記号333の他方の側に結合されているように示されている。T記号337は、ビット・ライン・ターミナル303を表している。CMOSトランジスタのゲート記号と類似している別のT記号339が円記号341内に示され、抵抗器記号333に隣接しており、ディジット・ライン・ターミナル323を表す。
【0020】
MRME301の回路構成に応じて任意選択で記号331内のトランジスタ319が省略されることに留意されたい。MRAMなどのメモリ構成では、トランジスタ319が含まれ、WL321により制御され、MRME301の状態が読み込まれる。このメモリ構成は、後述のように、アナログ機能モジュールの一部で使用される。別の回路構成では、T記号337を抑制し、図5に示されているMRME501で表されているように回路内で結合されているレジスタ・シンボル333を示すことによりMRME301の抵抗特性を使用することが可能である。抵抗構成では、MRME301はディジット・ライン・ターミナル323を容易軸ターミナルとして、ビット・ライン・ターミナル303を困難軸ターミナルとして構成され、ディジット・ライン・ターミナル323は主にメモリ・セルのスイッチングに使用される。抵抗構成では、ビット・ライン・ターミナル303と選択ターミナルとの電気的結合は交換可能であるが、それは、閾値電流レベルに達する限りいずれの方向の困難軸電流も使用できるからである。
【0021】
図4Aは、MRME301のスイッチング特性を示すグラフ図である。容易軸の磁界は「Y」軸または垂直軸に沿ってプロットされ、困難軸の磁界は水平軸または「X」軸に沿ってプロットされる。前述のように、ディジット・ライン・ターミナル323およびビット・ライン・ターミナル303を、容易軸または困難軸ターミナルのいずれかとしてそれぞれ使用できる。容易軸の磁界は、MRME301を決定された抵抗状態、磁性状態、または論理状態にスイッチングするために使用される主磁界である。矢印401で示されている容易軸の正の方向は、抵抗状態「a」を表し、矢印403で示されている負の方向は、それと別の抵抗状態「b」を表す。aおよびb状態は、論理状態ローまたはハイつまり論理0または論理1を表すことが可能であり、低い抵抗R0または高い抵抗R1として表すことが可能である。例えば、状態aは論理1を表し、状態bは論理0を表し、またその逆を表すことが可能である。状態aは、R1抵抗で表すことが可能であり、状態bは、R0抵抗で表すことが可能であり、またはその逆で表すこともできる。任意の組み合わせが可能であり、企図される。
【0022】
図4Aに示されているように、容易軸の磁界に沿って、3つのa状態領域405、407、および409が正のY方向に、3つのb状態領域411、413、および415が負のY方向に、示されている。3角形領域405は、X正、Y正の象限に位置し、3角形領域407は、Y正、X負の象限に位置する。同様に、3角形領域411は、Y負,X正の象限に位置し、3角形領域413は、Y負、X負の象限に位置する。矩形領域409、415は、Y軸に関して実質的に対称的であり、Xの正および負の両方向に伸びている。対応する大きさを持ち、領域405〜415のいずれかに十分入る強さのある容易軸および/または困難軸に沿って通される電流により、MRME301がその領域の指定された状態にスイッチングされる。3角形領域405、407、411、および413はそれぞれ、斜辺閾値ライン417、419、421、および423をそれぞれ有し、これらは閾値をそれぞれの領域にスイッチングすることを表す。このようにして、3角形領域405、407、411、および413については、困難軸に沿って印加された閾値電流レベルが大きいほど、MRMEが指定された状態にスイッチングし、またその逆にスイッチングするために容易軸に沿って必要な電流レベルは小さくなる。
【0023】
正および負の50%レベルが、Yの正方向とYの負方向の両方に関して容易軸に沿って示されている。50%レベルは、50%電流レベルに対する容易軸に沿った結果得られる磁界を表す。領域405および407は、正の50%レベルのいずれかの側、かつおおよその中心に位置する。同様に、領域411および413は、負の50%レベルのいずれかの側、かつおおよその中心に位置する。正(+Th)および負(−Th)の閾値レベルは、正および負の50%レベルにそれぞれ対応し、Xの正方向とXの負方向の両方に関して困難軸に沿って示されている。閾値レベルは、容易軸に沿った対応する50%電流レベルと組み合わせてMRME301を対応する状態にスイッチングするのに十分なだけの閾値電流レベルに対する困難軸に沿う結果の磁界を表す。特に、正の50%レベルおよび正の閾値レベルは領域405の斜辺ライン417に沿ったところにあるスイッチ点425で交差し、正の50%レベルおよび負の閾値レベルは領域407の斜辺ライン419に沿ったところにあるスイッチ点427で交差し、負の50%レベルおよび正の閾値レベルは領域411の斜辺ライン421に沿ったところにあるスイッチ点429で交差し、負の50%レベルおよび負の閾値レベルは領域413の斜辺ライン423に沿ったところにあるスイッチ点430で交差する。
【0024】
このようにして、容易軸に沿った少なくとも50%レベルの電流と困難軸に沿った少なくとも閾値レベルの電流により、MRME301は対応する状態にスイッチングする。特に、容易軸に沿った正の50%電流レベル以上および困難軸に沿った正の閾値電流レベル以上で、MRME301は状態aにスイッチングする(領域405)。同様に、容易軸に沿った正の50%電流レベル以上および困難軸に沿った負の閾値電流レベル以下では、MRME310は状態a(領域407)にスイッチングし、容易軸に沿った負の50%電流レベル以下および困難軸に沿った正の閾値電流レベル以上では、MRME301は状態b(領域411)にスイッチングし、容易軸に沿った負の50%電流レベル以下および困難軸に沿った負の閾値電流レベル以下では、MRME301は状態b(領域413)にスイッチングする。さらに、斜辺閾値ライン417〜423により示されているように、困難軸に沿った閾値電流レベルは高ければ、容易軸に沿った電流は低い必要があり、逆に低ければ高い必要がある。作業実施形態では、MRME301が適切な状態にスイッチングするように、指示されている閾値レベルよりも大きい電流レベルが50%電流レベルと組み合わせて使用されていることに留意されたい。
【0025】
正および負の100%レベルが、Yの正方向とYの負方向の両方に関して容易軸に沿って示されている。100%レベルは、100%電流レベルに対する容易軸に沿った結果得られる磁界を表す。領域409および415は、それぞれ正100%レベルおよび負100%レベルのところにほぼ位置しており、両方の領域409および415は困難軸に沿ってXの正方向およびXの負方向の両方に延びている。原点は容易軸と困難軸に沿ったおおよそ0の磁界の強さを表す。
【0026】
容易軸に沿って正の100%電流レベルであれば、MRME301は困難軸に沿った電流レベルに関係なく、状態aにスイッチングするか、または他の何らかの形で状態aに留まる。同様に、容易軸に沿って負の100%電流レベルであれば、MRME301は困難軸に沿った電流レベルに関係なく、状態bにスイッチングするか、または他の何らかの形で状態bに留まる。100%レベルよりもわずかに小さい、または大きい電流レベルで、MRME301は十分に目的の状態にスイッチングできることに留意されたい。
【0027】
領域409および415で示されているようにMRME301をスイッチングするのに容易軸の磁界だけを使用できることは理解されるであろう。このようにして、困難軸に沿う磁界の強さに関係なく容易軸に沿ういずれかの方向の強い磁界により、MRME301は所定の状態にスイッチングする。MRME301の状態をスイッチングまたは制御するのと類似した方法では、困難軸の磁界は使用されない。容易軸の磁界がほぼ0である限り、非常に強い正または負の困難軸の磁界であっても、MRME301の状態は変化しないままか、または不確定のいずれかである。わずかに正の容易軸の磁界では、MRME301は状態aにスイッチングするが、わずかに負の容易軸の磁界では、MRME301は状態bにスイッチングする。しかし、困難軸の磁界は、結果生じる状態が不確定であるため、MRME301の状態をスイッチングするのに単独では使用されない。その代わりに、困難軸の磁界を容易軸に沿う100%未満の電流レベルと組み合わせてスイッチングを実行する。
【0028】
図4Bは、容易軸に沿う対応する磁界強度に関するMRME301の抵抗を示すグラフ図である。磁界の強度は、X軸に沿ってプロットされ、MRME抵抗はY軸に沿ってプロットされている。磁界は、一般に、文字「F」で表され対応する磁界の強さは、対応する添え字、低い場合は「L」、中程度の場合は「M」、高い場合は「H」をつけて表される。正には「+」、負には「−」の添え字を付けて磁界の相対的方向を表す。MRME抵抗は、相対的に低い抵抗R0と相対的に高い抵抗R1についてスイッチングを行う。
【0029】
FHで表される正の方向の強い磁界により、MRME 301は点431のところに示されているように抵抗R0にスイッチングする。磁界を緩和して0に戻すと、MRME301は点433に示されているようにまた方向矢印435で示されているように抵抗R0にとどまる。−FHで表される負の方向の強い磁界により、MRME 301は点437のところに示されているように、また方向矢印439で示されているように、抵抗R1にスイッチングする。磁界を緩和して0に戻すと、MRME301は点443に示されているようにまた方向矢印445で示されているように抵抗R1にとどまる。
【0030】
FLまたは−FLで表されている正また負のいずれかの方向で弱い磁界を加えても、困難軸の磁界の強さに関係なくMRME301は状態をスイッチングすることはできない。正または負のいずれかの方向で困難軸に沿って閾値磁界を加えた場合、MRME301のスイッチング特性は波線447および449で示されているように変化する。閾値困難軸の磁界が印加されている間、FMで表される正の方向の強さ中程度の磁界により、MRME 301は波線447に従い、点451のところに示されているように抵抗R0にスイッチングする。磁界を緩和して0に戻すと、MRME301は点433に示されているようにまた方向矢印435で示されているように抵抗R0にとどまる。−FMで表される負の方向の強さ中程度の磁界により、MRME 301は波線449に従い、点453のところに示されているように抵抗R1にスイッチングする。磁界を緩和して0に戻すと、MRME301は点443に示されているようにまた方向矢印445で示されているように抵抗R1にとどまる。
【0031】
図5は、多状態磁気抵抗メモリ素子を使用して実装されたプログラム可能抵抗回路500の概略図である。5個のMRME501、503、505,507、および509(501〜509)は、ラベルAおよびDが付けられているノード間のアレイ内で結合されている。MRMEデバイス501〜509はそれぞれ、抵抗特性を利用するために抵抗構成で結合されている。特に、ビット・ライン・ターミナルと選択ターミナルの間の抵抗値を使用して、抵抗特性にアクセスし、プログラム可能抵抗値を作成する。それぞれのディジット・ライン・ターミナルは、制御入力として使用され、これを使ってMRME501〜509のうちのそれぞれの1つの状態をそれぞれの低抵抗R0と高抵抗R1との間でスイッチングし、プログラム可能抵抗全体を作成する。したがって、ディジット・ライン・ターミナルは容易軸ターミナルとして構成され、ビット・ライン・ターミナルはプログラム可能抵抗回路500の困難軸ターミナルとして構成される。抵抗構成では、選択ターミナルとビット・ライン・ターミナルの結合を逆転し、これらを「交換可能」なものとして取り扱うようにし得るが、ビット・ライン・ターミナルでそのまま閾値電流を使用してMRMEのスイッチングを実行できることは理解されるであろう。こうして、各MRMEの抵抗のそれぞれの終端をピット・ライン・ターミナルまたは選択ターミナルではなく抵抗性の終端と呼ぶ。
【0032】
ノードAは、MRME509の一方の抵抗性終端に結合され、他方の抵抗性終端はMRME507の一方の抵抗性終端に結合されている。ノードBと呼ばれるMRME507の他方の抵抗性終端は、MRME505の抵抗性終端に結合され、他方の抵抗性終端はノードCに結合されている。ノードCは、MRMEデバイス501、503のそれぞれの抵抗に結合され、他方の抵抗性終端は両方ともノードDに結合されている。MRME501〜509のディジット・ライン・ターミナルは、それぞれ、値選択論理回路511から信号D1、D2、D3、およびD4を受信するように結合され、その論理回路511は制御論理回路513にさらに結合され、制御論理回路513によって制御される。
【0033】
値選択論理回路511は、D1〜D4信号をアサートし、MRME501〜509の状態を制御する。特に、D1信号はMRME501の状態を制御し、D2信号はMRME503の状態を制御し、D3信号はMRME505の状態を制御し、D4信号はMRME507、509の状態を制御する。一実施形態では、値選択論理回路511は、D1およびD2信号を介してMRMEデバイス501、503を独立に制御する。それとは別に、D1およびD2信号は、一方の信号D1で置き換えるか、または波線521で示されているように、一緒にアサートし、同時にMRMEデバイス501、503の両方を制御することが可能である。
【0034】
動作中、制御論理回路513は値選択論理回路511に値制御信号(VAL)をアサートし、それに対する応答として、この値選択論理回路511はD1〜D4信号を制御して、ノードAとDの間の抵抗値をプログラムする。VAL信号はアナログ信号でもデジタル信号でもよい。値選択論理回路511は、適切な論理回路およびVAL信号を解釈しそれに応じてD1〜D4信号を介して適切な電流をアサートしMRME501〜509をプログラムする回路を備える。一実施形態では、VAL信号は、3ビット・デジタル値であり、値選択論理回路511はさらに、VAL信号を格納するためのレジスタなどのメモリ・デバイスを備えることが可能である。D1およびD2信号は、単一信号D1として制御される。別の実施形態では、VAL信号は4ビット値で、D2信号を含むD1〜D4信号を制御する。
【0035】
MRME501〜509は連続的な構成で結合されること、より具体的には、2進連続構成で結合され順次抵抗値のプログラミングが可能であることは明白である。特に、MRME501、503は、平行に結合され、ノードCとDの間にプログラム可能抵抗性回路500の第1段またはセグメント515を形成する。単一のMRME505は、ノードBとCの間に結合され、プログラム可能抵抗性回路500の第2段またはセグメント517を形成する。MRME507および509は、ノードAとBの間に直列に結合され、プログラム可能抵抗性回路500の第3段またはセグメント519を形成する。このようにして、値選択論理回路511では2進数列値を使用してノードAとDの間の抵抗値の一次数列をプログラムできる。MRME501〜509のそれぞれを抵抗R0またはR1を有する2つの抵抗状態にプログラムする。第1のセグメント515では、MRME501、503をまとめてプログラムし、「//」は抵抗器が電気的に並列結合されていることを表すとして抵抗R0//R0=R0/2、またはR1//R1=R1/2を有するようにする。もちろん、抵抗R0//R1は、D1およびD2信号を別々に制御することでも得られる。セグメント517は、抵抗R0またはR1を有するようにプログラムされる。セグメント519は、抵抗2R0または2R1を有するようにプログラムされる。
【0036】
プログラム可能抵抗回路500のノードAとDの間の抵抗全体つまりRADは、セグメント515のMRME501、503をまとめて制御する場合に抵抗値3.5R0から3.5R1まで(R1−R0)/2の増分単位でプログラム可能である。値選択論理回路511により3つのVALビットのそれぞれを使用して、対応するセグメント515〜519をプログラムまたは他の何らかの手段で制御するが、その際に、最下位ビット(LSB)によりセグメント515でのR0/2とR1/2のスイッチングを制御し、次のビットによりセグメント517でのR0とR1のスイッチングを制御し、最上位ビット(MSB)によりセグメント519での2R0と2R1のスイッチングを制御する。例えば、R0=10KΩ、R1=14KΩ(近似値)では、プログラム可能抵抗回路500は、抵抗値35KΩから49KΩまで2KΩ単位でプログラム可能である。VALを3ビット値として使用し、プログラム可能な抵抗回路500の抵抗をプログラムし、VAL=000b、001b、010b、...、111bに対してそれぞれ抵抗値を35KΩ、37KΩ、39KΩ、...、49KΩとすることが可能である(ただし、接尾語「b」は2進値であることを表す)。
【0037】
別の実施形態では、値選択論理回路511はD1およびD2信号を別々に制御し、セグメント515の3つの異なる抵抗R0/2、R1/2、およびR1//R0(またはR0//R1)を設定できる。しかし、2つの信号またはビットは3つの状態のうちから選択するために使用されるので、2進数一次数列は必ずしも得られないことに留意されたい。2つのMRMEの抵抗は等しくない場合があるため、4つの状態(R0//R1とR1//R0)が得られるが、多くの実用的な構成については、その状態のうち2つは実質的に等価であり、その結果実質的に3つの状態が得られることになる。また、セグメント515の他の2つの抵抗値に関する第3の抵抗値は抵抗値R1およびR0に依存する、より具体的には、比R1/R0に依存する。例えば、R0=10KΩおよびR1=14KΩでは、3つの抵抗値は5KΩ、5.83KΩ、7KΩで、5.83KΩが6KΩに近い。したがって、それぞれVAL=00[00]b、00[01,10]b、00[l1]b、01[00]、01[01,10]、...、11[11]b、RAD=35KΩ、〜36KΩ、37KΩ、39KΩ、〜40KΩ、...、49KΩである。追加プログラム可能レベルは、非線形性が連続することになったとしても、ある種の回路構成では望ましい場合がある。
【0038】
どのような実施形態または構成でも、ノードAとD間、またはノードAとDを通してソース信号をアサートするソースを用意し、MRME501〜509のそれぞれにより生成される信号の組み合わせである目的の出力結果を得ることが可能である。特に、電圧源で、ノードAとDの間に電圧を印加し、プログラム可能抵抗回路500に電流を流すことが可能である。または、電流源でノードAとDに電流を流し、ノードAとD間に電圧を加えることが可能である。ソース信号の大きさにより、スケールが定義される。追加段またはセグメントを加えて、抵抗値の分解能および範囲を増やすことが可能である。例えば、追加並列セグメントRx/3、Rx/4、Rx/5、Rx/8など(ただし、「X」は0または1などの各MRMEのプログラムされた状態を表す)を単独で、または組み合わせて追加し、プログラム可能な状態の数を増やしたり、それぞれの状態の抵抗の変化を減らすことにより、抵抗の分解能を大きくすることが可能である。さらに、3Rx、4Rx、5Rx、8Rx、16Rxなど直列セグメントを追加して、抵抗値の範囲全体を広げることが可能である。さらに、直列結合および並列結合メモリ素子の組み合わせを1つまたは複数の追加または他のセグメントで使用することも考えられる。当業者であればわかることだが、個々のMRMEまたはMRME集合体を制御する値選択論理回路511を実装して、特定の入力値に対する望ましい抵抗値を得ることが可能である。
【0039】
図6は、別の実施形態による実装された他のプログラム可能抵抗回路600の概略図である。プログラム可能抵抗回路600は、5つのプログラム可能段またはセグメント608、612、614、618、および626を備える。第1のセグメント608は、4つのMRME601、603、605、および607を備え、抵抗性ターミナルが第1のターミナルまたはノードAと2入力マルチプレクサ(MUX)629の論理1入力の間に直列に結合されている。第2のセグメント612は、2つのMRME609および611を備え、これらの抵抗性ターミナルはMUX629の出力と他の2入力MUX631の論理1入力の間に直列に結合されている。第3のセグメント614は、単一のMRME613を備え、抵抗性ターミナルがMUX631の出力と他の2入力MUX633の論理1入力の間に結合されている。次のセグメント618は、2つのMRME615、617を備え、それらの抵抗性ターミナルはMUX633の出力と他の2入力MUX635の論理1入力の間に並列に結合されている。第5のセグメント626は、4つのMRME619、621、623、および625を備え、それらの抵抗性ターミナルはMUX635の出力と他の2入力MUX637の論理1入力の間に並列に結合されている。MUX637の出力は、プログラム可能抵抗回路600の出力ターミナルまたはノードBに結合されている。
【0040】
MRMEデバイス601〜625のそれぞれの状態をセグメント608、612、614、618、または626内で結合されている通り個別にまたはまとめて制御する値選択論理回路627が備えられている。特に、値選択論理回路627は、セグメント608のMRME601〜607の制御入力またはディジット・ライン・ターミナルに対し信号D1をアサートし、セグメント612のMRME609、611の制御入力またはディジット・ライン・ターミナルに対し信号D2をアサートし、セグメント614のMRME613の制御入力またはディジット・ライン・ターミナルに対し信号D3をアサートし、セグメント618のMRME615、617の制御入力またはディジット・ライン・ターミナルに対し信号D4をアサートし、セグメント626のMRME619〜625の制御入力またはディジット・ライン・ターミナルに対し信号D5をアサートする。D1〜D5信号はそれぞれ、ディジット・ライン・ターミナル集合体に結合された1つの信号、またはそれぞれMRMEを個別に制御する複数の信号を含むことが可能である。例えば、D1信号はMRME601〜607のディジット・ライン・ターミナルのすべてに結合された1つの信号でもよく、またはそれとは別に、MRME601〜607を個別に制御する4つの別々の信号でもよい。
【0041】
Aノードは、第1のMUX629の論理0入力に結合され、MUX629の出力は次のMUX631の論理0入力に送られ、MUX631の出力は次のMUX633の論理0入力に送られ、MUX633の出力は次のMUX635の論理0入力に送られ、MUX635の出力は最後のMUX637の論理0入力に送られる。必要に応じてセグメント608〜626のうち1つまたは複数をバイパスするためバイパス・メモリ・デバイスおよび多重論理回路を含むバイパス論理回路が用意されている。特に、MUX629〜637を制御するために5ビット・バイパス・レジスタ639を備える。バイパス・レジスタ639のビット0は、MUX637の選択(S)入力に送られ、ビット1はMUX635の選択入力に送られ、ビット2はMUX633の選択入力に送られ、ビット3はMUX631の選択入力に送られ、ビット4はMUX629の選択入力に送られる。
【0042】
動作時に、バイパス・レジスタ639が、プログラム可能セグメント608、612、614、618、および626をバイパスするために使用される。値選択論理回路627を使用して、セグメントのそれぞれの抵抗状態を選択する。例えば、バイパス・レジスタ639がすべてゼロであることによりAノードおよびBノードが効果的に1つに結合され、セグメント608、612、614、618、および626のすべてが実際にバイパスされる。バイパス・レジスタ639にプログラムされたすべて論理1は、回路内のAおよびBノード間のすべてのセグメントを置き換える。ノードAおよびBの間またはノードAおよびBを通してソースを印加すると、ハイパスされなかったセグメントのそれぞれのメモリ素子のそれぞれにより発生する信号の組み合わせである出力信号が発生する。例えば、セグメントのプログラムされた状態に基づき、ソース電圧をノードAとBの間に印加すると対応する出力電流が発生し、ソース電流をノードAおよびBを通して印加すると対応する出力電圧がノードAとBの間に発生する。値01110bがハイパス・レジスタ639にプログラムされると、セグメント608および626がバイパスされ、セグメント612、614、および618が残され類似の構成がプログラム可能抵抗回路500として得られる。
【0043】
単純な構成では、バイパス・レジスタ639は、セグメントのすべてを選択するすべて論理1でプログラムされる。MRME601〜625のそれぞれを、前述のようにプログラムし、低い抵抗R0または高い抵抗R1を設定する。前のように、R0は論理0を表し、R1は論理0を表し、またその逆を表すことが可能である。さらに、値選択論理回路627によりアサートされたD1〜D5信号は5ビットのプログラムされた選択を形成する単一ビット値でもよい。このようにして、AノードとBノードの間の可変抵抗が、7.75R0から7.75R1まで(R1−R0)/4刻みで得られる。R0=10KΩ、R1=14KΩ(近似的)では、プログラム可能抵抗範囲は1KΩ単位で77.5KΩから108.5KΩまでである。
【0044】
別の実施形態では、値選択論理回路627によりMRME601〜625のすべてがR0にプログラムされ、その場合バイパス・レジスタ639を使用してAノードとBノードの間の抵抗を変化させる。この場合、R0/4単位で1/4R0から7.75R0までプログラム可能な抵抗が得られる。R0=10KΩでは、2.5KΩ単位で2.5KΩから77.5KΩまでプログラム可能な抵抗が得られる。さらに別の実施形態では、値選択論理回路627により、R1/4単位でR1/4から7.75R1までの可変抵抗についてMRME601〜625のすべてをR1抵抗にプログラムすることが可能である。この後者の構成では、R1=14Kについて、3.5KΩ単位で3.5KΩから108.5KΩまでの抵抗が得られる。
【0045】
より一般的な実施形態では、バイパス・レジスタ639および値選択論理回路627を組み合わせて使用し、R0/4から7.75R1までの複数の異なるプログラム可能な値を得る(それぞれ、10KΩと14KΩの抵抗値について2.5KΩから108.5KΩまで)。可能なすべての組み合わせに対する線形性は、R1/R0の比によって異なる。特に、値の数列はD1〜D5の信号の使用とR0およびR1の抵抗比により線形である場合も線形でない場合もある。
【0046】
前述のと類似した方法でセグメント618、626内の個々のMRMEを制御することによりバリエーションを加えることが可能である。また、Rx/3、Rx/5、Rx/6、Rx/8、Rx/16など並列セグメントを加えて分解能を高めることもできる。さらに、3Rx、5Rx、6Rx、8Rx、16Rxなど直列セグメントを追加して、範囲を広げることが可能である。さらに、直列結合および並列結合メモリ・デバイスの組み合わせを1つまたは複数の追加または他のセグメント内のプログラム可能抵抗回路600で使用することも考えられる。この方法では、本明細書で説明している磁気抵抗メモリ技術を使用すれば、適切な増分値を使用する可変抵抗のほとんどどのような範囲でも実現できることが考えられる。当業者であればわかることだが、個々のMRMEまたはMRME集合体を制御する制御論理回路を実装して、特定の入力値に対する望ましい抵抗値を得ることが可能である。
【0047】
図7は、磁気抵抗メモリ技術を使用するプログラム可能電流源700の概略図である。プログラム可能電流源700は、一緒に結合されて第1のターミナルまたはノードAと第2のターミナルまたはノードBの間に抵抗回路を形成する第1のセグメント701、第2のセグメント703、および第3のセグメント705を含む複数のプログラム可能セグメントを備える。第1のセグメント701は、抵抗ターミナルが並列に結合されている2つのMRME707、709を備える。セグメント703は単一のMRME711を備える。セグメント705は、直列に結合された2つのMRME713、715を備え、MRME715の一方の抵抗ターミナルはノードBに結合され、他方の抵抗ターミナルはMRME713の一方の抵抗ターミナルに結合される。MRME707から711のそれぞれの一方の抵抗ターミナルはノードBに結合される。
【0048】
MRME707、709の他方のターミナルは、トランジスタ717の一方の電流ターミナルに結合される。MRME711の他方の抵抗ターミナルは、他のトランジスタ719の電流ターミナルに結合される。MRME713の他方の抵抗ターミナルは、他のトランジスタ721の一方の電流ターミナルに結合される。トランジスタ717〜721の他方の電流ターミナルはノードAに結合されている。トランジスタ717、719、および721の制御ターミナルは、選択信号S1、S2、およびS3によりそれぞれ制御され、セグメント701、703、および705がそれぞれ個別に選択される。特に、S1信号がアサートされると、トランジスタ717がアクティブになりセグメント701が含まれる。同様に、S2信号がアサートされるとセグメント703が選択され、S3信号がアサートされると、セグメント705が選択される。
【0049】
選択トランジスタ717〜721は任意選択であり、プログラム可能な抵抗回路600のバイパス論理回路と類似の方法で使用され、対応するセグメント701から705のどれかを選択的にバイパスまたは他の何らかの方法で取り除く。ハイパス・メモリ素子は他の支援駆動回路(図に示されていない)とともに、トランジスタ717〜721を制御するために備えることが可能である。トランジスタ717〜721は、MOS型トランジスタとすることが可能であり、このトランジスタは電流ターミナルとして機能するドレインおよびソース・ターミナルと制御ターミナルとして機能するゲート・ターミナルを有する。それとは別に、トランジスタ717〜721は、バイポーラ型トランジスタとすることが可能であり、このトランジスタは電流ターミナルとして機能するコレクタおよびエミッタ・ターミナルと制御ターミナルとして機能するペース・ターミナルを有する。もちろん、適当な他の選択デバイスまたは選択回路を使用することもできる。実際、バイパス・レジスタおよび多重論理回路を備えるプログラム可能抵抗回路600のバイパス論理回路を代わりに使用することもできる。トランジスタおよび対応するバイパス・メモリおよび回路を使用して、プログラム可能抵抗回路600について示されているバイパス論理回路を置き換えることが可能である。
【0050】
値選択論理回路723は、セグメント701から705のそれぞれの中の各MRMEの状態を制御する。特に、値選択論理回路723はMRME707、709の制御入力またはディジット・ライン・ターミナルに信号D1をアサートする。値選択論理回路723はMRME711の制御入力またはディジット・ライン・ターミナルに信号D2をアサートする。値選択論理回路723はそれぞれMRME713、715の制御入力またはディジット・ライン・ターミナルに制御信号D3およびD4をアサートする。前述のように、値選択論理回路723は、D3およびD4信号を個別にまたはまとめてアサートし、セグメント705の最大3つまでの異なる抵抗状態をプログラムすることが可能である。もちろん、MRME713、715の抵抗は等しくない場合があるため、4つの状態が得られるが、多くの実用的な構成については、その状態のうち2つは実質的に等価である。基準電圧源725はAノードおよびBノードの間のVREF基準電圧をアサートするように結合され、出力電流IOUTは、ノードA、Bを通る電流として測定される。出力電流IOUTはプログラム可能であり、除去されたりバイパスされたりしないそれぞれのセグメントのメモリ素子のそれぞれにより発生する電流信号の組み合わせを含む。
【0051】
値選択論理回路723を使用することで、前述の方法と類似した方法で段701〜705のそれぞれの状態をプログラムする。特に、値選択論理回路723は、D1〜D4信号をアサートし、MRME707〜715それぞれの状態を前述のようにR0またはR1のいずれかに選択する。MRME707〜715のすべてが抵抗R0にプログラムされている場合、選択信号S1〜S3を使用して、IOUTの電流の一次数列をプログラムすることが可能である。VREF/R0=I0の場合、プログラム可能電流源700を使用して、I0/2単位で電流値1/2 I0/2を3.5I0にプログラムすることが可能である。例えば、S1、S2、S3が001bに等しい場合、電流IOUT=I0/2がセグメント705を流れる。実際には、セグメント701および703は、バイパスされているため電流は流れない。また、S1、S2、S3=010の場合、電流IOUT=I0がセグメント703を流れる。同様に、S1、S2、S3=100の場合、電流IOUT=2I0がセグメント701を流れる。値選択論理回路723によりMRME707〜715をR1にプログラムしている場合、類似の構成を得られる。VREF/R1=I1の場合、I1/2単位でI1/2から3.5I1までのプログラム可能な抵抗が得られる。
【0052】
別の動作可能な構成では、選択信号S1、S2、およびS3をアクティブにすることで、セグメント701〜705のすべてを選択し、値選択論理回路723を使用して、出力電流IOUTをプログラムすることが可能である。D3およびD4信号は別々にアサートすることが可能であるが、第1の構成では、同じ信号、つまりD3としてアサートされ、MRME713、715の両方の状態が同じ状態にプログラムされる。D1、D2、D3がまとめて論理000bとして動作し、低い抵抗R0に対し最高電流I0を発生し、D1、D2、D3が論理111bとして動作し、高い抵抗R1に対し最低電流I1を発生すると仮定する。したがって、(I0−I1)/2単位の3.5I1〜3.5I0までの電流範囲が得られる。値選択論理回路723およびS1〜S3信号を組み合わせて使用し、電流値の数を増やすことが可能であるが、線形性はD3およびD4信号の使用とR0対R1の抵抗比によって異なる。
【0053】
一般に、プログラム可能セグメントは線形または非線形連続電流値のプログラミングを可能にする連続構成を形成する。2進数連続構成は、デジタル・システムでは特に有用である。VREF信号の大きさを変更して、出力電流のスケールを変更できる。さらに、範囲および分解能を高めるためにセグメントを追加することが可能である。例えば、並列セグメント3Ix、4Ix、5Ix、8Ix、16Ixなど(ただし、「X」は0または1などの異なる電流状態を表す)を追加して範囲を広げることが可能である。さらに、直列セグメントIx/3、Ix/4、Ix/5、Ix/8、Ix/16などを追加して電流分解能を高めることが可能である。さらに、直列結合および並列結合メモリ素子の組み合わせを含む追加または他のセグメントを使用することもできる。
【0054】
図8は、別の実施形態による実装された他のプログラム可能電流源800の概略図である。複数のMRME801、803、805などをノードAとBの間に並列で結合する。特に、MRME801〜805のそれぞれの抵抗性ターミナルがノードAとBの間に一緒に結合される。電圧基準信号VREFをアサートする基準電圧源807がノードAとBの間に印加される。値選択論理回路809が、MRME801〜805のそれぞれの状態を個別に選択するために用意される。特に、値選択論理回路809は信号D1をMRME801のディジット・ライン・ターミナルにアサートし、信号D2をMRME803のディジット・ライン・ターミナルにアサートし、信号D3をMRME805のディジット・ライン・ターミナルにアサートする。出力電流IOUTは、ノードAおよびBを通じて得られる。I0=VREF/R0およびI1=VREF/R1と仮定し、I0はI1よりも大きく、「n」個のセルが並列に接続されている場合、プログラム可能電流源800はI0−I1単位でnI1〜nI0の範囲を設定する。もちろん、それぞれのMRMEの抵抗状態は他のMRMEとほぼ同じであり、n個のMRMEが並列結合されても、n+1個の異なる状態しか得られないことに留意されたい。
【0055】
図9は、磁気抵抗メモリ技術を使用するプログラム可能分圧器回路900の概略図である。基準電圧源901は、基準電圧信号VREFをアサートする。複数のMRME903、905、907、909、911、913、915(903〜915)では、その抵抗ターミナルが直列に結合され、VREF信号と分圧器接合点916との間に第1の抵抗回路を形成し、その電圧接合点916は電圧出力信号VOUTをアサートする。他の複数のMRME917、919、921、923、925、927、929(917〜929)は直列に結合され、VOUT信号とグラウンドとの間に第2の抵抗回路を形成する。このようにして、VOUT信号はプログラム可能であり、MRME903〜929とVREF信号のプログラムされた抵抗値により決定される。MRME903〜929は、複数のプログラム可能な段に分割され、これは、MRME903〜909および923〜929を備える第1段931、MRME911、913、919、および921を備える第2段933、およびMRME915および917を備える第3段935を含む。MRME903〜929はそれぞれ、そのディジット・ライン・ターミナルを容易軸ターミナルとして構成される。段931〜935のそれぞれは、2つのプログラム可能なセグメントを含み、これらは、VREF信号とVOUT信号の間の第1の抵抗回路内の第1のプログラム可能セグメントと、VOUT信号とグラウンドの間の第2の抵抗回路内の第2のプログラム可能セグメントを含む。
【0056】
段931は、4入力(00、01、10、11)を含み、双方向MUX937ではその出力がMRME903〜909および923〜929のそれぞれのディジット・ライン・ターミナルを備える第1段931の制御入力に結合されている。MUX937の00入力は、電流源943の入力に結合され、その出力は段931のMRMEのそれぞれのディジット・ライン・ターミナルに結合されている。電流源945は、入力が電流源943の出力に結合され、出力はMUX937の01入力に結合されている。段933は、00入力が電流源947の入力に結合され、01入力が電流源949の出力に結合されている他の4入力双方向MUX939を備える。電流源947の出力および電流源949の入力はそれぞれ、MUX939の出力に結合され、さらにMRME 911、913、919、および921のディジット・ライン・ターミナルを含む段933の制御入力にも結合される。段935は、00入力が電流源951の入力に結合され、01入力が電流源953の出力に結合されている他の4入力双方向MUX941を備える。電流源951の出力は、電流源953の入力、MUX 941の出力、段935の制御入力に結合され、MRME 915、917のディジット・ライン・ターミナルを含む。MUX 941、939、および937の10および11入力(1Xで表される)はそれぞれグラウンドに結合される。
【0057】
レジスタ955は、3つのフィールドS1、S2、およびS3を含む。図に示されている実施形態では、フィールドS1〜S3はそれぞれ、MUX 937〜941のそれぞれの制御または選択(S)入力に結合された2ビット・フィールドである。特に、レジスタ955のフィールドS1はMUX 941の選択入力に結合され、フィールドS2はMUX 939の選択入力に結合され、フィールドS3はMUX 937の選択入力に結合される。
【0058】
レジスタ955のS1〜S3は、バイパスには使用されないがその代わりに、これを使用してプログラム可能分圧回路900の段931〜935のそれぞれのMRMEのプログラミングをできるようにする。電流源943、947、および951は2つの抵抗状態のうちの対応する1つに各段の各セグメントをプログラミングするために用意された第1のプログラム可能デバイスであり、電流源945、949、および953は2つの抵抗状態の他方の状態または「反対の」状態に各段の各セグメンタをプログラミングするために用意された第2のプログラム可能デバイスである。レジスタ955およびMUX 937〜941は、第1および第2のプログラム可能デバイスと各段のグラウンドとの間で選択する選択論理回路を備える。
【0059】
レジスタ955のS1〜S3にプログラムされた10または11の値(1xで表す)により、それぞれの対応するセグメントのMRMEのそれぞれのディジット・ライン・ターミナルをグラウンドに結合し、それぞれの対応するセグメントのMRMEはそれぞれの抵抗状態を維持する。2進値00がレジスタ955のS1〜S3フィールドにプログラムされると、対応するセグメントのMRMEのそれぞれのディジット・ライン・ターミナルが電流源に結合され、これにより電流が一方向にアサートされるが、値01は反対方向に電流をアサートする電流源を結合する。このようにして、値00がレジスタ955のS1〜S3フィールドに入ると、MRMEがある抵抗状態にプログラムされるが、値01ではMRMEが反対の抵抗状態にプログラムされる。
【0060】
MRME903〜915のディジット・ライン・ターミナルが、プログラミングのためMRME917〜929のディジット・ライン・ターミナルと反対の電流方向で結合される。特に、MRME903〜909のディジット・ライン・ターミナルは、電流源943、945に関してMRME923〜929のディジット・ライン・ターミナルと反対の電流方向で結合される。同様にして、MRME911〜913のディジット・ライン・ターミナルは、電流源947、949に関してMRME919〜921のディジット・ライン・ターミナルと反対の電流方向で結合される。さらに、MRME915のディジット・ライン・ターミナルは、電流源951、953に関してMRME917のディジット・ライン・ターミナルと反対の電流方向で結合される。このようにして、MRME903〜909が電流源943〜945のいずれかによりある抵抗状態にプログラムされると、MRME923〜929は反対の抵抗状態にプログラムされ、またこれは逆にすることもできる。同様に、MRME913〜911が電流源947〜949のいずれかによりある抵抗状態にプログラムされると、MRME919〜921はそれと反対の抵抗状態にプログラムされ、またこれは逆にすることも可能である、MRME915が電流源951、953のいずれかによりある抵抗状態にプログラムされると、MRME917はそれと反対の抵抗状態にプログラムされ、またこれは逆にすることもできる。
【0061】
例えば、値00bがレジスタ955のS3フィールドにプログラムされると、電流源943はMRME903〜909を抵抗がR0とする論理状態0にプログラムされ、MRME923〜929は抵抗をR1とする論理状態1にプログラムされる。値01bがレジスタ955のS3フィールドにプログラムされると、電流源945はMRME903〜909を抵抗をR1とする論理状態1にプログラムされ、MRME923〜929は抵抗をR0とする論理状態0にプログラムされる。同様にして、00bがS2フィールドにプログラムされると、MRME911、913は抵抗をR0とする論理状態0にプログラムされ、MRME921、919は抵抗をR1とする論理状態1にプログラムされる。さらに01bがS2フィールドにプログラムされると、MRME911、913は抵抗をR1とする論理状態1にプログラムされ、MRME921、919は抵抗をR0とする論理状態0にプログラムされる。また、00bがS1フィールドにプログラムされると、MRME915は抵抗をR0とする論理状態0にプログラムされ、MRME917は抵抗をR1とする論理状態1にプログラムされ、01bがS1フィールドにプログラムされると、MRME915は抵抗をR1とする論理状態1にプログラムされ、MRME917は抵抗をR0とする論理状態0にプログラムされる。
【0062】
段931〜935のそれぞれは、VREF信号とグラウンドの間の電圧接合点916のいずれかの側で等しい数のMRMEを含む。さらに、電圧接合点916のいずれかの側の等しい数のMRMEが反対の抵抗状態にプログラムされる。この方法で、MRME903〜929を通るVREF信号とグラウンドとの間の抵抗全体は段931〜935のそれぞれのプログラムされた状態について同じままである。
【0063】
「n」および「m」をn+m=7、7≧n≧0、7≧m≧0となるような整数とすると、プログラム可能分圧回路900の出力はVOUT=(nR0+mR1)/(mR0+nR1)VREFである。したがって、プログラム可能分圧回路900はVOUT=(7R0/7(R1+R0))VREFから(7R1/7(R1+R0))VREFの範囲の8つの状態を持ち、1つ、2つ、または4つのR0およびR1抵抗がS1〜S3プログラミング工程毎に電圧接合点916の反対側に入れ替えられる。プログラム可能分圧回路900は簡略形式であり、段またはセグメントを追加して範囲および分解能を高めることが可能であることは理解されるであろう。さらに、直列結合および並列結合メモリ・デバイスの組み合わせとともに追加または他の段またはセグメントを含めることもできる。さらに、任意の個数のMRMEを不均等な構成を含む電圧接合点916のいずれかの側に用意することもできる。さらに、MRMEを所望の形で配列し、平衡構成または不平衡構成にすることもできることは理解されるであろう。VREF信号とグラウンドの間の全抵抗は、一定である必要はなく、Zが配列内のMRMEの総数を表すとすると、ZR0からZR1の範囲とすることが可能である。VREFとグラウンドとの間の各状態に対して全抵抗が一定であると、いくつかの回路および構成では特に都合がよい。
【0064】
図10は、磁気抵抗メモリ・アレイをプログラムする方法を示すチャート図である。説明のため、カラム・メモリ・ラインに8つとロー・メモリ・ライン8つを含む8X8メモリ・アレイが図に示されている。磁気抵抗メモリ・アレイは、64個の多状態磁気抵抗メモリ素子を備え、これらはそれぞれのカラムおよびロー・メモリ・ラインの所定の距離内で結合され、それぞれのメモリ素子はメモリ・アレイのそれぞれのカラム・メモリ・ラインに沿う容易軸ターミナルと、メモリ・アレイのそれぞれのロー・メモリ・ラインに沿う困難軸ターミナルを含む。図10のチャートには、各カラム・メモリ・ラインのカラム・アドレス(CCC)が000bから111bの範囲で垂直側に沿って示され、各ロー・メモリ・ラインのロー・アドレス(RRR)が000bから111bの範囲の上水平側に沿って示されている。各ビットは、CCCRRRbとして扱われ、カラム・アドレスが最初に指定され、次にロー・アドレスが続く。さらに、後述のように、カラム・メモリ・ラインに対するアサートされた電流レベルが右の垂直側に示されており、アサートされたローの電流が下側に沿って示されている。
【0065】
メモリ・アレイの各メモリ素子はプログラミングの前に論理0に初期化されると仮定する。カラム・メモリ・ライン000b〜010bに沿ったすべてのメモリ素子に対して論理値1をプログラムし、ロー・メモリ・ライン000b、001b、および010bで論理値1を有する部分的カラム・メモリ・ライン011bをプログラムするのが望ましい。さらに、単一書き込み操作でメモリ・アレイ全体をプログラムするのが望ましい。
【0066】
メモリ・アレイは、ロー・メモリ・ラインのそれぞれに沿って低電流レベル(IRL)または中電流レベル(IRM)を印加し、カラム・メモリ・ラインのそれぞれに沿って低電流レベル(ICL)、中電流レベル(ICM)、または高電流レベル(ICH)を印加するように構成される。低電流レベルは一般に、電流が非常に小さいか、または全くないことを示す。図4Bに戻ると、容易軸に沿うカラム・メモリ・ラインについて、低電流レベルは弱い磁界の強さFLを示し、中電流レベルは中の磁界の強さFMを示し、高電流レベルは高い磁界の強さFHを示す。このようにして、中電流レベルは約50%の電流レベルを表すが、高電流レベルは100%の電流レベルを表す。困難軸に沿ったロー・メモリ・ラインの中電流レベルは、少なくとも電流の閾値レベルを表す。ロー・メモリ・ラインおよびカラム・メモリ・ラインに印加される中電流は、対応するMRMEまたはメモリ素子を十分プログラムできるものである。容易軸または困難軸に沿うなど1つのメモリ・ラインにだけ印加される中電流は、メモリ素子をプログラムするのには十分でない。容易軸に沿ってカラム・メモリ・ラインに印加された高電流はロー電流に関係なくカラム・メモリ・ラインに沿って結合されたすべてのメモリ素子をプログラムするのに十分である。
【0067】
高電流レベルICHはカラム・メモリ・ライン000b、001b、および010bに印加され、ロー・メモリ・ラインに沿って印加された電流レベルに関係なく、これらのカラム内のすべてのメモリ素子をプログラムする。したがって、カラム・メモリ・ラインに沿って印加された高電流は、カラム・メモリ・ラインの所定の範囲内で結合された多状態磁気抵抗メモリ素子のすべてをプログラムするのに他と関係なく十分である。中電流レベルICMは、カラム・メモリ・ライン011bに沿って印加される。中電流レベルは、それ自体では011bカラム・メモリ・ライン全体をプログラムするのには不十分である。中電流レベルIRMは、ロー・メモリ・ライン000b、001b、および010bに沿って印加される。カラム・メモリ・ライン011bに沿って印加されるICMとロー・メモリ・ライン000b〜010bに沿って印加されるIRMの組み合わせは、メモリ・アレイの3つのビット011000b、011001b、011010bを十分プログラムできる。ロー・メモリ・ライン011b〜111bに沿うカラム・メモリ・ライン011bの残りのメモリ素子は、低レベルの電流IRLを受け取り、したがって、論理0にはプログラムされず、また論理0のままではない。残りのカラム・メモリ・ライン100b〜111bは低電流レベルICLを受け取る。
【0068】
単一書き込み操作でメモリ・アレイが望み通りにプログラムされるのが理解される。第1のメモリ・ラインでアサートされた高電流レベルにより、そのメモリ・ラインに沿って所定の範囲内で結合されているすべてのメモリ素子を含むメモリ・アレイ素子のサブセットがプログラムされる。メモリ・ラインに沿ってアサートされた中電流レベルにより、直交メモリ・ラインに沿って中電流レベルをアサートしてそのメモリ・ラインに沿ってメモリ素子を個別にプログラミングすることが可能である。メモリ・ラインに沿う低電流レベルでは、高電流レベルが容易軸方向に直交メモリ・ラインに沿って印加されない限りそのメモリ素子はプログラムされない。磁気抵抗メモリ・アレイをプログラムするこの方法の利点の1つは、アレイ内の所定の個数のメモリ素子またはビットをプログラムできるという点である。また、ビットはすべて、一回のプリセットまたはリセット操作で同じ状態にプログラムできる。
【0069】
図11は単一書き込み操作でカラム・メモリ・ライン全体のすべてのMRMEをプログラムすることが可能であるカラム駆動回路1102を備えるメモリ・アレイ1100の一部の概略図である。メモリ・アレイ1100は、複数のカラム・メモリ・ラインC1、C2などおよび複数のロー・メモリ・ラインR1、R2などを含む。カラム・メモリ・ラインC1は、MRME1101、1103などのビット・ライン・ターミナルに結合されている。右側の省略記号で示されているように、追加素子をカラム・メモリ・ラインC1に結合することが可能であることの留意されたい。カラム・メモリ・ラインC2は、MRME1105、1107などのビット・ライン・ターミナルに結合されている。前述のように、右の省略記号により示されているように、追加MRMEをメモリ・ラインC2に沿って含めることが可能である。ロー・メモリ・ラインR1は、MRME1101および1105などのディジット・ライン・ターミナルに結合されている。下の省略記号により示されているように、追加MRMEをロー・メモリ・ラインR1に結合することが可能である。ロー・メモリ・ラインR2は、MRME1103および1107などのディジット・ライン・ターミナルに結合されている。さらに、下の省略記号により示されているように、追加MRMEをロー・メモリ・ラインR2に結合することが可能である。
【0070】
MOS型トランジスタなどのトランジスタ1109では、その電流経路がMRME1101の選択ターミナルとグラウンドの間に結合されている。他のトランジスタ1111では、その電流経路がMRME1103の選択ターミナルとグラウンドの間に結合されている。さらに、トランジスタ1113および1115では、その電流経路がMRME1105および1107のそれぞれの選択ターミナルとグラウンドの間に結合されている。メモリ・アレイ1100に用意されたそれぞれの追加MRMEのように、追加トランジスタを結合する。WL1と表される第1のワード・ライン導線は、トランジスタ1109および1113の制御ターミナルに結合される。同様に、WL2と表される第2のワード・ライン導線は、トランジスタ1111および1115の制御ターミナルに結合される。メモリ・アレイ1100の各ロー・メモリ・ラインについてワード・ライン導線が1つしかいない場合に、必要に応じて、さらにワード・ライン導線を追加する。
【0071】
バッファ1119には、R1メモリ・ラインに結合された出力と、電流源1117の出力を受け取る入力がある。他のバッファ1123の出力は、メモリ・ラインR2に結合され、その入力は他の電流源1121の出力に結合されている。電流源1117〜1121の入力はグラウンドに結合されている。バッファ1119の制御入力は信号R1Mを受け取り、バッファ1123の制御入力は信号R2M受け取る。2つのバッファ1125および1127は、その出力がC1メモリ・ラインに結合されている。2つのバッファ1129および1131は、その入力がC1メモリ・ラインに結合されている。2つのバッファ1133および1135の出力は、C2メモリ・ラインに結合されている。C2メモリ・ラインは、2つのバッファ1137および1139の入力に結合されている。電流源1141、1143、1149、および1151は、その出力がバッファ1125、1127、1133、および1135のそれぞれの入力に結合されている。電流源1145、1147、1153、および1155は、その入力がバッファ1129、1131、1137、および1139の出力にそれぞれ結合されている。バッファ1141、1143、1149、および1151の入力は、グラウンドに結合されている。電流源1145、1147、1153、および1155の出力はグラウンドに結合されている。
【0072】
バッファ1125〜1139はそれぞれの制御入力で対応するカラム・メモリ・ラインに沿って電流源1141〜1155の対応する1つを適用するためにバッファをアクティブにする制御信号を受け取る。各制御信号は、形式CNLDに従うが、「N」はカラム・メモリ・ライン番号を表し、「L」は電流レベル(L=低、M=中、H=高)を表し、「D」は電流の方向(+=正、−=負)を表し、電流の方向によりプログラムされた論理状態が論理0または論理1として制御される。バッファ1125は、制御信号C1H+を受け取り、バッファ1127は制御信号C1M+を受け取り、バッファ1129は制御信号C1H−を受け取り、バッファ1131は制御信号C1M−を受け取る。バッファ1133は、制御信号C2H+を受け取り、バッファ1135は制御信号C2M+を受け取り、バッファ1137は制御信号C2H−を受け取り、バッファ1139は制御信号C2M−を受け取る。
【0073】
電流源1141〜1155はそれぞれ、ほぼ中程度の電流レベルをアサートすることに留意されたい。低電流レベルをアサートするために、所定のカラム・メモリ・ラインに結合されている4つすべての電流バッファはオフにされ、4つの対応する電流源が切断される。例えば、低電流レベルをC1メモリ・ラインに適用するには、制御信号C1H+、C1H−、C1M+、およびC1M−をすべてネゲートするか、または他の何らかの形でアサートしない。与えられた方向+または−について中電流レベルをアサートするために、対応する中制御信号をアサートする。例えば、正の中電流レベルをC2メモリ・ラインに適用するには、制御信号C2M+をアサートし、制御信号C2H+、C2H−、およびC2M−をアサートしない。負の中電流レベルをC2メモリ・ラインに適用するには、制御信号C2M−を代わりにアサートする。与えられた方向+または−について高電流レベルをアサートするために、対応する中および高制御信号を両方ともアサートする。例えば、正の高電流レベルをC1メモリ・ラインに適用するには、制御信号C1M+およびC1H+を両方ともアサートし、制御信号C1H−およびC1M−をアサートしない。負の中電流レベルをC1メモリ・ラインに適用するには、制御信号C1M−およびC1H−をアサートし、制御信号C1M+およびC1H+を両方ともアサートしない。
【0074】
バッファ1119、1123はそれぞれの制御入力で対応するロー・メモリ・ラインに沿って電流源1117、1121の対応する1つを適用するためにバッファをアクティブにする制御信号を受け取る。各制御信号は、形式RNLに従うが、「N」はロー・メモリ・ライン番号を表し、「L」は電流レベル(L=低、M=中または閾値)を表す。ロー・メモリ・ラインは電流の方向が関連がないように困難軸に沿っている。バッファ1119は、アサートされるとバッファ1119をオンにし、電流源1117をR1メモリ・ラインに適用する制御信号R1Mを受け取る。バッファ1123は、アサートされるとバッファ1123をオンにし、電流源1121をR2メモリ・ラインに適用する制御信号R2Mを受け取る。
【0075】
動作時、C1M+およびC1H+(またはC1M−およびC1H−)信号がアサートされ、MRME1101、1103などを含む、C1メモリ・ラインに沿ってメモリ素子すべてが論理1(または論理0)にプログラムされるが、その際に電流源1141および1143(または1145および1147)が適用される。C2M+およびC2H+(またはC2M−およびC2H−)信号がアサートされ、MRME1105、1107などを含む、C2メモリ・ラインに沿ってメモリ素子すべてが論理1(または論理0)にプログラムされるが、その際に電流源1149および1151(または1153および1155)が適用される。このようにして、メモリ・アレイのすべてのメモリ素子が一度にプログラムできることは理解されるであろう。CXM+(またはCXM−)およびRYM信号がまとめてアサートされ、カラムXとローYのところのメモリ素子が論理1(または論理0)にプログラムされるが、そのために対応する電流源が適用される。例えば、MRME1103は、電流源1143(または1147)および1121を適用することでC1M+(またはC1M−)およびR2M信号がアサートされると論理1(または論理0)にプログラムされる。
【0076】
カラム駆動回路1102は、複数の代替実施形態のうちの1つで実装でき、示されている特定の実施形態は説明を目的としている。例えば、一実施形態では、電流源1141および1143は単一の電流源として組み合わせることにより、中または高レベルの電流を正の方向にアサートする。バッファ1125および1127は電流源に組み込むことが可能であり、これは適切な中央論理回路から制御信号を受け取り別の実施形態で適切な電流レベルをアサートする。さらに、別の実施形態では、電流源1145および1147を単一の電流源に組み込むか、または電流源1141および1143と組み合わせて単一のプログラム可能電流源にすることが可能である。カラム駆動回路1102の他の電流源およびバッファについても同じことがいえる。また、類似の原理がロー・メモリ・ラインの電流源回路に適用される。
【0077】
一般に、容易軸に沿うメモリ素子の対応する第1のサブセットの所定の範囲内でそれぞれ結合された対応する第1のメモリ・ラインに結合された1つまたは複数の第1の電流源は、メモリ素子のそれぞれの第1のサブセット内のメモリ素子のそれぞれの論理状態をプログラムするのに単独で十分な磁界を発生する第1の電流レベルを印加することが可能である第1の状態をそれぞれ含む。それぞれの第1の電流源はさらに、それぞれの第1のサブセット内の多状態磁気抵抗メモリ素子のどれかの論理状態をプログラムするのに単独では不十分な磁界を発生する第2の電流レベルを印加することが可能である第2の状態を含むことが可能である。メモリ・アレイは困難軸に沿ってメモリ素子のそれぞれの第2のサブセットの所定の範囲内で結合される1つまたは複数の第2のメモリ・ラインを含み、それぞれの第2のメモリ・ラインは第1のサブセットのそれぞれの1つのメモリ素子の少なくとも1つを含む。1つまたは複数の第2の電流源は、それぞれ各第2のメモリ・ラインに結合されており、それぞれの第2のメモリ・ラインに沿って第3のまたは閾値電流レベルを印加する。このようにして、第1の電流源の第2の電流レベルおよび第2の電流源の第3の電流レベルは第1と第2の両方の対応するサブセット内のメモリ素子の論理状態を十分プログラムすることが可能である。
【0078】
第1および第2の電流源およびメモリ・ラインは、それぞれ、カラムおよびローの電流源およびメモリ・ラインに対応する。一回の書き込み動作で磁気抵抗メモリ・アレイをプログラムする電流源を制御するための制御論理回路を実現することが可能である。制御論理回路は、第1の状態に入る少なくとも1つのカラム電流源を制御し、対応するカラム・メモリ・ライン内のメモリ素子をプログラムする。制御論理回路は、第2の状態に入る少なくとも1つのカラム電流源を制御し、少なくとも1つの部分カラム・メモリ・ライン内のメモリ素子をプログラムする。制御論理回路は、さらに、第3の状態に入る少なくとも1つのロー電流源を制御し、部分カラム・メモリ・ライン内の共通メモリ素子をプログラムする。
【0079】
図12は、磁気抵抗メモリ技術を使用するデジタル/アナログ・コンバータ(DAC)1200のブロック図である。デジタル入力が任意選択のレジスタ1201に印加され、そのデジタル入力が格納される。レジスタ1201は制御論理回路1203によって読み取られ、複数(i)のロー(R)信号と複数(j)のカラム(C)信号を後述のMRMEを含むメモリ・アレイ1205にアサートする。制御論理回路1203は、読み取り/書き込み(R/W)信号をメモリ・アレイ1205に印加し、任意選択により、信号処理ブロック1209にアサートする。基準電圧源1207は、基準電圧信号VREFをメモリ・アレイ1205にアサートする。メモリ・アレイ1205の出力が信号処理ブロック1209に送られ、そこで、アナログ信号をバッファまたは増幅器1211に対してアサートし、さらにアナログ出力信号VOUTを供給する。
【0080】
制御論理回路1203は、複数のローおよびカラム信号を適切な方法でメモリ・アレイ1205にアサートし、デジタル入力値に比例するメモリ・アレイ1205内のメモリ・セルの数をプログラムするように構成されている。例えば、メモリ・アレイ1205は、最初に、すべて論理0にリセットすることが可能であり、制御論理回路1203はデジタル入力値に比例する個数の論理1をメモリ・アレイ1205にプログラムする。一実施形態では、制御論理回路1203は、メモリ・アレイ1205のカラムおよびロー・メモリ・ラインに沿って必要なカラムおよびロー電流信号をアサートするように構成されている。それとは別に、メモリ・アレイ1205は制御可能な電流源および任意選択のバッファまたは電流駆動回路を備え、制御論理回路1203はメモリ・アレイ1100について上述したのと類似した方法などで適切な制御信号をアサートする。
【0081】
後述のように、メモリ・アレイ1205は、MRAMと類似の方法で構成することが可能であり、カラムおよびロー信号が連続書き込み動作で印加され、メモリ・アレイが1205がプログラムされる。それとは別に、メモリ・アレイ1205は、単一書き込み動作でのプログラミングを使用可能にする大電流源を備えるカラム駆動回路1102を有するメモリ・アレイ1100と類似した方法で構成することが可能である。さらに制御論理回路1203は、1つまたは複数の連続動作でR/W信号を低レベルにアサートし、メモリ・アレイ1205をプログラムし、その後、R/W信号を高レベルにアサートして、信号処理ブロック1209によってメモリ・アレイ1205を読み取ることが可能であるようにする。任意選択で、R/W信号が信号処理ブロック1209に送られ、読み込み動作をいつ実行するかを指示する。後述のように、電圧源1207などの電圧源で選択的に、基準信号をメモリ・アレイ1205内のメモリ素子に印加する。メモリ・アレイ1205の出力ターミナルは、基準信号を印加してアナログ出力信号を発生することで生じるメモリ素子のそれぞれにより発生する信号を組み合わせる。
【0082】
信号処理ブロック1209は、いくつかの機能のうち1つまたは複数を実行するように構成できる。機能の1つに、メモリ・アレイ1205を読み込みアナログ電流または電圧信号を受け取る機能がある。信号処理ブロック1209はさらに、増幅(または減衰)機能を実行して、出力でのVOUT信号のスケールを適切に設定することが可能である。信号処理ブロック1209は、さらに、特定の用途に応じて、フィルタ処理機能を実行することが可能である。例えば、信号処理ブロック1209は、複数のデジタル入力に基づきアナログ曲線を平滑化して食い違いまたは範囲外れ値を除去することが可能である。さらに、信号処理ブロック1209は、メモリ・アレイ1205内のメモリ素子の状態の変化に基づいて機能を実行することが可能である。さらに、または他の方法で、信号処理ブロック1209はメモリ・アレイ1205の順次または二分探索法を実行して、閾値条件を識別することが可能である。
【0083】
図13Aは、DAC1200のメモリ・アレイ1205として使用できるメモリ・アレイ1300の一部の概略図である。双方向電流源1301は、グラウンドとアレイ1300のカラム・メモリ・ラインC1の間に結合されている。双方向電流源1301は、信号C1+/−により制御され、これは論理1に対応するC1+、論理0に対応するC1−、およびC1をメモリ・ライン内のメモリ素子の現在の状態を維持するようにアサートされないという3つの状態を有する。他の双方向電流源1303が、グラウンドとメモリ・ラインC2の間に結合され、制御信号C2+/−を受け取るが、これも3つの状態を持ち、C1+/−信号と類似した動作をする。電流源1305は、グラウンドとメモリ・ラインR1の間に結合され、制御信号R1のアサート後に中または閾値電流レベルを選択的に印加し、電流源1307は、グラウンドとメモリ・ラインR2の間に結合され、制御信号R2のアサート後、中または閾値電流レベルをR2メモリ・ラインに沿って選択的に印加する。上述のように、省略記号で示されているように、カラムおよびロー・メモリ・ラインを追加することが可能である。
【0084】
基準電圧源1207は、トランジスタ1309、1311の一方の電流ターミナルに結合されている。トランジスタ1309の他方の電流ターミナルは、C1メモリ・ラインに結合され、トランジスタ1311の他方の電流ターミナルはC2メモリ・ラインに結合されている。トランジスタ1309、1311の制御ターミナルは、R/W信号を受け取る。トランジスタ1309、1311は、VREF信号を選択的に印加するためにソース・スイッチ・デバイスとして使用される。MRME1313および1315では、そのビット・ライン・ターミナルがC1メモリ・ラインに結合され、そのディジット・ライン・ターミナルがR1およびR2メモリ・ラインにそれぞれ結合されている。MRME1317および1319では、そのビット・ライン・ターミナルがC2メモリ・ラインに結合され、そのディジット・ライン・ターミナルがR1およびR2メモリ・ラインにそれぞれ結合されている。MRME1313の選択ターミナルは、トランジスタ1321の一方の電流ターミナルに結合される。MRME1315の選択ターミナルは、トランジスタ1323の一方の電流ターミナルに結合される。MRME1317の選択ターミナルは、トランジスタ1325の一方の電流ターミナルに結合される。MRME1319の選択ターミナルは、トランジスタ1327の一方の電流ターミナルに結合される。トランジスタ1321〜1327の他方の電流ターミナルは総和接合点1329に結合されている。トランジスタ1321〜1327は、読み取りスイッチ・デバイスであり、これらはメモリ・アレイ1300の読み取り動作を実行するため選択的にアクティブにされる。R/W信号がトランジスタ1321〜1327のそれぞれの制御ターミナルに供給される。出力バッファ1331ではその入力が総和接合点1329に結合され、その出力は出力電流信号IOUTを供給する。バッファ1331は、その制御入力のところでR/W信号を受け取る。
【0085】
動作中、書き込み動作のためR/W信号は低レベルにアサートされ、基準電圧源1207を切断し、総和接合点1329を切断する。書き込み動作時にCX+/−およびRY制御信号を組み合わせてアサートすると、前述のようにして、Xカラム・メモリ・ラインおよびYロー・メモリ・ラインに沿って対応するメモリ素子をプログラムすることが可能である。読み取り動作のためR/W信号が高レベルにアサートされると、VREF信号がC1、C2などのメモリ・ラインに印加される。トランジスタ1321〜1327は、読み取り動作時にアクティブになり、メモリ・アレイ1300のメモリ素子を通じて総和接合点1329経由で電流を電圧源1207からアクティブにされているバッファ1331に流し、IOUT信号を発生させることが可能である。
【0086】
図13Bは、別の実施形態によるメモリ・アレイ1350の概略図である。メモリ・アレイ1350は、基準電圧源1207が、入力がグラウンドに結合され、出力がトランジスタ1309および1311のそれぞれの電流ターミナルに結合されている基準電流源1351で置き換えられることを除きメモリ・アレイ1300と実質的と類似している。また、電圧源1207は、電流源1351で置き換えられる。類似のコンポーネントには同じ参照番号を使用する。さらに、トランジスタ1321〜1327が、それぞれのMRMEとグラウンドの間に結合されている。カラム・メモリ・ラインは、総和接合点1353のところで結合され、この接合点はバッファ1355の入力に結合されている。バッファ1355の出力により、電圧出力信号VOUTがアサートされる。メモリ・アレイ1350の書き込み動作時にプログラム動作を行うことはメモリ・アレイ1300と実質的に類似している。しかし、R/W信号がアサートされ読み取り動作であることが示されると、電流源1351は基準電流IREFをメモリ・アレイ1350のメモリ素子にアサートし、バッファ1355の入力の総和接合点1353のところに電圧を発生させる。バッファ1355で、VOUT信号が発生する。
【0087】
DAC1200は、メモリ・アレイ1300、1350のいずれかを使用することが可能であるが、ただし、信号処理ブロック1209がそれに応じて、バッファ1211の出力のところにアナログ出力電圧信号VOUTを発生させるためIOUT電流出力またはVOUT電圧出力のいずれかを受け取るように実装されることを除く。メモリ・アレイ1300および1350は、読み取り動作を開始する前に書き込み動作で書き込み信号を何回かアサートして連続工程によりプログラムされる。したがって、別々の読み取りおよび書き込み信号は、示されているような単一のR/W信号の代わりに、対応する回路で使用することが可能である。しかしながら、R/W信号は、本発明の実施形態の発明概念を説明する。
【0088】
図14は、メモリ・アレイ1300または1350もしくは磁気抵抗メモリ技術用いたその他の適当なメモリ・アレイのいずれかを使用してメモリ・アレイ1205をプログラムするDAC1200の複数工程にわたる書き込み動作を説明するチャート図である。図15Aおよび15Bは、制御論理回路1203によるメモリ・アレイ1205のプログラミングを説明する図10のチャート図に類似したチャート図である。説明のため、64個のメモリ素子からなる8X8メモリ・アレイを図に示している。また、カラム・アドレス000b〜111bは8つのカラム・メモリ・ラインのチャートの縦の辺に沿って示されており、ロー・アドレス000b〜111bは8つのロー・メモリ・ラインの上辺に沿って示されている。カラム・メモリ・ラインに対するアサートされた電流レベルは、右の垂直側に示されており、アサートされたローの電流は下側に沿って示されている。対応するカラム・メモリ・ラインに沿って、電流ICMは中電流レベルを表し、電流ICLは低電流または電流が存在していないことを表す。対応するロー・メモリ・ラインに沿って、電流IRMは中または閾値電流レベルを表し、電流IRLは低電流または電流が存在していないことを表す。図15Aおよび15Bは、図14とともに参照する必要がある。
【0089】
第1のブロック1401では、デジタル値が、直接にまたはレジスタ1201から制御論理回路1203に届く。次のブロック1403で、カラムの電流信号ICMが、すべて論理1を必要とするそれぞれのカラム・メモリ・ラインについてアサートされる。さらに、ローの電流信号IRMがすべてのロー・メモリ・ラインについてアサートされ、すべて論理1でICMを受け取る各カラム・メモリ・ラインをプログラムする。制御論理回路1203は、適切なカラムおよびローの制御信号をアサートしてこの目的を実行する。図15Aに示されているように、電流レベルICMは、カラム・メモリ・ライン000b、001b、および010bに沿ってアサートされる。カラム電流ICLは、残りのカラム・メモリ・ライン011b〜111bに沿ってアサートされる。ロー電流IRMは、すべてのロー・メモリ・ライン000b〜111bに沿ってアサートされる。メモリ・アレイ1300または1350が8X8構成に拡大された場合、制御論理回路1203はカラム制御信号C1+、C2+、およびC3+およびすべてのロー制御信号R1〜R8をアサートする。次の工程1405で、書き込み信号(R/W)がアサートされ、メモリ・アレイ1205がプログラムされる。このようにして、カラム・メモリ・ライン000b〜010bはすべて論理1でプログラムされる。
【0090】
次の工程1407で、さらに論理1をメモリ・アレイ1205内でプログラムするかどうかが決定される。そうする場合、作業は次のブロック1409に続き、カラム電流ICMが次のカラムに対してアサートされ、論理1がプログラムされる。図15Bを参照すると、カラム・メモリ・ライン011bは1つまたは複数の論理1をプログラムする電流ICMを受け取る。さらに、ブロック1409で、ロー電流信号IRMがロー・メモリ・ライン毎にアサートされ、論理1がカラム・メモリ・ライン011bに沿ってプログラムされる。ロー・メモリ・ライン000b〜010bは、論理1でプログラムされ、したがって、ロー電流IRMはこれらのロー上でアサートされる。残りのカラム・メモリ・ライン100b〜111bは低電流またはICLを受け取り、残りのロー・メモリ・ライン011b〜111bは低電流またはIRLを受け取る。制御論理回路1203は、必要な制御信号をアサートしてこの目的を実行する。次のブロック1411で、書き込み信号がアサートされ、この書き込み動作が完了する。このようにして、論理1がアドレス011000b、011001b、および011010bにプログラムされる。
【0091】
カラム・メモリ・ライン000b〜010bはすでにプログラムされ、これらのカラムに沿って流される電流は0である場合も、ICXで示されるように正の中間レベルである場合もあることに留意されたい。しかし、これらのカラム・メモリ・ラインに沿って論理0をMRMEにプログラムするのを防ぐために、これらのカラムはIC−の電流を受け取るべきでないことに留意されたい。ブロック1411から動作はブロック1407に戻り、さらに論理1がプログラムされるかどうかを判別される。プログラムするのであれば、動作は工程1407と1411の間の反復ループに入り、これをメモリ・アレイ1205内の論理1がすべてプログラムされるとこのループを抜ける。プログラムしない場合、動作は完了し、メモリ・アレイ1205がプログラムされる。動作は、反対の電流方向が使用されることを除き論理0をプログラムすることと実質的と類似していることに留意されたい。
【0092】
図15Cは、構成の柔軟性を示す別の実施形態を説明する図15Aおよび15Bに示されているチャートに類似したチャート図である。この場合、3つの論理1をカラム・メモリ・ライン011bにプログラムするのではなく、前の反復で2つの論理1をロー・メモリ・ライン000bおよび001bにプログラムする。図15Cに示されているように次の反復で、カラム・メモリ・ライン100bに沿ってカラム電流ICMを流し、ロー・メモリ・ライン000bに沿ってロー電流IRMを流すことによりアドレス100000bに追加論理1をプログラムする。残りのロー・メモリ・ライン001b〜111bは低電流IRLを受け取り、カラム・メモリ・ライン011bおよび101b〜111bは低電流またはICLを受け取る。再び、カラム・アドレス000b〜010bのカラム電流はICXである。
【0093】
図16は、図13Aのメモリ・アレイ1300の入力および出力を示すグラフ図である。出力電流IOUTは縦軸またはY軸に沿ってプロットされ、デジタル入力値は水平軸またはX軸に沿ってプロットされる。最小のデジタル入力(DMIN)については、対応するMRMEの抵抗がR0となるようにメモリ・アレイ1300がすべて0、または多数の0でプログラムされる。VREF信号が印加されると、1601に示されているように最大電流(IMAX)が最小デジタル入力DMINのIOUTに入る。さらに、1603に示されているように、最大デジタル入力(DMAX)については、さらに多くの論理1がメモリ・アレイ1300にプログラムされ、抵抗R1でプログラムされるメモリ・アレイ1300のMRMEの個数が増える。したがって、最小電流(IMIN)は、1603に示されているように、最大デジタル入力DMAXに対してIOUTとして供給される。さらに、直線1605に沿って示されているように、メモリ・アレイ出力電流IOUTがデジタル入力値に比例し、リニアDAC1200が得られることも理解されるであろう。
【0094】
信号処理ブロック1209は、IOUT信号を受け取り、必要に応じて信号の調整を行うように構成されている。例えば、図16に示されているOFFSET電流を除去して、入力と出力との比例関係を得ることが可能である。さらに、信号処理ブロック1209は特定のシステムの実装または構成に応じて好きなようにIOUT信号の必要な増幅、減衰、および/またはフィルタ処理を実行できる。
【0095】
図17は、メモリ・アレイ1100のカラム駆動回路1102を使用することを除き、メモリ・アレイ1300、1350と類似しているメモリ・アレイにより実装されているDAC1200の動作を示すチャート図である。したがって、ロー電流に関係なく高カラム電流を使用してカラム・メモリ・ライン全体をプログラムすることが可能である。第1のブロック1701で、前述のように制御論理回路1203は直接にまたはレジスタ1201からデジタル値を受け取る。次のブロック1703で、高カラム電流信号が、すべて論理1をプログラムする必要があるそれぞれのカラム・メモリ・ラインにアサートされる。次のブロック1705で、中カラム電流信号が、すべて論理1ではなくいくつかの論理1を必要とするそれぞれのカラム・メモリ・ラインにアサートされる。次のブロック1707で、中または閾値ロー電流信号が、少なくとも1つの論理1をを必要とするそれぞれのロー・メモリ・ラインにアサートされる。次のブロック1709で、書き込み信号がアサートされ、メモリ・アレイ1205がプログラムされる。
【0096】
すでに述べたように、制御論理回路1203は、適切なローおよびカラム制御信号をアサートし、カラムおよびロー電流の適切なアサートを制御して適切なプログラミングを行うように構成されている。図17のチャート図に示されている、カラム駆動回路1102を使用する実施形態の利点は、メモリ・アレイ1205全体を、図14のチャート図で説明されているように何回も工程を繰り返すのではなく、1回の書き込み動作でプログラムできるという点である。例えば、書き込み信号を1回アサートして、メモリ・アレイをプログラムし、その後、読み取り動作のため読み取り信号をアサートすることが可能である。信号R/W信号をこのようにして使用することが可能である。
【0097】
図18は、メモリ・アレイ1205をDAC機能用ではなく記憶メモリとして使用する追加論理または回路を備えることを除きDAC1200と類似しているDAC/メモリ1800のブロック図である。類似のコンポーネントには同じ参照番号を使用する。DAC/メモリ1800は、メモリ・アレイ1205をメモリ・デバイスとして使用できるようにするイネーブル信号を受け取るメモリ制御論理回路1801を備える。さらに、アレイ読み込み論理回路1803はメモリ・アレイ1205のDATA出力に結合され、デジタル出力信号DOUTを供給する。このようにして、レジスタ1201に供給されるデジタル入力は、メモリ論理回路1801に送られ、そこでデジタル入力値がMRAMSの標準的な方法でメモリ・アレイ1205にプログラムされる。アレイ読み込み論理回路1803は、メモリ・アレイ1205からデータを読み込み、デジタル入力に対応するデジタル出力DOUTをアサートする。このようにして、メモリ・アレイ1205は二重機能で使用される。
【0098】
図19は、磁気抵抗メモリ技術を使用するアナログ/デジタル・コンバータ(ADC)1900のブロック図である。アナログ入力信号は信号処理ブロック1901に送られるが、この信号処理ブロックはフィルタ処理回路などを備えることが可能であり、また対応するアナログ信号AINをアナログ・スプリッタ回路1903の入力に供給する。アナログ・スプリッタ回路1903は、書き込み動作を示す制御論理回路1907からのR/W信号に対する応答として、複数(i)のロー(R)電流信号と複数(j)のカラム(C)電流信号をメモリ・アレイ1905にアサートする。メモリ・アレイ1905は、前述のようにMRMEメモリ素子を備える。後述のように、アナログ・スプリッタ回路1903はAIN電流をメモリ・アレイ1905のロー・メモリ・ラインとカラム・メモリ・ラインに分割し、アナログ入力信号に対応するメモリ・アレイ1905内の比例する個数の論理ビットをプログラムする。メモリ・アレイ1905は最初、すべて論理0にリセットされると仮定すると、アナログ・スプリッタ回路1903により、メモリ・アレイ1905内の比例する個数の論理1がプログラムされる。
【0099】
制御論理回路1907で示されている読み込み動作に対する応答として、読み込み論理回路1909は複数(i)のワード・ライン(WL)信号をメモリ・アレイ1905にアサートし、メモリ・アレイ1905の各カラム・メモリ・ラインに沿ってその個数のビットを読み込む。読み込み論理回路1909は、「m」ビットでデジタル出力信号DOUTを発生し、DOUT信号はデジタル処理ブロック1911に供給される。デジタル処理ブロック1911は、単に、アナログ入力信号に対応するデジタル出力信号を供給するだけである。しかし、別の実施形態では、デジタル処理ブロック1911は、フィルタ処理機能などの他の動作を実行し、メモリ・アレイ1905の状態の変化を判別したり、メモリ・アレイ1905内の閾値を判別したりすることが可能である。デジタル処理ブロック1911はメモリ・アレイ1905の順次または二分探索法を実行して、DOUT信号を判別したり、閾値条件を他の手段で識別することが可能である。このようにして、デジタル処理ブロック911は閾値、メモリ変化などを示す他の信号をアサートすることが可能である。
【0100】
図20はアナログ・スプリッタ回路1903、メモリ・アレイ1905、および読み取り論理回路1909の実施例を示す概略図である。特に、アナログ・スプリッタ回路2003はアナログ・スプリッタ回路1903に対応し、メモリ・アレイ2005はメモリ・アレイ1905に対応し、読み取り論理回路2009は読み取り論理回路1909に対応する。アナログ・スプリッタ回路2003は、AIN信号比例分割するMOS型トランジスタなどの複数のトランジスタを備え、メモリ・アレイ2005内で比例する個数のメモリ素子をプログラムする。
【0101】
R/W信号はインバータ2010の入力に供給され、その出力はアナログ・スプリッタ回路2003の複数のトランジスタ2011、2013、2015、2017、2019、2021、2023、2025、2027、2029、2031、2033、2035、2037、および2039のそれぞれの制御ターミナルに結合されている。トランジスタ2011〜2039のすべての一方の電流ターミナルは、AIN信号を受け取るように結合される。トランジスタ2011の他方の電流ターミナルは、メモリ・アレイ2005のメモリ・ラインC1に結合されている。次の2つのトランジスタ2013、2015の他の電流ターミナルは、次のメモリ・ラインC2に結合される。次の3つのトランジスタ2017〜2021の他の電流ターミナルは、第3のカラム・メモリ・ラインC3に結合される。この構造は、それぞれの連続するカラム・メモリ・ラインC4、C5、C6などに対して結合されているトランジスタの4、5、6などのグループで類似の方法で構成できる。メモリ・アレイ2005は、簡単のため、3つのカラムと2つのローのみを示しており、省略記号はアレイが追加素子を含むことが可能であることを示す。
【0102】
第1のロー・メモリ・ラインR1に使用されるトランジスタの個数は、「n」をカラム・メモリ・ラインの個数として最後のカラム・メモリ・ラインCnに使用されるトランジスタの個数と同じである。簡単にしたメモリ・アレイ2005でn=3とした場合、次の3つのトランジスタ2023〜2027では、他の電流ターミナルがメモリ・アレイ2005の第1のロー・メモリ・ラインR1に結合される。隣接する、順次ロー・メモリ・ライン毎に、トランジスタの個数がnずつ増える。したがって、次の6つのトランジスタ2029〜2039の他の電流ターミナルは、メモリ・アレイ2005の第2のロー・メモリ・ラインR2に結合される。追加ロー・メモリ・ラインR3、R4、R5などで、トランジスタの個数は9、12、15などまで増え続ける。ここでもやはり、簡単のため、3つのカラムと2つのローのみを示している。
【0103】
メモリ・アレイ2005内で、2つのMRME2041および2043のビット・ライン・ターミナルがC1カラム・メモリ・ラインに結合され、ディジット・ライン・ターミナルがそれぞれのロー・メモリ・ラインR1およびR2に結合されている。MRME2045および2047のビット・ライン・ターミナルは、C2カラム・メモリ・ラインに結合され、MRME2045、2047のディジット・ライン・ターミナルはそれぞれのロー・メモリ・ラインR1およびR2に結合されている。MRME2049および2051のビット・ライン・ターミナルは、C3カラム・メモリ・ラインに結合され、MRME2049、2051のディジット・ライン・ターミナルはそれぞれのロー・メモリ・ラインR1およびR2に結合されている。ローおよびカラム・メモリ・ライン毎にさらにMRMEを追加することが可能であり、同様にして結合される。
【0104】
複数のトランジスタ2053、2055、2057、2059、2061、および2063では、それぞれ一方の電流ターミナルがグラウンドに結合され、他方の電流ターミナルがMRME2041〜2051の対応する1つの選択ターミナルに結合されている。特に、トランジスタ2053はMRME2041に結合され、トランジスタ2055はMRME2043に結合され、トランジスタ2057はMRME2045に結合され、トランジスタ2059はMRME2047に結合され、トランジスタ2061はMRME2049に結合され、トランジスタ2063はMRME2051に結合されている。もちろん、メモリ・アレイ2005内の追加MRME毎にさらにトランジスタが用意される。各ロー内のそれぞれのトランジスタの制御ターミナルが、対応するワード・ライン信号に結合される。特に、R1メモリ・ライン内のトランジスタ2053、2057、2061は、第1のワード・ライン信号WL1に結合される。トランジスタ2055、2059、および2063の制御ターミナルは、次のワード・ライン信号WL2に結合される。ロー・メモリ・ラインが追加されるごとにワード・ライン信号が追加される。
【0105】
読み取り論理回路2009内に別のMRAM読み取り回路を、メモリ・アレイ2005のカラム・メモリ・ライン毎に用意する。特に、第1のMRAM読み取り回路2065はC1メモリ・ラインを読み取るように結合され、第2のMRAM読み取り回路2067はC2メモリ・ラインを読み取るように結合され、第3のMRAM読み取り回路2069はC3メモリ・ラインを読み取るように結合される。もちろん、メモリ・アレイ2005内の追加カラム・メモリ・ライン毎にさらにMRAM読み取り回路が用意される。各MRAM読み取り回路2065〜2069は、R/W信号を受け取り、DOUT信号の対応するビットをアサートする。MRAM読み取り回路2065はLSB DOUT1をアサートし、MRAM読み取り回路2067は次のビットDOUT2をアサートし、MRAM読み取り回路2069は第3のデジタル出力ビットDOUT3をアサートし、というように続けるが、ただし、メモリ・アレイ2005のMSBは最高のローおよびカラム・メモリ・ラインに結合されたメモリ素子である。読み取り論理回路2009は、それぞれのカラム・メモリ・ラインに沿ってメモリ素子のプログラムされた論理状態をデジタルで組み合わせ、DOUT信号のそれぞれのビットを得る。
【0106】
アナログ・スプリッタ回路2003のトランジスタ2011〜2039は、それぞれ、実質的には同等の方法で、実質的に同じ領域で実装され、AIN信号の実質的に同じ量の電流を扱う。3X2構成のメモリ・アレイ2005では、C1メモリ・ラインに沿ってアサートされた電流は「i」であり、C2メモリ・ラインに沿ってアサートされた電流は2iであり、C3メモリ・ラインに沿ってアサートされた電流は3iなどとなる。R1メモリ・ラインに沿ってアサートされた電流は3i(簡略化されたメモリ・アレイの場合)であり、R2メモリ・ラインに沿ってアサートされた電流は6iである。したがって、アナログ・スプリッタ回路2003によりAIN信号はカラムおよびロー・メモリ・ラインに沿って次第に離散する信号レベルに分割される。トランジスタ2011〜2039は、それぞれのグループに分割され、それぞれのグループは連続するカラムおよびロー・メモリ・ラインの間で比例して次第に増える電流レベルを伝達する対応するカラムまたはロー・メモリ・ラインに結合された電流デバイスを形成する。このようにして、AIN信号は15iまたはAIN=15iまたはi=AIN/15としてメモリ・アレイ2005内に分散される。したがって、メモリ素子6個構成のメモリ・アレイ2005では、入力電流AINはメモリ・ラインC1、C2、C3、R1、R2間にそれぞれi、2i、3i、3i、6iとして比例分割される。MRME2041は全電流4iを受け取り、MRME2045は電流は5iを受け取り、MRME2049は電流6iを受け取り、MRME2043は全電流7iを受け取り、MRME2047は全電流8iを受け取り、MRME2051は全電流9iを受け取る。このようにして、MRME2041〜2051は一方のロー・メモリ・ラインから次のロー・メモリ・ラインへ、一方のカラム・メモリ・ラインから次のカラム・メモリ・ラインへ比例して増大する量の電流を受け取る。
【0107】
信号処理ブロック1901は、ビットの比例する個数をプログラムするためにアナログ・スプリッタ回路1903により複数のメモリ・アレイ1905に分割する適切な範囲にアナログ入力信号を増幅または減衰するように構成される。アナログ・スプリッタ回路2003、メモリ・アレイ2005、および読み取り論理回路2009の構成は、主要な概念を説明するために簡略化されている。しかし、最下位カラム・メモリ・ラインC1はトランジスタ数が隣接するカラム・メモリ・ラインC2、C3などについて1つずつ増加する場合に、電流を分割するトランジスタを1つではなく複数用意することが可能であることに留意されたい。ロー・メモリ・ラインR1、R2などに対する駆動回路を適切に分散させ、メモリ・アレイ2005間に比較的直線的な構成を適切に実現する。信号処理ブロック1901は、したがって、AIN信号の適切な範囲を規定し、書き込み動作時にメモリ・アレイ2005間に比例する個数のビットをプログラムするように構成される。
【0108】
トランジスタ2011〜2039のそれぞれは他のそれぞれのトランジスタと実施的に同じ量の電流を流すことに関して実質的に同等であることに留意されたい。別の実施形態では、単一または電流トランジスタをカラム・メモリ・ラインおよびロー・メモリ・ラインごとに用意することが可能であり、トランジスタの物理的面積はメモリ・アレイ2005を線形的にプログラムするように比例した量の電流を引き込むように比例したスケールが設定される。
【0109】
制御論理回路1907がR/W信号をハイ・レベルにアサートし、読み込み動作であることを示した場合、駆動回路のトランジスタ2011〜2039は遮断され、読み取り論理回路2009はワード・ライン信号WL1、WL2などをアサートして、メモリ・アレイ2005内のトランジスタ2053〜2063をアクティブにする。読み取り論理回路2009によりさらに、前述の方法のようにメモリ・アレイ2005に対し電流または電圧源(図には示されていない)がアサートされる。その後、読みとり論理回路2009は、各カラム・メモリ・ラインC1、C2、C3などに存在する電流または電圧を感知する。特に、MRAM読み取り回路2065はC1メモリ・ラインを読み込み、MRAM読み取り回路2067はC2メモリ・ラインを読み込み、MRAM読み取り回路2069はC3メモリ・ラインを読み込み、というような動作が続く。したがって、各MRAM読み取り回路2065〜2069は、それぞれのカラム・メモリ・ラインに沿ってメモリ素子のプログラムされた論理状態をデジタルで組み合わせ、DOUT信号のそれぞれのビットを得る。一実施形態では、それぞれのMRAM読み取り回路は論理1などの所定の論理状態を取るメモリ素子を計数する。それとは別に、読み取り論理回路2009は二分探索または順次探索を実行して論理状態を数える。
【0110】
図21は、ADC1900の動作を説明するチャート図である。第1のブロック2101では、アナログ入力信号が信号処理ブロック1901に届く。次のブロック2103で、前述のように信号処理ブロック1901により信号処理が実行され、信号処理ブロック1901がAIN信号をアサートする。次のブロック2105で、アナログ・スプリッタ回路1903がAIN信号を複数のローおよびカラム・メモリ・ライン電流に分割し、これらの電流がメモリ・アレイ1905に送られる。次のブロック2107で、書き込み信号がアサートされ、メモリ・アレイ1905のメモリ素子がプログラムされる。次のブロック2109で、R/W信号がアサートされ、読み取り動作が開始し、メモリ・アレイ1905が読み取り論理回路1909により読み込まれ、DOUT信号が発生する。次のブロック2111で、デジタル処理ブロック1911が、DOUT信号上でさらに必要に応じてデジタル出力信号またはその他の信号を発生するために必要なデジタル処理を実行する。
【0111】
図22は、磁気抵抗メモリ技術を使用して実装された位相ロックド・ループ(PLL)回路2200の概略ブロック図である。基準電圧信号VREFをアサートする基準電圧源2201は、複数のプログラム可能抵抗器2203、2205、2207、2209、2211、2213、および2215を備えるメモリ・アレイの一端に結合される。プログラム可能抵抗器2203〜2215は、VREF信号とグラウンドとの間に結合され、分圧接合点2216を形成する。プログラム可能抵抗器2203〜2215のそれぞれは、プログラム可能抵抗回路500、600などの1つまたは複数のMRMEを使用して前述のプログラム可能抵抗回路と同様にして実装することが可能である。PLL回路2200では、プログラム可能抵抗器2205〜2215の1つまたは複数のペアはそれぞれ分圧回路を形成し、プログラム可能分圧回路900と同様にして実装することが可能である。
【0112】
特に、プログラム可能抵抗器2209および2211は電圧接合点2216のいずれかの側に第1の分圧器を形成し、抵抗器2209は上側分圧器、抵抗器2211は下側分圧器である。周波数選択レジスタ2217は、プログラム可能抵抗器2209および2211をプログラムするために使用される周波数選択値を格納する。プログラム可能抵抗器2207および2213は電圧接合点2216のいずれかの側に第2の分圧器を形成し、抵抗器2207は上側ティザリングプログラム可能抵抗器、抵抗器2213は下側ティザリングプログラム可能抵抗器である。ERROR信号は、プログラム可能抵抗器2207および2213をプログラムするために使用される誤差値として使用される。別の実施形態では、周波数選択レジスタ2217および抵抗器2207と2213が不要な場合に、プログラム可能抵抗器2209、2211をプログラムする周波数選択値として誤差値を代わりに使用することもできる。プログラム可能抵抗器2205および2215は電圧接合点2216のいずれかの側に第3の分圧器を形成し、抵抗器2205は上側トリム・プログラム可能抵抗器、抵抗器2215は下側トリム・プログラム可能抵抗器である。トリム選択レジスタ2219は、プログラム可能抵抗器2205および2215をプログラムするために使用されるトリム値を格納する。トリム値は、較正用にトリム選択レジスタ2219に再プログラムすることが可能である。
【0113】
VREF信号は、アナログ/デジタル・コンバータ(ADC)2221の入力に印加され、その出力によりプログラム可能抵抗器2203を制御する。このようにして、ADC2221およびプログラム可能抵抗器2203は、VREF信号の変動を補正する電圧補償回路として使用される。例えば、VREF信号が大きくなる(または小さくなる)と、プログラム可能抵抗器2203の抵抗はADC2221により大きくされ(または小さくされ)るため、直列のプログラム可能抵抗器2205〜2215の残り部分で電圧が一定に保たれる。ADC2221もADC1900と類似した方法で実装できる。
【0114】
電圧接合部2216では、CONTROLという名の制御電圧信号が発生するが、これは、電圧制御発振器(VCO)2223の入力に送られる。VCO2223は、制御信号に応じて出力クロック信号CLK OUTをアサートする。CLK OUT信号は、制御論理回路2225に送られ、この回路は基準クロック信号REF CLKを受け取り、制御論理回路2225内のディザ選択レジスタ2227をプログラムする。ディザ選択レジスタ2227は、誤差値でプログラムされ、CLK OUT信号とREF CLK信号との位相差を測定する。ディザ選択レジスタ2227内の誤差値を使用して、プログラム可能抵抗器2207および2213をプログラムするために用意されているERROR信号を発生する。CLK OUT信号の周波数は、通常、制御論理回路2227に送られるREF CLK信号の数倍の周波数である。
【0115】
動作時に、周波数選択レジスタ2217をCLK OUT信号の目的の周波数を表す値でプログラムする。CONTROL信号は、VCO2223に対してほぼ適切な電圧レベルで発生し、目的の出力周波数を近似する周波数のCLK OUT信号を発生する。REF CLK信号は、CLK OUT信号の周波数を維持し、制御するための低いほうの周波数基準を規定する。制御論理回路2227は、位相差を測定し、CLK OUT信号の誤差を示すERROR信号を発生する。ERROR信号により、プログラム可能抵抗器2207および2213が調整され、さらにCONTROL信号が調整され、さらにCLK OUT信号がVCO2223を介して調整される。
【0116】
トリム選択レジスタ2219は、プログラム可能抵抗器2205および2215をプログラムするトリム値を格納しておき、PLL回路2200の動作点を調整する。一実施形態では、製造変動を補正または動作点を較正するためにトリム選択レジスタ2219は工場で事前プログラムされている。それとは別に、トリム選択レジスタ2219は、システム全体で回路を目的の値にトリムするためにPLL回路2200の購入者側で事前プログラムすることが可能である。それとは別に、トリム選択レジスタ2219は、必要な場合に較正作業中にPLL回路2200の動作点をシフトするためにシステム内でプログラムすることも可能である。
【0117】
図23は、PLL回路2200を参照して説明した分圧器として使用できる分圧器2300の概略図である。特に、複数のMRME2301、2303、2305、2307、2309、2311、2313、および2315は、その抵抗値がノードAとCの間に直列に結合され、中間電圧接合点がMRME2307と2309の間のノードBにある。特に、MRME2301、2303、2305、および2307はノードAとBの間で結合され、ノードBの電圧接合点のいずれかの側に可変抵抗回路を形成し、MRME2309、2311、2313、および2315はノードBとCの間に結合され、ノードBの他方の側にもう1つの可変抵抗回路を形成する。8つのMRME2301〜2315が示されているが、ノードBのいずれかの側の4つのMRMEの数は等しく、分圧器を作成するのにMRMEをいくつでも使用することが可能であり、また電圧接合Bのいずれかの側に等しい数のMRMEまたは等しくない数のMRMEを配置することが可能であることが理解されることに留意されたい。
【0118】
分圧器2300の複数の状態はそれぞれ、MRME2301〜2315のそれぞれの抵抗状態を示す論理値のカラムによりそれぞれ表される。第1の状態2317は、MRME2301〜2315が論理0にすべてプログラムされ抵抗がR0である論理0のカラムとして表される。次の状態2319は、MRME2301が論理1にプログラムされ抵抗値がR1であることを除き同様である。次の状態2321は、MRME2301〜2313がすべて論理0にプログラムされ、MRME2315は論理1にプログラムされるという点で類似している。連続状態について、MRME2301〜2315のすべてが論理1にプログラムされ抵抗がR1である状態2323になるまで、プログラミングのパターンは同様に続く。この動作モードでは、状態2317〜2323はそれぞれ、ノードAとCの間の全抵抗が異なり、状態2317の8R0から状態2323の8R1までの範囲である。状態2319や2321など状態の一部は、ノードAとBの間の抵抗、およびノードBとCの間の抵抗が変化してノードBの電圧が変化したとしても同じ総抵抗を有することがある。
【0119】
図24は、一方の抵抗状態から次の抵抗状態へノードAとCの間の一定の抵抗を維持するように異なるモードで動作する分圧器2300の概略図である。複数の状態は、2401、2403、2405、...2407と示され、一部を示し、この特定のモードに対する状態のすべてを表す。再び、各状態は、MRME2301〜2315のそれぞれの抵抗状態を示す論理値のカラムにより表される。状態2401では、上側プログラム可能抵抗器のMRME2301〜2307のすべてが抵抗値R0でプログラムされるが、MRME2309〜2315を含む下側プログラム可能抵抗器は抵抗値R1でプログラムされる。このようにして、ノードAとCの間の抵抗全体は4R0+4R1となる。次の状態2403で、MRME2301は抵抗R1に変わるが、MRME2309は抵抗R0に変わり、残りのMRMEは変わらない。状態2403に対するノードAとCの間の抵抗全体は状態2401または4R0+4R1と同じである。しかしながら、上側抵抗の抵抗は増えているが、下側抵抗は減っており、したがってノードBの電圧は低下する。次の状態2405で、MRME2303は抵抗R1に変わるが、MRMEは抵抗R0に変わる。再び、ノードAとCの間の抵抗全体は4R0+4R1となり、ノードBの電圧はさらに低下する。最終状態2407では、上側部分のMRME2301〜2307のすべてが抵抗値R1にプログラムされるが、下側部分のMRME2309〜2315は抵抗値R0にプログラムされる。再び、ノードAとCの間の抵抗全体は4R0+4R1に留まり、他のすべての状態2401〜2405と同じである。ノードBの電圧は状態2407で最小になり、ノードAとCの間でアサートされた与えられた基準電圧に対して状態2401で最大になる。
【0120】
図24に示されているように全抵抗一定モードで動作する分圧器2300には精度向上という利点があるが、そのためにはプログラム可能な電圧を供給している間直列抵抗アレイと基準電圧とのインピーダンス・マッチングを一定に維持することが理解されるであろう。
【0121】
図25は、VCO2223と置き換わる電流制御発振器(ICO)2517を使用する他のPLL回路2500のブロック図である。PLL回路2500は、電圧基準信号VREFをアナログ/デジタル・コンバータ(ADC)2503と改変電流源2515に供給する基準電圧源2501を備える。ADC2503は、磁気抵抗メモリ素子またはMRMEを使用して前述のADC1900と同じようにして実装することが可能である。可変電流源2515は、磁気抵抗メモリ素子またはMRMEを使用して前述のプログラム可能電流源700または800と同じようにして実装することが可能である。
【0122】
ADC2503の出力は、プログラム可能回路2505の電圧補償部分2513に供給される。プログラム可能回路2505は、複数の制御回路、論理回路、およびレジスタなどのメモリを備え、可変電流源2515をプログラムするために使用される静的およびプログラム可能デジタル値を格納する。プログラム可能回路2505は、さらに、磁気抵抗メモリ素子またはMRMEも備えることが可能である。可変電流源2515は、対応する電流出力IOUTをICO2515にアサートし、これは対応する出力クロック信号CLK OUTを発生する。CLK OUT信号は、周波数制御論理回路2519により検出され、さらに、基準クロック信号REF CLKを受け取る。周波数制御論理回路2519は、ERRORと呼ばれる誤差値をプログラム可能回路2505のディザ部分2507にアサートする。周波数選択部分2509およびプログラム可能回路2505のトリム部分2511は、システム・バス2521を介してプログラム可能である。
【0123】
PLL回路2500の動作は、PLL回路2200と類似している。ディザ、周波数選択、トリム、および電圧補償部分2507、2509、2511、2513はそれぞれ、定期的にまたは連続的に可変電流源2515をプログラムするために集合的な値として供給されるそれぞれの値を含む。トリム部分2511は、メーカー、PLL回路2500の購入者側で製造業者により事前プログラムすることが可能であるが、トリム選択レジスタ2219についてすでに述べたのと類似した方法で動作中にプログラムすることも可能である。トリム部分2511は、したがって、PLL回路2500の動作点を調整する静的または動的値とすることもできる。電圧源2501は、IOUT信号の大きさを決定する可変電流源2515用の主基準電圧VREFをICO2517に供給する。ADC2503およびプログラム可能回路2505の電圧補償部分2513は、ADC2221およびPLL回路2200のプログラム可能抵抗器2203についてすでに述べているのと同様の方法でVREF信号の変動を補正する。電圧補償部分2513は、所定の静的な値を含むことが可能であり、VREF信号の変化を追跡する動的部分をさらに含む。
【0124】
周波数選択部分2509は、CLK OUT信号の目的の周波数を決定できるようにデジタル周波数選択値でプログラムされる。プログラム可能回路2505からの集合的な値により、定期的にまたは連続的に可変電流源2515をプログラムする。可変電流源2515は、集合的な値に応じてIOUT信号をアサートする。周波数制御論理回路2519は、REF CLK信号とCLK OUT信号の位相差を検出し、ERROR信号をアサートしてディザ部分2507を調整する。このようにして、CLK OUT信号は目的の周波数に維持され、REF CLK信号と位相が揃えられる。
【0125】
上述の明細において、本発明を特定の実施形態を参照しながら説明した。しかし、当業者であれば、請求項に記載されている本発明の範囲を逸脱することなくさまざまな修正および変更を加えられることを理解するであろう。したがって、明細書および図は、限定ではなく例示の意味で与えられていると見なすべきであり、このようなすべての修正は本発明の範囲内に含まれることを意図する。本発明は特定の種類の伝導性または電位の極性に関して説明したが、当業者であれば、伝導性の種類や電位の極性を反対にできることを理解するであろう。
【0126】
利点、その他の長所、および問題の解決策を特定の実施形態に関して上で説明した。しかし、そのような利点、長所、問題の解決策、ならびにそのような利点、長所、解決策を得るかまたは顕著化する任意の要素は、任意のまたはすべての請求項の重要な、必要な、または本質的な特徴または要素として解釈すべきではない。ここで使用しているように、「comprises(からなる、含む、備える等)」、「comprising(からなる、含む、備える等)」または他のその変化形は、非排他的な包含を示すことを意図し、複数の要素のリストから成るプロセス、方法、物品、または装置は、それらの要素を含むだけでなく、リストに明記していないその他の要素、またはそのようなプロセス、方法、物品、または装置に内在していないその他の要素も含んでよい。
【図面の簡単な説明】
【図1】
1つまたは複数のアナログ機能モジュールとして構成されている磁気抵抗メモリ素子(MRME)を含み、さらに磁気抵抗メモリ技術またはその他の製造技術を使用して実装された1つまたは複数の他の論理モジュールを含む、磁気抵抗メモリ技術を使用するシステムのブロック図。
【図2】
1つまたは複数のMRAMメモリ・モジュールおよび1つまたは複数のMRMEアナログ機能モジュールをさらに組み込んだ磁気抵抗メモリ技術を使用する集積回路のブロック図。
【図3A】
単一の多状態MRMEの構造例の略断面側面図。
【図3B】
図3AのMRMEの記号の表示。
【図4A】
図3AのMRMEのスイッチング特性を示すグラフ図。
【図4B】
磁化容易軸に沿う対応する磁界強度に関する図3AのMRMEの抵抗を示すグラフ図。
【図5】
磁気抵抗メモリ技術を使用して実装されたプログラム可能抵抗回路の概略図。
【図6】
別の実施形態による磁気抵抗メモリ技術を使用して実装された他のプログラム可能抵抗回路の概略図。
【図7】
磁気抵抗メモリ技術を使用するプログラム可能電流源の概略図。
【図8】
別の実施形態による磁気抵抗メモリ技術を使用して実装された他のプログラム可能電流源の概略図。
【図9】
磁気抵抗メモリ技術を使用するプログラム可能分圧器回路の概略図。
【図10】
単一書き込み動作で磁気抵抗メモリ・アレイをプログラムする方法を示すチャート図。
【図11】
単一書き込み動作で1つまたは複数のカラム・メモリ・ライン内のすべてのメモリ素子をプログラムすることが可能であるカラム駆動回路を備えるメモリ・アレイの一部の概略図。
【図12】
磁気抵抗メモリ技術を使用するデジタル/アナログ・コンバータ(DAC)のブロック図。
【図13A】
図12のDACのメモリ・アレイとして使用できるメモリ・アレイの一部の概略図。
【図13B】
図12のDACのメモリ・アレイとしても使用できる別の実施形態によるメモリ・アレイの一部の概略図。
【図14】
メモリ・アレイをプログラムする図12のDACの複数工程書き込み動作を説明するチャート図。
【図15A】
図14のチャート図による図12のDACのメモリ・アレイのプログラミングを示すチャート図。
【図15B】
図14のチャート図による図12のDACのメモリ・アレイのプログラミングを示すチャート図。
【図15C】
図14のチャート図による図12のDACのメモリ・アレイのプログラミングの別の実施形態を示すチャート図。
【図16】
図13Aのメモリ・アレイの入力および出力を示すグラフ図。
【図17】
図11のメモリ・アレイのカラム駆動回路を使用することを除き図13Aまたは13Bのメモリ・アレイと類似しているメモリ・アレイにより実装されている図12のDACの動作を示すチャート図。
【図18】
DACメモリ・アレイを記憶メモリとして使用する追加論理または回路を備えることを除き図12のDACと類似しているDAC/メモリのブロック図。
【図19】
磁気抵抗メモリ技術を使用するアナログ/デジタル・コンバータ(ADC)のブロック図。
【図20】
図19のアナログ・スプリッタ回路、メモリ・アレイ、および読み取り論理回路の実施例を示す概略図。
【図21】
図19のADCの動作を説明するチャート図。
【図22】
磁気抵抗メモリ技術を使用して実装された位相ロック・ループ(PLL)回路の概略ブロック図。
【図23】
図22のDACのPLL回路の分圧器として使用できる分圧器例の概略図。
【図24】
一方のプログラム可能な電圧から次のプログラム可能な電圧への一定の抵抗を維持するように異なるモードで動作する図23の分圧器の概略図。
【図25】
磁気抵抗メモリ技術および電流制御発振器を使用する別の実施形態によるPLL回路のブロック図。
(発明の分野)
本発明は、磁気抵抗メモリ技術に関するものであり、より詳細には、システムまたは集積回路に組み込まれている磁気抵抗メモリ素子を他の論理モジュールとともに使用するアナログ機能モジュールに関するものである。
【0002】
(関連技術)
磁気抵抗メモリ技術は、現在、磁気抵抗ランダム・アクセス・メモリ(MRAM)デバイスなどのメモリ・デバイス用に開発が進められている。MRAM技術への相補形金属酸化膜半導体(CMOS)の組み込みも現在開発されている。すべて本願明細書に援用する「Magnetic Random Access Memory and Fabricating Method Thereof」という表題の米国特許第5940319号、「Memory Cell Structure in a Magnetic Random Access Memory and a Method For Fabricating Thereof」という表題の米国特許第5732016号や「Method For Detecting Information Stored in a MRAM Cell Having Two Magnetic Layers in Different Thicknesses」という表題の米国特許第5703805号を含むさまざまな発行された出願中に、各種のMRAM技術、製作方法、および関連機能が説明されている。
【0003】
一般に、磁気メモリ素子は、非磁気層により分離された強磁性体層を含む構造を有する。情報は、磁気層内に磁化ベクトルの方向として格納される。例えば、一方の磁気層内の磁気ベクトルは磁気的に固定つまりピン止めされるが、他方の磁気層の磁化方向は情報と同じ方向と反対方向との間で自由にスイッチング可能であり、これは「平行」状態および「反平行」状態とそれぞれ呼ばれる。平行状態および反平行状態に対して、磁気メモリ素子は2つの異なる抵抗値を示す。抵抗は2つの磁気層の磁化ベクトルがそれぞれ実質的に同じ方向および反対方向を指すときに最小値および最大値を示す。したがって、抵抗の変化を検出することにより、MRAMデバイスは、磁気メモリ素子に格納されている情報を供給することが可能である。
【0004】
MRAM技術は非常に用途が広く、また費用効果も高く、FLASH型メモリ、ダイナミックRAM(DRAM)、スタティックRAM(SRAM)などの種類の他のメモリの代替となる。メモリ・デバイスは、通常、処理デバイス、コントローラ、およびその他のさまざまなアナログ機能モジュールおよびデバイスを備えるシステム全体の一部にすぎない。課題は、MRAM技術を最も効率よくかつ最もコスト有効な方法で組み込むことである。
【0005】
本発明を、類似の参照は類似の要素を示す添付の図面にて、限定ではなく例示として説明する。
当業者であれば、図中の要素は簡単にかつ明瞭さを目的として示されており、必ずしも正しい縮尺に描かれていないことを理解するであろう。例えば、本発明の実施形態をより理解しやすくするために、図中の要素のいくつかは寸法が他の要素に対して誇張されて描かれている。
【0006】
(詳細な説明)
本発明で使用されているように「アサート」および「ネゲート」という用語は、信号、ステータス・ビット、または類似の装置をそれぞれ論理真状態または論理偽状態にすることを意味する場合に使用される。論理真状態が論理レベル1であれば、論理偽状態は論理レベル0である。また、論理真状態が論理レベル0であれば、論理偽状態は論理レベル1である。文字「b」が数値のすぐ後に記述されている場合、その数値は2進数つまり2を基本とする形式で表されているということである。
【0007】
磁気抵抗メモリ技術の基本的な構成要素は、プログラム可能抵抗特性を示す多状態磁気抵抗メモリ素子(MRME)またはメモリ・セルである。特に、MRMEは、少なくとも2つの抵抗値をスイッチングできるという点でメモリ特性を持ち、したがって、MRAMで使用することが可能である。後述のように、MRMEは機能モジュールで実装されているさまざまなアナログ機能コンポーネントの主構成要素としても使用できることが認識されている。さらに後述のように、複数のMRMEをスタック・アレイに構成し、プログラム可能抵抗素子、プログラム可能電圧源、プログラム可能電流源、アナログ/デジタル・コンバータ(ADC)、デジタル/アナログ・コンバータ(DAC)、位相ロック・ループ(PLL)、およびさまざまなその他のアナログ機能を作成することが可能である。このようにして、MRMEを使用すれば、磁気抵抗メモリ技術を含む何らかの種類の技術により実装した他のモジュールを用いて、磁気抵抗メモリ技術を使用して実装したアナログ機能モジュールをシステムにまとめることが可能である。このような機能があるため、設計者は機能、デバイスまたはシステムを集積回路(IC)、チップ、マルチチップ・モジュール、プリント回路基板(PCB)などに実装して自在に利用できる。
【0008】
図1は、単一集積回路(IC)またはチップなどに所望の方法で実装したシステム101、システム・ボード、マルチチップ・ボード、プラグイン・アップグレード・モジュール・ボード、またはコンピュータ・システムで一般に使用される入出力(I/O)ボードなどのその他の増設型または周辺機器ボードなどのマルチチップ・モジュール構成またはPCBレベルの構成のブロック図である。図に示されているシステム101は、中央処理装置(CPU)103、1つまたは複数のメモリ・モジュール105、および共通プロセッサ・バス109を介して結合されている制御論理回路107などの複数の論理モジュールを備える。制御論理回路107は、さらに、システム・バス111に結合され、これはさらに、それぞれがそれぞれのアナログ機能を実行するため磁気抵抗メモリ技術を使用して実装されている1つまたは複数のMRMEアナログ機能モジュール113に結合されている。所望の機能またはプロセスを実行するようにシステム・コンポーネント103〜113は一緒に結合されている。図にはMRMEアナログ機能モジュール113を2つだけ示し、個々にモジュール1およびモジュール2とラベルが付けられているが、システム101で使用するモジュールを2つよりも少なくすることも、多くすることも可能であることは理解されるであろう。1つまたは複数のCPU103、メモリ・モジュール105、または制御論理回路107も、磁気抵抗メモリ技術を使用して実装することが可能である。例えば、メモリ・モジュール105は1つまたは複数のMRAMメモリ・チップなどの磁気抵抗メモリを備えることが可能である。
【0009】
システム101は磁気抵抗メモリ技術を使用して単一集積回路上に実装することが可能であり、CPU103、メモリ・モジュール105、制御論理回路107、およびMRMEアナログ機能モジュール113のそれぞれは磁気抵抗メモリ技術を使用してすべて実装されることは理解されるであろう。別の実施形態では、CPU103、メモリ・モジュール105、および制御論理回路107の任意のものを、同じかまたは異なる製造プロセスによる磁気抵抗メモリ技術を使用して実装することが可能である。さらに、1つまたは複数のCPU103、メモリ・モジュール105、および制御論理回路107は、磁気抵抗メモリ技術以外の知られているまたは開発されている製造技術を使用して同じ集積回路上に実装することが可能である。
【0010】
他の代替実施形態では、システム101は1つまたは複数のマルチチップ・ボードまたはモジュールを備え、CPU103、メモリ・モジュール105、制御論理回路107、およびMRMEアナログ機能モジュール113のそれぞれは単一基板上に集積されている別のモジュールを使用して実装される。これもまた、論理およびモジュール・コンポーネントはそれぞれ、同じ磁気抵抗メモリ技術または異なる技術を使用して実装してもよく、同じかまたは異なる製造プロセスを使用して実装することが可能である。さらに、CPU103、メモリ・モジュール105、制御論理回路107、およびMRMEアナログ機能モジュール113はそれぞれ、別の集積回路またはチップ上に実装し、システムまたは増設ボードまたは前述のような装置上に搭載することが可能である。
【0011】
図2は、1つまたは複数のMRAMメモリ・モジュール203および1つまたは複数のMRMEアナログ機能モジュール205をさらに組み込んだ集積回路201のブロック図である。モジュール203、205は、所望に応じた機能またはプロセスのタイプを実行するため共に結合される。MRAMメモリ・モジュール203には個々に、モジュール1、2、3などとラベルが付けられ、集積回路201にMRAMメモリ・モジュールをいくつでも、3つよりも多くても少なくても、組み込むことが可能であることは理解されるであろう。さらに、MRMEアナログ機能モジュール205には個々に、モジュール1、2、3などとラベルが付けられ、集積回路201ではアナログ機能モジュールをいくつでも、3つよりも多くても少なくても、使用できる。MRAMメモリ・モジュール203とMRMEアナログ機能モジュール205はすべて、同じ集積回路201上の磁気抵抗メモリ技術を使用して実装される。MRAMメモリ・モジュール203はMRMEアナログ機能モジュール205と同じかまたは異なる製造プロセスを使用して実装することが可能であることが理解されるであろう。同じ製造プロセスを使用した場合、メモリ・モジュール203およびアナログ機能モジュール205を含む集積回路全体201がすべて同じ製造プロセスを使用して同時に実装できるという点で費用効果が高いという利点がある。
【0012】
図3Aは、単一の多状態MRME301の構造例の略断面側面図である。MRME301には、ビット・ライン(BL)ターミナル303と呼ばれる導線が磁気ビット素子305の所定の距離または範囲内に配置されている。所定の範囲は、MRME301の物理特性および電気的特性に左右されるが、一般に、磁気ビット素子305とビット・ライン・ターミナル303とのスイッチング可能な距離を表し、ビット・ライン・ターミナル303に沿った電流により定められる磁界は十分に、磁気ビット素子305を2つの論理状態のいずれかにスイッチングするか、または他の手段でスイッチングを補助することが可能である。磁気ビット素子305は、磁気素子307を形成する固定またはピン止め強磁性体層または薄い非磁気基板311で隔てられた磁気素子309を形成する自由強磁性体層を含む。磁気ビット素子305は非磁気基板313に装着され、これはさらに導電性パッド315に装着される。導電性パッド315は実際に、導電性選択(SEL)ノードまたはターミナル317を定める。
【0013】
選択ターミナル317は、さらに、金属酸化膜半導体電界効果トランジスタ(MOSFET)、PチャネルMOS(PMOS)トランジスタ、NチャネルMOS(NMOS)トランジスタなどや、バイポーラ技術などその他の適当な技術などのトランジスタ319に結合することが可能である。トランジスタ319はグラウンドを基準とし、ベースまたはゲート端子が導電性ワード・ライン(WL)321に結合されている。導電性ディジット・ライン(DL)ターミナル323は、磁気ビット素子305のまた別の所定の範囲内または距離内に示されており、ビット・ライン・ターミナル303と類似した導電性ラインである。ビット・ライン・ターミナル303およびディジット・ライン・ターミナル323は、導電性ラインであり、磁気ビット素子305のスイッチングを実行してMRME301をプログラムするか、またはMRME301の2つの異なる抵抗状態をスイッチングするために使用される。ビット・ライン・ターミナル303およびディジット・ライン・ターミナル323は、互いに実質的に直交するように配置され、磁気ビット素子305をスイッチングするために使用する磁界を発生するそれぞれの電流を受け取る、導電性ラインである。ディジット・ライン・ターミナル323と磁気ビット素子305の間の所定の範囲もまたスイッチング可能な距離を表し、ディジット・ライン・ターミナル323に沿った電流により定められる磁界が十分に磁気ビット素子305を2つの抵抗状態のいずれかにスイッチングすることが可能であるか、またはその他の手段でスイッチングを補助できる。
【0014】
ビット・ライン・ターミナル303またはディジット・ライン・ターミナル323のいずれかを磁化困難軸ターミナルとして、または磁化容易軸ターミナルとして構成し、磁気ビット素子305の特定の構成に応じてMRME301をスイッチングするようにし得る。図に示されているように、磁気ビット素子305のピン止めされた磁気素子307には、「S」というラベルが付けられ、磁気素子307の「南」端を表す。自由磁気素子309は、ピン止めされている磁気素子307に関して「N/S」で表される「北」(反平行)位置と「南」(平行)位置をスイッチングできる。MRME301のこの構成では、ディジット・ライン・ターミナル323が磁化困難軸ターミナルであり、ビット・ライン・ターミナル303が磁化容易軸ターミナルである。代替構成では、ビット・ライン・ターミナル303が磁化困難軸ターミナルとして構成され、ディジット・ライン・ターミナル323が磁化容易磁化ターミナルとして構成され、ピン止めされた磁気素子307が直交位置で実装される。代替構成は、その帯磁方向に応じて左から右または右から左を指す矢印で示される。自由磁気素子309は、したがって、2つの別々のプログラム可能な位置を表す左および右の両方を指している二重矢印で表される左位置と右位置をスイッチングできる。
【0015】
後述のように、ディジット・クライン・ターミナル323とビット・ライン・ターミナル303を組み合わせて使用し、磁気ビット素子305をスイッチングすることが可能である、つまり自由磁気素子309を北位置または南位置に実際にスイッチングできるということである。MRAMデバイスでは、50%の電流レベルを磁化容易軸ターミナルを通り容易軸の磁界または「容易軸」に沿って印加し、少なくとも対応する閾値電流を磁化困難軸ターミナル上の困難軸の磁界または「困難軸」に沿って印加して、磁気ビット素子305をスイッチングすることが可能である。50%の電流レベルはそれだけでは磁気ビット素子305をスイッチングするには十分でない対応する磁界を発生する相対的電流の大きさを表す。しかし、閾値電流レベルを困難軸に沿って印加した場合には、容易軸に沿う50%の電流レベルで磁気ビット素子305をスイッチングできる。100%の電流レベルは、困難軸に沿った電流に関係なく、磁気ビット素子305を独立に十分スイッチングできる対応する磁界を発生する相対的電流の大きさを表す。容易軸に沿う電流の方向により、プログラムされた抵抗状態が2つの抵抗状態のうちの1つとして決定され、これを使用して2つの論理状態のうちの1つを表すことが可能である。困難軸に沿う閾値電流は、いずれかの方向で印加することが可能であるが、磁気ビット素子305の状態を決定しない。
【0016】
MRME301に関してより具体的には、50%電流レベルがビット・ライン・ターミナル303に印加され、閾値電流レベルがディジット・ライン・ターミナル323に印加される。ディジット・ライン・ターミナル323の電流方向はいずれの方向でもよい(図3Aに示されている構造内で図面ページに入る方向または出る方向など)。ビット・ライン・ターミナル303を通じてアサートされた電流の方向により、磁気ビット素子305の状態が決定される。ビット・ライン・ターミナル303上で右から左への100%電流またはディジット・ライン・ターミナル323上の少なくとも閾値電流の印加を伴う50%電流により、自由磁気素子309が右手の法則に従って帯磁方向北にスイッチングされる。ビット・ライン・ターミナル303を通る左から右への反対向きの電流により、自由磁気素子309は帯磁方向を南に、または反対の帯磁方向にスイッチングする。帯磁方向北は、論理1または論理0などの特定の論理状態として定義できる1つの抵抗状態であるが、帯磁方向南は、その反対の論理状態として定義される。
【0017】
磁気素子307、309の間の相対的帯磁方向により、ビット・ライン・ターミナル303および選択ターミナル317の間で感知された通りに磁気ビット素子305を通る抵抗特性が決定される。特に、自由磁気素子309およびピン止め磁気素子307が両方とも同じ帯磁方向(平行状態)の場合、ビット・ライン・ターミナル303と選択ターミナル317の間の抵抗は自由およびピン止め磁気素子309、307を反対の帯磁方向(反平行状態)にスイッチングしたときにビット・ライン・ターミナル303と選択ターミナル317の間の高い抵抗と比べて低い抵抗になる。したがって、磁気ビット素子305のS−S帯磁方向では低い抵抗を示すが、N−S相対的帯磁方向は高い抵抗を示す。このようにして、磁気ビット素子305、したがってMRME301の状態は、ビット・ライン・ターミナル303と選択ターミナル317のとの間の実効抵抗を測定することにより判別される。MRME301の状態の判別は、ビット・ライン・ターミナル303と選択ターミナル317の間に電圧をかけ(または電流を通し)、その磁気ビット素子305を通るその結果の電流(またはその間の電圧)を測定することにより行うことが可能である。
【0018】
特定のMRME構成では、R0で表される低い抵抗は約10キロオーム(KΩ)であり、R1で表される高い抵抗は約14KΩである。しかし、MRME301は非線形デバイスであり、その抵抗は印加された電圧に応じて変化することに留意されたい。本開示では特定の抵抗値を参照しているが、これは例にすぎず、説明のためのみ掲示している。抵抗は、特定の実施形態および構成における印加された電圧に応じて変化する。さらに、本発明は特定の磁気抵抗メモリ素子構造に限定してはおらず、他の抵抗値および抵抗比も使用できることは、当業者であれば容易に理解できるであろう。
【0019】
図3Bは、記号331を使用するMRME301の記号の表示であり、これはトランジスタの記号と幾分類似している。MRME301の抵抗特性は、円記号341内の抵抗記号333により表されている。選択ターミナル317を表す選択ターミナル(SEL)は、抵抗器記号333の一方の側に結合されているように示されており、「T字」接続記号337は抵抗器記号333の他方の側に結合されているように示されている。T記号337は、ビット・ライン・ターミナル303を表している。CMOSトランジスタのゲート記号と類似している別のT記号339が円記号341内に示され、抵抗器記号333に隣接しており、ディジット・ライン・ターミナル323を表す。
【0020】
MRME301の回路構成に応じて任意選択で記号331内のトランジスタ319が省略されることに留意されたい。MRAMなどのメモリ構成では、トランジスタ319が含まれ、WL321により制御され、MRME301の状態が読み込まれる。このメモリ構成は、後述のように、アナログ機能モジュールの一部で使用される。別の回路構成では、T記号337を抑制し、図5に示されているMRME501で表されているように回路内で結合されているレジスタ・シンボル333を示すことによりMRME301の抵抗特性を使用することが可能である。抵抗構成では、MRME301はディジット・ライン・ターミナル323を容易軸ターミナルとして、ビット・ライン・ターミナル303を困難軸ターミナルとして構成され、ディジット・ライン・ターミナル323は主にメモリ・セルのスイッチングに使用される。抵抗構成では、ビット・ライン・ターミナル303と選択ターミナルとの電気的結合は交換可能であるが、それは、閾値電流レベルに達する限りいずれの方向の困難軸電流も使用できるからである。
【0021】
図4Aは、MRME301のスイッチング特性を示すグラフ図である。容易軸の磁界は「Y」軸または垂直軸に沿ってプロットされ、困難軸の磁界は水平軸または「X」軸に沿ってプロットされる。前述のように、ディジット・ライン・ターミナル323およびビット・ライン・ターミナル303を、容易軸または困難軸ターミナルのいずれかとしてそれぞれ使用できる。容易軸の磁界は、MRME301を決定された抵抗状態、磁性状態、または論理状態にスイッチングするために使用される主磁界である。矢印401で示されている容易軸の正の方向は、抵抗状態「a」を表し、矢印403で示されている負の方向は、それと別の抵抗状態「b」を表す。aおよびb状態は、論理状態ローまたはハイつまり論理0または論理1を表すことが可能であり、低い抵抗R0または高い抵抗R1として表すことが可能である。例えば、状態aは論理1を表し、状態bは論理0を表し、またその逆を表すことが可能である。状態aは、R1抵抗で表すことが可能であり、状態bは、R0抵抗で表すことが可能であり、またはその逆で表すこともできる。任意の組み合わせが可能であり、企図される。
【0022】
図4Aに示されているように、容易軸の磁界に沿って、3つのa状態領域405、407、および409が正のY方向に、3つのb状態領域411、413、および415が負のY方向に、示されている。3角形領域405は、X正、Y正の象限に位置し、3角形領域407は、Y正、X負の象限に位置する。同様に、3角形領域411は、Y負,X正の象限に位置し、3角形領域413は、Y負、X負の象限に位置する。矩形領域409、415は、Y軸に関して実質的に対称的であり、Xの正および負の両方向に伸びている。対応する大きさを持ち、領域405〜415のいずれかに十分入る強さのある容易軸および/または困難軸に沿って通される電流により、MRME301がその領域の指定された状態にスイッチングされる。3角形領域405、407、411、および413はそれぞれ、斜辺閾値ライン417、419、421、および423をそれぞれ有し、これらは閾値をそれぞれの領域にスイッチングすることを表す。このようにして、3角形領域405、407、411、および413については、困難軸に沿って印加された閾値電流レベルが大きいほど、MRMEが指定された状態にスイッチングし、またその逆にスイッチングするために容易軸に沿って必要な電流レベルは小さくなる。
【0023】
正および負の50%レベルが、Yの正方向とYの負方向の両方に関して容易軸に沿って示されている。50%レベルは、50%電流レベルに対する容易軸に沿った結果得られる磁界を表す。領域405および407は、正の50%レベルのいずれかの側、かつおおよその中心に位置する。同様に、領域411および413は、負の50%レベルのいずれかの側、かつおおよその中心に位置する。正(+Th)および負(−Th)の閾値レベルは、正および負の50%レベルにそれぞれ対応し、Xの正方向とXの負方向の両方に関して困難軸に沿って示されている。閾値レベルは、容易軸に沿った対応する50%電流レベルと組み合わせてMRME301を対応する状態にスイッチングするのに十分なだけの閾値電流レベルに対する困難軸に沿う結果の磁界を表す。特に、正の50%レベルおよび正の閾値レベルは領域405の斜辺ライン417に沿ったところにあるスイッチ点425で交差し、正の50%レベルおよび負の閾値レベルは領域407の斜辺ライン419に沿ったところにあるスイッチ点427で交差し、負の50%レベルおよび正の閾値レベルは領域411の斜辺ライン421に沿ったところにあるスイッチ点429で交差し、負の50%レベルおよび負の閾値レベルは領域413の斜辺ライン423に沿ったところにあるスイッチ点430で交差する。
【0024】
このようにして、容易軸に沿った少なくとも50%レベルの電流と困難軸に沿った少なくとも閾値レベルの電流により、MRME301は対応する状態にスイッチングする。特に、容易軸に沿った正の50%電流レベル以上および困難軸に沿った正の閾値電流レベル以上で、MRME301は状態aにスイッチングする(領域405)。同様に、容易軸に沿った正の50%電流レベル以上および困難軸に沿った負の閾値電流レベル以下では、MRME310は状態a(領域407)にスイッチングし、容易軸に沿った負の50%電流レベル以下および困難軸に沿った正の閾値電流レベル以上では、MRME301は状態b(領域411)にスイッチングし、容易軸に沿った負の50%電流レベル以下および困難軸に沿った負の閾値電流レベル以下では、MRME301は状態b(領域413)にスイッチングする。さらに、斜辺閾値ライン417〜423により示されているように、困難軸に沿った閾値電流レベルは高ければ、容易軸に沿った電流は低い必要があり、逆に低ければ高い必要がある。作業実施形態では、MRME301が適切な状態にスイッチングするように、指示されている閾値レベルよりも大きい電流レベルが50%電流レベルと組み合わせて使用されていることに留意されたい。
【0025】
正および負の100%レベルが、Yの正方向とYの負方向の両方に関して容易軸に沿って示されている。100%レベルは、100%電流レベルに対する容易軸に沿った結果得られる磁界を表す。領域409および415は、それぞれ正100%レベルおよび負100%レベルのところにほぼ位置しており、両方の領域409および415は困難軸に沿ってXの正方向およびXの負方向の両方に延びている。原点は容易軸と困難軸に沿ったおおよそ0の磁界の強さを表す。
【0026】
容易軸に沿って正の100%電流レベルであれば、MRME301は困難軸に沿った電流レベルに関係なく、状態aにスイッチングするか、または他の何らかの形で状態aに留まる。同様に、容易軸に沿って負の100%電流レベルであれば、MRME301は困難軸に沿った電流レベルに関係なく、状態bにスイッチングするか、または他の何らかの形で状態bに留まる。100%レベルよりもわずかに小さい、または大きい電流レベルで、MRME301は十分に目的の状態にスイッチングできることに留意されたい。
【0027】
領域409および415で示されているようにMRME301をスイッチングするのに容易軸の磁界だけを使用できることは理解されるであろう。このようにして、困難軸に沿う磁界の強さに関係なく容易軸に沿ういずれかの方向の強い磁界により、MRME301は所定の状態にスイッチングする。MRME301の状態をスイッチングまたは制御するのと類似した方法では、困難軸の磁界は使用されない。容易軸の磁界がほぼ0である限り、非常に強い正または負の困難軸の磁界であっても、MRME301の状態は変化しないままか、または不確定のいずれかである。わずかに正の容易軸の磁界では、MRME301は状態aにスイッチングするが、わずかに負の容易軸の磁界では、MRME301は状態bにスイッチングする。しかし、困難軸の磁界は、結果生じる状態が不確定であるため、MRME301の状態をスイッチングするのに単独では使用されない。その代わりに、困難軸の磁界を容易軸に沿う100%未満の電流レベルと組み合わせてスイッチングを実行する。
【0028】
図4Bは、容易軸に沿う対応する磁界強度に関するMRME301の抵抗を示すグラフ図である。磁界の強度は、X軸に沿ってプロットされ、MRME抵抗はY軸に沿ってプロットされている。磁界は、一般に、文字「F」で表され対応する磁界の強さは、対応する添え字、低い場合は「L」、中程度の場合は「M」、高い場合は「H」をつけて表される。正には「+」、負には「−」の添え字を付けて磁界の相対的方向を表す。MRME抵抗は、相対的に低い抵抗R0と相対的に高い抵抗R1についてスイッチングを行う。
【0029】
FHで表される正の方向の強い磁界により、MRME 301は点431のところに示されているように抵抗R0にスイッチングする。磁界を緩和して0に戻すと、MRME301は点433に示されているようにまた方向矢印435で示されているように抵抗R0にとどまる。−FHで表される負の方向の強い磁界により、MRME 301は点437のところに示されているように、また方向矢印439で示されているように、抵抗R1にスイッチングする。磁界を緩和して0に戻すと、MRME301は点443に示されているようにまた方向矢印445で示されているように抵抗R1にとどまる。
【0030】
FLまたは−FLで表されている正また負のいずれかの方向で弱い磁界を加えても、困難軸の磁界の強さに関係なくMRME301は状態をスイッチングすることはできない。正または負のいずれかの方向で困難軸に沿って閾値磁界を加えた場合、MRME301のスイッチング特性は波線447および449で示されているように変化する。閾値困難軸の磁界が印加されている間、FMで表される正の方向の強さ中程度の磁界により、MRME 301は波線447に従い、点451のところに示されているように抵抗R0にスイッチングする。磁界を緩和して0に戻すと、MRME301は点433に示されているようにまた方向矢印435で示されているように抵抗R0にとどまる。−FMで表される負の方向の強さ中程度の磁界により、MRME 301は波線449に従い、点453のところに示されているように抵抗R1にスイッチングする。磁界を緩和して0に戻すと、MRME301は点443に示されているようにまた方向矢印445で示されているように抵抗R1にとどまる。
【0031】
図5は、多状態磁気抵抗メモリ素子を使用して実装されたプログラム可能抵抗回路500の概略図である。5個のMRME501、503、505,507、および509(501〜509)は、ラベルAおよびDが付けられているノード間のアレイ内で結合されている。MRMEデバイス501〜509はそれぞれ、抵抗特性を利用するために抵抗構成で結合されている。特に、ビット・ライン・ターミナルと選択ターミナルの間の抵抗値を使用して、抵抗特性にアクセスし、プログラム可能抵抗値を作成する。それぞれのディジット・ライン・ターミナルは、制御入力として使用され、これを使ってMRME501〜509のうちのそれぞれの1つの状態をそれぞれの低抵抗R0と高抵抗R1との間でスイッチングし、プログラム可能抵抗全体を作成する。したがって、ディジット・ライン・ターミナルは容易軸ターミナルとして構成され、ビット・ライン・ターミナルはプログラム可能抵抗回路500の困難軸ターミナルとして構成される。抵抗構成では、選択ターミナルとビット・ライン・ターミナルの結合を逆転し、これらを「交換可能」なものとして取り扱うようにし得るが、ビット・ライン・ターミナルでそのまま閾値電流を使用してMRMEのスイッチングを実行できることは理解されるであろう。こうして、各MRMEの抵抗のそれぞれの終端をピット・ライン・ターミナルまたは選択ターミナルではなく抵抗性の終端と呼ぶ。
【0032】
ノードAは、MRME509の一方の抵抗性終端に結合され、他方の抵抗性終端はMRME507の一方の抵抗性終端に結合されている。ノードBと呼ばれるMRME507の他方の抵抗性終端は、MRME505の抵抗性終端に結合され、他方の抵抗性終端はノードCに結合されている。ノードCは、MRMEデバイス501、503のそれぞれの抵抗に結合され、他方の抵抗性終端は両方ともノードDに結合されている。MRME501〜509のディジット・ライン・ターミナルは、それぞれ、値選択論理回路511から信号D1、D2、D3、およびD4を受信するように結合され、その論理回路511は制御論理回路513にさらに結合され、制御論理回路513によって制御される。
【0033】
値選択論理回路511は、D1〜D4信号をアサートし、MRME501〜509の状態を制御する。特に、D1信号はMRME501の状態を制御し、D2信号はMRME503の状態を制御し、D3信号はMRME505の状態を制御し、D4信号はMRME507、509の状態を制御する。一実施形態では、値選択論理回路511は、D1およびD2信号を介してMRMEデバイス501、503を独立に制御する。それとは別に、D1およびD2信号は、一方の信号D1で置き換えるか、または波線521で示されているように、一緒にアサートし、同時にMRMEデバイス501、503の両方を制御することが可能である。
【0034】
動作中、制御論理回路513は値選択論理回路511に値制御信号(VAL)をアサートし、それに対する応答として、この値選択論理回路511はD1〜D4信号を制御して、ノードAとDの間の抵抗値をプログラムする。VAL信号はアナログ信号でもデジタル信号でもよい。値選択論理回路511は、適切な論理回路およびVAL信号を解釈しそれに応じてD1〜D4信号を介して適切な電流をアサートしMRME501〜509をプログラムする回路を備える。一実施形態では、VAL信号は、3ビット・デジタル値であり、値選択論理回路511はさらに、VAL信号を格納するためのレジスタなどのメモリ・デバイスを備えることが可能である。D1およびD2信号は、単一信号D1として制御される。別の実施形態では、VAL信号は4ビット値で、D2信号を含むD1〜D4信号を制御する。
【0035】
MRME501〜509は連続的な構成で結合されること、より具体的には、2進連続構成で結合され順次抵抗値のプログラミングが可能であることは明白である。特に、MRME501、503は、平行に結合され、ノードCとDの間にプログラム可能抵抗性回路500の第1段またはセグメント515を形成する。単一のMRME505は、ノードBとCの間に結合され、プログラム可能抵抗性回路500の第2段またはセグメント517を形成する。MRME507および509は、ノードAとBの間に直列に結合され、プログラム可能抵抗性回路500の第3段またはセグメント519を形成する。このようにして、値選択論理回路511では2進数列値を使用してノードAとDの間の抵抗値の一次数列をプログラムできる。MRME501〜509のそれぞれを抵抗R0またはR1を有する2つの抵抗状態にプログラムする。第1のセグメント515では、MRME501、503をまとめてプログラムし、「//」は抵抗器が電気的に並列結合されていることを表すとして抵抗R0//R0=R0/2、またはR1//R1=R1/2を有するようにする。もちろん、抵抗R0//R1は、D1およびD2信号を別々に制御することでも得られる。セグメント517は、抵抗R0またはR1を有するようにプログラムされる。セグメント519は、抵抗2R0または2R1を有するようにプログラムされる。
【0036】
プログラム可能抵抗回路500のノードAとDの間の抵抗全体つまりRADは、セグメント515のMRME501、503をまとめて制御する場合に抵抗値3.5R0から3.5R1まで(R1−R0)/2の増分単位でプログラム可能である。値選択論理回路511により3つのVALビットのそれぞれを使用して、対応するセグメント515〜519をプログラムまたは他の何らかの手段で制御するが、その際に、最下位ビット(LSB)によりセグメント515でのR0/2とR1/2のスイッチングを制御し、次のビットによりセグメント517でのR0とR1のスイッチングを制御し、最上位ビット(MSB)によりセグメント519での2R0と2R1のスイッチングを制御する。例えば、R0=10KΩ、R1=14KΩ(近似値)では、プログラム可能抵抗回路500は、抵抗値35KΩから49KΩまで2KΩ単位でプログラム可能である。VALを3ビット値として使用し、プログラム可能な抵抗回路500の抵抗をプログラムし、VAL=000b、001b、010b、...、111bに対してそれぞれ抵抗値を35KΩ、37KΩ、39KΩ、...、49KΩとすることが可能である(ただし、接尾語「b」は2進値であることを表す)。
【0037】
別の実施形態では、値選択論理回路511はD1およびD2信号を別々に制御し、セグメント515の3つの異なる抵抗R0/2、R1/2、およびR1//R0(またはR0//R1)を設定できる。しかし、2つの信号またはビットは3つの状態のうちから選択するために使用されるので、2進数一次数列は必ずしも得られないことに留意されたい。2つのMRMEの抵抗は等しくない場合があるため、4つの状態(R0//R1とR1//R0)が得られるが、多くの実用的な構成については、その状態のうち2つは実質的に等価であり、その結果実質的に3つの状態が得られることになる。また、セグメント515の他の2つの抵抗値に関する第3の抵抗値は抵抗値R1およびR0に依存する、より具体的には、比R1/R0に依存する。例えば、R0=10KΩおよびR1=14KΩでは、3つの抵抗値は5KΩ、5.83KΩ、7KΩで、5.83KΩが6KΩに近い。したがって、それぞれVAL=00[00]b、00[01,10]b、00[l1]b、01[00]、01[01,10]、...、11[11]b、RAD=35KΩ、〜36KΩ、37KΩ、39KΩ、〜40KΩ、...、49KΩである。追加プログラム可能レベルは、非線形性が連続することになったとしても、ある種の回路構成では望ましい場合がある。
【0038】
どのような実施形態または構成でも、ノードAとD間、またはノードAとDを通してソース信号をアサートするソースを用意し、MRME501〜509のそれぞれにより生成される信号の組み合わせである目的の出力結果を得ることが可能である。特に、電圧源で、ノードAとDの間に電圧を印加し、プログラム可能抵抗回路500に電流を流すことが可能である。または、電流源でノードAとDに電流を流し、ノードAとD間に電圧を加えることが可能である。ソース信号の大きさにより、スケールが定義される。追加段またはセグメントを加えて、抵抗値の分解能および範囲を増やすことが可能である。例えば、追加並列セグメントRx/3、Rx/4、Rx/5、Rx/8など(ただし、「X」は0または1などの各MRMEのプログラムされた状態を表す)を単独で、または組み合わせて追加し、プログラム可能な状態の数を増やしたり、それぞれの状態の抵抗の変化を減らすことにより、抵抗の分解能を大きくすることが可能である。さらに、3Rx、4Rx、5Rx、8Rx、16Rxなど直列セグメントを追加して、抵抗値の範囲全体を広げることが可能である。さらに、直列結合および並列結合メモリ素子の組み合わせを1つまたは複数の追加または他のセグメントで使用することも考えられる。当業者であればわかることだが、個々のMRMEまたはMRME集合体を制御する値選択論理回路511を実装して、特定の入力値に対する望ましい抵抗値を得ることが可能である。
【0039】
図6は、別の実施形態による実装された他のプログラム可能抵抗回路600の概略図である。プログラム可能抵抗回路600は、5つのプログラム可能段またはセグメント608、612、614、618、および626を備える。第1のセグメント608は、4つのMRME601、603、605、および607を備え、抵抗性ターミナルが第1のターミナルまたはノードAと2入力マルチプレクサ(MUX)629の論理1入力の間に直列に結合されている。第2のセグメント612は、2つのMRME609および611を備え、これらの抵抗性ターミナルはMUX629の出力と他の2入力MUX631の論理1入力の間に直列に結合されている。第3のセグメント614は、単一のMRME613を備え、抵抗性ターミナルがMUX631の出力と他の2入力MUX633の論理1入力の間に結合されている。次のセグメント618は、2つのMRME615、617を備え、それらの抵抗性ターミナルはMUX633の出力と他の2入力MUX635の論理1入力の間に並列に結合されている。第5のセグメント626は、4つのMRME619、621、623、および625を備え、それらの抵抗性ターミナルはMUX635の出力と他の2入力MUX637の論理1入力の間に並列に結合されている。MUX637の出力は、プログラム可能抵抗回路600の出力ターミナルまたはノードBに結合されている。
【0040】
MRMEデバイス601〜625のそれぞれの状態をセグメント608、612、614、618、または626内で結合されている通り個別にまたはまとめて制御する値選択論理回路627が備えられている。特に、値選択論理回路627は、セグメント608のMRME601〜607の制御入力またはディジット・ライン・ターミナルに対し信号D1をアサートし、セグメント612のMRME609、611の制御入力またはディジット・ライン・ターミナルに対し信号D2をアサートし、セグメント614のMRME613の制御入力またはディジット・ライン・ターミナルに対し信号D3をアサートし、セグメント618のMRME615、617の制御入力またはディジット・ライン・ターミナルに対し信号D4をアサートし、セグメント626のMRME619〜625の制御入力またはディジット・ライン・ターミナルに対し信号D5をアサートする。D1〜D5信号はそれぞれ、ディジット・ライン・ターミナル集合体に結合された1つの信号、またはそれぞれMRMEを個別に制御する複数の信号を含むことが可能である。例えば、D1信号はMRME601〜607のディジット・ライン・ターミナルのすべてに結合された1つの信号でもよく、またはそれとは別に、MRME601〜607を個別に制御する4つの別々の信号でもよい。
【0041】
Aノードは、第1のMUX629の論理0入力に結合され、MUX629の出力は次のMUX631の論理0入力に送られ、MUX631の出力は次のMUX633の論理0入力に送られ、MUX633の出力は次のMUX635の論理0入力に送られ、MUX635の出力は最後のMUX637の論理0入力に送られる。必要に応じてセグメント608〜626のうち1つまたは複数をバイパスするためバイパス・メモリ・デバイスおよび多重論理回路を含むバイパス論理回路が用意されている。特に、MUX629〜637を制御するために5ビット・バイパス・レジスタ639を備える。バイパス・レジスタ639のビット0は、MUX637の選択(S)入力に送られ、ビット1はMUX635の選択入力に送られ、ビット2はMUX633の選択入力に送られ、ビット3はMUX631の選択入力に送られ、ビット4はMUX629の選択入力に送られる。
【0042】
動作時に、バイパス・レジスタ639が、プログラム可能セグメント608、612、614、618、および626をバイパスするために使用される。値選択論理回路627を使用して、セグメントのそれぞれの抵抗状態を選択する。例えば、バイパス・レジスタ639がすべてゼロであることによりAノードおよびBノードが効果的に1つに結合され、セグメント608、612、614、618、および626のすべてが実際にバイパスされる。バイパス・レジスタ639にプログラムされたすべて論理1は、回路内のAおよびBノード間のすべてのセグメントを置き換える。ノードAおよびBの間またはノードAおよびBを通してソースを印加すると、ハイパスされなかったセグメントのそれぞれのメモリ素子のそれぞれにより発生する信号の組み合わせである出力信号が発生する。例えば、セグメントのプログラムされた状態に基づき、ソース電圧をノードAとBの間に印加すると対応する出力電流が発生し、ソース電流をノードAおよびBを通して印加すると対応する出力電圧がノードAとBの間に発生する。値01110bがハイパス・レジスタ639にプログラムされると、セグメント608および626がバイパスされ、セグメント612、614、および618が残され類似の構成がプログラム可能抵抗回路500として得られる。
【0043】
単純な構成では、バイパス・レジスタ639は、セグメントのすべてを選択するすべて論理1でプログラムされる。MRME601〜625のそれぞれを、前述のようにプログラムし、低い抵抗R0または高い抵抗R1を設定する。前のように、R0は論理0を表し、R1は論理0を表し、またその逆を表すことが可能である。さらに、値選択論理回路627によりアサートされたD1〜D5信号は5ビットのプログラムされた選択を形成する単一ビット値でもよい。このようにして、AノードとBノードの間の可変抵抗が、7.75R0から7.75R1まで(R1−R0)/4刻みで得られる。R0=10KΩ、R1=14KΩ(近似的)では、プログラム可能抵抗範囲は1KΩ単位で77.5KΩから108.5KΩまでである。
【0044】
別の実施形態では、値選択論理回路627によりMRME601〜625のすべてがR0にプログラムされ、その場合バイパス・レジスタ639を使用してAノードとBノードの間の抵抗を変化させる。この場合、R0/4単位で1/4R0から7.75R0までプログラム可能な抵抗が得られる。R0=10KΩでは、2.5KΩ単位で2.5KΩから77.5KΩまでプログラム可能な抵抗が得られる。さらに別の実施形態では、値選択論理回路627により、R1/4単位でR1/4から7.75R1までの可変抵抗についてMRME601〜625のすべてをR1抵抗にプログラムすることが可能である。この後者の構成では、R1=14Kについて、3.5KΩ単位で3.5KΩから108.5KΩまでの抵抗が得られる。
【0045】
より一般的な実施形態では、バイパス・レジスタ639および値選択論理回路627を組み合わせて使用し、R0/4から7.75R1までの複数の異なるプログラム可能な値を得る(それぞれ、10KΩと14KΩの抵抗値について2.5KΩから108.5KΩまで)。可能なすべての組み合わせに対する線形性は、R1/R0の比によって異なる。特に、値の数列はD1〜D5の信号の使用とR0およびR1の抵抗比により線形である場合も線形でない場合もある。
【0046】
前述のと類似した方法でセグメント618、626内の個々のMRMEを制御することによりバリエーションを加えることが可能である。また、Rx/3、Rx/5、Rx/6、Rx/8、Rx/16など並列セグメントを加えて分解能を高めることもできる。さらに、3Rx、5Rx、6Rx、8Rx、16Rxなど直列セグメントを追加して、範囲を広げることが可能である。さらに、直列結合および並列結合メモリ・デバイスの組み合わせを1つまたは複数の追加または他のセグメント内のプログラム可能抵抗回路600で使用することも考えられる。この方法では、本明細書で説明している磁気抵抗メモリ技術を使用すれば、適切な増分値を使用する可変抵抗のほとんどどのような範囲でも実現できることが考えられる。当業者であればわかることだが、個々のMRMEまたはMRME集合体を制御する制御論理回路を実装して、特定の入力値に対する望ましい抵抗値を得ることが可能である。
【0047】
図7は、磁気抵抗メモリ技術を使用するプログラム可能電流源700の概略図である。プログラム可能電流源700は、一緒に結合されて第1のターミナルまたはノードAと第2のターミナルまたはノードBの間に抵抗回路を形成する第1のセグメント701、第2のセグメント703、および第3のセグメント705を含む複数のプログラム可能セグメントを備える。第1のセグメント701は、抵抗ターミナルが並列に結合されている2つのMRME707、709を備える。セグメント703は単一のMRME711を備える。セグメント705は、直列に結合された2つのMRME713、715を備え、MRME715の一方の抵抗ターミナルはノードBに結合され、他方の抵抗ターミナルはMRME713の一方の抵抗ターミナルに結合される。MRME707から711のそれぞれの一方の抵抗ターミナルはノードBに結合される。
【0048】
MRME707、709の他方のターミナルは、トランジスタ717の一方の電流ターミナルに結合される。MRME711の他方の抵抗ターミナルは、他のトランジスタ719の電流ターミナルに結合される。MRME713の他方の抵抗ターミナルは、他のトランジスタ721の一方の電流ターミナルに結合される。トランジスタ717〜721の他方の電流ターミナルはノードAに結合されている。トランジスタ717、719、および721の制御ターミナルは、選択信号S1、S2、およびS3によりそれぞれ制御され、セグメント701、703、および705がそれぞれ個別に選択される。特に、S1信号がアサートされると、トランジスタ717がアクティブになりセグメント701が含まれる。同様に、S2信号がアサートされるとセグメント703が選択され、S3信号がアサートされると、セグメント705が選択される。
【0049】
選択トランジスタ717〜721は任意選択であり、プログラム可能な抵抗回路600のバイパス論理回路と類似の方法で使用され、対応するセグメント701から705のどれかを選択的にバイパスまたは他の何らかの方法で取り除く。ハイパス・メモリ素子は他の支援駆動回路(図に示されていない)とともに、トランジスタ717〜721を制御するために備えることが可能である。トランジスタ717〜721は、MOS型トランジスタとすることが可能であり、このトランジスタは電流ターミナルとして機能するドレインおよびソース・ターミナルと制御ターミナルとして機能するゲート・ターミナルを有する。それとは別に、トランジスタ717〜721は、バイポーラ型トランジスタとすることが可能であり、このトランジスタは電流ターミナルとして機能するコレクタおよびエミッタ・ターミナルと制御ターミナルとして機能するペース・ターミナルを有する。もちろん、適当な他の選択デバイスまたは選択回路を使用することもできる。実際、バイパス・レジスタおよび多重論理回路を備えるプログラム可能抵抗回路600のバイパス論理回路を代わりに使用することもできる。トランジスタおよび対応するバイパス・メモリおよび回路を使用して、プログラム可能抵抗回路600について示されているバイパス論理回路を置き換えることが可能である。
【0050】
値選択論理回路723は、セグメント701から705のそれぞれの中の各MRMEの状態を制御する。特に、値選択論理回路723はMRME707、709の制御入力またはディジット・ライン・ターミナルに信号D1をアサートする。値選択論理回路723はMRME711の制御入力またはディジット・ライン・ターミナルに信号D2をアサートする。値選択論理回路723はそれぞれMRME713、715の制御入力またはディジット・ライン・ターミナルに制御信号D3およびD4をアサートする。前述のように、値選択論理回路723は、D3およびD4信号を個別にまたはまとめてアサートし、セグメント705の最大3つまでの異なる抵抗状態をプログラムすることが可能である。もちろん、MRME713、715の抵抗は等しくない場合があるため、4つの状態が得られるが、多くの実用的な構成については、その状態のうち2つは実質的に等価である。基準電圧源725はAノードおよびBノードの間のVREF基準電圧をアサートするように結合され、出力電流IOUTは、ノードA、Bを通る電流として測定される。出力電流IOUTはプログラム可能であり、除去されたりバイパスされたりしないそれぞれのセグメントのメモリ素子のそれぞれにより発生する電流信号の組み合わせを含む。
【0051】
値選択論理回路723を使用することで、前述の方法と類似した方法で段701〜705のそれぞれの状態をプログラムする。特に、値選択論理回路723は、D1〜D4信号をアサートし、MRME707〜715それぞれの状態を前述のようにR0またはR1のいずれかに選択する。MRME707〜715のすべてが抵抗R0にプログラムされている場合、選択信号S1〜S3を使用して、IOUTの電流の一次数列をプログラムすることが可能である。VREF/R0=I0の場合、プログラム可能電流源700を使用して、I0/2単位で電流値1/2 I0/2を3.5I0にプログラムすることが可能である。例えば、S1、S2、S3が001bに等しい場合、電流IOUT=I0/2がセグメント705を流れる。実際には、セグメント701および703は、バイパスされているため電流は流れない。また、S1、S2、S3=010の場合、電流IOUT=I0がセグメント703を流れる。同様に、S1、S2、S3=100の場合、電流IOUT=2I0がセグメント701を流れる。値選択論理回路723によりMRME707〜715をR1にプログラムしている場合、類似の構成を得られる。VREF/R1=I1の場合、I1/2単位でI1/2から3.5I1までのプログラム可能な抵抗が得られる。
【0052】
別の動作可能な構成では、選択信号S1、S2、およびS3をアクティブにすることで、セグメント701〜705のすべてを選択し、値選択論理回路723を使用して、出力電流IOUTをプログラムすることが可能である。D3およびD4信号は別々にアサートすることが可能であるが、第1の構成では、同じ信号、つまりD3としてアサートされ、MRME713、715の両方の状態が同じ状態にプログラムされる。D1、D2、D3がまとめて論理000bとして動作し、低い抵抗R0に対し最高電流I0を発生し、D1、D2、D3が論理111bとして動作し、高い抵抗R1に対し最低電流I1を発生すると仮定する。したがって、(I0−I1)/2単位の3.5I1〜3.5I0までの電流範囲が得られる。値選択論理回路723およびS1〜S3信号を組み合わせて使用し、電流値の数を増やすことが可能であるが、線形性はD3およびD4信号の使用とR0対R1の抵抗比によって異なる。
【0053】
一般に、プログラム可能セグメントは線形または非線形連続電流値のプログラミングを可能にする連続構成を形成する。2進数連続構成は、デジタル・システムでは特に有用である。VREF信号の大きさを変更して、出力電流のスケールを変更できる。さらに、範囲および分解能を高めるためにセグメントを追加することが可能である。例えば、並列セグメント3Ix、4Ix、5Ix、8Ix、16Ixなど(ただし、「X」は0または1などの異なる電流状態を表す)を追加して範囲を広げることが可能である。さらに、直列セグメントIx/3、Ix/4、Ix/5、Ix/8、Ix/16などを追加して電流分解能を高めることが可能である。さらに、直列結合および並列結合メモリ素子の組み合わせを含む追加または他のセグメントを使用することもできる。
【0054】
図8は、別の実施形態による実装された他のプログラム可能電流源800の概略図である。複数のMRME801、803、805などをノードAとBの間に並列で結合する。特に、MRME801〜805のそれぞれの抵抗性ターミナルがノードAとBの間に一緒に結合される。電圧基準信号VREFをアサートする基準電圧源807がノードAとBの間に印加される。値選択論理回路809が、MRME801〜805のそれぞれの状態を個別に選択するために用意される。特に、値選択論理回路809は信号D1をMRME801のディジット・ライン・ターミナルにアサートし、信号D2をMRME803のディジット・ライン・ターミナルにアサートし、信号D3をMRME805のディジット・ライン・ターミナルにアサートする。出力電流IOUTは、ノードAおよびBを通じて得られる。I0=VREF/R0およびI1=VREF/R1と仮定し、I0はI1よりも大きく、「n」個のセルが並列に接続されている場合、プログラム可能電流源800はI0−I1単位でnI1〜nI0の範囲を設定する。もちろん、それぞれのMRMEの抵抗状態は他のMRMEとほぼ同じであり、n個のMRMEが並列結合されても、n+1個の異なる状態しか得られないことに留意されたい。
【0055】
図9は、磁気抵抗メモリ技術を使用するプログラム可能分圧器回路900の概略図である。基準電圧源901は、基準電圧信号VREFをアサートする。複数のMRME903、905、907、909、911、913、915(903〜915)では、その抵抗ターミナルが直列に結合され、VREF信号と分圧器接合点916との間に第1の抵抗回路を形成し、その電圧接合点916は電圧出力信号VOUTをアサートする。他の複数のMRME917、919、921、923、925、927、929(917〜929)は直列に結合され、VOUT信号とグラウンドとの間に第2の抵抗回路を形成する。このようにして、VOUT信号はプログラム可能であり、MRME903〜929とVREF信号のプログラムされた抵抗値により決定される。MRME903〜929は、複数のプログラム可能な段に分割され、これは、MRME903〜909および923〜929を備える第1段931、MRME911、913、919、および921を備える第2段933、およびMRME915および917を備える第3段935を含む。MRME903〜929はそれぞれ、そのディジット・ライン・ターミナルを容易軸ターミナルとして構成される。段931〜935のそれぞれは、2つのプログラム可能なセグメントを含み、これらは、VREF信号とVOUT信号の間の第1の抵抗回路内の第1のプログラム可能セグメントと、VOUT信号とグラウンドの間の第2の抵抗回路内の第2のプログラム可能セグメントを含む。
【0056】
段931は、4入力(00、01、10、11)を含み、双方向MUX937ではその出力がMRME903〜909および923〜929のそれぞれのディジット・ライン・ターミナルを備える第1段931の制御入力に結合されている。MUX937の00入力は、電流源943の入力に結合され、その出力は段931のMRMEのそれぞれのディジット・ライン・ターミナルに結合されている。電流源945は、入力が電流源943の出力に結合され、出力はMUX937の01入力に結合されている。段933は、00入力が電流源947の入力に結合され、01入力が電流源949の出力に結合されている他の4入力双方向MUX939を備える。電流源947の出力および電流源949の入力はそれぞれ、MUX939の出力に結合され、さらにMRME 911、913、919、および921のディジット・ライン・ターミナルを含む段933の制御入力にも結合される。段935は、00入力が電流源951の入力に結合され、01入力が電流源953の出力に結合されている他の4入力双方向MUX941を備える。電流源951の出力は、電流源953の入力、MUX 941の出力、段935の制御入力に結合され、MRME 915、917のディジット・ライン・ターミナルを含む。MUX 941、939、および937の10および11入力(1Xで表される)はそれぞれグラウンドに結合される。
【0057】
レジスタ955は、3つのフィールドS1、S2、およびS3を含む。図に示されている実施形態では、フィールドS1〜S3はそれぞれ、MUX 937〜941のそれぞれの制御または選択(S)入力に結合された2ビット・フィールドである。特に、レジスタ955のフィールドS1はMUX 941の選択入力に結合され、フィールドS2はMUX 939の選択入力に結合され、フィールドS3はMUX 937の選択入力に結合される。
【0058】
レジスタ955のS1〜S3は、バイパスには使用されないがその代わりに、これを使用してプログラム可能分圧回路900の段931〜935のそれぞれのMRMEのプログラミングをできるようにする。電流源943、947、および951は2つの抵抗状態のうちの対応する1つに各段の各セグメントをプログラミングするために用意された第1のプログラム可能デバイスであり、電流源945、949、および953は2つの抵抗状態の他方の状態または「反対の」状態に各段の各セグメンタをプログラミングするために用意された第2のプログラム可能デバイスである。レジスタ955およびMUX 937〜941は、第1および第2のプログラム可能デバイスと各段のグラウンドとの間で選択する選択論理回路を備える。
【0059】
レジスタ955のS1〜S3にプログラムされた10または11の値(1xで表す)により、それぞれの対応するセグメントのMRMEのそれぞれのディジット・ライン・ターミナルをグラウンドに結合し、それぞれの対応するセグメントのMRMEはそれぞれの抵抗状態を維持する。2進値00がレジスタ955のS1〜S3フィールドにプログラムされると、対応するセグメントのMRMEのそれぞれのディジット・ライン・ターミナルが電流源に結合され、これにより電流が一方向にアサートされるが、値01は反対方向に電流をアサートする電流源を結合する。このようにして、値00がレジスタ955のS1〜S3フィールドに入ると、MRMEがある抵抗状態にプログラムされるが、値01ではMRMEが反対の抵抗状態にプログラムされる。
【0060】
MRME903〜915のディジット・ライン・ターミナルが、プログラミングのためMRME917〜929のディジット・ライン・ターミナルと反対の電流方向で結合される。特に、MRME903〜909のディジット・ライン・ターミナルは、電流源943、945に関してMRME923〜929のディジット・ライン・ターミナルと反対の電流方向で結合される。同様にして、MRME911〜913のディジット・ライン・ターミナルは、電流源947、949に関してMRME919〜921のディジット・ライン・ターミナルと反対の電流方向で結合される。さらに、MRME915のディジット・ライン・ターミナルは、電流源951、953に関してMRME917のディジット・ライン・ターミナルと反対の電流方向で結合される。このようにして、MRME903〜909が電流源943〜945のいずれかによりある抵抗状態にプログラムされると、MRME923〜929は反対の抵抗状態にプログラムされ、またこれは逆にすることもできる。同様に、MRME913〜911が電流源947〜949のいずれかによりある抵抗状態にプログラムされると、MRME919〜921はそれと反対の抵抗状態にプログラムされ、またこれは逆にすることも可能である、MRME915が電流源951、953のいずれかによりある抵抗状態にプログラムされると、MRME917はそれと反対の抵抗状態にプログラムされ、またこれは逆にすることもできる。
【0061】
例えば、値00bがレジスタ955のS3フィールドにプログラムされると、電流源943はMRME903〜909を抵抗がR0とする論理状態0にプログラムされ、MRME923〜929は抵抗をR1とする論理状態1にプログラムされる。値01bがレジスタ955のS3フィールドにプログラムされると、電流源945はMRME903〜909を抵抗をR1とする論理状態1にプログラムされ、MRME923〜929は抵抗をR0とする論理状態0にプログラムされる。同様にして、00bがS2フィールドにプログラムされると、MRME911、913は抵抗をR0とする論理状態0にプログラムされ、MRME921、919は抵抗をR1とする論理状態1にプログラムされる。さらに01bがS2フィールドにプログラムされると、MRME911、913は抵抗をR1とする論理状態1にプログラムされ、MRME921、919は抵抗をR0とする論理状態0にプログラムされる。また、00bがS1フィールドにプログラムされると、MRME915は抵抗をR0とする論理状態0にプログラムされ、MRME917は抵抗をR1とする論理状態1にプログラムされ、01bがS1フィールドにプログラムされると、MRME915は抵抗をR1とする論理状態1にプログラムされ、MRME917は抵抗をR0とする論理状態0にプログラムされる。
【0062】
段931〜935のそれぞれは、VREF信号とグラウンドの間の電圧接合点916のいずれかの側で等しい数のMRMEを含む。さらに、電圧接合点916のいずれかの側の等しい数のMRMEが反対の抵抗状態にプログラムされる。この方法で、MRME903〜929を通るVREF信号とグラウンドとの間の抵抗全体は段931〜935のそれぞれのプログラムされた状態について同じままである。
【0063】
「n」および「m」をn+m=7、7≧n≧0、7≧m≧0となるような整数とすると、プログラム可能分圧回路900の出力はVOUT=(nR0+mR1)/(mR0+nR1)VREFである。したがって、プログラム可能分圧回路900はVOUT=(7R0/7(R1+R0))VREFから(7R1/7(R1+R0))VREFの範囲の8つの状態を持ち、1つ、2つ、または4つのR0およびR1抵抗がS1〜S3プログラミング工程毎に電圧接合点916の反対側に入れ替えられる。プログラム可能分圧回路900は簡略形式であり、段またはセグメントを追加して範囲および分解能を高めることが可能であることは理解されるであろう。さらに、直列結合および並列結合メモリ・デバイスの組み合わせとともに追加または他の段またはセグメントを含めることもできる。さらに、任意の個数のMRMEを不均等な構成を含む電圧接合点916のいずれかの側に用意することもできる。さらに、MRMEを所望の形で配列し、平衡構成または不平衡構成にすることもできることは理解されるであろう。VREF信号とグラウンドの間の全抵抗は、一定である必要はなく、Zが配列内のMRMEの総数を表すとすると、ZR0からZR1の範囲とすることが可能である。VREFとグラウンドとの間の各状態に対して全抵抗が一定であると、いくつかの回路および構成では特に都合がよい。
【0064】
図10は、磁気抵抗メモリ・アレイをプログラムする方法を示すチャート図である。説明のため、カラム・メモリ・ラインに8つとロー・メモリ・ライン8つを含む8X8メモリ・アレイが図に示されている。磁気抵抗メモリ・アレイは、64個の多状態磁気抵抗メモリ素子を備え、これらはそれぞれのカラムおよびロー・メモリ・ラインの所定の距離内で結合され、それぞれのメモリ素子はメモリ・アレイのそれぞれのカラム・メモリ・ラインに沿う容易軸ターミナルと、メモリ・アレイのそれぞれのロー・メモリ・ラインに沿う困難軸ターミナルを含む。図10のチャートには、各カラム・メモリ・ラインのカラム・アドレス(CCC)が000bから111bの範囲で垂直側に沿って示され、各ロー・メモリ・ラインのロー・アドレス(RRR)が000bから111bの範囲の上水平側に沿って示されている。各ビットは、CCCRRRbとして扱われ、カラム・アドレスが最初に指定され、次にロー・アドレスが続く。さらに、後述のように、カラム・メモリ・ラインに対するアサートされた電流レベルが右の垂直側に示されており、アサートされたローの電流が下側に沿って示されている。
【0065】
メモリ・アレイの各メモリ素子はプログラミングの前に論理0に初期化されると仮定する。カラム・メモリ・ライン000b〜010bに沿ったすべてのメモリ素子に対して論理値1をプログラムし、ロー・メモリ・ライン000b、001b、および010bで論理値1を有する部分的カラム・メモリ・ライン011bをプログラムするのが望ましい。さらに、単一書き込み操作でメモリ・アレイ全体をプログラムするのが望ましい。
【0066】
メモリ・アレイは、ロー・メモリ・ラインのそれぞれに沿って低電流レベル(IRL)または中電流レベル(IRM)を印加し、カラム・メモリ・ラインのそれぞれに沿って低電流レベル(ICL)、中電流レベル(ICM)、または高電流レベル(ICH)を印加するように構成される。低電流レベルは一般に、電流が非常に小さいか、または全くないことを示す。図4Bに戻ると、容易軸に沿うカラム・メモリ・ラインについて、低電流レベルは弱い磁界の強さFLを示し、中電流レベルは中の磁界の強さFMを示し、高電流レベルは高い磁界の強さFHを示す。このようにして、中電流レベルは約50%の電流レベルを表すが、高電流レベルは100%の電流レベルを表す。困難軸に沿ったロー・メモリ・ラインの中電流レベルは、少なくとも電流の閾値レベルを表す。ロー・メモリ・ラインおよびカラム・メモリ・ラインに印加される中電流は、対応するMRMEまたはメモリ素子を十分プログラムできるものである。容易軸または困難軸に沿うなど1つのメモリ・ラインにだけ印加される中電流は、メモリ素子をプログラムするのには十分でない。容易軸に沿ってカラム・メモリ・ラインに印加された高電流はロー電流に関係なくカラム・メモリ・ラインに沿って結合されたすべてのメモリ素子をプログラムするのに十分である。
【0067】
高電流レベルICHはカラム・メモリ・ライン000b、001b、および010bに印加され、ロー・メモリ・ラインに沿って印加された電流レベルに関係なく、これらのカラム内のすべてのメモリ素子をプログラムする。したがって、カラム・メモリ・ラインに沿って印加された高電流は、カラム・メモリ・ラインの所定の範囲内で結合された多状態磁気抵抗メモリ素子のすべてをプログラムするのに他と関係なく十分である。中電流レベルICMは、カラム・メモリ・ライン011bに沿って印加される。中電流レベルは、それ自体では011bカラム・メモリ・ライン全体をプログラムするのには不十分である。中電流レベルIRMは、ロー・メモリ・ライン000b、001b、および010bに沿って印加される。カラム・メモリ・ライン011bに沿って印加されるICMとロー・メモリ・ライン000b〜010bに沿って印加されるIRMの組み合わせは、メモリ・アレイの3つのビット011000b、011001b、011010bを十分プログラムできる。ロー・メモリ・ライン011b〜111bに沿うカラム・メモリ・ライン011bの残りのメモリ素子は、低レベルの電流IRLを受け取り、したがって、論理0にはプログラムされず、また論理0のままではない。残りのカラム・メモリ・ライン100b〜111bは低電流レベルICLを受け取る。
【0068】
単一書き込み操作でメモリ・アレイが望み通りにプログラムされるのが理解される。第1のメモリ・ラインでアサートされた高電流レベルにより、そのメモリ・ラインに沿って所定の範囲内で結合されているすべてのメモリ素子を含むメモリ・アレイ素子のサブセットがプログラムされる。メモリ・ラインに沿ってアサートされた中電流レベルにより、直交メモリ・ラインに沿って中電流レベルをアサートしてそのメモリ・ラインに沿ってメモリ素子を個別にプログラミングすることが可能である。メモリ・ラインに沿う低電流レベルでは、高電流レベルが容易軸方向に直交メモリ・ラインに沿って印加されない限りそのメモリ素子はプログラムされない。磁気抵抗メモリ・アレイをプログラムするこの方法の利点の1つは、アレイ内の所定の個数のメモリ素子またはビットをプログラムできるという点である。また、ビットはすべて、一回のプリセットまたはリセット操作で同じ状態にプログラムできる。
【0069】
図11は単一書き込み操作でカラム・メモリ・ライン全体のすべてのMRMEをプログラムすることが可能であるカラム駆動回路1102を備えるメモリ・アレイ1100の一部の概略図である。メモリ・アレイ1100は、複数のカラム・メモリ・ラインC1、C2などおよび複数のロー・メモリ・ラインR1、R2などを含む。カラム・メモリ・ラインC1は、MRME1101、1103などのビット・ライン・ターミナルに結合されている。右側の省略記号で示されているように、追加素子をカラム・メモリ・ラインC1に結合することが可能であることの留意されたい。カラム・メモリ・ラインC2は、MRME1105、1107などのビット・ライン・ターミナルに結合されている。前述のように、右の省略記号により示されているように、追加MRMEをメモリ・ラインC2に沿って含めることが可能である。ロー・メモリ・ラインR1は、MRME1101および1105などのディジット・ライン・ターミナルに結合されている。下の省略記号により示されているように、追加MRMEをロー・メモリ・ラインR1に結合することが可能である。ロー・メモリ・ラインR2は、MRME1103および1107などのディジット・ライン・ターミナルに結合されている。さらに、下の省略記号により示されているように、追加MRMEをロー・メモリ・ラインR2に結合することが可能である。
【0070】
MOS型トランジスタなどのトランジスタ1109では、その電流経路がMRME1101の選択ターミナルとグラウンドの間に結合されている。他のトランジスタ1111では、その電流経路がMRME1103の選択ターミナルとグラウンドの間に結合されている。さらに、トランジスタ1113および1115では、その電流経路がMRME1105および1107のそれぞれの選択ターミナルとグラウンドの間に結合されている。メモリ・アレイ1100に用意されたそれぞれの追加MRMEのように、追加トランジスタを結合する。WL1と表される第1のワード・ライン導線は、トランジスタ1109および1113の制御ターミナルに結合される。同様に、WL2と表される第2のワード・ライン導線は、トランジスタ1111および1115の制御ターミナルに結合される。メモリ・アレイ1100の各ロー・メモリ・ラインについてワード・ライン導線が1つしかいない場合に、必要に応じて、さらにワード・ライン導線を追加する。
【0071】
バッファ1119には、R1メモリ・ラインに結合された出力と、電流源1117の出力を受け取る入力がある。他のバッファ1123の出力は、メモリ・ラインR2に結合され、その入力は他の電流源1121の出力に結合されている。電流源1117〜1121の入力はグラウンドに結合されている。バッファ1119の制御入力は信号R1Mを受け取り、バッファ1123の制御入力は信号R2M受け取る。2つのバッファ1125および1127は、その出力がC1メモリ・ラインに結合されている。2つのバッファ1129および1131は、その入力がC1メモリ・ラインに結合されている。2つのバッファ1133および1135の出力は、C2メモリ・ラインに結合されている。C2メモリ・ラインは、2つのバッファ1137および1139の入力に結合されている。電流源1141、1143、1149、および1151は、その出力がバッファ1125、1127、1133、および1135のそれぞれの入力に結合されている。電流源1145、1147、1153、および1155は、その入力がバッファ1129、1131、1137、および1139の出力にそれぞれ結合されている。バッファ1141、1143、1149、および1151の入力は、グラウンドに結合されている。電流源1145、1147、1153、および1155の出力はグラウンドに結合されている。
【0072】
バッファ1125〜1139はそれぞれの制御入力で対応するカラム・メモリ・ラインに沿って電流源1141〜1155の対応する1つを適用するためにバッファをアクティブにする制御信号を受け取る。各制御信号は、形式CNLDに従うが、「N」はカラム・メモリ・ライン番号を表し、「L」は電流レベル(L=低、M=中、H=高)を表し、「D」は電流の方向(+=正、−=負)を表し、電流の方向によりプログラムされた論理状態が論理0または論理1として制御される。バッファ1125は、制御信号C1H+を受け取り、バッファ1127は制御信号C1M+を受け取り、バッファ1129は制御信号C1H−を受け取り、バッファ1131は制御信号C1M−を受け取る。バッファ1133は、制御信号C2H+を受け取り、バッファ1135は制御信号C2M+を受け取り、バッファ1137は制御信号C2H−を受け取り、バッファ1139は制御信号C2M−を受け取る。
【0073】
電流源1141〜1155はそれぞれ、ほぼ中程度の電流レベルをアサートすることに留意されたい。低電流レベルをアサートするために、所定のカラム・メモリ・ラインに結合されている4つすべての電流バッファはオフにされ、4つの対応する電流源が切断される。例えば、低電流レベルをC1メモリ・ラインに適用するには、制御信号C1H+、C1H−、C1M+、およびC1M−をすべてネゲートするか、または他の何らかの形でアサートしない。与えられた方向+または−について中電流レベルをアサートするために、対応する中制御信号をアサートする。例えば、正の中電流レベルをC2メモリ・ラインに適用するには、制御信号C2M+をアサートし、制御信号C2H+、C2H−、およびC2M−をアサートしない。負の中電流レベルをC2メモリ・ラインに適用するには、制御信号C2M−を代わりにアサートする。与えられた方向+または−について高電流レベルをアサートするために、対応する中および高制御信号を両方ともアサートする。例えば、正の高電流レベルをC1メモリ・ラインに適用するには、制御信号C1M+およびC1H+を両方ともアサートし、制御信号C1H−およびC1M−をアサートしない。負の中電流レベルをC1メモリ・ラインに適用するには、制御信号C1M−およびC1H−をアサートし、制御信号C1M+およびC1H+を両方ともアサートしない。
【0074】
バッファ1119、1123はそれぞれの制御入力で対応するロー・メモリ・ラインに沿って電流源1117、1121の対応する1つを適用するためにバッファをアクティブにする制御信号を受け取る。各制御信号は、形式RNLに従うが、「N」はロー・メモリ・ライン番号を表し、「L」は電流レベル(L=低、M=中または閾値)を表す。ロー・メモリ・ラインは電流の方向が関連がないように困難軸に沿っている。バッファ1119は、アサートされるとバッファ1119をオンにし、電流源1117をR1メモリ・ラインに適用する制御信号R1Mを受け取る。バッファ1123は、アサートされるとバッファ1123をオンにし、電流源1121をR2メモリ・ラインに適用する制御信号R2Mを受け取る。
【0075】
動作時、C1M+およびC1H+(またはC1M−およびC1H−)信号がアサートされ、MRME1101、1103などを含む、C1メモリ・ラインに沿ってメモリ素子すべてが論理1(または論理0)にプログラムされるが、その際に電流源1141および1143(または1145および1147)が適用される。C2M+およびC2H+(またはC2M−およびC2H−)信号がアサートされ、MRME1105、1107などを含む、C2メモリ・ラインに沿ってメモリ素子すべてが論理1(または論理0)にプログラムされるが、その際に電流源1149および1151(または1153および1155)が適用される。このようにして、メモリ・アレイのすべてのメモリ素子が一度にプログラムできることは理解されるであろう。CXM+(またはCXM−)およびRYM信号がまとめてアサートされ、カラムXとローYのところのメモリ素子が論理1(または論理0)にプログラムされるが、そのために対応する電流源が適用される。例えば、MRME1103は、電流源1143(または1147)および1121を適用することでC1M+(またはC1M−)およびR2M信号がアサートされると論理1(または論理0)にプログラムされる。
【0076】
カラム駆動回路1102は、複数の代替実施形態のうちの1つで実装でき、示されている特定の実施形態は説明を目的としている。例えば、一実施形態では、電流源1141および1143は単一の電流源として組み合わせることにより、中または高レベルの電流を正の方向にアサートする。バッファ1125および1127は電流源に組み込むことが可能であり、これは適切な中央論理回路から制御信号を受け取り別の実施形態で適切な電流レベルをアサートする。さらに、別の実施形態では、電流源1145および1147を単一の電流源に組み込むか、または電流源1141および1143と組み合わせて単一のプログラム可能電流源にすることが可能である。カラム駆動回路1102の他の電流源およびバッファについても同じことがいえる。また、類似の原理がロー・メモリ・ラインの電流源回路に適用される。
【0077】
一般に、容易軸に沿うメモリ素子の対応する第1のサブセットの所定の範囲内でそれぞれ結合された対応する第1のメモリ・ラインに結合された1つまたは複数の第1の電流源は、メモリ素子のそれぞれの第1のサブセット内のメモリ素子のそれぞれの論理状態をプログラムするのに単独で十分な磁界を発生する第1の電流レベルを印加することが可能である第1の状態をそれぞれ含む。それぞれの第1の電流源はさらに、それぞれの第1のサブセット内の多状態磁気抵抗メモリ素子のどれかの論理状態をプログラムするのに単独では不十分な磁界を発生する第2の電流レベルを印加することが可能である第2の状態を含むことが可能である。メモリ・アレイは困難軸に沿ってメモリ素子のそれぞれの第2のサブセットの所定の範囲内で結合される1つまたは複数の第2のメモリ・ラインを含み、それぞれの第2のメモリ・ラインは第1のサブセットのそれぞれの1つのメモリ素子の少なくとも1つを含む。1つまたは複数の第2の電流源は、それぞれ各第2のメモリ・ラインに結合されており、それぞれの第2のメモリ・ラインに沿って第3のまたは閾値電流レベルを印加する。このようにして、第1の電流源の第2の電流レベルおよび第2の電流源の第3の電流レベルは第1と第2の両方の対応するサブセット内のメモリ素子の論理状態を十分プログラムすることが可能である。
【0078】
第1および第2の電流源およびメモリ・ラインは、それぞれ、カラムおよびローの電流源およびメモリ・ラインに対応する。一回の書き込み動作で磁気抵抗メモリ・アレイをプログラムする電流源を制御するための制御論理回路を実現することが可能である。制御論理回路は、第1の状態に入る少なくとも1つのカラム電流源を制御し、対応するカラム・メモリ・ライン内のメモリ素子をプログラムする。制御論理回路は、第2の状態に入る少なくとも1つのカラム電流源を制御し、少なくとも1つの部分カラム・メモリ・ライン内のメモリ素子をプログラムする。制御論理回路は、さらに、第3の状態に入る少なくとも1つのロー電流源を制御し、部分カラム・メモリ・ライン内の共通メモリ素子をプログラムする。
【0079】
図12は、磁気抵抗メモリ技術を使用するデジタル/アナログ・コンバータ(DAC)1200のブロック図である。デジタル入力が任意選択のレジスタ1201に印加され、そのデジタル入力が格納される。レジスタ1201は制御論理回路1203によって読み取られ、複数(i)のロー(R)信号と複数(j)のカラム(C)信号を後述のMRMEを含むメモリ・アレイ1205にアサートする。制御論理回路1203は、読み取り/書き込み(R/W)信号をメモリ・アレイ1205に印加し、任意選択により、信号処理ブロック1209にアサートする。基準電圧源1207は、基準電圧信号VREFをメモリ・アレイ1205にアサートする。メモリ・アレイ1205の出力が信号処理ブロック1209に送られ、そこで、アナログ信号をバッファまたは増幅器1211に対してアサートし、さらにアナログ出力信号VOUTを供給する。
【0080】
制御論理回路1203は、複数のローおよびカラム信号を適切な方法でメモリ・アレイ1205にアサートし、デジタル入力値に比例するメモリ・アレイ1205内のメモリ・セルの数をプログラムするように構成されている。例えば、メモリ・アレイ1205は、最初に、すべて論理0にリセットすることが可能であり、制御論理回路1203はデジタル入力値に比例する個数の論理1をメモリ・アレイ1205にプログラムする。一実施形態では、制御論理回路1203は、メモリ・アレイ1205のカラムおよびロー・メモリ・ラインに沿って必要なカラムおよびロー電流信号をアサートするように構成されている。それとは別に、メモリ・アレイ1205は制御可能な電流源および任意選択のバッファまたは電流駆動回路を備え、制御論理回路1203はメモリ・アレイ1100について上述したのと類似した方法などで適切な制御信号をアサートする。
【0081】
後述のように、メモリ・アレイ1205は、MRAMと類似の方法で構成することが可能であり、カラムおよびロー信号が連続書き込み動作で印加され、メモリ・アレイが1205がプログラムされる。それとは別に、メモリ・アレイ1205は、単一書き込み動作でのプログラミングを使用可能にする大電流源を備えるカラム駆動回路1102を有するメモリ・アレイ1100と類似した方法で構成することが可能である。さらに制御論理回路1203は、1つまたは複数の連続動作でR/W信号を低レベルにアサートし、メモリ・アレイ1205をプログラムし、その後、R/W信号を高レベルにアサートして、信号処理ブロック1209によってメモリ・アレイ1205を読み取ることが可能であるようにする。任意選択で、R/W信号が信号処理ブロック1209に送られ、読み込み動作をいつ実行するかを指示する。後述のように、電圧源1207などの電圧源で選択的に、基準信号をメモリ・アレイ1205内のメモリ素子に印加する。メモリ・アレイ1205の出力ターミナルは、基準信号を印加してアナログ出力信号を発生することで生じるメモリ素子のそれぞれにより発生する信号を組み合わせる。
【0082】
信号処理ブロック1209は、いくつかの機能のうち1つまたは複数を実行するように構成できる。機能の1つに、メモリ・アレイ1205を読み込みアナログ電流または電圧信号を受け取る機能がある。信号処理ブロック1209はさらに、増幅(または減衰)機能を実行して、出力でのVOUT信号のスケールを適切に設定することが可能である。信号処理ブロック1209は、さらに、特定の用途に応じて、フィルタ処理機能を実行することが可能である。例えば、信号処理ブロック1209は、複数のデジタル入力に基づきアナログ曲線を平滑化して食い違いまたは範囲外れ値を除去することが可能である。さらに、信号処理ブロック1209は、メモリ・アレイ1205内のメモリ素子の状態の変化に基づいて機能を実行することが可能である。さらに、または他の方法で、信号処理ブロック1209はメモリ・アレイ1205の順次または二分探索法を実行して、閾値条件を識別することが可能である。
【0083】
図13Aは、DAC1200のメモリ・アレイ1205として使用できるメモリ・アレイ1300の一部の概略図である。双方向電流源1301は、グラウンドとアレイ1300のカラム・メモリ・ラインC1の間に結合されている。双方向電流源1301は、信号C1+/−により制御され、これは論理1に対応するC1+、論理0に対応するC1−、およびC1をメモリ・ライン内のメモリ素子の現在の状態を維持するようにアサートされないという3つの状態を有する。他の双方向電流源1303が、グラウンドとメモリ・ラインC2の間に結合され、制御信号C2+/−を受け取るが、これも3つの状態を持ち、C1+/−信号と類似した動作をする。電流源1305は、グラウンドとメモリ・ラインR1の間に結合され、制御信号R1のアサート後に中または閾値電流レベルを選択的に印加し、電流源1307は、グラウンドとメモリ・ラインR2の間に結合され、制御信号R2のアサート後、中または閾値電流レベルをR2メモリ・ラインに沿って選択的に印加する。上述のように、省略記号で示されているように、カラムおよびロー・メモリ・ラインを追加することが可能である。
【0084】
基準電圧源1207は、トランジスタ1309、1311の一方の電流ターミナルに結合されている。トランジスタ1309の他方の電流ターミナルは、C1メモリ・ラインに結合され、トランジスタ1311の他方の電流ターミナルはC2メモリ・ラインに結合されている。トランジスタ1309、1311の制御ターミナルは、R/W信号を受け取る。トランジスタ1309、1311は、VREF信号を選択的に印加するためにソース・スイッチ・デバイスとして使用される。MRME1313および1315では、そのビット・ライン・ターミナルがC1メモリ・ラインに結合され、そのディジット・ライン・ターミナルがR1およびR2メモリ・ラインにそれぞれ結合されている。MRME1317および1319では、そのビット・ライン・ターミナルがC2メモリ・ラインに結合され、そのディジット・ライン・ターミナルがR1およびR2メモリ・ラインにそれぞれ結合されている。MRME1313の選択ターミナルは、トランジスタ1321の一方の電流ターミナルに結合される。MRME1315の選択ターミナルは、トランジスタ1323の一方の電流ターミナルに結合される。MRME1317の選択ターミナルは、トランジスタ1325の一方の電流ターミナルに結合される。MRME1319の選択ターミナルは、トランジスタ1327の一方の電流ターミナルに結合される。トランジスタ1321〜1327の他方の電流ターミナルは総和接合点1329に結合されている。トランジスタ1321〜1327は、読み取りスイッチ・デバイスであり、これらはメモリ・アレイ1300の読み取り動作を実行するため選択的にアクティブにされる。R/W信号がトランジスタ1321〜1327のそれぞれの制御ターミナルに供給される。出力バッファ1331ではその入力が総和接合点1329に結合され、その出力は出力電流信号IOUTを供給する。バッファ1331は、その制御入力のところでR/W信号を受け取る。
【0085】
動作中、書き込み動作のためR/W信号は低レベルにアサートされ、基準電圧源1207を切断し、総和接合点1329を切断する。書き込み動作時にCX+/−およびRY制御信号を組み合わせてアサートすると、前述のようにして、Xカラム・メモリ・ラインおよびYロー・メモリ・ラインに沿って対応するメモリ素子をプログラムすることが可能である。読み取り動作のためR/W信号が高レベルにアサートされると、VREF信号がC1、C2などのメモリ・ラインに印加される。トランジスタ1321〜1327は、読み取り動作時にアクティブになり、メモリ・アレイ1300のメモリ素子を通じて総和接合点1329経由で電流を電圧源1207からアクティブにされているバッファ1331に流し、IOUT信号を発生させることが可能である。
【0086】
図13Bは、別の実施形態によるメモリ・アレイ1350の概略図である。メモリ・アレイ1350は、基準電圧源1207が、入力がグラウンドに結合され、出力がトランジスタ1309および1311のそれぞれの電流ターミナルに結合されている基準電流源1351で置き換えられることを除きメモリ・アレイ1300と実質的と類似している。また、電圧源1207は、電流源1351で置き換えられる。類似のコンポーネントには同じ参照番号を使用する。さらに、トランジスタ1321〜1327が、それぞれのMRMEとグラウンドの間に結合されている。カラム・メモリ・ラインは、総和接合点1353のところで結合され、この接合点はバッファ1355の入力に結合されている。バッファ1355の出力により、電圧出力信号VOUTがアサートされる。メモリ・アレイ1350の書き込み動作時にプログラム動作を行うことはメモリ・アレイ1300と実質的に類似している。しかし、R/W信号がアサートされ読み取り動作であることが示されると、電流源1351は基準電流IREFをメモリ・アレイ1350のメモリ素子にアサートし、バッファ1355の入力の総和接合点1353のところに電圧を発生させる。バッファ1355で、VOUT信号が発生する。
【0087】
DAC1200は、メモリ・アレイ1300、1350のいずれかを使用することが可能であるが、ただし、信号処理ブロック1209がそれに応じて、バッファ1211の出力のところにアナログ出力電圧信号VOUTを発生させるためIOUT電流出力またはVOUT電圧出力のいずれかを受け取るように実装されることを除く。メモリ・アレイ1300および1350は、読み取り動作を開始する前に書き込み動作で書き込み信号を何回かアサートして連続工程によりプログラムされる。したがって、別々の読み取りおよび書き込み信号は、示されているような単一のR/W信号の代わりに、対応する回路で使用することが可能である。しかしながら、R/W信号は、本発明の実施形態の発明概念を説明する。
【0088】
図14は、メモリ・アレイ1300または1350もしくは磁気抵抗メモリ技術用いたその他の適当なメモリ・アレイのいずれかを使用してメモリ・アレイ1205をプログラムするDAC1200の複数工程にわたる書き込み動作を説明するチャート図である。図15Aおよび15Bは、制御論理回路1203によるメモリ・アレイ1205のプログラミングを説明する図10のチャート図に類似したチャート図である。説明のため、64個のメモリ素子からなる8X8メモリ・アレイを図に示している。また、カラム・アドレス000b〜111bは8つのカラム・メモリ・ラインのチャートの縦の辺に沿って示されており、ロー・アドレス000b〜111bは8つのロー・メモリ・ラインの上辺に沿って示されている。カラム・メモリ・ラインに対するアサートされた電流レベルは、右の垂直側に示されており、アサートされたローの電流は下側に沿って示されている。対応するカラム・メモリ・ラインに沿って、電流ICMは中電流レベルを表し、電流ICLは低電流または電流が存在していないことを表す。対応するロー・メモリ・ラインに沿って、電流IRMは中または閾値電流レベルを表し、電流IRLは低電流または電流が存在していないことを表す。図15Aおよび15Bは、図14とともに参照する必要がある。
【0089】
第1のブロック1401では、デジタル値が、直接にまたはレジスタ1201から制御論理回路1203に届く。次のブロック1403で、カラムの電流信号ICMが、すべて論理1を必要とするそれぞれのカラム・メモリ・ラインについてアサートされる。さらに、ローの電流信号IRMがすべてのロー・メモリ・ラインについてアサートされ、すべて論理1でICMを受け取る各カラム・メモリ・ラインをプログラムする。制御論理回路1203は、適切なカラムおよびローの制御信号をアサートしてこの目的を実行する。図15Aに示されているように、電流レベルICMは、カラム・メモリ・ライン000b、001b、および010bに沿ってアサートされる。カラム電流ICLは、残りのカラム・メモリ・ライン011b〜111bに沿ってアサートされる。ロー電流IRMは、すべてのロー・メモリ・ライン000b〜111bに沿ってアサートされる。メモリ・アレイ1300または1350が8X8構成に拡大された場合、制御論理回路1203はカラム制御信号C1+、C2+、およびC3+およびすべてのロー制御信号R1〜R8をアサートする。次の工程1405で、書き込み信号(R/W)がアサートされ、メモリ・アレイ1205がプログラムされる。このようにして、カラム・メモリ・ライン000b〜010bはすべて論理1でプログラムされる。
【0090】
次の工程1407で、さらに論理1をメモリ・アレイ1205内でプログラムするかどうかが決定される。そうする場合、作業は次のブロック1409に続き、カラム電流ICMが次のカラムに対してアサートされ、論理1がプログラムされる。図15Bを参照すると、カラム・メモリ・ライン011bは1つまたは複数の論理1をプログラムする電流ICMを受け取る。さらに、ブロック1409で、ロー電流信号IRMがロー・メモリ・ライン毎にアサートされ、論理1がカラム・メモリ・ライン011bに沿ってプログラムされる。ロー・メモリ・ライン000b〜010bは、論理1でプログラムされ、したがって、ロー電流IRMはこれらのロー上でアサートされる。残りのカラム・メモリ・ライン100b〜111bは低電流またはICLを受け取り、残りのロー・メモリ・ライン011b〜111bは低電流またはIRLを受け取る。制御論理回路1203は、必要な制御信号をアサートしてこの目的を実行する。次のブロック1411で、書き込み信号がアサートされ、この書き込み動作が完了する。このようにして、論理1がアドレス011000b、011001b、および011010bにプログラムされる。
【0091】
カラム・メモリ・ライン000b〜010bはすでにプログラムされ、これらのカラムに沿って流される電流は0である場合も、ICXで示されるように正の中間レベルである場合もあることに留意されたい。しかし、これらのカラム・メモリ・ラインに沿って論理0をMRMEにプログラムするのを防ぐために、これらのカラムはIC−の電流を受け取るべきでないことに留意されたい。ブロック1411から動作はブロック1407に戻り、さらに論理1がプログラムされるかどうかを判別される。プログラムするのであれば、動作は工程1407と1411の間の反復ループに入り、これをメモリ・アレイ1205内の論理1がすべてプログラムされるとこのループを抜ける。プログラムしない場合、動作は完了し、メモリ・アレイ1205がプログラムされる。動作は、反対の電流方向が使用されることを除き論理0をプログラムすることと実質的と類似していることに留意されたい。
【0092】
図15Cは、構成の柔軟性を示す別の実施形態を説明する図15Aおよび15Bに示されているチャートに類似したチャート図である。この場合、3つの論理1をカラム・メモリ・ライン011bにプログラムするのではなく、前の反復で2つの論理1をロー・メモリ・ライン000bおよび001bにプログラムする。図15Cに示されているように次の反復で、カラム・メモリ・ライン100bに沿ってカラム電流ICMを流し、ロー・メモリ・ライン000bに沿ってロー電流IRMを流すことによりアドレス100000bに追加論理1をプログラムする。残りのロー・メモリ・ライン001b〜111bは低電流IRLを受け取り、カラム・メモリ・ライン011bおよび101b〜111bは低電流またはICLを受け取る。再び、カラム・アドレス000b〜010bのカラム電流はICXである。
【0093】
図16は、図13Aのメモリ・アレイ1300の入力および出力を示すグラフ図である。出力電流IOUTは縦軸またはY軸に沿ってプロットされ、デジタル入力値は水平軸またはX軸に沿ってプロットされる。最小のデジタル入力(DMIN)については、対応するMRMEの抵抗がR0となるようにメモリ・アレイ1300がすべて0、または多数の0でプログラムされる。VREF信号が印加されると、1601に示されているように最大電流(IMAX)が最小デジタル入力DMINのIOUTに入る。さらに、1603に示されているように、最大デジタル入力(DMAX)については、さらに多くの論理1がメモリ・アレイ1300にプログラムされ、抵抗R1でプログラムされるメモリ・アレイ1300のMRMEの個数が増える。したがって、最小電流(IMIN)は、1603に示されているように、最大デジタル入力DMAXに対してIOUTとして供給される。さらに、直線1605に沿って示されているように、メモリ・アレイ出力電流IOUTがデジタル入力値に比例し、リニアDAC1200が得られることも理解されるであろう。
【0094】
信号処理ブロック1209は、IOUT信号を受け取り、必要に応じて信号の調整を行うように構成されている。例えば、図16に示されているOFFSET電流を除去して、入力と出力との比例関係を得ることが可能である。さらに、信号処理ブロック1209は特定のシステムの実装または構成に応じて好きなようにIOUT信号の必要な増幅、減衰、および/またはフィルタ処理を実行できる。
【0095】
図17は、メモリ・アレイ1100のカラム駆動回路1102を使用することを除き、メモリ・アレイ1300、1350と類似しているメモリ・アレイにより実装されているDAC1200の動作を示すチャート図である。したがって、ロー電流に関係なく高カラム電流を使用してカラム・メモリ・ライン全体をプログラムすることが可能である。第1のブロック1701で、前述のように制御論理回路1203は直接にまたはレジスタ1201からデジタル値を受け取る。次のブロック1703で、高カラム電流信号が、すべて論理1をプログラムする必要があるそれぞれのカラム・メモリ・ラインにアサートされる。次のブロック1705で、中カラム電流信号が、すべて論理1ではなくいくつかの論理1を必要とするそれぞれのカラム・メモリ・ラインにアサートされる。次のブロック1707で、中または閾値ロー電流信号が、少なくとも1つの論理1をを必要とするそれぞれのロー・メモリ・ラインにアサートされる。次のブロック1709で、書き込み信号がアサートされ、メモリ・アレイ1205がプログラムされる。
【0096】
すでに述べたように、制御論理回路1203は、適切なローおよびカラム制御信号をアサートし、カラムおよびロー電流の適切なアサートを制御して適切なプログラミングを行うように構成されている。図17のチャート図に示されている、カラム駆動回路1102を使用する実施形態の利点は、メモリ・アレイ1205全体を、図14のチャート図で説明されているように何回も工程を繰り返すのではなく、1回の書き込み動作でプログラムできるという点である。例えば、書き込み信号を1回アサートして、メモリ・アレイをプログラムし、その後、読み取り動作のため読み取り信号をアサートすることが可能である。信号R/W信号をこのようにして使用することが可能である。
【0097】
図18は、メモリ・アレイ1205をDAC機能用ではなく記憶メモリとして使用する追加論理または回路を備えることを除きDAC1200と類似しているDAC/メモリ1800のブロック図である。類似のコンポーネントには同じ参照番号を使用する。DAC/メモリ1800は、メモリ・アレイ1205をメモリ・デバイスとして使用できるようにするイネーブル信号を受け取るメモリ制御論理回路1801を備える。さらに、アレイ読み込み論理回路1803はメモリ・アレイ1205のDATA出力に結合され、デジタル出力信号DOUTを供給する。このようにして、レジスタ1201に供給されるデジタル入力は、メモリ論理回路1801に送られ、そこでデジタル入力値がMRAMSの標準的な方法でメモリ・アレイ1205にプログラムされる。アレイ読み込み論理回路1803は、メモリ・アレイ1205からデータを読み込み、デジタル入力に対応するデジタル出力DOUTをアサートする。このようにして、メモリ・アレイ1205は二重機能で使用される。
【0098】
図19は、磁気抵抗メモリ技術を使用するアナログ/デジタル・コンバータ(ADC)1900のブロック図である。アナログ入力信号は信号処理ブロック1901に送られるが、この信号処理ブロックはフィルタ処理回路などを備えることが可能であり、また対応するアナログ信号AINをアナログ・スプリッタ回路1903の入力に供給する。アナログ・スプリッタ回路1903は、書き込み動作を示す制御論理回路1907からのR/W信号に対する応答として、複数(i)のロー(R)電流信号と複数(j)のカラム(C)電流信号をメモリ・アレイ1905にアサートする。メモリ・アレイ1905は、前述のようにMRMEメモリ素子を備える。後述のように、アナログ・スプリッタ回路1903はAIN電流をメモリ・アレイ1905のロー・メモリ・ラインとカラム・メモリ・ラインに分割し、アナログ入力信号に対応するメモリ・アレイ1905内の比例する個数の論理ビットをプログラムする。メモリ・アレイ1905は最初、すべて論理0にリセットされると仮定すると、アナログ・スプリッタ回路1903により、メモリ・アレイ1905内の比例する個数の論理1がプログラムされる。
【0099】
制御論理回路1907で示されている読み込み動作に対する応答として、読み込み論理回路1909は複数(i)のワード・ライン(WL)信号をメモリ・アレイ1905にアサートし、メモリ・アレイ1905の各カラム・メモリ・ラインに沿ってその個数のビットを読み込む。読み込み論理回路1909は、「m」ビットでデジタル出力信号DOUTを発生し、DOUT信号はデジタル処理ブロック1911に供給される。デジタル処理ブロック1911は、単に、アナログ入力信号に対応するデジタル出力信号を供給するだけである。しかし、別の実施形態では、デジタル処理ブロック1911は、フィルタ処理機能などの他の動作を実行し、メモリ・アレイ1905の状態の変化を判別したり、メモリ・アレイ1905内の閾値を判別したりすることが可能である。デジタル処理ブロック1911はメモリ・アレイ1905の順次または二分探索法を実行して、DOUT信号を判別したり、閾値条件を他の手段で識別することが可能である。このようにして、デジタル処理ブロック911は閾値、メモリ変化などを示す他の信号をアサートすることが可能である。
【0100】
図20はアナログ・スプリッタ回路1903、メモリ・アレイ1905、および読み取り論理回路1909の実施例を示す概略図である。特に、アナログ・スプリッタ回路2003はアナログ・スプリッタ回路1903に対応し、メモリ・アレイ2005はメモリ・アレイ1905に対応し、読み取り論理回路2009は読み取り論理回路1909に対応する。アナログ・スプリッタ回路2003は、AIN信号比例分割するMOS型トランジスタなどの複数のトランジスタを備え、メモリ・アレイ2005内で比例する個数のメモリ素子をプログラムする。
【0101】
R/W信号はインバータ2010の入力に供給され、その出力はアナログ・スプリッタ回路2003の複数のトランジスタ2011、2013、2015、2017、2019、2021、2023、2025、2027、2029、2031、2033、2035、2037、および2039のそれぞれの制御ターミナルに結合されている。トランジスタ2011〜2039のすべての一方の電流ターミナルは、AIN信号を受け取るように結合される。トランジスタ2011の他方の電流ターミナルは、メモリ・アレイ2005のメモリ・ラインC1に結合されている。次の2つのトランジスタ2013、2015の他の電流ターミナルは、次のメモリ・ラインC2に結合される。次の3つのトランジスタ2017〜2021の他の電流ターミナルは、第3のカラム・メモリ・ラインC3に結合される。この構造は、それぞれの連続するカラム・メモリ・ラインC4、C5、C6などに対して結合されているトランジスタの4、5、6などのグループで類似の方法で構成できる。メモリ・アレイ2005は、簡単のため、3つのカラムと2つのローのみを示しており、省略記号はアレイが追加素子を含むことが可能であることを示す。
【0102】
第1のロー・メモリ・ラインR1に使用されるトランジスタの個数は、「n」をカラム・メモリ・ラインの個数として最後のカラム・メモリ・ラインCnに使用されるトランジスタの個数と同じである。簡単にしたメモリ・アレイ2005でn=3とした場合、次の3つのトランジスタ2023〜2027では、他の電流ターミナルがメモリ・アレイ2005の第1のロー・メモリ・ラインR1に結合される。隣接する、順次ロー・メモリ・ライン毎に、トランジスタの個数がnずつ増える。したがって、次の6つのトランジスタ2029〜2039の他の電流ターミナルは、メモリ・アレイ2005の第2のロー・メモリ・ラインR2に結合される。追加ロー・メモリ・ラインR3、R4、R5などで、トランジスタの個数は9、12、15などまで増え続ける。ここでもやはり、簡単のため、3つのカラムと2つのローのみを示している。
【0103】
メモリ・アレイ2005内で、2つのMRME2041および2043のビット・ライン・ターミナルがC1カラム・メモリ・ラインに結合され、ディジット・ライン・ターミナルがそれぞれのロー・メモリ・ラインR1およびR2に結合されている。MRME2045および2047のビット・ライン・ターミナルは、C2カラム・メモリ・ラインに結合され、MRME2045、2047のディジット・ライン・ターミナルはそれぞれのロー・メモリ・ラインR1およびR2に結合されている。MRME2049および2051のビット・ライン・ターミナルは、C3カラム・メモリ・ラインに結合され、MRME2049、2051のディジット・ライン・ターミナルはそれぞれのロー・メモリ・ラインR1およびR2に結合されている。ローおよびカラム・メモリ・ライン毎にさらにMRMEを追加することが可能であり、同様にして結合される。
【0104】
複数のトランジスタ2053、2055、2057、2059、2061、および2063では、それぞれ一方の電流ターミナルがグラウンドに結合され、他方の電流ターミナルがMRME2041〜2051の対応する1つの選択ターミナルに結合されている。特に、トランジスタ2053はMRME2041に結合され、トランジスタ2055はMRME2043に結合され、トランジスタ2057はMRME2045に結合され、トランジスタ2059はMRME2047に結合され、トランジスタ2061はMRME2049に結合され、トランジスタ2063はMRME2051に結合されている。もちろん、メモリ・アレイ2005内の追加MRME毎にさらにトランジスタが用意される。各ロー内のそれぞれのトランジスタの制御ターミナルが、対応するワード・ライン信号に結合される。特に、R1メモリ・ライン内のトランジスタ2053、2057、2061は、第1のワード・ライン信号WL1に結合される。トランジスタ2055、2059、および2063の制御ターミナルは、次のワード・ライン信号WL2に結合される。ロー・メモリ・ラインが追加されるごとにワード・ライン信号が追加される。
【0105】
読み取り論理回路2009内に別のMRAM読み取り回路を、メモリ・アレイ2005のカラム・メモリ・ライン毎に用意する。特に、第1のMRAM読み取り回路2065はC1メモリ・ラインを読み取るように結合され、第2のMRAM読み取り回路2067はC2メモリ・ラインを読み取るように結合され、第3のMRAM読み取り回路2069はC3メモリ・ラインを読み取るように結合される。もちろん、メモリ・アレイ2005内の追加カラム・メモリ・ライン毎にさらにMRAM読み取り回路が用意される。各MRAM読み取り回路2065〜2069は、R/W信号を受け取り、DOUT信号の対応するビットをアサートする。MRAM読み取り回路2065はLSB DOUT1をアサートし、MRAM読み取り回路2067は次のビットDOUT2をアサートし、MRAM読み取り回路2069は第3のデジタル出力ビットDOUT3をアサートし、というように続けるが、ただし、メモリ・アレイ2005のMSBは最高のローおよびカラム・メモリ・ラインに結合されたメモリ素子である。読み取り論理回路2009は、それぞれのカラム・メモリ・ラインに沿ってメモリ素子のプログラムされた論理状態をデジタルで組み合わせ、DOUT信号のそれぞれのビットを得る。
【0106】
アナログ・スプリッタ回路2003のトランジスタ2011〜2039は、それぞれ、実質的には同等の方法で、実質的に同じ領域で実装され、AIN信号の実質的に同じ量の電流を扱う。3X2構成のメモリ・アレイ2005では、C1メモリ・ラインに沿ってアサートされた電流は「i」であり、C2メモリ・ラインに沿ってアサートされた電流は2iであり、C3メモリ・ラインに沿ってアサートされた電流は3iなどとなる。R1メモリ・ラインに沿ってアサートされた電流は3i(簡略化されたメモリ・アレイの場合)であり、R2メモリ・ラインに沿ってアサートされた電流は6iである。したがって、アナログ・スプリッタ回路2003によりAIN信号はカラムおよびロー・メモリ・ラインに沿って次第に離散する信号レベルに分割される。トランジスタ2011〜2039は、それぞれのグループに分割され、それぞれのグループは連続するカラムおよびロー・メモリ・ラインの間で比例して次第に増える電流レベルを伝達する対応するカラムまたはロー・メモリ・ラインに結合された電流デバイスを形成する。このようにして、AIN信号は15iまたはAIN=15iまたはi=AIN/15としてメモリ・アレイ2005内に分散される。したがって、メモリ素子6個構成のメモリ・アレイ2005では、入力電流AINはメモリ・ラインC1、C2、C3、R1、R2間にそれぞれi、2i、3i、3i、6iとして比例分割される。MRME2041は全電流4iを受け取り、MRME2045は電流は5iを受け取り、MRME2049は電流6iを受け取り、MRME2043は全電流7iを受け取り、MRME2047は全電流8iを受け取り、MRME2051は全電流9iを受け取る。このようにして、MRME2041〜2051は一方のロー・メモリ・ラインから次のロー・メモリ・ラインへ、一方のカラム・メモリ・ラインから次のカラム・メモリ・ラインへ比例して増大する量の電流を受け取る。
【0107】
信号処理ブロック1901は、ビットの比例する個数をプログラムするためにアナログ・スプリッタ回路1903により複数のメモリ・アレイ1905に分割する適切な範囲にアナログ入力信号を増幅または減衰するように構成される。アナログ・スプリッタ回路2003、メモリ・アレイ2005、および読み取り論理回路2009の構成は、主要な概念を説明するために簡略化されている。しかし、最下位カラム・メモリ・ラインC1はトランジスタ数が隣接するカラム・メモリ・ラインC2、C3などについて1つずつ増加する場合に、電流を分割するトランジスタを1つではなく複数用意することが可能であることに留意されたい。ロー・メモリ・ラインR1、R2などに対する駆動回路を適切に分散させ、メモリ・アレイ2005間に比較的直線的な構成を適切に実現する。信号処理ブロック1901は、したがって、AIN信号の適切な範囲を規定し、書き込み動作時にメモリ・アレイ2005間に比例する個数のビットをプログラムするように構成される。
【0108】
トランジスタ2011〜2039のそれぞれは他のそれぞれのトランジスタと実施的に同じ量の電流を流すことに関して実質的に同等であることに留意されたい。別の実施形態では、単一または電流トランジスタをカラム・メモリ・ラインおよびロー・メモリ・ラインごとに用意することが可能であり、トランジスタの物理的面積はメモリ・アレイ2005を線形的にプログラムするように比例した量の電流を引き込むように比例したスケールが設定される。
【0109】
制御論理回路1907がR/W信号をハイ・レベルにアサートし、読み込み動作であることを示した場合、駆動回路のトランジスタ2011〜2039は遮断され、読み取り論理回路2009はワード・ライン信号WL1、WL2などをアサートして、メモリ・アレイ2005内のトランジスタ2053〜2063をアクティブにする。読み取り論理回路2009によりさらに、前述の方法のようにメモリ・アレイ2005に対し電流または電圧源(図には示されていない)がアサートされる。その後、読みとり論理回路2009は、各カラム・メモリ・ラインC1、C2、C3などに存在する電流または電圧を感知する。特に、MRAM読み取り回路2065はC1メモリ・ラインを読み込み、MRAM読み取り回路2067はC2メモリ・ラインを読み込み、MRAM読み取り回路2069はC3メモリ・ラインを読み込み、というような動作が続く。したがって、各MRAM読み取り回路2065〜2069は、それぞれのカラム・メモリ・ラインに沿ってメモリ素子のプログラムされた論理状態をデジタルで組み合わせ、DOUT信号のそれぞれのビットを得る。一実施形態では、それぞれのMRAM読み取り回路は論理1などの所定の論理状態を取るメモリ素子を計数する。それとは別に、読み取り論理回路2009は二分探索または順次探索を実行して論理状態を数える。
【0110】
図21は、ADC1900の動作を説明するチャート図である。第1のブロック2101では、アナログ入力信号が信号処理ブロック1901に届く。次のブロック2103で、前述のように信号処理ブロック1901により信号処理が実行され、信号処理ブロック1901がAIN信号をアサートする。次のブロック2105で、アナログ・スプリッタ回路1903がAIN信号を複数のローおよびカラム・メモリ・ライン電流に分割し、これらの電流がメモリ・アレイ1905に送られる。次のブロック2107で、書き込み信号がアサートされ、メモリ・アレイ1905のメモリ素子がプログラムされる。次のブロック2109で、R/W信号がアサートされ、読み取り動作が開始し、メモリ・アレイ1905が読み取り論理回路1909により読み込まれ、DOUT信号が発生する。次のブロック2111で、デジタル処理ブロック1911が、DOUT信号上でさらに必要に応じてデジタル出力信号またはその他の信号を発生するために必要なデジタル処理を実行する。
【0111】
図22は、磁気抵抗メモリ技術を使用して実装された位相ロックド・ループ(PLL)回路2200の概略ブロック図である。基準電圧信号VREFをアサートする基準電圧源2201は、複数のプログラム可能抵抗器2203、2205、2207、2209、2211、2213、および2215を備えるメモリ・アレイの一端に結合される。プログラム可能抵抗器2203〜2215は、VREF信号とグラウンドとの間に結合され、分圧接合点2216を形成する。プログラム可能抵抗器2203〜2215のそれぞれは、プログラム可能抵抗回路500、600などの1つまたは複数のMRMEを使用して前述のプログラム可能抵抗回路と同様にして実装することが可能である。PLL回路2200では、プログラム可能抵抗器2205〜2215の1つまたは複数のペアはそれぞれ分圧回路を形成し、プログラム可能分圧回路900と同様にして実装することが可能である。
【0112】
特に、プログラム可能抵抗器2209および2211は電圧接合点2216のいずれかの側に第1の分圧器を形成し、抵抗器2209は上側分圧器、抵抗器2211は下側分圧器である。周波数選択レジスタ2217は、プログラム可能抵抗器2209および2211をプログラムするために使用される周波数選択値を格納する。プログラム可能抵抗器2207および2213は電圧接合点2216のいずれかの側に第2の分圧器を形成し、抵抗器2207は上側ティザリングプログラム可能抵抗器、抵抗器2213は下側ティザリングプログラム可能抵抗器である。ERROR信号は、プログラム可能抵抗器2207および2213をプログラムするために使用される誤差値として使用される。別の実施形態では、周波数選択レジスタ2217および抵抗器2207と2213が不要な場合に、プログラム可能抵抗器2209、2211をプログラムする周波数選択値として誤差値を代わりに使用することもできる。プログラム可能抵抗器2205および2215は電圧接合点2216のいずれかの側に第3の分圧器を形成し、抵抗器2205は上側トリム・プログラム可能抵抗器、抵抗器2215は下側トリム・プログラム可能抵抗器である。トリム選択レジスタ2219は、プログラム可能抵抗器2205および2215をプログラムするために使用されるトリム値を格納する。トリム値は、較正用にトリム選択レジスタ2219に再プログラムすることが可能である。
【0113】
VREF信号は、アナログ/デジタル・コンバータ(ADC)2221の入力に印加され、その出力によりプログラム可能抵抗器2203を制御する。このようにして、ADC2221およびプログラム可能抵抗器2203は、VREF信号の変動を補正する電圧補償回路として使用される。例えば、VREF信号が大きくなる(または小さくなる)と、プログラム可能抵抗器2203の抵抗はADC2221により大きくされ(または小さくされ)るため、直列のプログラム可能抵抗器2205〜2215の残り部分で電圧が一定に保たれる。ADC2221もADC1900と類似した方法で実装できる。
【0114】
電圧接合部2216では、CONTROLという名の制御電圧信号が発生するが、これは、電圧制御発振器(VCO)2223の入力に送られる。VCO2223は、制御信号に応じて出力クロック信号CLK OUTをアサートする。CLK OUT信号は、制御論理回路2225に送られ、この回路は基準クロック信号REF CLKを受け取り、制御論理回路2225内のディザ選択レジスタ2227をプログラムする。ディザ選択レジスタ2227は、誤差値でプログラムされ、CLK OUT信号とREF CLK信号との位相差を測定する。ディザ選択レジスタ2227内の誤差値を使用して、プログラム可能抵抗器2207および2213をプログラムするために用意されているERROR信号を発生する。CLK OUT信号の周波数は、通常、制御論理回路2227に送られるREF CLK信号の数倍の周波数である。
【0115】
動作時に、周波数選択レジスタ2217をCLK OUT信号の目的の周波数を表す値でプログラムする。CONTROL信号は、VCO2223に対してほぼ適切な電圧レベルで発生し、目的の出力周波数を近似する周波数のCLK OUT信号を発生する。REF CLK信号は、CLK OUT信号の周波数を維持し、制御するための低いほうの周波数基準を規定する。制御論理回路2227は、位相差を測定し、CLK OUT信号の誤差を示すERROR信号を発生する。ERROR信号により、プログラム可能抵抗器2207および2213が調整され、さらにCONTROL信号が調整され、さらにCLK OUT信号がVCO2223を介して調整される。
【0116】
トリム選択レジスタ2219は、プログラム可能抵抗器2205および2215をプログラムするトリム値を格納しておき、PLL回路2200の動作点を調整する。一実施形態では、製造変動を補正または動作点を較正するためにトリム選択レジスタ2219は工場で事前プログラムされている。それとは別に、トリム選択レジスタ2219は、システム全体で回路を目的の値にトリムするためにPLL回路2200の購入者側で事前プログラムすることが可能である。それとは別に、トリム選択レジスタ2219は、必要な場合に較正作業中にPLL回路2200の動作点をシフトするためにシステム内でプログラムすることも可能である。
【0117】
図23は、PLL回路2200を参照して説明した分圧器として使用できる分圧器2300の概略図である。特に、複数のMRME2301、2303、2305、2307、2309、2311、2313、および2315は、その抵抗値がノードAとCの間に直列に結合され、中間電圧接合点がMRME2307と2309の間のノードBにある。特に、MRME2301、2303、2305、および2307はノードAとBの間で結合され、ノードBの電圧接合点のいずれかの側に可変抵抗回路を形成し、MRME2309、2311、2313、および2315はノードBとCの間に結合され、ノードBの他方の側にもう1つの可変抵抗回路を形成する。8つのMRME2301〜2315が示されているが、ノードBのいずれかの側の4つのMRMEの数は等しく、分圧器を作成するのにMRMEをいくつでも使用することが可能であり、また電圧接合Bのいずれかの側に等しい数のMRMEまたは等しくない数のMRMEを配置することが可能であることが理解されることに留意されたい。
【0118】
分圧器2300の複数の状態はそれぞれ、MRME2301〜2315のそれぞれの抵抗状態を示す論理値のカラムによりそれぞれ表される。第1の状態2317は、MRME2301〜2315が論理0にすべてプログラムされ抵抗がR0である論理0のカラムとして表される。次の状態2319は、MRME2301が論理1にプログラムされ抵抗値がR1であることを除き同様である。次の状態2321は、MRME2301〜2313がすべて論理0にプログラムされ、MRME2315は論理1にプログラムされるという点で類似している。連続状態について、MRME2301〜2315のすべてが論理1にプログラムされ抵抗がR1である状態2323になるまで、プログラミングのパターンは同様に続く。この動作モードでは、状態2317〜2323はそれぞれ、ノードAとCの間の全抵抗が異なり、状態2317の8R0から状態2323の8R1までの範囲である。状態2319や2321など状態の一部は、ノードAとBの間の抵抗、およびノードBとCの間の抵抗が変化してノードBの電圧が変化したとしても同じ総抵抗を有することがある。
【0119】
図24は、一方の抵抗状態から次の抵抗状態へノードAとCの間の一定の抵抗を維持するように異なるモードで動作する分圧器2300の概略図である。複数の状態は、2401、2403、2405、...2407と示され、一部を示し、この特定のモードに対する状態のすべてを表す。再び、各状態は、MRME2301〜2315のそれぞれの抵抗状態を示す論理値のカラムにより表される。状態2401では、上側プログラム可能抵抗器のMRME2301〜2307のすべてが抵抗値R0でプログラムされるが、MRME2309〜2315を含む下側プログラム可能抵抗器は抵抗値R1でプログラムされる。このようにして、ノードAとCの間の抵抗全体は4R0+4R1となる。次の状態2403で、MRME2301は抵抗R1に変わるが、MRME2309は抵抗R0に変わり、残りのMRMEは変わらない。状態2403に対するノードAとCの間の抵抗全体は状態2401または4R0+4R1と同じである。しかしながら、上側抵抗の抵抗は増えているが、下側抵抗は減っており、したがってノードBの電圧は低下する。次の状態2405で、MRME2303は抵抗R1に変わるが、MRMEは抵抗R0に変わる。再び、ノードAとCの間の抵抗全体は4R0+4R1となり、ノードBの電圧はさらに低下する。最終状態2407では、上側部分のMRME2301〜2307のすべてが抵抗値R1にプログラムされるが、下側部分のMRME2309〜2315は抵抗値R0にプログラムされる。再び、ノードAとCの間の抵抗全体は4R0+4R1に留まり、他のすべての状態2401〜2405と同じである。ノードBの電圧は状態2407で最小になり、ノードAとCの間でアサートされた与えられた基準電圧に対して状態2401で最大になる。
【0120】
図24に示されているように全抵抗一定モードで動作する分圧器2300には精度向上という利点があるが、そのためにはプログラム可能な電圧を供給している間直列抵抗アレイと基準電圧とのインピーダンス・マッチングを一定に維持することが理解されるであろう。
【0121】
図25は、VCO2223と置き換わる電流制御発振器(ICO)2517を使用する他のPLL回路2500のブロック図である。PLL回路2500は、電圧基準信号VREFをアナログ/デジタル・コンバータ(ADC)2503と改変電流源2515に供給する基準電圧源2501を備える。ADC2503は、磁気抵抗メモリ素子またはMRMEを使用して前述のADC1900と同じようにして実装することが可能である。可変電流源2515は、磁気抵抗メモリ素子またはMRMEを使用して前述のプログラム可能電流源700または800と同じようにして実装することが可能である。
【0122】
ADC2503の出力は、プログラム可能回路2505の電圧補償部分2513に供給される。プログラム可能回路2505は、複数の制御回路、論理回路、およびレジスタなどのメモリを備え、可変電流源2515をプログラムするために使用される静的およびプログラム可能デジタル値を格納する。プログラム可能回路2505は、さらに、磁気抵抗メモリ素子またはMRMEも備えることが可能である。可変電流源2515は、対応する電流出力IOUTをICO2515にアサートし、これは対応する出力クロック信号CLK OUTを発生する。CLK OUT信号は、周波数制御論理回路2519により検出され、さらに、基準クロック信号REF CLKを受け取る。周波数制御論理回路2519は、ERRORと呼ばれる誤差値をプログラム可能回路2505のディザ部分2507にアサートする。周波数選択部分2509およびプログラム可能回路2505のトリム部分2511は、システム・バス2521を介してプログラム可能である。
【0123】
PLL回路2500の動作は、PLL回路2200と類似している。ディザ、周波数選択、トリム、および電圧補償部分2507、2509、2511、2513はそれぞれ、定期的にまたは連続的に可変電流源2515をプログラムするために集合的な値として供給されるそれぞれの値を含む。トリム部分2511は、メーカー、PLL回路2500の購入者側で製造業者により事前プログラムすることが可能であるが、トリム選択レジスタ2219についてすでに述べたのと類似した方法で動作中にプログラムすることも可能である。トリム部分2511は、したがって、PLL回路2500の動作点を調整する静的または動的値とすることもできる。電圧源2501は、IOUT信号の大きさを決定する可変電流源2515用の主基準電圧VREFをICO2517に供給する。ADC2503およびプログラム可能回路2505の電圧補償部分2513は、ADC2221およびPLL回路2200のプログラム可能抵抗器2203についてすでに述べているのと同様の方法でVREF信号の変動を補正する。電圧補償部分2513は、所定の静的な値を含むことが可能であり、VREF信号の変化を追跡する動的部分をさらに含む。
【0124】
周波数選択部分2509は、CLK OUT信号の目的の周波数を決定できるようにデジタル周波数選択値でプログラムされる。プログラム可能回路2505からの集合的な値により、定期的にまたは連続的に可変電流源2515をプログラムする。可変電流源2515は、集合的な値に応じてIOUT信号をアサートする。周波数制御論理回路2519は、REF CLK信号とCLK OUT信号の位相差を検出し、ERROR信号をアサートしてディザ部分2507を調整する。このようにして、CLK OUT信号は目的の周波数に維持され、REF CLK信号と位相が揃えられる。
【0125】
上述の明細において、本発明を特定の実施形態を参照しながら説明した。しかし、当業者であれば、請求項に記載されている本発明の範囲を逸脱することなくさまざまな修正および変更を加えられることを理解するであろう。したがって、明細書および図は、限定ではなく例示の意味で与えられていると見なすべきであり、このようなすべての修正は本発明の範囲内に含まれることを意図する。本発明は特定の種類の伝導性または電位の極性に関して説明したが、当業者であれば、伝導性の種類や電位の極性を反対にできることを理解するであろう。
【0126】
利点、その他の長所、および問題の解決策を特定の実施形態に関して上で説明した。しかし、そのような利点、長所、問題の解決策、ならびにそのような利点、長所、解決策を得るかまたは顕著化する任意の要素は、任意のまたはすべての請求項の重要な、必要な、または本質的な特徴または要素として解釈すべきではない。ここで使用しているように、「comprises(からなる、含む、備える等)」、「comprising(からなる、含む、備える等)」または他のその変化形は、非排他的な包含を示すことを意図し、複数の要素のリストから成るプロセス、方法、物品、または装置は、それらの要素を含むだけでなく、リストに明記していないその他の要素、またはそのようなプロセス、方法、物品、または装置に内在していないその他の要素も含んでよい。
【図面の簡単な説明】
【図1】
1つまたは複数のアナログ機能モジュールとして構成されている磁気抵抗メモリ素子(MRME)を含み、さらに磁気抵抗メモリ技術またはその他の製造技術を使用して実装された1つまたは複数の他の論理モジュールを含む、磁気抵抗メモリ技術を使用するシステムのブロック図。
【図2】
1つまたは複数のMRAMメモリ・モジュールおよび1つまたは複数のMRMEアナログ機能モジュールをさらに組み込んだ磁気抵抗メモリ技術を使用する集積回路のブロック図。
【図3A】
単一の多状態MRMEの構造例の略断面側面図。
【図3B】
図3AのMRMEの記号の表示。
【図4A】
図3AのMRMEのスイッチング特性を示すグラフ図。
【図4B】
磁化容易軸に沿う対応する磁界強度に関する図3AのMRMEの抵抗を示すグラフ図。
【図5】
磁気抵抗メモリ技術を使用して実装されたプログラム可能抵抗回路の概略図。
【図6】
別の実施形態による磁気抵抗メモリ技術を使用して実装された他のプログラム可能抵抗回路の概略図。
【図7】
磁気抵抗メモリ技術を使用するプログラム可能電流源の概略図。
【図8】
別の実施形態による磁気抵抗メモリ技術を使用して実装された他のプログラム可能電流源の概略図。
【図9】
磁気抵抗メモリ技術を使用するプログラム可能分圧器回路の概略図。
【図10】
単一書き込み動作で磁気抵抗メモリ・アレイをプログラムする方法を示すチャート図。
【図11】
単一書き込み動作で1つまたは複数のカラム・メモリ・ライン内のすべてのメモリ素子をプログラムすることが可能であるカラム駆動回路を備えるメモリ・アレイの一部の概略図。
【図12】
磁気抵抗メモリ技術を使用するデジタル/アナログ・コンバータ(DAC)のブロック図。
【図13A】
図12のDACのメモリ・アレイとして使用できるメモリ・アレイの一部の概略図。
【図13B】
図12のDACのメモリ・アレイとしても使用できる別の実施形態によるメモリ・アレイの一部の概略図。
【図14】
メモリ・アレイをプログラムする図12のDACの複数工程書き込み動作を説明するチャート図。
【図15A】
図14のチャート図による図12のDACのメモリ・アレイのプログラミングを示すチャート図。
【図15B】
図14のチャート図による図12のDACのメモリ・アレイのプログラミングを示すチャート図。
【図15C】
図14のチャート図による図12のDACのメモリ・アレイのプログラミングの別の実施形態を示すチャート図。
【図16】
図13Aのメモリ・アレイの入力および出力を示すグラフ図。
【図17】
図11のメモリ・アレイのカラム駆動回路を使用することを除き図13Aまたは13Bのメモリ・アレイと類似しているメモリ・アレイにより実装されている図12のDACの動作を示すチャート図。
【図18】
DACメモリ・アレイを記憶メモリとして使用する追加論理または回路を備えることを除き図12のDACと類似しているDAC/メモリのブロック図。
【図19】
磁気抵抗メモリ技術を使用するアナログ/デジタル・コンバータ(ADC)のブロック図。
【図20】
図19のアナログ・スプリッタ回路、メモリ・アレイ、および読み取り論理回路の実施例を示す概略図。
【図21】
図19のADCの動作を説明するチャート図。
【図22】
磁気抵抗メモリ技術を使用して実装された位相ロック・ループ(PLL)回路の概略ブロック図。
【図23】
図22のDACのPLL回路の分圧器として使用できる分圧器例の概略図。
【図24】
一方のプログラム可能な電圧から次のプログラム可能な電圧への一定の抵抗を維持するように異なるモードで動作する図23の分圧器の概略図。
【図25】
磁気抵抗メモリ技術および電流制御発振器を使用する別の実施形態によるPLL回路のブロック図。
Claims (5)
- 磁気抵抗メモリ技術を使用するシステムであって、
少なくとも1つの論理モジュールと、
それぞれのアナログ機能を実行するため一緒に結合されている複数の多状態磁気抵抗メモリ素子を備える少なくとも1つのアナログ機能モジュールと、からなり、
前記少なくとも1つの論理モジュールと前記少なくとも1つのアナログ機能モジュールが、プロセスを実行するために一緒に結合されている、システム。 - 磁気抵抗メモリ技術を使用するプログラム可能電流源であって、
複数の多状態磁気抵抗メモリ素子と、
各々のプログラム可能セグメントが、前記複数の多状態磁気抵抗メモリ素子のうち少なくとも1つを備えると共に、その状態を選択するための少なくとも1つの制御入力を備える、第1および第2のターミナルを有する抵抗回路を形成するため結合してまとめられる複数のプログラム可能セグメントと、
前記第1および第2のターミナルの間に基準電圧を印加するため結合された電圧源と、
前記複数のプログラム可能セグメントに結合され、前記第1および第2のターミナルの間にプログラム可能な電流を流すために前記抵抗回路の各セグメントの前記少なくとも1つの制御入力に結合され、前記プログラム可能な電流は前記抵抗回路内の前記複数の多状態磁気抵抗メモリ素子のそれぞれにより発生させられる電流信号の組み合わせからなる、選択論理回路と、
からなるプログラム可能電流源。 - 磁気抵抗メモリ技術を使用するプログラム可能電圧源であって、
複数の多状態磁気抵抗メモリ素子と、
各々のプログラム可能セグメントが、前記複数の多状態磁気抵抗メモリ素子のうち少なくとも1つを備えると共に、その状態を選択するための少なくとも1つの制御入力を備える、第1のターミナルと電圧接合ターミナルとの間に第1の抵抗回路を形成するために結合してまとめられる第1の複数のプログラム可能セグメントと、
各々のプログラム可能セグメントが、前記複数の多状態磁気抵抗メモリ素子のうち少なくとも1つを備えると共に、その状態を選択するための少なくとも1つの制御入力を備える、前記電圧接合ターミナルと第2のターミナルとの間に第2の抵抗回路を形成するために結合してまとめられる第2の複数のプログラム可能セグメントと、
前記第1と第2の抵抗回路間の前記第1および第2のターミナルの間で基準電圧をアサートする電圧源と、
前記第1と第2の抵抗回路のそれぞれの前記複数のプログラム可能セグメントの前記少なくとも1つの制御入力に結合され、前記電圧接合点にプログラム可能な電圧が発生するように前記抵抗回路の各セグメントをプログラムする選択論理回路と、
からなるプログラム可能電圧源。 - 磁気抵抗メモリ技術を使用するプログラム可能発振器であって、
複数の多状態磁気抵抗メモリ素子からなり、周波数選択値に基づいて複数の状態のうちいずれか1つの状態にプログラムされ、前記周波数選択値に対応する出力信号を供給するメモリ・アレイと、
前記メモリ・アレイに結合され、前記出力信号に対応する周波数信号を供給する可変発振器と、
からなるプログラム可能発振器。 - 磁気抵抗メモリ技術を使用するデジタル/アナログ・コンバータであって、
複数の多状態磁気抵抗メモリ素子からなるメモリ・アレイと、
前記メモリ・アレイに結合され、デジタル入力値を受け取り、前記メモリ・アレイ内の前記複数の多状態磁気抵抗メモリ素子の個数をプログラムする制御論理回路と前記個数は前記デジタル入力値に比例することと、
基準信号を前記メモリ・アレイ内の前記複数の多状態磁気抵抗メモリ素子に選択的に印加するソースと、
前記基準信号を印加してアナログ出力信号を発生させた結果、前記複数の多状態磁気抵抗メモリ素子のそれぞれにより発生する信号を組み合わせる出力ターミナルと、
からなるデジタル/アナログ・コンバータ。
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