JP2001229665A - スタックされたｍｔｊセル・メモリの検出方法および装置 - Google Patents

スタックされたｍｔｊセル・メモリの検出方法および装置

Info

Publication number
JP2001229665A
JP2001229665A JP2000374139A JP2000374139A JP2001229665A JP 2001229665 A JP2001229665 A JP 2001229665A JP 2000374139 A JP2000374139 A JP 2000374139A JP 2000374139 A JP2000374139 A JP 2000374139A JP 2001229665 A JP2001229665 A JP 2001229665A
Authority
JP
Japan
Prior art keywords
cell
cell stack
memory
stack
read current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000374139A
Other languages
English (en)
Inventor
Peter K Naji
ピーター・ケイ・ナジ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JP2001229665A publication Critical patent/JP2001229665A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/561—Multilevel memory cell aspects
    • G11C2211/5615—Multilevel magnetic memory cell using non-magnetic non-conducting interlayer, e.g. MTJ

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

(57)【要約】 【課題】 メモリ・サイズを大きくせずにメモリ容量を
増やし、かつ、安価で組み込みおよび使用が容易である
スタックされたメモリを提供する。 【構成】 スタックされたメモリ内の各セルの状態を読
み出す装置および方法であって、各セルを有するアドレ
ス可能なアレイ内のセル・スタックを構成し、直列に接
続された電流端子と共にスタックされたＭＴＪメモリ・
セルを含み、かつ、電子スイッチを通って電流源に結合
した第１および第２電流端子を含む。各スタックは２n
個のメモリ・レベルを含む。アドレスされたスタックの
両端の電圧降下が検出される。２n個のメモリ・レベル
に等しい参照電圧が与えられ、検出された電圧降下が参
照電圧と比較され、アドレスされたスタック内のメモリ
・レベルが決定される。エンコーディング装置が使用さ
れ、電圧降下をデジタル出力に変換する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のメモリ・レ
ベルを有するメモリ・セルのスタック、および、メモリ
・セルのスタックにおけるメモリ・レベルを読み取るた
めの装置に関する。
【０００２】
【発明の背景】今日の電子デバイス業界では、より多数
かつ大容量のメモリが要求されている。多くのポータブ
ル電子デバイスのために、メモリ数の増加を可能にしつ
つ、他方でデバイス内で使用されるメモリ・サイズを削
減するという要求が常に存在する。一般的には、電子デ
バイス内で使用されるメモリは、２次元のセル・アレイ
であり、アレイ内の各セルが、行と列との接続によって
個々にアドレス可能である。いったんアドレスされる
と、個々のセルのメモリ状態は、検出装置によって容易
に検出されるが、それは使用されている特定のタイプの
メモリ・セルにより決定される。難題は、メモリ容量と
直接関連してメモリ・サイズが大きくなることから、容
量を増やすためにはサイズを大きくせざるを得ないこと
である。すなわち、容量が２倍になると、メモリのサイ
ズが２倍になる。メモリ容量がほぼ指数関数的に増大す
るにつれて、明らかにこれは深刻な問題となる。
【０００３】１９９９年７月２７日に付与された「Magn
etic Memory Unit Having Four States and Operating
Method Therefor」という名称の 米国特許番号５，９３
０，１６４に関し、スタックされた磁気トンネル接合メ
モリ・セルが、多重状態を達成するために使用される。
磁気トンネル接合メモリ・セルおよび構造は、本発明の
背景であり、引用してここに組み込む。
【０００４】したがって、この問題を克服し、かつ、安
価で組み込みおよび使用が容易な装置を提供することが
非常に望まれる。
【０００５】
【好適な実施例の詳細な説明】図１において、磁気トン
ネル接合（ＭＴＪ：Magnetic Tunnel Junction）１０の
単純化した断面図が、その一般的な作用を説明する目的
で示される。ＭＴＪ１０は、磁気材料の第１層１１と、
磁気材料の第２層１２と、これらの間に挟まれた薄い絶
縁層１３を含む。電流読み取り端子１４は電気的に層１
１に接続され、電流読み取り端子１５は層１２に電気的
に接続される。層１１は、その内部の磁界が一般的にベ
クトル１６と平行かつ同方向に存在するように設けられ
る。同様に、層１２は、その内部の磁界が一般的にベク
トル１７と平行かつ同方向に存在するように設けられ
る。本説明の便宜上、ベクトル１６は常に図示された方
向（図１のページの右向き）を保持し、ベクトル１７
は、右または左のいずれか一方向を指すように切り替え
可能であると仮定する。
【０００６】デジット線２０は、層１２に隣接して配置
されているので、そこを電流が通過する時に、層１２内
に磁界が生じてベクトル１７の方向を変える。電流の方
向は、生じた磁界の方向を決定し、その結果、その方向
にベクトル１７が設けられる。いくつかのアプリケーシ
ョンにおいては、層１２に隣接して位置し、かつ、図の
前後に伸びるように示されたビット線２１のような磁界
の第２のソースを提供することが便利であろう。かかる
アプリケーションでは、デジット線２０およびビット線
２１の双方の電流が、層１２内でベクトル１７を切り替
える必要がある。プログラミングまたは「書き込み」モ
ードにおいて、この二つの線を持つ実施例は、セルの２
次元のアレイ内で特定のセルをアドレスするために便利
である。
【０００７】一般にＭＴＪ１０は２つのメモリ状態を有
するが、その１つはベクトル１６，１７が同一方向で、
端子１４と端子１５との間の抵抗が最小となるものであ
り、他の１つはベクトル１６，１７が反対方向で、端子
１４と端子１５との間の抵抗が最大となるものである。
概して、最大および／または最小の抵抗を変化させる方
法はいろいろあるが、一般に、標準的な方法は、層１３
の厚さを変化させる方法、および／または、層１１，１
２，１３の水平領域を変化させる方法のいずれかであ
る。ＭＴＪに関するさらなる情報は、１９９８年３月３
１日に付与された「Multi-Layer Magnetic Tunneling J
unction Memory Cells」という名称の 米国特許番号
５，７０２，８３１に記載されており、引用してここに
組み込む。
【０００８】図２に関し、磁気トンネル接合のスタック
２５の単純化した断面図が、その作用を説明するために
示されている。第１磁気層２６が、電流伝達要素２７の
上に配置される。薄い絶縁層２８が層２６の上面上に形
成され、第２磁気層２９が絶縁層２８の上面上に形成さ
れる。電気的導体層３０が層２９の上面上に形成され
る。第３磁気層３１が層３０の上面上に形成され、磁気
層３１の上面上に薄い絶縁層３２が形成され、第４磁気
層３３が絶縁層３２の上面上に形成される。層２６，２
８，２９は第１ＭＴＪセル３４を形成し、層３１，３
２，３３は第２ＭＴＪセル３５を形成する。第２電流伝
達要素（ビット線）３６は、第４磁気層３３の上に電気
的接触を有して配置される。
【０００９】デジット線３７は、電流伝達要素２７の下
に配置され（図２に示す）、プログラミング・スタック
２５に磁界の一部を供給するために、要素２７から絶縁
される。デジット線３７は、末端（セルのアレイの外部
境界に隣接）に形成された接触を有する基板またはそれ
と同様のものの上に非常に容易に堆積させることができ
るので、便宜上示されたように、製造およびアドレス内
に配置されることを特筆すべきである。例えば、電流伝
達要素２７，３６と結合するスイッチング・トランジス
タ３８の構成におけるメタライゼーション段階の間に、
デジット線３７を形成できる。そして、薄い絶縁層が堆
積され、説明したように、スタック２５を薄い絶縁層上
に容易に形成することができる。
【００１０】前述のように、磁気層２６は、便宜上図示
のような状態に固定された磁気ベクトルを有する。磁気
層２９，３１は、切替え可能な磁気ベクトルを有する
が、それらは外部磁界（ビット線３６およびデジット線
３７内の電流のコンビネーションにより生ずる）によっ
て、同一方向および逆方向状態の間で切替え可能であ
る。一般に、ＭＴＪ３４内の高抵抗または低抵抗は、層
２６における磁気ベクトルに対応する層２９内の磁気ベ
クトルの位置によって決定される。同様に、ＭＴＪ３５
内の高抵抗または低抵抗は、層３３における磁気ベクト
ルに対応する層３１内の磁気ベクトルの位置によって決
定される。同様の方法で、さらに層を追加して、スタッ
クに追加のＭＴＪを提供することができる。
【００１１】さらに図３に関し、本発明に従って、接続
された磁気トンネル接合のスタック４０の概略図が示さ
れる。スタック４０は、単純化した抵抗記号で表される
３つのＭＴＪ４１，４２，４３を含む。スタック４０の
上部の読み取り電流端子４４は、電気的にＭＴＪ４１に
接続され、スタック４０の下部の読み取り電流端子４５
は、電気的にＭＴＪ４３に接続される。読み取り電流端
子４４は、さらに電流源４６に接続され、それが端子４
７を通って外部電力源に接続され、さらに信号電圧（Ｖ
ｓ）出力端子に順番に接続される。読み取り電流端子４
５は、電子スイッチ５０を通って接地またはこれと同様
の電流帰還または共通端子に接続される。
【００１２】スイッチ５０はいかなる種類のデバイスで
あってもよく、例えば、薄膜トランジスタ（ＴＦＴ）、
ＭＯＳ電界効果トランジスタ、ｐｎ接合ダイオード、ポ
リシリコン・タイオード、またはそれらと同様のもの等
を含む。スイッチ５０は、スタック４０をオンにするた
めに用いられる制御端子５１を有するが、これによって
電流が電流源４６からそこを通って流れる。そして、ス
タック４０における電圧降下が端子Ｖｓで測定される。
特に図２に関し、サポート２７は、例えば、スタック２
５を形成する前にその中に組み立てられたスイッチ５０
を有する半導体基板などであってよい。ここで、スタッ
ク内のメモリ・セルまたはＭＴＪの数がメモリ・レベル
の数を決定するが、これはｎ個のセルが２n個のメモリ
・レベルを提供するという法則により達成され得ること
に注意すべきである。すなわち、３つのＭＴＪを含むス
タック４０では、２3個または８個のメモリ・レベルが
提供される。
【００１３】さらに図４に関し、セルが異なる抵抗を有
するメモリ・スタックと共に使用するために、本発明に
従って、単純化したアナログ−デジタル変換器が図示さ
れる。ＡＤＣ５５は、３つの比較器５６，５７，５８を
含み、各々がＭＴＪのスタックからＶｓ出力信号を受け
るために接続された負入力端子を有する。各比較器５
６，５７，５８の正入力端子は、電圧参照源ＶR1，
ＶR2，ＶR3にそれぞれ接続される。この例示した３つに
おいて、２n−１個の参照電圧が、２n個のメモリ・レベ
ルに対して用いられる。この説明を単純化するために、
２つのＭＴＪスタック、または４つのレベルの比較器が
示される。比較器５６，５７，５８の出力は符号器６０
に接続され、これが３ビット出力を２ビットに変換し、
出力端子ｍ０，ｍ１でそれらを供給する。
【００１４】ＡＤＣ５５の動作例として、図２の２つの
ＭＴＪを使用する場合を例にとると、層２６，２９，３
１，３３内の４つの全ての磁気ベクトルが同方向に揃っ
た状態であるときは、この磁気状態におけるＭＴＪ３４
の抵抗はＲ１、および、この状態におけるＭＴＪ３５の
抵抗はＲ２である。層２６，２９内の磁気ベクトルが逆
方向であるときは、この磁気状態におけるＭＴＪ３４の
抵抗はＲ１+ΔＲ２である。Ｒ１はＲ２と等しくなく、
Ｒ１+ΔＲ１はＲ２+ΔＲ２と等しくないことは明らかで
ある。ＭＴＪ３４，３５および符号器６０の出力に関す
る抵抗の表を以下に示す。
【００１５】
【表１】
【００１６】適正な検出および比較を達成するために、
生成され、かつ入力ＶR1，ＶR2，Ｖ R3に供給される参照
電圧は、例えば、以下のとおりである。
【００１７】ＶR1 はＲ１+Ｒ２+ΔＲ１/２に等しい。
【００１８】ＶR2 はＲ１+Ｒ２+ΔＲ１+（ΔＲ１−ΔＲ
２）/２に等しい。
【００１９】ＶR3 はＲ１+Ｒ２+ΔＲ２+ΔＲ１/２に等
しい。
【００２０】上記の参照電圧は、例示または最低限のも
のであって、多種の可能な抵抗（例えば、上記の例にお
いて、Ｒ１+Ｒ２、Ｒ１+ΔＲ１+Ｒ２、Ｒ１+Ｒ２+ΔＲ
２、およびＲ１+ΔＲ１+Ｒ２+ΔＲ２等）間で差異が生
じる可能性があれば、いかなる参照電圧であっても構わ
ないと理解されるであろう。したがって、本例におい
て、第１参照電圧は、Ｒ１+Ｒ２とＲ１+Ｒ２+ΔＲ２と
の間に明らかに存在し、第２参照電圧は、Ｒ１+Ｒ２+Δ
Ｒ２とＲ１+ΔＲ１+Ｒ２との間に明らかに存在し、第３
参照電圧は、Ｒ１+ΔＲ１+Ｒ２とＲ１+ΔＲ１+Ｒ２+Δ
Ｒ２との間に明らかに存在する。
【００２１】図５に関し、本発明に従って、単純化した
スタック・メモリ１００の特定の実施例についての概略
図が示される。メモリ１００は、単純化した形で示され
ており、説明の過程を容易にするために、単に２×２×
２のメモリ・セルのアレイが用いられる。しかしなが
ら、比較回路および符号回路、あるいは、セル・スタッ
クをプログラムすることによる制約によってのみ制限さ
れるスタッキングを伴って、実際にはいかなる数のセル
で、使用できると理解すべきである。この特定の実施例
において、メモリ１００は、２つのセル１０２，１０３
の第１スタック１０１と、２つのセル１０５，１０６の
第２スタック１０４と、２つのセル１０８，１０９の第
３スタック１０７と、２つのセル１１１，１１２の第４
スタック１１０とを含む。
【００２２】スタック１０１，１０４，１０７，１１０
の下部電流端子は、それぞれスイッチ１１５，１１６，
１１７，１１８を経て、本実施例では接地である電流帰
還に接続される。スイッチ１１５，１１７のゲートまた
は制御端子は、共に第１読み取り（行）入力端子１１９
に接続され、スイッチ１１６，１１８のゲートまたは制
御端子は、共に第２読み取り（行）入力端子１２０に接
続される。スタック１０１，１０４の上部電流端子は、
ビット線１２１に接続される。ビット線１２１は、スイ
ッチ１２５を経てデータ線１２６に接続され、ビット線
１２２は、スイッチ１２７を経てデータ線１２６に接続
される。スイッチ１２５のゲートは、第３読み取り
（列）信号に接続され、スイッチ１２７のゲートは、第
４読み取り(列）信号に接続される。データ線１２６
は、ビット線読み取り電流源１２８、および、Ｖｓ入力
として比較器１３０に接続される。比較器１３０は、実
質上図４のアナログ−デジタル変換器（ＡＤＣ）５５と
類似であり、３つの参照電圧入力、すなわち、スタック
当り２n（すなわち２2または４）のメモリ・レベルに対
して２n−１個（本例では３個）の参照電圧を有する。
【００２３】したがって、スタック１０１内に格納され
た情報を読み取るためには、例えば、ターミナル１１９
を通って読み取り信号をスイッチ１１５のゲートに供給
すると同時に、読み取り信号をスイッチ１２５のゲート
に供給することによって、スタック１０１がアドレスさ
れる。このプロセスにおいて、スタック１０１が、そし
てスタック１０１だけが、ビット線読み取り電流源１２
８によってソースされた読み取り電流を通し、スタック
１０１の両端電圧が比較器１３０によってサンプルされ
る。同様に、スタック１０４は、読み取り信号をスイッ
チ１１６，１２５に供給することによってアドレスさ
れ、スタック１１０は、読み取り信号をスイッチ１１
８，１２７に供給することによりアドレスされる。８つ
のセル内に格納された情報は比較器１３０に伝達され、
そこでデジタル信号にエンコードされる。
【００２４】ビット線の一端は、ビット線プログラム電
流源／シンク１４０に接続され、ビット線１２２の一端
は、ビット線プログラム電流源／シンク１４２接続され
る。ここで、電流源／シンク回路は、付加した線、そし
て、指定の電流源／シンクを通って電流をいずれか一方
向に供給するために構成され、切り替え可能であると理
解すべきである。ビット線プログラム電流源／シンク１
４１は、データ線１２６に接続され、ビット線プログラ
ム電流源／シンク１４０またはビット線のプログラム電
流源／シンク１４２と協働し、プログラムまたは書き込
みモードにおいてビット線１２１またはビット線１２２
のいずれか一方を通って、プログラム電流または書き込
み電流を供給する。さらに、第１デジット線１４５は、
スタック１０１，１０７のプログラム可能な層の下に配
置され（図２参照）、一方、第２デジット線１４６は、
スタック１０４，１１０のプログラム可能な層の下に配
置される。デジット線１４５，１４６の各々の一端は、
デジット線プログラム電流源／シンク１４７に接続され
る。デジット線１４５の他端は、スイッチ１４８を通っ
て第２デジット線プログラム電流源／シンク１４９に接
続され、デジット線１４６の他端は、スイッチ１５０を
通ってデジット線プログラム電流源／シンク１４９に接
続される。
【００２５】スタック１０１内にデータを書き込むため
に、例えば、スイッチ１２５が閉じられ、ビット線プロ
グラム電流源／ソース１４０と１４１との間のビット線
１２１に電流が流れる。また、スイッチ１４８が閉じら
れ、デジット線プログラム電流源／ソース１４７と１４
９との間のデジット線１４６に電流が流れる。図１に関
して述べたように、ビット線およびデジット線内の電流
の方向は、磁気ベクトルの位置を決定すると同時に、セ
ル内に格納される情報を決定する。したがって、プログ
ラム電流源／シンク１４０，１４１，１４２，１４７，
１４９が構成され、ビット線１２１，１２２およびデジ
ット線１４５，１４６を通っていずれか一方向に電流を
流す。プログラム電流源／ソース内で電流が流れる方向
は、プログラム電流源／シンク１４０，１４１，１４
２，１４７，１４９への入力データ（ＤＡＴＡ）ｍ０お
よびデータ（ＤＡＴＡ）ｍ１（図５に１６０，１６１，
１６４，１６５，１６６で示される）の論理値によって
決定される。同様の方法で、スタック１０４はスイッチ
１２５，１５０を閉じることによってプログラムされ、
スタック１０７はスイッチ１２７，１４８を閉じること
によってプログラムされ、スタック１１０はスイッチ１
２７，１５０を閉じることによってプログラムされる。
【００２６】スタックのセルのそれぞれは、「１」また
は「０」にプログラムされ得る。スタックの両方のセル
が「０」にプログラムされ、または両方のセルが「１」
にプログラムされたときは、０１または１０のプログラ
ムを比較するために非常に強い磁界が必要である。典型
的なプログラミング・シーケンスにおいては、スタック
１０１の両方のセルが「０」を格納するためにプログラ
ムされ、スイッチ１４８が閉じられ、デジット線プログ
ラム電流源／シンク１４７内の端子１６０に適切なデー
タｍ０論理を与えること、および、デジット線プログラ
ム電流源／シンク１４９内の端子１６１に逆のデータｍ
０論理を与えることによって、「０」を示す電流値がデ
ジット線１４６に与えられる。同時に、スイッチ１２５
が閉じられ、ビット線プログラム電流源／シンク１４０
の端子１６４に希望するデータｍ１論理を与えること、
および、ビット線プログラム電流源／シンク１４１の端
子１６５に逆のデータｍ１論理を与えることによって、
電流がビット線１２１に与えられる。この方法で、セル
１０１，１０２のそれぞれが「０」を格納するためにプ
ログラムされる。同様の方法で、他のスタック１０４，
１０７，１１０のそれぞれにおける各セルがアドレスさ
れ、「０」を格納するためにプログラムされる。
【００２７】同一のプログラミング・シーケンスにおい
て、スタック１０１の両方のセルが「１」を格納するた
めにプログラムされ、多くのスイッチが同一の位置で残
るが、デジット線プログラム電流源／シンク１４７の端
子１６０上でデータｍ０論理を逆の状態に切り替えるこ
と、および、デジット線プログラム電流源／シンク１４
９の端子１６１上で逆データｍ０論理を供給することに
よって、「１」を示す電流値がデジット線１４６に供給
される。
【００２８】スタック１０１をプログラムするために、
例えば、「０１」データにつき、本実施例では２段階の
プロセスが用いられる。第１段階は、「０」を示す１０
１，１０２の各セルをプログラムするために、上記で用
いたのと同じ方法を用いる。第２段階では、同一のスイ
ッチ・セッティングが用いられ、より小さい電流が、ビ
ット線プログラム電流源／シンク１４０，１４１によっ
てビット線１２１に供給されるが、００プログラミング
の方向については逆方向である。逆方向電流は、００プ
ログラミングの間使用される状態に関して、端子１６
４，１６５のデータｍ１論理を逆の状態に切り替えるこ
とによって達成される。同様の方法で、他のスタック１
０４，１０７，１１０のそれぞれにおける各セルがアド
レスされ、「０１」を格納するためにプログラムされ
る。
【００２９】スタック１０１をプログラムするために、
例えば、「１０」データにつき、本実施例では２段階の
プロセスが再び用いられる。第１段階は、「１」を示す
１０１，１０２の各セルをプログラムするために、上記
で用いたのと同じ方法を用いる。第２段階では、同一の
スイッチ・セッティングが用いられ、より小さい電流
が、ビット線プログラム電流源／シンク１４０，１４１
によってビット線１２１に供給されるが、１１プログラ
ミングの間に使用される状態に関しては逆方向である。
同様の方法で、他のスタック１０４，１０７，１１０の
それぞれにおける各セルがアドレスされ、「１０」を格
納するためにプログラムされる。
【００３０】したがって、スタックされたメモリが開示
され、実際にはいかなる数のセルも垂直にスタックで
き、プログラムおよび格納されたデータを読み取るため
の個々のスタックをアドレスするために接続された装置
とともに、スタックをアレイ内にアレンジすることがで
きる。セルは垂直にスタックされるので、追加のチップ
・スペースを取ることなく、メモリの容量を２倍、３倍
等にすることができる。また、スタックされたメモリ
は、ほとんど追加の装置を要することなく容易にプログ
ラムすることができ、比較器回路および参照電圧を含
む、電圧を検出および比較する装置さえ追加すれば読み
取ることができる。
【００３１】以上、本発明の特定の実施例を示して説明
したが、当業者によってさらなる変更や改善がなされる
ことが予想される。それゆえ、本発明は、示された特定
の方法に限定されるものではなく、本発明の目的および
範囲から逸脱しない全ての変更が、特許請求の範囲に含
まれていることを理解されたい。
【図面の簡単な説明】
【図１】 磁気トンネル接合およびその作用を示す単純
化した断面図である。
【図２】 磁気トンネル接合のスタックおよびその作用
を示す単純化した断面図である。
【図３】 本発明に従った、磁気トンネル接合のスタッ
クの概略図である。
【図４】 本発明に従った、変換器の概略図である。
【図５】 本発明に従った、検出装置を伴うスタックさ
れたメモリの一実施例の概略図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 27/10 ４４７

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 直列に接続された電流端子と共にスタッ
    クされた、複数のｎ個の磁気トンネル接合メモリ・セル
    （１０２，１０３，１０５，１０６，１０８，１０９，
    １１１，１１２）を含み、かつ、スタック内の第１セル
    の第１読み取り電流端子、および、電子スイッチ（１１
    ５，１１６，１１７，１１８）と結合された第２読み取
    り電流端子を含む、セル・スタック（１０１，１０４，
    １０７，１１０）を提供する段階であって、前記セル・
    スタックが２n個のメモリ・レベルを含む、セル・スタ
    ックを提供する段階と、 前記２n個のメモリ・レベルを表す複数の参照電流を提
    供する段階と、 前記セル・スタックの両端での電圧降下を検出する段階
    と、 前記検出された電圧降下を複数の参照電圧と比較して、
    前記セル・スタック内の複数のｎ個のセルのメモリ・レ
    ベルを決定する段階と、 前記決定されたメモリ・レベルをエンコードして、前記
    セル・スタックに出力信号を与える段階と、 から構成されることを特徴とするスタックされたメモリ
    （１００）内の各セルの状態を読み出す方法。
  2. 【請求項２】 複数のセル・スタック（１０１，１０
    ４，１０７，１１０）を提供する段階であって、個々の
    セル・スタックが、直列に接続された電流端子と共にス
    タックされた複数のｎ個の磁気トンネル接合メモリ・セ
    ル（１０２，１０３，１０５，１０６，１０８，１０
    ９，１１１，１１２）を含み、個々のセル・スタック
    が、スタック内の第１セルの第１読み取り電流端子、お
    よび、電子スイッチ（１１５，１１６，１１７，１１
    ８）に結合された第２読み取り電流端子を含み、かつ個
    々のセル・スタックが２n個のメモリ・レベルを含む、
    複数のセル・スタックを提供する段階と、 独立してアドレス可能な個々のセル・スタックを有する
    セル・スタックのアレイ内に複数のセル・スタックを結
    合する段階と、 前記２n個のメモリ・レベルと等しい複数の参照電圧を
    提供する段階と、 前記アドレスされた個々のセル・スタックの前記第１読
    み取り電流端子へのアクセスを提供することによってア
    レイ内の個々のセル・スタックをアドレスする段階と、 前記アドレスされたセル・スタックを通って電流を与え
    ることにより前記アドレスされたセル・スタックの両端
    での電圧降下を検出する段階と、 前記検出された電圧降下を複数の参照電圧と比較して、
    前記アドレスされたセル・スタック内の複数のｎ個のセ
    ルの前記メモリ・レベルを決定する段階と、 前記アドレスされたセル・スタックのそれぞれに前記決
    定されたメモリ・レベルをエンコードして、前記アドレ
    スされたセル・スタックのそれぞれに出力信号を与える
    段階と、 から構成されることを特徴とするスタックされたメモリ
    （１００）内の各セルの状態を読み出す方法。
  3. 【請求項３】 複数の磁気トンネル接合メモリ・セル
    （１０２，１０３，１０５，１０６，１０８，１０９，
    １１１，１１２）であって、各セルが切り替え可能な磁
    気層（１２）と、第１読み取り電流端子（２７）と、第
    ２読み取り電流端子（３６）とを有し、前記複数の磁気
    トンネル接合メモリ・セルのそれぞれが、第１メモリ状
    態内の第１抵抗と、第２メモリ状態内の第１抵抗とは異
    なる第２抵抗を有する、複数の磁気トンネル接合メモリ
    ・セルと、 直列に接続された前記電流端子と共にスタックされた前
    記複数の磁気トンネル接合メモリ・セルと、 電子スイッチ（１１５，１１６，１１７，１１８）と、 読み取り電流源と結合された前記複数の磁気トンネル接
    合メモリ・セル内の第１セルの第１読み取り電流端子、
    および、前記電子スイッチを通ってセル・スタックを画
    定するための読み取り電流帰還に結合された前記複数の
    磁気トンネル接合メモリ・セル内の最終セルの第２読み
    取り電流端子と、 複数の参照電圧レベルを与える参照装置と、 前記複数の磁気トンネル接合メモリ・セル内の前記第１
    セルの前記第１読み取り電流端子と、前記セル・スタッ
    クを通って与えられる電流で前記セル・スタックの両端
    で降下する電圧を検出し、かつ、前記セル・スタック内
    で各セルの状態を決定するための前記複数の参照電圧レ
    ベルと前記検出された電圧とを比較するための前記参照
    装置とに結合された電圧検出比較装置（１３０）と、 前記セル・スタックの両端で降下した前記電圧をデジタ
    ル出力信号に変換するための前記電圧検出比較装置に結
    合されたエンコーディング装置と、 から構成されることを特徴とするスタックされたメモリ
    （１００）。
  4. 【請求項４】 複数のセル・スタックであって、各セル
    ・スタックが直列に接続された電流端子と共にスタック
    された複数の磁気トンネル接合メモリ・セル、読み取り
    電流源と結合された複数のセル・スタックのそれぞれに
    おける第１読み取り電流端子、および、電子スイッチを
    通って電流帰還に結合された前記複数のセル・スタック
    のそれぞれにおける最終セルの第２読み取り電流端子を
    含む、複数のセル・スタックと、 アレイ内に前記複数のセル・スタックを結合した回路で
    あって、前記回路が、前記関連するセル・スタックをプ
    ログラムするために前記複数のセル・スタック内に各セ
    ル・スタックと関連するデジット線と、前記関連するセ
    ル・スタック内の前記最終セルの前記第２読み取り電流
    端子の下に配置された各セル・スタックと関連するデジ
    ット線とを含む、回路と、 アドレスされたセル・スタックの前記第１読み取り電流
    端子にアクセスを提供することによって、前記アレイ内
    に個々のセル・スタックのそれぞれをアドレスすること
    が制御可能である前記セル・スタックのそれぞれと結合
    した前記回路および前記電子スイッチと、 複数の参照電圧レベルを与える参照装置と、 前記アドレスされたセル・スタックの第１セルの前記第
    １読み取り電流端子と、前記アドレスされたセル・スタ
    ックを通って与えられる電流で前記アドレスされたセル
    ・スタックの両端で降下する電圧を検出し、かつ、前記
    アドレスされたセル・スタック内で各セルの状態を決定
    するための前記複数の参照電圧レベルと前記検出された
    電圧とを比較するための前記参照装置とに結合された電
    圧検出比較装置と、 前記アドレスされたセル・スタックの両端で降下した前
    記電圧をデジタル出力信号に変換するための前記電圧検
    出比較装置に結合されたエンコーディング装置と、 から構成されることを特徴とするスタックされたメモ
    リ。
  5. 【請求項５】 複数のセル・スタックであって、各セル
    ・スタックが直列に接続された電流端子と共にスタック
    された複数の磁気トンネル接合メモリ・セル、読み取り
    電流源と結合された複数のセル・スタックのそれぞれに
    おける第１読み取り電流端子、および、電子スイッチを
    通って電流帰還に結合された前記複数のセル・スタック
    のそれぞれにおける最終セルの第２読み取り電流端子を
    含む、複数のセル・スタックと、 アレイ内に前記複数のセル・スタックを結合した回路で
    あって、前記回路が、前記関連するセル・スタックをプ
    ログラムするために前記複数のセル・スタック内に各セ
    ル・スタックと関連するデジット線と、前記関連するセ
    ル・スタック内の前記最終セルの前記第２読み取り電流
    端子の下に配置された各セル・スタックと関連するデジ
    ット線とを含む、回路と、 アドレスされたセル・スタックの前記第１読み取り電流
    端子にアクセスを提供することによって、前記アレイ内
    に個々のセル・スタックのそれぞれをアドレスすること
    が制御可能である前記セル・スタックのそれぞれと結合
    した前記回路および前記電子スイッチと、 複数の参照電圧レベルを与える参照装置と、および、 前記アドレスされたセル・スタックの第１セルの前記第
    １読み取り電流端子と、前記アドレスされたセル・スタ
    ックを通って与えられる電流で前記アドレスされたセル
    ・スタックの両端で降下する電圧を検出し、かつ、前記
    アドレスされたセル・スタック内で各セルの状態を決定
    するための前記複数の参照電圧レベルと前記検出された
    電圧とを比較するための前記参照装置とに結合された電
    圧検出比較装置と、 前記アドレスされたセル・スタックの両端で降下した前
    記電圧をデジタル出力信号に変換するための前記電圧検
    出比較装置に結合されたエンコーディング装置と、 から構成されることを特徴とするスタックされたメモ
    リ。
JP2000374139A 1999-12-08 2000-12-08 スタックされたｍｔｊセル・メモリの検出方法および装置 Pending JP2001229665A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/456,615 US6169689B1 (en) 1999-12-08 1999-12-08 MTJ stacked cell memory sensing method and apparatus
US09/456615 1999-12-08

Publications (1)

Publication Number Publication Date
JP2001229665A true JP2001229665A (ja) 2001-08-24

Family

ID=23813473

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000374139A Pending JP2001229665A (ja) 1999-12-08 2000-12-08 スタックされたｍｔｊセル・メモリの検出方法および装置

Country Status (7)

Country Link
US (1) US6169689B1 (ja)
EP (1) EP1107258A1 (ja)
JP (1) JP2001229665A (ja)
KR (1) KR100798092B1 (ja)
CN (1) CN1199184C (ja)
SG (1) SG91315A1 (ja)
TW (1) TW487905B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003101098A (ja) * 2001-09-20 2003-04-04 Ken Takahashi トンネル型磁気抵抗素子とそれを用いた磁気式デバイス及びその製造方法並びに製造装置
JP2005535111A (ja) * 2002-07-17 2005-11-17 フリースケール セミコンダクター インコーポレイテッド 改良された記憶密度を備えた多値ｍｒａｍ
JP2009146563A (ja) * 2001-12-07 2009-07-02 Hynix Semiconductor Inc 磁気抵抗ラム
JP2009205769A (ja) * 2008-02-28 2009-09-10 Toshiba Corp 磁気記憶装置
WO2011135984A1 (ja) * 2010-04-28 2011-11-03 株式会社日立製作所 半導体記憶装置
JP2013125565A (ja) * 2011-12-14 2013-06-24 Fujitsu Ltd 磁気メモリ装置及びその読み出し方法
JP2013149309A (ja) * 2012-01-18 2013-08-01 Fujitsu Ltd 磁気メモリ装置、および、磁気メモリ装置のデータ書き込み方法

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1134743A3 (en) * 2000-03-13 2002-04-10 Matsushita Electric Industrial Co., Ltd. Magneto-resistive device and magneto-resistive effect type storage device
JP2002334971A (ja) * 2001-05-09 2002-11-22 Nec Corp 磁性メモリ及びその動作方法
CN1270323C (zh) * 2001-06-19 2006-08-16 松下电器产业株式会社 磁性存储器的驱动方法
JP2003091987A (ja) * 2001-09-18 2003-03-28 Sony Corp 磁気メモリ装置及びその記録制御方法
US6545906B1 (en) * 2001-10-16 2003-04-08 Motorola, Inc. Method of writing to scalable magnetoresistance random access memory element
KR20030034500A (ko) 2001-10-23 2003-05-09 주식회사 하이닉스반도체 마그네틱 램
US6944048B2 (en) * 2001-11-29 2005-09-13 Kabushiki Kaisha Toshiba Magnetic random access memory
JP2003168785A (ja) * 2001-11-30 2003-06-13 Toshiba Corp 磁気ランダムアクセスメモリ
JP2003196973A (ja) * 2001-12-21 2003-07-11 Mitsubishi Electric Corp 薄膜磁性体記憶装置
US6795334B2 (en) * 2001-12-21 2004-09-21 Kabushiki Kaisha Toshiba Magnetic random access memory
KR100457159B1 (ko) * 2001-12-26 2004-11-16 주식회사 하이닉스반도체 마그네틱 램
US6650562B2 (en) * 2002-01-23 2003-11-18 Hewlett-Packard Development Company, L.P. System and method for determining the logic state of a memory cell in a magnetic tunnel junction memory device
JP3808799B2 (ja) * 2002-05-15 2006-08-16 株式会社東芝 磁気ランダムアクセスメモリ
US6654278B1 (en) * 2002-07-31 2003-11-25 Motorola, Inc. Magnetoresistance random access memory
US6667901B1 (en) * 2003-04-29 2003-12-23 Hewlett-Packard Development Company, L.P. Dual-junction magnetic memory device and read method
US6714446B1 (en) * 2003-05-13 2004-03-30 Motorola, Inc. Magnetoelectronics information device having a compound magnetic free layer
US6956763B2 (en) * 2003-06-27 2005-10-18 Freescale Semiconductor, Inc. MRAM element and methods for writing the MRAM element
US6967366B2 (en) * 2003-08-25 2005-11-22 Freescale Semiconductor, Inc. Magnetoresistive random access memory with reduced switching field variation
US6985383B2 (en) * 2003-10-20 2006-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reference generator for multilevel nonlinear resistivity memory storage elements
US6958502B2 (en) * 2003-10-22 2005-10-25 International Business Machines Corporation Magnetic random access memory cell
US6925000B2 (en) * 2003-12-12 2005-08-02 Maglabs, Inc. Method and apparatus for a high density magnetic random access memory (MRAM) with stackable architecture
JP2005310840A (ja) * 2004-04-16 2005-11-04 Toshiba Corp 磁気ランダムアクセスメモリ
US7061037B2 (en) * 2004-07-06 2006-06-13 Maglabs, Inc. Magnetic random access memory with multiple memory layers and improved memory cell selectivity
US20060023496A1 (en) * 2004-07-27 2006-02-02 Stephane Aouba Tunable magnetic switch
US20060262593A1 (en) * 2004-07-27 2006-11-23 Stephane Aouba Magnetic memory composition and method of manufacture
US7075818B2 (en) * 2004-08-23 2006-07-11 Maglabs, Inc. Magnetic random access memory with stacked memory layers having access lines for writing and reading
KR100669363B1 (ko) 2004-10-26 2007-01-16 삼성전자주식회사 메모리 장치의 읽기 방법
US7129098B2 (en) * 2004-11-24 2006-10-31 Freescale Semiconductor, Inc. Reduced power magnetoresistive random access memory elements
US7173848B2 (en) * 2005-02-01 2007-02-06 Meglabs, Inc. Magnetic random access memory with memory cell stacks having more than two magnetic states
US7285836B2 (en) * 2005-03-09 2007-10-23 Maglabs, Inc. Magnetic random access memory with stacked memory cells having oppositely-directed hard-axis biasing
US7701756B2 (en) 2005-12-21 2010-04-20 Governing Council Of The University Of Toronto Magnetic memory composition and method of manufacture
US8363457B2 (en) * 2006-02-25 2013-01-29 Avalanche Technology, Inc. Magnetic memory sensing circuit
US8018011B2 (en) * 2007-02-12 2011-09-13 Avalanche Technology, Inc. Low cost multi-state magnetic memory
US20070253245A1 (en) * 2006-04-27 2007-11-01 Yadav Technology High Capacity Low Cost Multi-Stacked Cross-Line Magnetic Memory
US8063459B2 (en) * 2007-02-12 2011-11-22 Avalanche Technologies, Inc. Non-volatile magnetic memory element with graded layer
US8084835B2 (en) * 2006-10-20 2011-12-27 Avalanche Technology, Inc. Non-uniform switching based non-volatile magnetic based memory
US8058696B2 (en) * 2006-02-25 2011-11-15 Avalanche Technology, Inc. High capacity low cost multi-state magnetic memory
US8535952B2 (en) * 2006-02-25 2013-09-17 Avalanche Technology, Inc. Method for manufacturing non-volatile magnetic memory
US20080246104A1 (en) * 2007-02-12 2008-10-09 Yadav Technology High Capacity Low Cost Multi-State Magnetic Memory
US8183652B2 (en) * 2007-02-12 2012-05-22 Avalanche Technology, Inc. Non-volatile magnetic memory with low switching current and high thermal stability
US7732881B2 (en) * 2006-11-01 2010-06-08 Avalanche Technology, Inc. Current-confined effect of magnetic nano-current-channel (NCC) for magnetic random access memory (MRAM)
US8508984B2 (en) * 2006-02-25 2013-08-13 Avalanche Technology, Inc. Low resistance high-TMR magnetic tunnel junction and process for fabrication thereof
US8120949B2 (en) * 2006-04-27 2012-02-21 Avalanche Technology, Inc. Low-cost non-volatile flash-RAM memory
EP1863034B1 (en) * 2006-05-04 2011-01-05 Hitachi, Ltd. Magnetic memory device
US7869266B2 (en) * 2007-10-31 2011-01-11 Avalanche Technology, Inc. Low current switching magnetic tunnel junction design for magnetic memory using domain wall motion
US8542524B2 (en) * 2007-02-12 2013-09-24 Avalanche Technology, Inc. Magnetic random access memory (MRAM) manufacturing process for a small magnetic tunnel junction (MTJ) design with a low programming current requirement
US20090218645A1 (en) * 2007-02-12 2009-09-03 Yadav Technology Inc. multi-state spin-torque transfer magnetic random access memory
KR101422093B1 (ko) * 2007-10-10 2014-07-28 한국과학기술원 Ｔｍｒ 소자를 이용한 ａｄ 컨버터
US8802451B2 (en) 2008-02-29 2014-08-12 Avalanche Technology Inc. Method for manufacturing high density non-volatile magnetic memory
KR101057725B1 (ko) * 2008-12-31 2011-08-18 주식회사 하이닉스반도체 멀티 레벨 셀 데이터 센싱 장치 및 그 방법
KR101251417B1 (ko) * 2010-07-16 2013-04-05 경상대학교산학협력단 자기 랜덤 액세스 메모리 장치 및 그것의 쓰기 방법
US10497713B2 (en) * 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
JP6098516B2 (ja) * 2011-09-27 2017-03-22 日本電気株式会社 不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性を高めた不揮発論理ゲート
US9047964B2 (en) * 2012-08-20 2015-06-02 Qualcomm Incorporated Multi-level memory cell using multiple magnetic tunnel junctions with varying MGO thickness
KR102169681B1 (ko) 2013-12-16 2020-10-26 삼성전자주식회사 감지 증폭기, 그것을 포함하는 불휘발성 메모리 장치 및 그것의 센싱 방법
US9548096B1 (en) * 2015-08-26 2017-01-17 Qualcomm Incorporated Reverse complement magnetic tunnel junction (MTJ) bit cells employing shared source lines, and related methods
JP2020047703A (ja) 2018-09-18 2020-03-26 キオクシア株式会社 磁気記憶装置
EP4097722A1 (en) * 2020-01-28 2022-12-07 Micron Technology, Inc. Analog storage using memory device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930164A (en) * 1998-02-26 1999-07-27 Motorola, Inc. Magnetic memory unit having four states and operating method thereof
JPH11273338A (ja) * 1998-03-23 1999-10-08 Toshiba Corp 磁気記憶装置及びその駆動方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4884235A (en) * 1988-07-19 1989-11-28 Thiele Alfred A Micromagnetic memory package
US5546068A (en) * 1994-12-22 1996-08-13 At&T Corp. Sense amplifier
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
US5734605A (en) * 1996-09-10 1998-03-31 Motorola, Inc. Multi-layer magnetic tunneling junction memory cells
US5831920A (en) * 1997-10-14 1998-11-03 Motorola, Inc. GMR device having a sense amplifier protected by a circuit for dissipating electric charges
US5986925A (en) * 1998-04-07 1999-11-16 Motorola, Inc. Magnetoresistive random access memory device providing simultaneous reading of two cells and operating method
EP0959475A3 (en) * 1998-05-18 2000-11-08 Canon Kabushiki Kaisha Magnetic thin film memory and recording and reproducing method and apparatus using such a memory
US5946227A (en) * 1998-07-20 1999-08-31 Motorola, Inc. Magnetoresistive random access memory with shared word and digit lines
DE19853447A1 (de) * 1998-11-19 2000-05-25 Siemens Ag Magnetischer Speicher

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930164A (en) * 1998-02-26 1999-07-27 Motorola, Inc. Magnetic memory unit having four states and operating method thereof
JPH11273338A (ja) * 1998-03-23 1999-10-08 Toshiba Corp 磁気記憶装置及びその駆動方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003101098A (ja) * 2001-09-20 2003-04-04 Ken Takahashi トンネル型磁気抵抗素子とそれを用いた磁気式デバイス及びその製造方法並びに製造装置
JP2009146563A (ja) * 2001-12-07 2009-07-02 Hynix Semiconductor Inc 磁気抵抗ラム
JP2005535111A (ja) * 2002-07-17 2005-11-17 フリースケール セミコンダクター インコーポレイテッド 改良された記憶密度を備えた多値ｍｒａｍ
JP2009205769A (ja) * 2008-02-28 2009-09-10 Toshiba Corp 磁気記憶装置
WO2011135984A1 (ja) * 2010-04-28 2011-11-03 株式会社日立製作所 半導体記憶装置
JPWO2011135984A1 (ja) * 2010-04-28 2013-07-18 株式会社日立製作所 半導体記憶装置
US8750032B2 (en) 2010-04-28 2014-06-10 Hitachi, Ltd. Semiconductor recording device
JP2013125565A (ja) * 2011-12-14 2013-06-24 Fujitsu Ltd 磁気メモリ装置及びその読み出し方法
JP2013149309A (ja) * 2012-01-18 2013-08-01 Fujitsu Ltd 磁気メモリ装置、および、磁気メモリ装置のデータ書き込み方法

Also Published As

Publication number Publication date
CN1303098A (zh) 2001-07-11
SG91315A1 (en) 2002-09-17
EP1107258A1 (en) 2001-06-13
KR100798092B1 (ko) 2008-01-28
US6169689B1 (en) 2001-01-02
KR20010062167A (ko) 2001-07-07
TW487905B (en) 2002-05-21
CN1199184C (zh) 2005-04-27

Similar Documents

Publication Publication Date Title
JP2001229665A (ja) スタックされたｍｔｊセル・メモリの検出方法および装置
US6751149B2 (en) Magnetic tunneling junction antifuse device
US6532163B2 (en) Non-volatile semiconductor memory device with magnetic memory cell array
US6781910B2 (en) Small area magnetic memory devices
US5748519A (en) Method of selecting a memory cell in a magnetic random access memory device
US7136300B2 (en) Magnetic memory device including groups of series-connected memory elements
US6515895B2 (en) Non-volatile magnetic register
US5969978A (en) Read/write memory architecture employing closed ring elements
CN100474438C (zh) 容短接存储单元的电阻交叉点阵列
KR20080053280A (ko) Ｍｒａｍ 내장 집적 회로들내 패시브 소자들
KR20030043708A (ko) 메모리 어레이
WO2005119689A1 (en) A magnetic memory device
KR20030059121A (ko) Ｍｔｊ ｍｒａｍ 직병렬 아키텍처
KR20030034026A (ko) 메모리 셀
CN110383461B (zh) 磁存储器、磁存储器记录方法以及磁存储器读取方法
US6392923B1 (en) Magnetoresistive midpoint generator and method
CN1347560A (zh) 对磁电阻存储器中单元电阻估值的装置
US6944049B2 (en) Magnetic tunnel junction memory cell architecture
EP1111619B1 (en) Peak program current reduction apparatus and method
CN1346492A (zh) 对磁电阻存储器中单元电阻估值的装置
US7532506B2 (en) Integrated circuit, cell arrangement, method of operating an integrated circuit, memory module
JP2006507656A (ja) 磁気抵抗メモリデバイス及びアセンブリ、及び情報の記憶及び再生方法
US11963463B2 (en) MRAM cell and MRAM
JP2002170374A (ja) 強磁性体不揮発性記憶素子およびその情報再生方法ならびにそれを用いたメモリチップおよび携帯型情報処理装置
JP3817447B2 (ja) 記憶回路ブロック

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041217

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20050411

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071205

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20090205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100901

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100913

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110221