JP6098516B2 - 不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性を高めた不揮発論理ゲート - Google Patents
不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性を高めた不揮発論理ゲート Download PDFInfo
- Publication number
- JP6098516B2 JP6098516B2 JP2013536158A JP2013536158A JP6098516B2 JP 6098516 B2 JP6098516 B2 JP 6098516B2 JP 2013536158 A JP2013536158 A JP 2013536158A JP 2013536158 A JP2013536158 A JP 2013536158A JP 6098516 B2 JP6098516 B2 JP 6098516B2
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- nonvolatile
- volatile
- circuit
- logic gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000001447 compensatory effect Effects 0.000 claims description 3
- 230000002776 aggregation Effects 0.000 claims 1
- 238000004220 aggregation Methods 0.000 claims 1
- 230000005291 magnetic effect Effects 0.000 description 44
- 230000005415 magnetization Effects 0.000 description 35
- 238000010586 diagram Methods 0.000 description 25
- 239000002184 metal Substances 0.000 description 18
- 230000000295 complement effect Effects 0.000 description 13
- 239000000758 substrate Substances 0.000 description 13
- 230000000694 effects Effects 0.000 description 12
- 239000010409 thin film Substances 0.000 description 11
- 230000006870 function Effects 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000005294 ferromagnetic effect Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17748—Structural details of configuration resources
- H03K19/17764—Structural details of configuration resources for reliability
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
- G11C19/0808—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure using magnetic domain propagation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17748—Structural details of configuration resources
- H03K19/1776—Structural details of configuration resources for memories
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/18—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using galvano-magnetic devices, e.g. Hall-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Hall/Mr Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
本発明は、強磁性トンネル接合素子（ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子）などの抵抗変化素子を用いた不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートに関する。
近年、半導体の集積度が向上するにつれ、トランジスタのリーク電流による消費電力の増加が問題になってきている。また、メモリ素子とロジック素子が分離して配置されることに起因するデータ転送遅延、及びデータを転送する配線の消費電力の増加が問題となっている。
これらの問題を解決する一つの方法として、特許文献１には、メモリ素子とロジック素子が一体となった不揮発論理ゲートを用いた集積回路が提案されている。この集積回路は、データを複数の不揮発抵抗素子が記憶しているため、電源を切ってもデータは消えない。従って、動作していないときに電源を切ることができるため、リーク電流による消費電力を抑制できる。また、メモリ素子とロジック素子が近接しているため、配線遅延は小さく、かつ、低消費電力で動作することが期待されている。
図１を参照して、上記した集積回路に使用可能な不揮発論理ゲート１’の構成例を示す。図示された不揮発論理ゲート１’は、ＮＭＯＳ論理回路１１’と、相補のデータを抵抗値として記憶する不揮発抵抗素子Ｒ１、Ｒ２、及び、貫通電流制御回路２１’と、センス回路３１’と、不揮発抵抗素子のデータを書き換えるために用いられる書き込み回路４１’を備えている。また、センス回路３１’は、出力データをラッチするＰＭＯＳトランジスタＰ１、Ｐ２と、プリチャージ用の２つのＰＭＯＳトランジスタＰ３、Ｐ４から構成されている。センス回路３１’は、ＮＭＯＳ論理回路１１’に接続されている。図示された不揮発抵抗素子Ｒ１とＲ２はそれぞれ、一端がＮＭＯＳ論理回路１１’に接続され、他端は貫通電流制御回路２１’に接続されている。
次に、図１に示された不揮発論理ゲート１’を構成する各要素の接続状態について具体的に説明する。ＰＭＯＳトランジスタＰ１のゲートは、ＰＭＯＳトランジスタＰ２のドレインと、ＰＭＯＳトランジスタＰ４のドレイン、及び、ＮＭＯＳ論理回路１１’に接続されると共に、出力信号／Ｄｏｕｔを出力するデータ出力端子に接続されている。一方、ＰＭＯＳトランジスタＰ２のゲートは、ＰＭＯＳトランジスタＰ１のドレインと、ＰＭＯＳトランジスタＰ３のドレイン、及び、ＮＭＯＳ論理回路１１’に接続されると共に、出力信号Ｄｏｕｔを出力するデータ出力端子に接続されている。また、ＰＭＯＳトランジスタＰ３とＰ４のゲートには、クロック信号ＣＬＫが与えられている。各ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、及びＰ４のソースは電源電圧Ｖｄｄに接続されている。
図１の不揮発抵抗素子Ｒ１、Ｒ２としては、例えば、磁気抵抗効果を利用した強磁性トンネル接合素子（ＭＴＪ素子）が考えられる。ここで、ＭＴＪ素子は、磁化方向が変化する強磁性層（フリー層）と、磁化方向が固定された強磁性層（固定層）と、フリー層と固定層の間に形成される絶縁層を含む構成を備えている。このようなＭＴＪ素子に、膜面垂直方向に電流を流した際の抵抗値は、フリー層と固定層の磁化の方向によって変化する。フリー層の磁化と固定層の磁化が平行の場合、抵抗値は低く、両者の磁化が反平行の場合、抵抗値は高くなる。
この性質を利用して、ＭＴＪ素子では、この抵抗値、すなわちフリー層の磁化の方向に、データを対応付ける。例えば、低抵抗状態をデータ「０」、高抵抗状態をデータ「１」とする。不揮発論理ゲート１’では、このＭＴＪ素子のデータを演算に用いる。
ＭＴＪ素子の書き込みは、電流磁界を用いてフリー層の磁化方向を制御する磁場書き込み方式と、スピントルク効果を用いてフリー層の磁化方向を制御するスピントルク書き込み方式が知られている。
図１に示された不揮発論理ゲート１’は、不揮発抵抗素子Ｒ１、Ｒ２に記憶されたデータを演算に利用する。この不揮発抵抗素子Ｒ１、Ｒ２に記憶されたデータと、ＮＭＯＳ論理回路１１’に入力される外部からの入力データＤｉｎにより演算を行い、相補出力Ｄｏｕｔ、／Ｄｏｕｔを出力する。設計者が、不揮発論理ゲート１’にどのような演算を行わせるかは、ＮＭＯＳ論理回路１１’の構成により決めることができる。
次に、不揮発抵抗素子Ｒ１、Ｒ２に接続されている貫通電流制御回路２１’の構成について、図２Ａ及び図２Ｂを参照して説明する。図２Ａに示した貫通電流制御回路２１’は、ＮＭＯＳトランジスタＮ１を備える。ＮＭＯＳトランジスタＮ１のドレインは、不揮発抵抗素子Ｒ１とＲ２の一端に接続されている。ＮＭＯＳトランジスタＮ１のソースは接地され、そのゲートにはクロック信号ＣＬＫが与えられている。
他方、図２Ｂに示した貫通電流制御回路２１’は、２つのＮＭＯＳトランジスタＮ１、Ｎ２と、一端を接地され、他端をＮＭＯＳトランジスタＮ１、Ｎ２の共通接続点に接続されたキャパシタＣ１を備えている。更に、ＮＭＯＳトランジスタＮ１のドレインは、不揮発抵抗素子Ｒ１とＲ２の一端に接続され、そのソースは、ＮＭＯＳトランジスタＮ２のドレインとキャパシタＣ１の一端に接続される。ＮＭＯＳトランジスタＮ１のゲートにはクロック信号ＣＬＫが与えられている。一方、ＮＭＯＳトランジスタＮ２のソースは接地され、そのゲートには反転したクロック信号／ＣＬＫが与えられている。
図２Ａ及び図２Ｂにそれぞれ示す貫通電流制御回路２１’の違いは、論理演算時の貫通電流の有無である。図２Ａに示す貫通電流制御回路２１’の場合、クロック信号ＣＬＫがＨｉｇｈのとき、不揮発抵抗素子Ｒ１、Ｒ２とＮＭＯＳトランジスタＮ１に定常的な電流が流れる。一方、図２Ｂに示す貫通電流制御回路２１’の場合、クロック信号ＣＬＫがＨｉｇｈのとき、不揮発抵抗素子Ｒ１、Ｒ２とＮＭＯＳトランジスタＮ１に流れる電流は、キャパシタＣ１を充電する間のみ流れる。したがって、図２Ｂに示す回路２１’のほうが、定常電流が流れないため、消費電力を低減できる。
図３には、不揮発論理ゲート１’を構成するＮＭＯＳ論理回路１１’の一例が示されており、ここでは、加算が可能なＮＭＯＳ論理回路（ＳＵＭ回路）１１’が示されている。図示されたＮＭＯＳ論理回路１１’は、８個のＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｎ９、Ｎ１０を備え、データ入力信号Ｄｉｎとして、それぞれ相補の入力信号Ａ、／Ａ、Ｃ、／ＣがＮＭＯＳトランジスタＮ３〜Ｎ１０のゲートに入力される。ＮＭＯＳ論理回路１１’には、各入力信号に依存して、電流パスが形成される。不揮発抵抗素子Ｒ１、Ｒ２の一方は、データ出力Ｄｏｕｔを出力するＮＭＯＳ論理回路１１’に電気的に接続される。また、不揮発抵抗素子Ｒ１、Ｒ２の他方は、データ出力／Ｄｏｕｔを出力するＮＭＯＳ論理回路１１’に電気的に接続される。この２つの電流パスに流れる電流差を利用して、データ出力Ｄｏｕｔ、／Ｄｏｕｔとなる出力電圧、すなわち論理演算結果（出力結果）が決定される。
図１、図２Ｂ、及び、図３に示した各構成要素を組み合わせることによって構成された不揮発論理ゲート１’は、次のように動作する。尚、図示された不揮発論理ゲート１’は、プリチャージ期間と評価期間を有し、このような動作は、一般的なスタティックＣＭＯＳ回路の動作とは異なる独特の動作である。
まず、クロック信号ＣＬＫがＬｏｗの時はプリチャージ期間である。貫通電流制御回路２１’（図２Ｂ）のＮＭＯＳトランジスタＮ１はＯＦＦとなり、ＰＭＯＳトランジスタＰ３、Ｐ４は出力Ｄｏｕｔ、／Ｄｏｕｔを電源電圧Ｖｄｄにプリチャージする。また、貫通電流制御回路２１’のＮＭＯＳトランジスタＮ２はキャパシタＣ１に蓄えられた電荷を放電する。
一方、クロック信号ＣＬＫがＨｉｇｈのとき、貫通電流制御回路２１’のＮＭＯＳトランジスタＮ１（図２Ｂ）はＯＮ、Ｎ２はＯＦＦ、プリチャージ用ＰＭＯＳトランジスタＰ３、Ｐ４（図１）はＯＦＦとなり、評価期間となる。プリチャージ時に各キャパシタ（不図示）に蓄えられていた電荷は、ＮＭＯＳ論理回路１１’内に形成された２つの電流パス、および、相補の抵抗値を記憶した不揮発抵抗素子Ｒ１、Ｒ２を介して、貫通電流制御回路２１’のキャパシタＣ１に流れ込む。不揮発抵抗素子Ｒ１、Ｒ２を流れる電流値は不揮発抵抗素子Ｒ１、Ｒ２の抵抗値に依存するため、相補の出力であるＤｏｕｔと／Ｄｏｕｔには電位差が生じる。そして、その電位差は、ＰＭＯＳトランジスタＰ１、Ｐ２によって増幅され、相補のデータ出力Ｄｏｕｔ、／Ｄｏｕｔを出力する。なお、本不揮発論理ゲート１’において、入力信号Ａ、／Ａ、Ｃ、／Ｃは、クロック信号ＣＬＫがＨｉｇｈである評価期間中は変化してはならない。上記のように不揮発論理ゲート１’は、演算機能とラッチ機能を有する。
図１〜図３に示した不揮発論理ゲート１’は、メモリ素子とロジック素子が一体となっているため、そのままでは、メモリデータのエラー検出や訂正を行えず、論理ゲートの障害耐性を高めることが困難であるという課題があった。メモリデータのエラーは、たとえば、非常に低い確率で、記憶していたデータが反転してしまうというソフトエラーが挙げられる。ソフトエラーの具体的な例としては、不揮発抵抗素子としてＭＴＪ素子を用いた場合には、磁性体の熱的な安定性が低い場合に、熱的な擾乱によってデータが反転することが挙げられる。このようなソフトエラーに対しては、一般的な集積回路の構成要素であるメモリは、読み出し時にエラー検出回路を利用してエラーを検出する。しかしながら、特許文献１（特開２００５−２３５３０７号公報）に開示された不揮発論理ゲートは、メモリ素子とロジック素子が一体になっており、エラー検出回路を不揮発論理ゲートに適用する場合には、各不揮発論理ゲートに一つのエラー検出回路が必要になり、回路面積のオーバーヘッドが大きくなるという課題があった。
そこで、本発明の目的は、メモリデータに誤りがあっても正常に論理演算できる、障害耐性を高めた不揮発論理ゲートを提供することである。
これらの問題を解決する一つの方法として、特許文献１には、メモリ素子とロジック素子が一体となった不揮発論理ゲートを用いた集積回路が提案されている。この集積回路は、データを複数の不揮発抵抗素子が記憶しているため、電源を切ってもデータは消えない。従って、動作していないときに電源を切ることができるため、リーク電流による消費電力を抑制できる。また、メモリ素子とロジック素子が近接しているため、配線遅延は小さく、かつ、低消費電力で動作することが期待されている。
図１を参照して、上記した集積回路に使用可能な不揮発論理ゲート１’の構成例を示す。図示された不揮発論理ゲート１’は、ＮＭＯＳ論理回路１１’と、相補のデータを抵抗値として記憶する不揮発抵抗素子Ｒ１、Ｒ２、及び、貫通電流制御回路２１’と、センス回路３１’と、不揮発抵抗素子のデータを書き換えるために用いられる書き込み回路４１’を備えている。また、センス回路３１’は、出力データをラッチするＰＭＯＳトランジスタＰ１、Ｐ２と、プリチャージ用の２つのＰＭＯＳトランジスタＰ３、Ｐ４から構成されている。センス回路３１’は、ＮＭＯＳ論理回路１１’に接続されている。図示された不揮発抵抗素子Ｒ１とＲ２はそれぞれ、一端がＮＭＯＳ論理回路１１’に接続され、他端は貫通電流制御回路２１’に接続されている。
次に、図１に示された不揮発論理ゲート１’を構成する各要素の接続状態について具体的に説明する。ＰＭＯＳトランジスタＰ１のゲートは、ＰＭＯＳトランジスタＰ２のドレインと、ＰＭＯＳトランジスタＰ４のドレイン、及び、ＮＭＯＳ論理回路１１’に接続されると共に、出力信号／Ｄｏｕｔを出力するデータ出力端子に接続されている。一方、ＰＭＯＳトランジスタＰ２のゲートは、ＰＭＯＳトランジスタＰ１のドレインと、ＰＭＯＳトランジスタＰ３のドレイン、及び、ＮＭＯＳ論理回路１１’に接続されると共に、出力信号Ｄｏｕｔを出力するデータ出力端子に接続されている。また、ＰＭＯＳトランジスタＰ３とＰ４のゲートには、クロック信号ＣＬＫが与えられている。各ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、及びＰ４のソースは電源電圧Ｖｄｄに接続されている。
図１の不揮発抵抗素子Ｒ１、Ｒ２としては、例えば、磁気抵抗効果を利用した強磁性トンネル接合素子（ＭＴＪ素子）が考えられる。ここで、ＭＴＪ素子は、磁化方向が変化する強磁性層（フリー層）と、磁化方向が固定された強磁性層（固定層）と、フリー層と固定層の間に形成される絶縁層を含む構成を備えている。このようなＭＴＪ素子に、膜面垂直方向に電流を流した際の抵抗値は、フリー層と固定層の磁化の方向によって変化する。フリー層の磁化と固定層の磁化が平行の場合、抵抗値は低く、両者の磁化が反平行の場合、抵抗値は高くなる。
この性質を利用して、ＭＴＪ素子では、この抵抗値、すなわちフリー層の磁化の方向に、データを対応付ける。例えば、低抵抗状態をデータ「０」、高抵抗状態をデータ「１」とする。不揮発論理ゲート１’では、このＭＴＪ素子のデータを演算に用いる。
ＭＴＪ素子の書き込みは、電流磁界を用いてフリー層の磁化方向を制御する磁場書き込み方式と、スピントルク効果を用いてフリー層の磁化方向を制御するスピントルク書き込み方式が知られている。
図１に示された不揮発論理ゲート１’は、不揮発抵抗素子Ｒ１、Ｒ２に記憶されたデータを演算に利用する。この不揮発抵抗素子Ｒ１、Ｒ２に記憶されたデータと、ＮＭＯＳ論理回路１１’に入力される外部からの入力データＤｉｎにより演算を行い、相補出力Ｄｏｕｔ、／Ｄｏｕｔを出力する。設計者が、不揮発論理ゲート１’にどのような演算を行わせるかは、ＮＭＯＳ論理回路１１’の構成により決めることができる。
次に、不揮発抵抗素子Ｒ１、Ｒ２に接続されている貫通電流制御回路２１’の構成について、図２Ａ及び図２Ｂを参照して説明する。図２Ａに示した貫通電流制御回路２１’は、ＮＭＯＳトランジスタＮ１を備える。ＮＭＯＳトランジスタＮ１のドレインは、不揮発抵抗素子Ｒ１とＲ２の一端に接続されている。ＮＭＯＳトランジスタＮ１のソースは接地され、そのゲートにはクロック信号ＣＬＫが与えられている。
他方、図２Ｂに示した貫通電流制御回路２１’は、２つのＮＭＯＳトランジスタＮ１、Ｎ２と、一端を接地され、他端をＮＭＯＳトランジスタＮ１、Ｎ２の共通接続点に接続されたキャパシタＣ１を備えている。更に、ＮＭＯＳトランジスタＮ１のドレインは、不揮発抵抗素子Ｒ１とＲ２の一端に接続され、そのソースは、ＮＭＯＳトランジスタＮ２のドレインとキャパシタＣ１の一端に接続される。ＮＭＯＳトランジスタＮ１のゲートにはクロック信号ＣＬＫが与えられている。一方、ＮＭＯＳトランジスタＮ２のソースは接地され、そのゲートには反転したクロック信号／ＣＬＫが与えられている。
図２Ａ及び図２Ｂにそれぞれ示す貫通電流制御回路２１’の違いは、論理演算時の貫通電流の有無である。図２Ａに示す貫通電流制御回路２１’の場合、クロック信号ＣＬＫがＨｉｇｈのとき、不揮発抵抗素子Ｒ１、Ｒ２とＮＭＯＳトランジスタＮ１に定常的な電流が流れる。一方、図２Ｂに示す貫通電流制御回路２１’の場合、クロック信号ＣＬＫがＨｉｇｈのとき、不揮発抵抗素子Ｒ１、Ｒ２とＮＭＯＳトランジスタＮ１に流れる電流は、キャパシタＣ１を充電する間のみ流れる。したがって、図２Ｂに示す回路２１’のほうが、定常電流が流れないため、消費電力を低減できる。
図３には、不揮発論理ゲート１’を構成するＮＭＯＳ論理回路１１’の一例が示されており、ここでは、加算が可能なＮＭＯＳ論理回路（ＳＵＭ回路）１１’が示されている。図示されたＮＭＯＳ論理回路１１’は、８個のＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｎ９、Ｎ１０を備え、データ入力信号Ｄｉｎとして、それぞれ相補の入力信号Ａ、／Ａ、Ｃ、／ＣがＮＭＯＳトランジスタＮ３〜Ｎ１０のゲートに入力される。ＮＭＯＳ論理回路１１’には、各入力信号に依存して、電流パスが形成される。不揮発抵抗素子Ｒ１、Ｒ２の一方は、データ出力Ｄｏｕｔを出力するＮＭＯＳ論理回路１１’に電気的に接続される。また、不揮発抵抗素子Ｒ１、Ｒ２の他方は、データ出力／Ｄｏｕｔを出力するＮＭＯＳ論理回路１１’に電気的に接続される。この２つの電流パスに流れる電流差を利用して、データ出力Ｄｏｕｔ、／Ｄｏｕｔとなる出力電圧、すなわち論理演算結果（出力結果）が決定される。
図１、図２Ｂ、及び、図３に示した各構成要素を組み合わせることによって構成された不揮発論理ゲート１’は、次のように動作する。尚、図示された不揮発論理ゲート１’は、プリチャージ期間と評価期間を有し、このような動作は、一般的なスタティックＣＭＯＳ回路の動作とは異なる独特の動作である。
まず、クロック信号ＣＬＫがＬｏｗの時はプリチャージ期間である。貫通電流制御回路２１’（図２Ｂ）のＮＭＯＳトランジスタＮ１はＯＦＦとなり、ＰＭＯＳトランジスタＰ３、Ｐ４は出力Ｄｏｕｔ、／Ｄｏｕｔを電源電圧Ｖｄｄにプリチャージする。また、貫通電流制御回路２１’のＮＭＯＳトランジスタＮ２はキャパシタＣ１に蓄えられた電荷を放電する。
一方、クロック信号ＣＬＫがＨｉｇｈのとき、貫通電流制御回路２１’のＮＭＯＳトランジスタＮ１（図２Ｂ）はＯＮ、Ｎ２はＯＦＦ、プリチャージ用ＰＭＯＳトランジスタＰ３、Ｐ４（図１）はＯＦＦとなり、評価期間となる。プリチャージ時に各キャパシタ（不図示）に蓄えられていた電荷は、ＮＭＯＳ論理回路１１’内に形成された２つの電流パス、および、相補の抵抗値を記憶した不揮発抵抗素子Ｒ１、Ｒ２を介して、貫通電流制御回路２１’のキャパシタＣ１に流れ込む。不揮発抵抗素子Ｒ１、Ｒ２を流れる電流値は不揮発抵抗素子Ｒ１、Ｒ２の抵抗値に依存するため、相補の出力であるＤｏｕｔと／Ｄｏｕｔには電位差が生じる。そして、その電位差は、ＰＭＯＳトランジスタＰ１、Ｐ２によって増幅され、相補のデータ出力Ｄｏｕｔ、／Ｄｏｕｔを出力する。なお、本不揮発論理ゲート１’において、入力信号Ａ、／Ａ、Ｃ、／Ｃは、クロック信号ＣＬＫがＨｉｇｈである評価期間中は変化してはならない。上記のように不揮発論理ゲート１’は、演算機能とラッチ機能を有する。
図１〜図３に示した不揮発論理ゲート１’は、メモリ素子とロジック素子が一体となっているため、そのままでは、メモリデータのエラー検出や訂正を行えず、論理ゲートの障害耐性を高めることが困難であるという課題があった。メモリデータのエラーは、たとえば、非常に低い確率で、記憶していたデータが反転してしまうというソフトエラーが挙げられる。ソフトエラーの具体的な例としては、不揮発抵抗素子としてＭＴＪ素子を用いた場合には、磁性体の熱的な安定性が低い場合に、熱的な擾乱によってデータが反転することが挙げられる。このようなソフトエラーに対しては、一般的な集積回路の構成要素であるメモリは、読み出し時にエラー検出回路を利用してエラーを検出する。しかしながら、特許文献１（特開２００５−２３５３０７号公報）に開示された不揮発論理ゲートは、メモリ素子とロジック素子が一体になっており、エラー検出回路を不揮発論理ゲートに適用する場合には、各不揮発論理ゲートに一つのエラー検出回路が必要になり、回路面積のオーバーヘッドが大きくなるという課題があった。
そこで、本発明の目的は、メモリデータに誤りがあっても正常に論理演算できる、障害耐性を高めた不揮発論理ゲートを提供することである。
不揮発抵抗素子を複数接続した第１、第２の抵抗ネットワークを備え、前記第１、第２の抵抗ネットワークへの書き込み手段を備え、前記書き込み手段を用いて、前記第１、第２の抵抗ネットワークの各々の合成抵抗値が異なるように書き込むことを特徴とする、不揮発抵抗ネットワーク集合体である。さらに、前記不揮発抵抗ネットワークの合成抵抗によって定まる記憶データを用いて論理演算する、不揮発論理ゲートである。
以下、本発明の実施形態を図面に基づいて説明する。
〔第１の実施形態〕
図４は、本発明の第１実施形態に係る不揮発抵抗ネットワーク集合体５１、および、それを用いた障害耐性の高い不揮発論理ゲート１の回路図である。本実施形態の不揮発抵抗ネットワーク集合体を構成する、第１の不揮発抵抗ネットワーク４１０は２つの不揮発抵抗素子Ｒ１とＲ３を、第２の不揮発抵抗ネットワーク４２０は２つの不揮発抵抗素子Ｒ２とＲ４を含む。
不揮発抵抗素子Ｒ１とＲ３は、直列に接続され、一端がＮＭＯＳ論理回路１１に接続され、他端は貫通電流制御回路２１に接続されている。また、不揮発抵抗素子Ｒ２とＲ４は、直列に接続され、一端がＮＭＯＳ論理回路１１に接続され、他端は貫通電流制御回路２１に接続されている。ここで、Ｒ１とＲ３の合成抵抗をＲｃ（Ｒ１，Ｒ３）と定義する。また、Ｒ２とＲ４の合成抵抗をＲｃ（Ｒ２，Ｒ４）と定義する。合成抵抗とは、この場合は、Ｒ１とＲ３、あるいは、Ｒ２とＲ４の、各々を直列接続したときの端子間の抵抗である。本実施形態の不揮発論理ゲート１は、合成抵抗Ｒｃ（Ｒ１，Ｒ３）とＲｃ（Ｒ２，Ｒ４）を比較して論理演算を行う。
書き込み回路４１は、書き込み電流を供給もしくは終端する第１の端子４０１と、書込み電流を終端もしくは供給する第２の端子４０２を備える。第１の端子４０１と第２の端子４０２は、一方が電流を供給する端子として働いたとき、他方は終端する端子として働く。書き込み回路は、第１の端子４０１と第２の端子４０２の間に接続される、複数の不揮発抵抗素子からなる第３の不揮発抵抗ネットワーク４３０に、双方向の書き込み電流を供給し、同時に複数の不揮発抵抗素子を書き込むことを特徴とする。
センス回路３１は、クロック信号が与えられるとともに、出力端子Ｄｏｕｔ，／Ｄｏｕｔを備える。センス回路３１の一例を図５Ａと図５Ｂに示す。図５Ａは図１の不揮発論理ゲート１’のセンス回路３１’と同じである。図５Ｂは、図５Ａと比較して、２つのＮＭＯＳトランジスタＮ１１、Ｎ１２を追加し、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１１、Ｎ１２を用いてラッチを形成したものである。
貫通電流制御回路２１とＮＭＯＳ論理回路１１は、各々、図２と図３に示す回路を用いることができる。ここでは、センス回路として図５Ａに示す回路、貫通電流制御回路２１として図２Ａに示す回路、および、ＮＭＯＳ論理回路１１として図３に示すＳＵＭ回路を例に説明する。
図６は、本発明の第１実施形態にかかわる不揮発抵抗素子の抵抗値と、それらで表現される不揮発論理ゲートの記憶データを示す。図６の第１列に番号を示す。第２列から第５列までに、不揮発抵抗素子Ｒ１、Ｒ３、Ｒ２、Ｒ４の抵抗値を示す。第６列、７列に合成抵抗値Ｒｃ（Ｒ１，Ｒ３）、Ｒｃ（Ｒ２，Ｒ４）を示す。第８列にそれら合成抵抗値の差を示す。第９列に各抵抗状態に対応する不揮発論理ゲートの記憶データＤを示す。第１０列に、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４の組み合わせから推定される、誤ったデータを記憶する不揮発抵抗素子の最小の数を示す。
図６に記載されている記号について説明する。不揮発抵抗素子の抵抗値として、ＲＬは低抵抗状態の抵抗値、ＲＨは高抵抗状態の抵抗値を表す。それらの抵抗値の差ｄＲは式１で定義される。
ＲＨ−ＲＬ＝ｄＲ （式１）
さらに、第９列中の０はデータ０、１はデータ１をあらわす。×は不定値を示す。
本実施形態の不揮発論理ゲートは、データを書き込む際、データが０の場合は番号４の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値を、データが１の場合は番号１３の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値を書き込む。
本実施形態の不揮発論理ゲートは、論理演算をする際、合成抵抗Ｒｃ（Ｒ１，Ｒ３）と合成抵抗Ｒｃ（Ｒ２，Ｒ４）を比較し、それらの差Ｒｃ（Ｒ１，Ｒ３）−Ｒｃ（Ｒ２，Ｒ４）が負の場合は、データ０として機能し、正の場合は、データ１として機能する。これにより、図６を参照すると、誤った抵抗値を記憶している不揮発抵抗素子の数が０個、または、１個の場合は、正常にデータＤを論理演算に利用できることがわかる。
たとえば、データ０を書き込み、図６の番号４の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値の組み合わせ（Ｒ１、Ｒ３がＲＬ、Ｒ２、Ｒ４がＲＨ）になった後、一定の時間後にソフトエラーが発生し、Ｒ４のデータがＲＨからＲＬに反転したとする（番号４→番号３）。ソフトエラー発生後の抵抗状態は番号３の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値になる。このとき、合成抵抗の差はエラーがない場合（−２ｄＲ）に比べ小さくなる（−ｄＲ）ものの負であるため、正常にデータ０として論理演算に利用できる。
同様にして、Ｒ１のデータがＲＬからＲＨに反転した場合（図６の番号４→番号１２）、Ｒ２のデータがＲＨからＲＬに反転した場合（図６の番号４→番号２）、Ｒ３のデータがＲＬからＲＨに反転した場合（図６の番号４→番号８）も、正常に動作する。すなわち、本実施形態の不揮発論理ゲートは、Ｒ１、Ｒ２、Ｒ３、Ｒ４の内の１個のデータに誤りがあっても正常に動作することができる。
次に、データ１を書き込んだ場合について述べる。データ１を書き込み、番号１３の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値の組み合わせ（Ｒ１、Ｒ３がＲＨ、Ｒ２、Ｒ４がＲＬ）になった後、一定の時間後にソフトエラーが発生し、Ｒ４のデータがＲＬからＲＨに反転したとする（番号１３→番号１４）。ソフトエラー発生後の抵抗状態は番号１４の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値になる。このとき、合成抵抗の差はエラーがない場合（２ｄＲ）に比べ小さくなる（ｄＲ）ものの正であるため、正常にデータ１として論理演算に利用できる。
同様にして、Ｒ１のデータがＲＨからＲＬに反転した場合（図６の番号１３→番号５）、Ｒ２のデータがＲＬからＲＨに反転した場合（図６の番号１３→番号９）、Ｒ３のデータがＲＨからＲＬに反転した場合（図６の番号１３→番号１５）も、正常に動作する。すなわち、本実施形態の不揮発論理ゲートは、Ｒ１、Ｒ２、Ｒ３、Ｒ４の内の１個のデータに誤りがあっても正常に動作することができる。
なお、データの誤りが２個以上の場合は、どちらのデータか判別できず誤動作してしまう。図６を参照して具体的な例を用いて説明する。たとえば、データ０を書き込み、番号４の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値の組み合わせになった後、一定の時間後にソフトエラーが発生し、Ｒ２とＲ４のデータがＲＨからＲＬに反転したとする。ソフトエラー発生後の抵抗状態は番号１の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値になる。このとき、論理演算を行うと、合成抵抗の差は０になるため、データは不定で０か１か判別できず、誤動作する。しかしながら、１個のエラーが発生する確率に比べて、２個以上のエラーが発生する確率は大幅に低くなるため、このような誤動作は起こりにくい。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、記憶素子のデータに誤りが発生した場合の誤動作確率を、大幅に低減できる。
次に、第１および第２の不揮発抵抗ネットワークを構成する不揮発抵抗素子が、並列に接続された場合を図７に示す。すなわち、第１の不揮発抵抗ネットワーク７１０はＲ１とＲ３の並列接続からなり、第２の不揮発抵抗ネットワーク７２０はＲ２とＲ４の並列接続からなる。
図８は、図７に示す、第１および第２の不揮発抵抗ネットワークを構成する不揮発抵抗素子が並列接続の場合の、不揮発抵抗素子の抵抗値と、それらで表現される不揮発論理ゲートの記憶データを示す。図８の構成は、図６（第１および第２の不揮発抵抗ネットワークを構成する不揮発抵抗素子が、直列に接続された場合）の構成と同様である。すなわち、第１列に番号を示す。第２列から第５列までに、不揮発抵抗素子Ｒ１、Ｒ３、Ｒ２、Ｒ４の抵抗値を示す。第６列、７列に合成抵抗値Ｒｃ（Ｒ１，Ｒ３）、Ｒｃ（Ｒ２，Ｒ４）を示す。第８列にそれら合成抵抗値の差を示す。第９列に各抵抗状態に対応する不揮発論理ゲートの記憶データＤを示す。第１０列に、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４の組み合わせから推定される、誤ったデータを記憶する不揮発抵抗素子の最小の数を示す。
図８に記載されている記号について説明する。不揮発抵抗素子の抵抗値として、ＲＬは低抵抗状態の抵抗値、ＲＨは高抵抗状態の抵抗値を表す。ＲＨとＲＬの並列抵抗値は、ＲＬ／（１＋ＲＬ／ＲＨ）、あるいは、ＲＨ／（１＋ＲＨ／ＲＬ）と表される。ＲＨ＞ＲＬであるから、ＲＬ／２＜ＲＬ／（１＋ＲＬ／ＲＨ）、ＲＨ／２＞ＲＨ／（１＋ＲＨ／ＲＬ）である。さらに、第９列中の０はデータ０、１はデータ１をあらわす。×は不定値を示す。
本実施形態の不揮発論理ゲートは、データを書き込む際、データが０の場合は番号４の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値を、データが１の場合は番号１３の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値を書き込む。
本実施形態の不揮発論理ゲートは、論理演算をする際、合成抵抗Ｒｃ（Ｒ１，Ｒ３）と合成抵抗Ｒｃ（Ｒ２，Ｒ４）を比較し、それらの差Ｒｃ（Ｒ１，Ｒ３）−Ｒｃ（Ｒ２，Ｒ４）が負の場合（＜０）は、データ０として機能し、正の場合（＞０）は、データ１として機能する。これにより、図８を参照すると、誤った抵抗値を記憶している不揮発抵抗素子の数が０個、または、１個の場合は、正常にデータＤを論理演算に利用できることがわかる。
たとえば、データ０を書き込み、番号４の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値の組み合わせになった後、一定の時間後にソフトエラーが発生し、Ｒ４のデータがＲＨからＲＬに反転したとする（図８の番号４→番号３）。ソフトエラー発生後の抵抗状態は番号３の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値になる。このとき、合成抵抗の差はエラーがない場合には負であるが、エラーがある場合にも負であり、正常にデータ０として論理演算に利用できる。
同様にして、Ｒ１のデータがＲＬからＲＨに反転した場合（図８の番号４→番号１２）、Ｒ２のデータがＲＨからＲＬに反転した場合（図８の番号４→番号２）、Ｒ３のデータがＲＬからＲＨに反転した場合（図８の番号４→番号８）も、正常に動作する。すなわち、本実施形態の不揮発論理ゲートは、Ｒ１、Ｒ２、Ｒ３、Ｒ４の内の１個のデータに誤りがあっても正常に動作することができる。
次に、データ１を書き込んだ場合について述べる。データ１を書き込み、番号１３の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値の組み合わせになった後、一定の時間後にソフトエラーが発生し、Ｒ４のデータがＲＬからＲＨに反転したとする（番号１３→番号１４）。ソフトエラー発生後の抵抗状態は番号１４の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値になる。このとき、合成抵抗の差はエラーがない場合には正であるが、エラーがある場合にも正であり、正常にデータ１として論理演算に利用できる。
同様にして、Ｒ１のデータがＲＨからＲＬに反転した場合（図８の番号１３→番号５）、Ｒ２のデータがＲＬからＲＨに反転した場合（図８の番号１３→番号９）、Ｒ３のデータがＲＨからＲＬに反転した場合（図８の番号１３→番号１５）も、正常に動作する。すなわち、本実施形態の不揮発論理ゲートは、Ｒ１、Ｒ２、Ｒ３、Ｒ４の内の１個のデータに誤りがあっても正常に動作することができる。
なお、データの誤りが２個以上の場合は、どちらのデータか判別できず誤動作してしまう。図８を参照して具体的な例を用いて説明する。たとえば、データ０を書き込み、番号４の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値の組み合わせになった後、一定の時間後にソフトエラーが発生し、Ｒ２とＲ４のデータがＲＨからＲＬに反転したとする。ソフトエラー発生後の抵抗状態は番号１の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値になる。このとき、論理演算を行うと、合成抵抗の差は０になるため、データは不定で０か１か判別できず、誤動作する。しかしながら、１個のエラーが発生する確率に比べて、２個以上のエラーが発生する確率は大幅に低くなるため、このような誤動作は起こりにくい。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、記憶素子のデータに誤りが発生した場合の誤動作確率を、大幅に低減できる。
〔第２の実施形態〕
図９は、本発明の第２実施形態に係る不揮発抵抗ネットワーク集合体５１、および、それを用いた障害耐性の高い不揮発論理ゲート１の回路図である。本実施形態の不揮発抵抗ネットワーク集合体５１は、それぞれｎ／２個の不揮発抵抗素子からなる第１の不揮発抵抗ネットワーク９１０、第２の不揮発抵抗ネットワーク９２０を備える。ここでｎは、４よりも大きい偶数とする。
書き込み回路４１は、書き込み電流を供給もしくは終端する第１の端子９０１と、書き込み電流を終端もしくは供給する第２の端子９０２を備える。第１の端子９０１と第２の端子９０２は、一方が電流を供給する端子として働いたとき、他方は終端する端子として働く。書き込み回路は、第１の端子９０１と第２の端子９０２の間に接続される、複数の不揮発抵抗素子からなる第３の不揮発抵抗ネットワーク９３０に双方向の書き込み電流を供給し、同時に複数の不揮発抵抗素子を書き込むことを特徴とする。
センス回路３１、ＮＭＯＳ論理回路１１、貫通電流制御回路２１は第１実施形態と同様の回路を利用できる。
一例として、図１０に、本実施形態での不揮発ネットワークが直列接続の場合を示す。なお、不揮発ネットワークは、図１１Ａ、図１１Ｂに示すように、並列や直並列の接続であってもよい。
図１０では、不揮発抵抗素子Ｒ１、Ｒ３、・・・、Ｒｎ−１は、直列に接続され、一端がＮＭＯＳ論理回路１１に接続され、他端は貫通電流制御回路２１に接続されている。また、不揮発抵抗素子Ｒ２、Ｒ４、・・・、Ｒｎは、直列に接続され、一端がＮＭＯＳ論理回路１１に接続され、他端は貫通電流制御回路２１に接続されている。ここで、Ｒ１、Ｒ３、・・・、Ｒｎ−１の合成抵抗をＲｃ（Ｒ１，Ｒ３，．．．，Ｒｎ−１）と定義する。また、Ｒ２、Ｒ４、・・・、Ｒｎの合成抵抗をＲｃ（Ｒ２，Ｒ４，．．．，Ｒｎ）と定義する。本実施形態の不揮発論理ゲートでは、Ｒ１、Ｒ３、・・・、Ｒｎ−１は全て同じデータが書き込まれる。また、Ｒ２、Ｒ４、・・・、Ｒｎは、Ｒ１、Ｒ３、・・・、Ｒｎ−１の相補のデータが書き込まれる。不揮発論理ゲートは、合成抵抗Ｒｃ（Ｒ１，Ｒ３，．．．，Ｒｎ−１）とＲｃ（Ｒ２，Ｒ４，．．．，Ｒｎ）を比較して、論理演算を行う。
本実施形態の不揮発論理ゲートは、複数の不揮発抵抗素子を用いることにより、ソフトエラーなどによるデータ誤りが複数発生しても、正常に動作することが出来る。
本実施形態の不揮発抵抗ネットワーク集合体は、以下に開示された実施形態３から８における書き込み回路４１を採用できるため、複数の不揮発抵抗素子をシリアルに経由する書き込み電流を供給し、上記複数の不揮発抵抗素子を同時に書き込むことができる。そのため書き込み回路の追加がなく回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。また、上記不揮発抵抗素子はトランジスタ層に形成されるＣＭＯＳ回路の上に積層されるため、面積の増加を抑えることができる。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、メモリデータに誤りがあっても正常に論理演算できる、障害耐性を高めた不揮発論理ゲートを提供する。
〔第３の実施形態〕
図１２は本発明の第３実施形態に係る不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性の高い不揮発論理ゲート１の回路図である。本実施形態では、不揮発抵抗素子の具体的な書き込み手段として、磁壁移動素子を用いる。また、不揮発性抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４としてセンス素子を用いる。
より詳細には、ＮＭＯＳトランジスタＮ１３、Ｎ１４と磁壁移動素子ＤＷ１、ＤＷ２、ＤＷ３、ＤＷ４と相補のデータ入力端子ＷＤ、／ＷＤと書込みイネーブル信号ＷＥを含む。磁壁移動素子は、漏洩磁界を通じて、センス素子の抵抗に影響を及ぼす。
本実施形態の書き込み部の接続関係について説明する。磁壁移動素子ＤＷ１、ＤＷ２、ＤＷ３、ＤＷ４は直列に接続され、その一端はＮＭＯＳトランジスタＮ１３に、その他端はＮＭＯＳトランジスタＮ１４に接続されている。ＮＭＯＳトランジスタＮ１３は書き込みデータ端子ＷＤに接続され、ＮＭＯＳトランジスタＮ１４は書き込みデータ端子／ＷＤに接続されている。ＮＭＯＳトランジスタＮ１３、Ｎ１４のゲートは書き込みイネーブル信号ＷＥに接続されている。
センス回路３１は図５Ｂ、貫通電流制御回路２１は図２Ａを利用している。また、ＮＭＯＳ論理回路１１は図３の回路を利用できる。
図１３は本実施形態の不揮発論理ゲートの不揮発抵抗素子近傍の断面図であり、ＮＭＯＳトランジスタＮ１３、磁壁移動素子ＤＷ１、ＤＷ３、不揮発抵抗素子Ｒ１、Ｒ３、ＮＭＯＳトランジスタＮ１を示す。各層の面内方向で磁壁移動素子の長手方向をＸ、面内に垂直方向をＺとする。
図１４Ａ、Ｂは本実施形態の不揮発論理ゲートの平面図である。各層の面内方向で、磁壁移動素子の長手方向をＸ、その垂直方向をＹとする。図１４Ａはフリー層以下の層の概要を示す。図１４Ｂはセンス層以下の層の概要を示す。
磁壁移動素子ＤＷ１、ＤＷ３は、フリー層１３０５と第１のハード層１３０３と第２のハード層１３０４を含む。一例として、フリー層及び第１、第２のハード層は垂直磁気異方性を有する磁性薄膜を用いる。センス素子は、センス層、絶縁層、リファレンス層を含む。センス層、リファレンス層は、一例として、面内磁気異方性を有する磁性薄膜を用いる。
図１３を参照して、本実施形態の不揮発論理ゲートの断面構造について説明する。断面構造は、基板に近い層から、ＣＭＯＳ回路を構成するトランジスタ層１３０１、第１のメタル層１３０２、第１のハード層１３０３または第２のハード層１３０４、フリー層１３０５、第２のメタル層１３０６、リファレンス層１３０７、絶縁層１３０８、センス層１３０９を含む。センス素子１３１０は、図１３と逆に、基板に近い層から、センス層、絶縁層、リファレンス層の順に積層されていても良い。また、第１のハード層と第２のハード層はフリー層の上部に積層されていてもよい。第１のハード層１３０３と第２のハード層１３０４の磁化の方向は、図１３中に矢印で示すように、逆向きに固定されている。書き込みイネーブル信号ＷＥをＨｉｇｈにすることで、書き込み電流Ｉｗをフリー層に供給する。フリー層の磁化は書き込み電流Ｉｗとしてのスピン偏極電流の向きによって、スピントルク効果によって、Ｚ方向に沿って上下に変化できる。センス素子１３１０のセンス層１３０９はフリー層１３０５の上部に位置し、フリー層からの漏洩磁界を感度よくセンスすることができる。また、センス素子は、フリー層の下に配置されていてもよい。
本実施形態の不揮発論理ゲートでは、書き込み電流Ｉｗは、ＮＭＯＳトランジスタＮ１３を介して、直列に接続されたフリー層を流れる。書き込み電流の向きに応じて、フリー層の磁化の向きはＺ方向または−Ｚ方向に向けることができる。読み出し電流Ｉｓは、センス回路およびＮＭＯＳ論理回路１１から２つのセンス素子Ｒ１、Ｒ３、ＮＭＯＳトランジスタＮ１を介してグラウンドに流れる。
図１４Ａ、図１４Ｂを参照して、本実施形態の不揮発論理ゲートの平面構造について説明する。磁壁移動素子ＤＷ１、ＤＷ２、ＤＷ３、ＤＷ４は電気的に直列に接続される。フリー層の中心軸からＹ方向にややずらして配置されたセンス素子Ｒ１、Ｒ２、Ｒ３、Ｒ４のセンス層の磁化は、フリー層１３０５からの漏洩磁界によって、＋Ｙ方向または−Ｙ方向を向く。センス素子のリファレンス層１３０７の磁化の向きが＋Ｙ方向に設定され、かつ、磁壁移動素子のフリー層の磁化が−Ｚ方向を向いている場合、センス素子Ｒ１、Ｒ３は低抵抗状態になり、センス素子Ｒ２、Ｒ４は高抵抗状態になる。書き込み電流の逆にすると、フリー層の磁化が逆向きになり、各センス素子の抵抗状態は反転する。
本実施形態の不揮発論理ゲートは、図１に対して、障害耐性を高めるために２つの不揮発抵抗素子が追加されているものの、複数の不揮発抵抗素子をシリアルに経由する書き込み電流を供給し、上記複数の不揮発抵抗素子を同時に書き込むことを特徴とするため、書き込み回路の追加がなく、回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。また、上記不揮発抵抗素子は、前記のトランジスタ層に形成されるＣＭＯＳ回路の上に積層されるため、回路面積の増加を抑えることができる。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、回路の面積増加、消費電力を抑えつつ、障害耐性を高めた不揮発論理ゲートを提供する。
〔第４の実施形態〕
図１５は本発明の第４実施形態に関わる不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性の高い不揮発論理ゲート１の回路図である。本実施形態の不揮発論理ゲートは、不揮発抵抗素子の具体的な書き込み手段として磁壁移動素子を用いる点では、第３実施形態と同様であるが、不揮発抵抗素子と磁壁移動素子が一体化している点が、第３実施形態（図１２）と異なる。
より詳細には、ＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３３、Ｎ３４、Ｎ３５、Ｎ３６、Ｎ３７、Ｎ３８とＡＮＤゲート６１と相補のデータ入力信号ＷＤ、／ＷＤと書き込みイネーブル信号ＷＥ、／ＷＥを含む。
本実施形態の不揮発論理ゲートの書き込み部の接続関係について説明する。不揮発抵抗素子Ｒ１の一端は、磁壁移動素子ＤＷ１を介してＮＭＯＳトランジスタＮ３１、磁壁移動素子ＤＷ１とＤＷ３を介してＮＭＯＳトランジスタＮ３２、および、磁壁移動素子ＤＷ１とＤＷ３を介して不揮発抵抗素子Ｒ３に接続され、他端はＮＭＯＳトランジスタＮ３５に接続されている。
不揮発抵抗素子Ｒ３の一端は、磁壁移動素子ＤＷ３を介してＮＭＯＳトランジスタＮ３２、磁壁移動素子ＤＷ３とＤＷ１を介してＮＭＯＳトランジスタＮ３１、および、磁壁移動素子ＤＷ３とＤＷ１を介して不揮発抵抗素子Ｒ１に接続され、他端はＮＭＯＳトランジスタＮ３７に接続されている。
不揮発抵抗素子Ｒ２の一端は、磁壁移動素子ＤＷ２を介してＮＭＯＳトランジスタＮ３３、磁壁移動素子ＤＷ２とＤＷ４を介してＮＭＯＳトランジスタＮ３４、および、磁壁移動素子ＤＷ２とＤＷ４を介して不揮発抵抗素子Ｒ４に接続され、他端はＮＭＯＳトランジスタＮ３６に接続されている。
不揮発抵抗素子Ｒ４の一端は、磁壁移動素子ＤＷ４を介してＮＭＯＳトランジスタＮ３３、磁壁移動素子ＤＷ４とＤＷ２を介してＮＭＯＳトランジスタＮ３４、および、磁壁移動素子ＤＷ４とＤＷ２を介して不揮発抵抗素子Ｒ４に接続され、他端はＮＭＯＳトランジスタＮ３８に接続されている。
ＮＭＯＳトランジスタＮ３１の一端は書き込みデータＷＤに接続され、他端は磁壁移動素子ＤＷ１とＤＷ３を介してＮＭＯＳトランジスタＮ３２に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。
ＮＭＯＳトランジスタＮ３２の一端は書き込みデータ／ＷＤに接続され、他端は磁壁移動素子ＤＷ３とＤＷ１を介してＮＭＯＳトランジスタＮ３１に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。
ＮＭＯＳトランジスタＮ３３の一端は書き込みデータ／ＷＤに接続され、他端は磁壁移動素子ＤＷ２とＤＷ４を介してＮＭＯＳトランジスタＮ３３に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。
ＮＭＯＳトランジスタＮ３４の一端は書き込みデータＷＤに接続され、他端は磁壁移動素子ＤＷ４とＤＷ２を介してＮＭＯＳトランジスタＮ３４に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。
ＮＭＯＳトランジスタＮ３５のドレインはＮＭＯＳ論理回路１１に接続され、ソースは不揮発抵抗素子Ｒ１に接続され、ゲートは書き込みディスエーブル信号／ＷＥとクロックＣＬＫのＡＮＤゲート６１の出力に接続されている。ＮＭＯＳトランジスタＮ３６のドレインはＮＭＯＳ論理回路に接続され、ソースは不揮発抵抗素子Ｒ２に接続され、ゲートは書き込みディスエーブル信号／ＷＥとクロックＣＬＫのＡＮＤゲート６１の出力に接続されている。
ＮＭＯＳトランジスタＮ３７のドレインは不揮発抵抗素子Ｒ３に接続され、ソースは接地し、ゲートは書き込みディスエーブル信号／ＷＥに接続されている。ＮＭＯＳトランジスタＮ３８のドレインは不揮発抵抗素子Ｒ４に接続され、ソースは接地し、ゲートは書き込みディスエーブル信号／ＷＥに接続されている。
本実施形態の不揮発論理ゲートではセンス回路３１は図５Ｂを利用している。また、ＮＭＯＳ論理回路１１は図３の回路を利用できる。
図１６は本実施形態の不揮発論理ゲートの不揮発抵抗素子近傍の断面図である。図１６は、図１５の、ＡＮＤゲート６１、不揮発抵抗素子Ｒ１とＲ３、磁壁移動素子ＤＷ１とＤＷ３、ＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３５、Ｎ３７を示す。図１７は本実施形態の不揮発論理ゲートの平面図であり、図１５の不揮発抵抗素子Ｒ１とＲ３、磁壁移動素子ＤＷ１とＤＷ３のみを示している。
図１６、１７を参照して、本実施形態の不揮発論理ゲートの構造について説明する。断面構造は、基板に近い層から、ＣＭＯＳ回路を構成するトランジスタ層１６０１、第１のメタル層１６０２、第１のハード層１６０３、または、第２のハード層１６０４、フリー層１６０５、絶縁層１６０６、リファレンス層１６０７を含む。一例として、フリー層及びハード層は垂直磁気異方性を有する磁性薄膜を用いる。第１のハード層１６０３と第２のハード層１６０４の磁化の方向は逆向きに固定されている。書き込みはスピントルク効果を用いる。フリー層１６０５の磁化は書き込み電流Ｉｗとしてのスピン偏極電流の向きによって、Ｚ方向と−Ｚ方向のどちらにも向けることができる。
書き込み電流Ｉｗは、ＮＭＯＳトランジスタＮ３１を介して、直列に接続されたフリー層を流れる。読み出し電流Ｉｓは、センス回路３１、ＮＭＯＳ論理回路１１、ＮＭＯＳトランジスタＮ３５、不揮発抵抗素子Ｒ１、Ｒ３、ＮＭＯＳトランジスタＮ３７を介してグラウンドに流れる。
本実施形態の不揮発論理ゲートはＡＮＤゲート６１が追加されている。ＡＮＤゲート６１は、ＮＭＯＳ論理回路１１と磁気抵抗素子を接続するＮＭＯＳトランジスタＮ３５、Ｎ３６を制御するために用いられる。ＡＮＤゲート６１は、書き込み時にＮＭＯＳトランジスタＮ３５、Ｎ３６をオフし、ＮＭＯＳ回路１１を介してセンス回路３１から電流が不揮発抵抗素子に流れないようにする。これにより、書き込み電流パス上の電流量を精密に制御することができる。
本実施形態の不揮発論理ゲートは、第３実施形態に比較して、フリー層とセンス層の間のメタル層を１層減らすことが出来る。これは、必要なメタル層を減らせるため、製造工程の短縮、製造コストの低減につながる。
本実施形態の不揮発論理ゲートは、図１に対して、障害耐性を高めるために２つの不揮発抵抗素子が追加されているものの、複数の不揮発抵抗素子をシリアルに経由する書き込み電流を供給し、上記複数の不揮発抵抗素子を同時に書き込むことを特徴とするため、書き込み回路の追加がなく、回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。また、上記不揮発抵抗素子はＣＭＯＳ回路の上に積層されるため、回路面積の増加を抑えることができる。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、回路の面積増加、消費電力を抑えつつ、障害耐性を高めた不揮発論理ゲートを提供する。
〔第５の実施形態〕
図１８は本発明の第５実施形態に係る不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性の高い不揮発論理ゲート１の回路図である。本実施形態の不揮発論理ゲートは、不揮発抵抗素子の具体的な書き込み手段として、磁気抵抗素子ＭＲ１、ＭＲ２、ＭＲ３、ＭＲ４を用いる点が、第３実施形態（図１２）と異なる。また、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４としてセンス素子を用いている。
より詳細には、ＮＭＯＳトランジスタＮ１３、Ｎ１４と磁気抵抗素子ＭＲ１、ＭＲ２、ＭＲ３、ＭＲ４と相補のデータ入力信号ＷＤ，／ＷＤと書き込みネーブル信号ＷＥを含む。磁気抵抗素子は、漏洩磁界を通じて、センス素子の抵抗に影響を及ぼす。
本実施形態の不揮発論理ゲートの書き込み部の接続関係について説明する。磁気抵抗素子ＭＲ１、ＭＲ２、ＭＲ３、ＭＲ４は直列に接続され、その一端はＮＭＯＳトランジスタＮ１３に、その他端はＮＭＯＳトランジスタＮ１４に接続されている。ＮＭＯＳトランジスタ１３は書き込みデータ端子ＷＤに接続され、ＮＭＯＳトランジスタ１４は書き込みデータ端子／ＷＤに接続されている。ＮＭＯＳトランジスタ１３、１４のゲートは書き込みイネーブル信号ＷＥに接続されている。
センス回路３１は図５Ｂ、貫通電流制御回路２１は図２Ａを利用している。また、ＮＭＯＳ論理回路１１は図３の回路を利用できる。
図１９は本実施形態の不揮発論理ゲートの抵抗素子近傍の断面図である。図１９は図１８のＮＭＯＳトランジスタＮ１３、Ｎ１、磁気抵抗素子ＭＲ１、ＭＲ３、センス素子Ｒ１、Ｒ３を示す。図２０Ａ、図２０Ｂは本実施形態の不揮発論理ゲートの平面図であり、磁気抵抗素子ＭＲ１〜ＭＲ４、センス素子Ｒ１〜Ｒ４のみを示している。図２０Ａはフリー層以下の層の概要を示している。図２０Ｂはセンス層以下の層の概要を示している。
磁気抵抗素子は、フリー層と第１の絶縁層と第１のリファレンス層を含む。一例として、フリー層と第１のリファレンス層は垂直磁気異方性を有する磁性薄膜を用いる。また、第１のリファレンス層とフリー層の間の第１の絶縁層は導電層であっても良い。センス素子は、センス層、第２の絶縁層、第２のリファレンス層を含む。センス層、第２のリファレンス層は、一例として、面内磁気異方性を有する磁性薄膜を用いる。
図１９を参照して、本実施形態の不揮発論理ゲートの断面構造について説明する。断面構造は、基板に近い層から、ＣＭＯＳ回路を構成するトランジスタ層１９０１、第１のメタル層１９０２、第１のリファレンス層１９０３、第１の絶縁層１９０４、フリー層１９０５、第２のメタル層１９０６、第３のメタル１９０７、第２のリファレンス層１９０８、第２の絶縁層１９０９、センス層１９１０を含む。センス素子１９１１は、基板に近い層から、センス層、第２の絶縁層、第２のリファレンス層の順に積層されていても良い。また、磁気抵抗素子は、基板に近い層から順にフリー層、第１の絶縁層、第１のリファレンス層の順に積層されていてもよい。書き込みはスピントルク効果を用いる。フリー層の磁化は書き込み電流の流れる向きによって、Ｚ方向と−Ｚ方向のどちらにも向けることができる。センス素子はフリー層の上部に位置し、フリー層からの漏洩磁界を感度よくセンスすることが出来る。また、センス素子は、フリー層の下方に配置されていてもよい。
本実施形態の不揮発論理ゲートの書き込み電流Ｉｗは、ＮＭＯＳトランジスタＮ１３を介して、直列に接続されたフリー層１９０５を流れる。書き込み電流Ｉｗの向きに応じて、フリー層の磁化の向きはＺ方向または−Ｚ方向に向けることが出来る。読み出し電流Ｉｓは、センス回路３１およびＮＭＯＳ論理回路１１から２つのセンス素子Ｒ１、Ｒ３、ＮＭＯＳトランジスタＮ１を介してグラウンドに流れる。
図２０Ａ、図２０Ｂを参照して、本実施形態の不揮発論理ゲートの平面構造について説明する。磁気抵抗素子ＭＲ１、ＭＲ２、ＭＲ３、ＭＲ４は電気的に直列に接続される。磁気抵抗素子の真上からＸ方向にややずらして配置されたセンス素子Ｒ１、Ｒ２、Ｒ３、Ｒ４のセンス層の磁化は、フリー層１９０５からの漏洩磁界によって、＋Ｘ方向または−Ｘ方向を向く。センス素子の第２のリファレンス層１９０８の磁化の向きが−Ｘ方向に設定され、かつ、フリー層の磁化が＋Ｚ方向を向いている場合、センス素子Ｒ１、Ｒ２、Ｒ３、Ｒ４は低抵抗状態である。フリー層の磁化が逆向きになった場合、各センス素子の状態も反転する。
本実施形態の不揮発論理ゲートは、図１に対して、障害耐性を高めるために２つの不揮発抵抗素子が追加されているものの、複数の不揮発抵抗素子をシリアルに経由する書き込み電流を供給し、上記複数の不揮発抵抗素子を同時に書き込むことを特徴とするため、書き込み回路の追加がなく、回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。
本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、第３実施形態に対して、ハード層１とハード層２が必要ない。そのため、同一層内に、ハード層１とハード層２を作り分ける必要が無く、製造工程が簡単になり、歩留まりの向上や製造コストの低減につながる。また、上記不揮発抵抗素子はＣＭＯＳ回路の上に積層されるため、回路面積の増加を抑えることができる。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体５１、および、それを用いた不揮発論理ゲートは、回路の面積増加、消費電力増加を抑えつつ、障害耐性を高めた不揮発論理ゲートを提供する。
〔第６の実施形態〕
図２１は本発明の第６実施形態に係る不揮発抵抗ネットワーク集合体、および、それを用いたる障害耐性の高い不揮発論理ゲート１の回路図である。本実施形態の不揮発論理ゲートは、不揮発抵抗素子の具体的な書き込み手段として、磁気抵抗素子ＭＲ１、ＭＲ２、ＭＲ３、ＭＲ４を用いる。また、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４としてセンス素子を用いている。
より詳細には、ＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３３、Ｎ３４、Ｎ３５、Ｎ３６とＡＮＤゲートと相補のデータ入力信号ＷＤ、／ＷＤと書き込みイネーブル信号ＷＥ、／ＷＥを含む。磁気抵抗素子は、漏洩磁界を通じて、センス素子の抵抗に影響を及ぼす。
本実施形態の本不揮発論理ゲートの書き込み部の接続関係について説明する。不揮発抵抗素子Ｒ１の一端は、磁気抵抗素子ＭＲ１の一端と、磁気抵抗素子ＭＲ３の一端と、不揮発抵抗素子Ｒ３の一端に接続され、他端はＮＭＯＳトランジスタＮ３５に接続されている。磁気抵抗素子ＭＲ１の他端は、ＮＭＯＳトランジスタＮ３１に接続されている。磁気抵抗素子ＭＲ３の他端はＮＭＯＳトランジスタＮ３２に接続されている。不揮発抵抗素子Ｒ３の他端はＮＭＯＳトランジスタＮ３７に接続されている。
不揮発抵抗素子Ｒ２の一端は磁気抵抗素子ＭＲ２の一端と、磁気抵抗素子ＭＲ４の一端と、不揮発抵抗素子Ｒ４の一端に接続され、他端はＮＭＯＳトランジスタＮ３６に接続されている。磁気抵抗素子ＭＲ２の他端はＮＭＯＳトランジスタＮ３３に接続される。磁気抵抗素子ＭＲ４の他端はＮＭＯＳトランジスタＮ３４に接続される。不揮発抵抗素子Ｒ４の他端はＮＭＯＳトランジスタＮ３８に接続されている。
ＮＭＯＳトランジスタＮ３１の一端は書き込みデータＷＤに接続され、他端は磁気抵抗素子ＭＲ１に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。ＮＭＯＳトランジスタＮ３２の一端は書き込みデータ／ＷＤに接続され、他端は磁気抵抗素子ＭＲ３に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。
ＮＭＯＳトランジスタＮ３３の一端は書き込みデータ／ＷＤに接続され、他端は磁気抵抗素子ＭＲ２に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。ＮＭＯＳトランジスタＮ３４の一端は書き込みデータＷＤに接続され、他端は磁気抵抗素子ＭＲ４に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。
ＮＭＯＳトランジスタＮ３５のドレインはＮＭＯＳ論理回路に接続され、ソースは不揮発性抵抗素子Ｒ１に接続され、ゲートは書き込みディスエーブル信号／ＷＥとクロックＣＬＫのＡＮＤゲートの出力に接続されている。ＮＭＯＳトランジスタＮ３６のドレインはＮＭＯＳ論理回路に接続され、ソースは不揮発抵抗素子Ｒ２に接続され、ゲートはＡＮＤゲート６１の出力に接続されている。
ＮＭＯＳトランジスタＮ３７のドレインは不揮発抵抗素子Ｒ３に接続され、ソースは接地し、ゲートは書き込みディスエーブル信号／ＷＥに接続されている。ＮＭＯＳトランジスタＮ３８のドレインは不揮発抵抗素子Ｒ４に接続され、ソースは接地し、ゲートは書き込みディスエーブル信号／ＷＥに接続されている。
本実施形態の不揮発論理ゲートではセンス回路３１は図５Ｂを利用している。また、ＮＭＯＳ論理回路１１は図３の回路を利用できる。
図２２は本実施形態の不揮発論理ゲートの抵抗素子近傍の断面図である。図２２はＡＮＤゲート６１、ＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３５、Ｎ３７、センス素子Ｒ１、Ｒ３、磁気抵抗素子ＭＲ１、ＭＲ３を示す。図２３は本実施形態の不揮発論理ゲートの平面図であり、センス素子Ｒ１〜Ｒ４、磁気抵抗素子ＭＲ１〜ＭＲ４のみを示す。
磁気抵抗素子は、フリー層２２０５と第１の絶縁層２２０４と第１のリファレンス層２２０３を含む。一例として、フリー層２２０５と第１のリファレンス層２２０３は垂直磁気異方性を有する磁性薄膜を用いる。また、フリー層２２０５と第１のリファレンス層２２０３の間の第１の絶縁層２２０４は導電層であっても良い。センス素子２２１０は、センス層２２０９、第２の絶縁層２２０８、第２のリファレンス層２２０７を含む。センス層２２０９、第２のリファレンス層２２０７は、一例として、面内磁気異方性を有する磁性薄膜を用いる。
図２２を参照して、本実施形態の不揮発論理ゲートの断面構造について説明する。断面構造は、基板に近い層から、ＣＭＯＳ回路を形成するトランジスタ層２２０１、第１のメタル層２２０２、第１のリファレンス層２２０３、第１の絶縁層２２０４、フリー層２２０５、第２のメタル層２２０６、第２のリファレンス層２２０７、第２の絶縁層２２０８、センス層２２０９を含む。センス素子２２１０は、基板に近い層から、センス層、第２の絶縁層、第２のリファレンス層の順に積層されていても良い。また、磁気抵抗素子は、基板に近い層から順にフリー層、第１の絶縁層、第１のリファレンス層の順に積層されていてもよい。書き込みはスピントルク効果を用いる。フリー層の磁化は書き込み電流Ｉｗの流れる向きによって、Ｚ方向または−Ｚ方向に向けることができる。センス素子はフリー層の上部に位置し、フリー層からの漏洩磁界を感度よくセンスすることができる。また、センス素子は、フリー層の下方に配置されていてもよい。
本実施形態の不揮発論理ゲートの書き込み電流Ｉｗは、ＮＭＯＳトランジスタＮ３１、Ｎ３２を利用して、直列に接続された不揮発抵抗素子ＭＲ１、ＭＲ３を流れる。書き込み電流の向きに応じて、フリー層２２０５の磁化の向きはＺ方向または−Ｚ方向に向けることができる。読み出し電流Ｉｓは、センス回路３１およびＮＭＯＳ論理回路１１、ＮＭＯＳトランジスタＮ３５、２つのセンス素子、ＮＭＯＳトランジスタＮ３７を介してグラウンドに流れる。
図２３を参照して、本実施形態の不揮発論理ゲートの平面構造について説明する。磁気抵抗素子ＭＲ１、ＭＲ３は電気的に直列に接続される。磁気抵抗素子ＭＲ２、ＭＲ４は電気的に直列に接続される。磁気抵抗素子の真上からＸ方向にややずらして配置されたセンス素子Ｒ１、Ｒ２、Ｒ３、Ｒ４のセンス層の磁化は、フリー層からの漏洩磁界によって、＋Ｘ方向または−Ｘ方向を向く。センス素子のリファレンス層の磁化の向きが−Ｘ方向に設定され、かつ、フリー層の磁化が＋Ｚ方向を向いている場合、センス素子Ｒ３、Ｒ４は低抵抗状態、センス素子Ｒ１、Ｒ２は高抵抗状態である。フリー層の磁化が逆向きになった場合、各センス素子の状態も反転する。
本実施形態の不揮発論理ゲートは、第５実施形態に比較して、磁気抵抗素子とセンス素子の位置関係を変更することで、フリー層とセンス素子の間のメタル層を１層減らすことが出来る。これは、フリー層とセンス層の磁気的結合を強めるため、感度よくセンス素子のセンス層はフリー層の磁化の向きをセンスでき、読み出しの信頼性を高める。また、必要なメタル層を減らせるため、製造工程の短縮、製造コストの低減につながる。
本実施形態の不揮発論理ゲートは、図１に対して、障害耐性を高めるために２つの不揮発抵抗素子が追加されているものの、複数の不揮発抵抗素子をシリアルに経由する書込み電流を供給し、上記複数の不揮発抵抗素子を同時に書き込むことを特徴とするため、書き込み回路の追加がなく、回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。また、上記不揮発抵抗素子はＣＭＯＳ回路の上に積層されるため、回路面積の増加を抑えることができる。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、回路の面積増加、消費電力を抑えつつ、障害耐性を高めた不揮発論理ゲートを提供する。
〔第７の実施形態〕
図２４は本発明の第７実施形態に係る不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性の高い不揮発論理ゲート１の回路図である。本実施形態の不揮発論理ゲートは、不揮発抵抗素子の具体的な書き込み手段として、不揮発抵抗素子のスピントルク効果を用いる。また、ＮＭＯＳトランジスタＮ３１ 、Ｎ３２、Ｎ３３、Ｎ３４、Ｎ３５、Ｎ３６とＡＮＤゲートと相補のデータ入力信号ＷＤ、／ＷＤと書き込みイネーブル信号ＷＥ、／ＷＥを含む。
本実施形態の不揮発論理ゲートの書き込み部の接続関係について説明する。不揮発抵抗素子Ｒ１、Ｒ３は直列に接続され、その一端はＮＭＯＳトランジスタＮ３１と、ＮＭＯＳトランジスタＮ３５に接続され、他端はＮＭＯＳトランジスタＮ３２と、ＮＭＯＳトランジスタ３７に接続されている。不揮発抵抗素子Ｒ２、Ｒ４は直列に接続され、その一端はＮＭＯＳトランジスタＮ３３と、ＮＭＯＳトランジスタＮ３６に接続され、他端はＮＭＯＳトランジスタＮ３４と、ＮＭＯＳトランジスタＮ３８に接続されている。
ＮＭＯＳトランジスタＮ３１の一端は書き込みデータＷＤに接続され、他端は不揮発抵抗素子Ｒ１に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。ＮＭＯＳトランジスタＮ３２の一端は書き込みデータ／ＷＤに接続され、他端は不揮発抵抗素子Ｒ３に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。ＮＭＯＳトランジスタＮ３３の一端は書き込みデータ／ＷＤに接続され、他端は不揮発抵抗素子Ｒ２に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。ＮＭＯＳトランジスタＮ３４の一端は書き込みデータＷＤに接続され、他端は不揮発抵抗素子Ｒ４に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。
ＮＭＯＳトランジスタＮ３５のドレインはＮＭＯＳ論理回路に接続され、ソースは不揮発抵抗素子Ｒ１に接続され、ゲートは書き込みディスエーブル信号／ＷＥとクロックＣＬＫのＡＮＤゲートの出力に接続されている。ＮＭＯＳトランジスタＮ３６のドレインはＮＭＯＳ論理回路に接続され、ソースは不揮発抵抗素子Ｒ２に接続され、ゲートは書き込みディスエーブル信号／ＷＥとクロックＣＬＫのＡＮＤゲートの出力に接続されている。
ＮＭＯＳトランジスタＮ３７のドレインは不揮発抵抗素子Ｒ３に接続され、ソースは接地し、ゲートは書き込みディスエーブル信号／ＷＥに接続されている。ＮＭＯＳトランジスタＮ３８のドレインは不揮発抵抗素子Ｒ４に接続され、ソースは接地し、ゲートは書き込みディスエーブル信号／ＷＥに接続されている。
本実施形態の不揮発論理ゲートではセンス回路３１は図５Ｂを利用している。また、ＮＭＯＳ論理回路１１は図３の回路を利用できる。
図２５は本実施形態の不揮発論理ゲートの抵抗素子近傍の断面図である。図２５は、ＡＮＤゲート６１、ＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３５、Ｎ３７、不揮発抵抗素子Ｒ１、Ｒ３を示す。図２６は本実施形態の不揮発論理ゲートの平面図であり、不揮発抵抗素子と第１、第２のメタル層を示す。
不揮発抵抗素子Ｒ１、Ｒ３は、フリー層２５０５と絶縁層２５０４とリファレンス層２５０３を含む。一例として、フリー層とリファレンス層は垂直磁気異方性を有する磁性薄膜を用いる。フリー層とリファレンス層は面内磁気異方性を有する磁性薄膜であっても良い。
図２５を参照して、本実施形態の不揮発論理ゲートの断面構造について説明する。断面構造は、基板に近い層から、ＣＭＯＳ回路を形成するトランジスタ層２５０１、第１のメタル層２５０２、リファレンス層２５０３、絶縁層２５０４、フリー層２５０５、第２のメタル層２５０６、を含む。不揮発抵抗素子は、基板に近い層から順にフリー層、絶縁層、リファレンス層の順に積層されていてもよい。書き込みはスピントルク効果を利用する。フリー層の磁化は書き込み電流Ｉｗの流れる向きによって、Ｚ方向または−Ｚ方向に向けることができる。
本実施形態の不揮発論理ゲートの書き込み電流Ｉｗは、ＮＭＯＳトランジスタＮ３５を介して、直列に接続された不揮発抵抗素子Ｒ１、Ｒ３を流れる。書き込み電流Ｉｗの向きに応じて、フリー層の磁化の向きはＺ方向または−Ｚ方向に向けることができる。読み出し電流Ｉｓは、センス回路およびＮＭＯＳ論理回路、ＮＭＯＳトランジスタＮ３５、２つの不揮発抵抗素子Ｒ１、Ｒ３、ＮＭＯＳトランジスタＮ３７を介してグラウンドに流れる。
図２６を参照して、本実施形態の不揮発論理ゲートの平面構造について説明する。不揮発抵抗素子Ｒ１、Ｒ３は電気的に直列に接続される。不揮発抵抗素子Ｒ２、Ｒ４は電気的に直列に接続される。
本実施形態の不揮発論理ゲートは、図１に対して、障害耐性を高めるために２つの不揮発抵抗素子が追加されているものの、複数の不揮発抵抗素子をシリアルに経由する書込み電流を供給し、上記複数の不揮発抵抗素子を同時に書き込むことを特徴とするため、書き込み回路の追加がなく、回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。また、上記不揮発抵抗素子はＣＭＯＳ回路の上に積層されるため、回路面積の増加を抑えることができる。本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、第６実施形態に比較し、センス素子が無いため、工程数が削減でき、低コストで製造できる。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、回路の面積増加、消費電力増加を抑えつつ、障害耐性を高めた不揮発論理ゲートを提供する。
〔第８の実施形態〕
図２７は本発明の第８実施形態に係る不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性の高い不揮発論理ゲート１の回路図である。本実施形態の不揮発論理ゲートは、不揮発抵抗素子の具体的な書き込み手段として、不揮発抵抗素子のスピントルク効果を用いる。また、ＮＭＯＳトランジスタＮ１３、Ｎ１４ 、Ｎ３５、Ｎ３６、Ｎ３９とＡＮＤゲートと相補のデータ入力信号ＷＤ、／ＷＤと書き込みイネーブル信号ＷＥ、／ＷＥを含む。
本実施形態の不揮発論理ゲートの書き込み部の接続関係について説明する。不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４は直列に接続され、その一端はＮＭＯＳトランジスタＮ１３と、ＮＭＯＳトランジスタＮ３５に接続され、他端はＮＭＯＳトランジスタＮ１４と、ＮＭＯＳトランジスタＮ３６に接続されている。
ＮＭＯＳトランジスタＮ１３の一端は書き込みデータＷＤに接続され、他端は不揮発抵抗素子Ｒ１に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。ＮＭＯＳトランジスタＮ１４の一端は書き込みデータ／ＷＤに接続され、他端は不揮発抵抗素子Ｒ２に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。
ＮＭＯＳトランジスタＮ３５のドレインはＮＭＯＳ論理回路に接続され、ソースは不揮発抵抗素子Ｒ１に接続され、ゲートは書き込みディスエーブル信号／ＷＥとクロックＣＬＫのＡＮＤゲートの出力に接続されている。ＮＭＯＳトランジスタＮ３６のドレインはＮＭＯＳ論理回路に接続され、ソースは不揮発抵抗素子Ｒ２に接続され、ゲートは書き込みディスエーブル信号／ＷＥとクロックＣＬＫのＡＮＤゲート６１の出力に接続されている。ＮＭＯＳトランジスタＮ３９のドレインは不揮発抵抗素子Ｒ３とＲ４に接続され、ソースは接地され、ゲートは書き込みディスエーブル信号／ＷＥに接続されている。
本実施形態の不揮発論理ゲートではセンス回路３１は図５Ｂを利用している。また、ＮＭＯＳ論理回路１１は図３の回路を利用できる。
図２８は本実施形態の不揮発論理ゲートの抵抗素子近傍の断面図である。図２８は、ＡＮＤゲート６１、ＮＭＯＳトランジスタＮ１３、Ｎ３５、Ｎ３９、不揮発抵抗素子Ｒ１、Ｒ３を示す。図２９は本実施形態の不揮発論理ゲートの平面図であり、不揮発抵抗素子と第１、第２のメタル層を示す。
不揮発抵抗素子Ｒ１、Ｒ３は、フリー層２８０５と絶縁層２８０４とリファレンス層２８０３を含む。一例として、フリー層とリファレンス層は垂直磁気異方性を有する磁性薄膜を用いる。フリー層とリファレンス層は面内磁気異方性を有する磁性薄膜であっても良い。
図２８を参照して、本実施形態の不揮発論理ゲートの断面構造について説明する。断面構造は、基板に近い層から、ＣＭＯＳ回路の形成されるトランジスタ層２８０１、第１のメタル層２８０２、リファレンス層２８０３、絶縁層２８０４、フリー層２８０５、第２のメタル層２８０６を含む。不揮発抵抗素子は、基板に近い層から順にフリー層、絶縁層、リファレンス層の順に積層されていてもよい。書き込みはスピントルク効果を利用する。フリー層の磁化は書き込み電流Ｉｗの流れる向きによって、Ｚ方向または−Ｚ方向に向けることができる。
本実施形態の不揮発論理ゲートの書き込み電流Ｉｗは、ＮＭＯＳトランジスタＮ３５を介して、直列に接続された不揮発抵抗素子Ｒ１、Ｒ３を流れる。書き込み電流Ｉｗの向きに応じて、フリー層の磁化の向きはＺ方向または−Ｚ方向に向けることができる。読み出し電流Ｉｓは、センス回路３１およびＮＭＯＳ論理回路１１、ＮＭＯＳトランジスタＮ３５、２つの不揮発抵抗素子Ｒ１、Ｒ３、ＮＭＯＳトランジスタＮ３９を介してグラウンドに流れる。
図２９を参照して、本実施形態の不揮発論理ゲートの平面構造について説明する。不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４は電気的に直列に接続される。
本実施形態の不揮発論理ゲートは、図１に対して、障害耐性を高めるために２つの不揮発抵抗素子が追加されているものの、複数の不揮発抵抗素子をシリアルに経由する書き込み電流を供給し、上記複数の不揮発抵抗素子を同時に書き込むことを特徴とするため、書き込み回路の追加がなく、回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。また、上記不揮発抵抗素子はＣＭＯＳ回路の上に積層されるため、回路面積の増加を抑えることができる。
本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、第７実施形態と比較して、書き込み電流を供給するＮＭＯＳトランジスタの数を削減できる。これにより、回路面積の削減し、低コストな不揮発論理ゲートを提供できる。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、回路の面積増加、消費電力増加を抑えつつ、障害耐性を高めた不揮発論理ゲートを提供する。
以上、いくつかの実施の形態に基づき本発明を具体的に説明したが、本発明は上述の実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本発明に含まれることはいうまでもない。
（付記）
（付記１）
不揮発抵抗素子を複数接続した第１、第２の抵抗ネットワークを備え、前記第１、第２の抵抗ネットワークへの書き込み手段を備え、前記書き込み手段を用いて、前記第１、第２の抵抗ネットワークの各々の合成抵抗値が異なるように書き込むことを特徴とする、不揮発抵抗ネットワーク集合体。
（付記２）
前記各々の合成抵抗値は、前記第１、第２の抵抗ネットワークの各々の端子間での抵抗値である、付記１に記載の不揮発抵抗ネットワーク集合体。
（付記３）
前記第１、第２の抵抗ネットワークの各々の合成抵抗値の差により記憶データを判別する、付記１または２に記載の不揮発抵抗ネットワーク集合体。
（付記４）
前記書き込み手段で、前記第１の抵抗ネットワークに属する不揮発抵抗素子には、データＤが書き込まれ、前記第２の抵抗ネットワークに属する不揮発抵抗素子には、データＤの反転値が書き込まれる、付記１、２または３に記載の不揮発抵抗ネットワーク集合体。
（付記５）
前記第１、第２の抵抗ネットワークは、前記複数の不揮発抵抗素子を直列、もしくは、並列、もしくは、直並列に接続したものである、付記１、２、３または４に記載の不揮発抵抗ネットワーク集合体。
（付記６）
前記書き込み手段は、磁壁移動素子を直列に接続した回路を有する、付記１、２、３、４または５に記載の不揮発抵抗ネットワーク集合体。
（付記７）
前記書き込み手段は、磁気抵抗素子を直列に接続した回路を有する、付記１、２、３、４または５に記載の不揮発抵抗ネットワーク集合体。
（付記８）
付記１、２、３、４、５、６または７に記載の不揮発抵抗ネットワーク集合体の、前記第１、第２の抵抗ネットワークの各々の合成抵抗値によって定まる記憶データを用いて論理演算する、不揮発論理ゲート。
（付記９）
前記第１、第２の抵抗ネットワークの各々の合成抵抗によって定まる記憶データを用いて論理演算する論理回路を設け、前記演算結果を入力し、相捕の出力を行うセンス回路を設けることを特徴とする、付記８に記載の不揮発論理ゲート。
（付記１０）
前記第１、第２の抵抗ネットワークの一端とグラウンドの間に貫通電流制御回路を設けることを特徴とする、付記８または９に記載の不揮発論理ゲート。
（付記１１）
複数の不揮発抵抗素子からなる第１の抵抗ネットワークと、複数の不揮発抵抗素子からなる第２の抵抗ネットワークと、複数の不揮発抵抗素子からなる第３の抵抗ネットワークと、書き込み回路を備え、上記不揮発抵抗素子は、第１の読み出し端子と第２の読み出し端子と第１の書き込み端子と第２の書き込み端子を備え、上記第１の抵抗ネットワークは、上記不揮発抵抗素子の読み出し端子同士を接続して抵抗ネットワークを構成し、上記第２の抵抗ネットワークは、上記不揮発抵抗素子の読み出し端子同士を接続して抵抗ネットワークを構成し、上記第３のネットワークは、上記不揮発抵抗素子の書き込み端子同士を接続してネットワークを構成し、上記第１の抵抗ネットワークの合成抵抗と、上記第２の抵抗ネットワークの合成抵抗とにより論理値を決定し、上記書き込み回路は、書き込み電流を供給、もしくは、終端する第１の端子と、書き込み電流を終端、もしくは、供給する第２の端子を備え、一方の端子が供給する場合、他方は終端し、上記書き込み回路は、上記第３のネットワークに接続され、上記複数の不揮発抵抗素子を書き込むことを特徴とする、不揮発抵抗ネットワーク集合体。
（付記１２）
付記１１に記載の不揮発抵抗ネットワーク集合体において、上記第１の抵抗ネットワークまたは上記第２の抵抗ネットワークは直列、もしくは、並列、もしくは、直並列に接続された不揮発性抵抗素子からなる抵抗ネットワークを構成し、上記第３の抵抗ネットワークは直列に接続された不揮発抵抗素子からなる、不揮発抵抗ネットワーク集合体。
（付記１３）
付記１２に記載の不揮発抵抗ネットワーク集合体において、上記第１の抵抗ネットワークに属する不揮発抵抗素子には、データＤが書き込まれ、上記第２の抵抗ネットワークに属する不揮発抵抗素子には、データＤの反転値が書き込まれる、不揮発抵抗ネットワーク集合体。
（付記１４）
付記１３に記載の不揮発抵抗ネットワーク集合体において、不揮発性抵抗素子は、スピントルク効果により書込みを行う、不揮発抵抗ネットワーク集合体。
（付記１５）
付記１４に記載の不揮発抵抗ネットワーク集合体において、さらにセンス素子を備え、スピントルク効果で書き込まれた磁性層からの漏洩磁界によって、センス素子のデータを書き換え、書き込み電流経路と読み出し電流経路を電気的に分離している、不揮発抵抗ネットワーク集合体。
（付記１６）
付記１３に記載の不揮発抵抗ネットワーク集合体において、複数の書き込み回路を備え、不揮発抵抗素子の第２の読み出し端子と第２の書き込み端子が同一であり、２つの不揮発磁気抵抗素子に対して、それぞれ１つの書き込み回路が備えられている、不揮発抵抗ネットワーク集合体。
（付記１７）
付記１３に記載の不揮発抵抗ネットワーク集合体において、不揮発抵抗素子の第１の読み出し端子と第１の書き込み端子が同一であり、さらに不揮発抵抗素子の第２の読み出し端子と第２の書き込み端子が同一である、不揮発抵抗ネットワーク集合体。
（付記１８）
付記１３に記載の不揮発抵抗ネットワーク集合体において、第１の不揮発抵抗素子と、第２の不揮発抵抗素子と、第３の不揮発抵抗素子と、第４の不揮発抵抗素子と、第１のセンス素子と、第２のセンス素子と、第３のセンス素子と、第４のセンス素子と、書き込み回路を備え、第１から第４の不揮発抵抗素子は、第１の端子と第２の端子をそれぞれ備え、第１の不揮発抵抗素子の第１の端子と、書き込み回路の第１の端子とが接続され、第１の不揮発抵抗素子の第２の端子と、第３の不揮発抵抗素子の第１の端子とが接続され、第３の不揮発抵抗素子の第２の端子と、第４の不揮発抵抗素子の第２の端子とが接続され、第４の不揮発抵抗素子の第１の端子と、第２の不揮発抵抗素子の第２の端子とが接続され、第２の不揮発抵抗素子の第１の端子と、書き込み回路の第２の端子とが接続され、第１から第４の不揮発抵抗素子と、第１から第４のセンス素子は電気的に分離されており、第１のセンス素子は第１の不揮発抵抗素子のデータを漏洩磁界によりセンスし、第２のセンス素子は第２の不揮発抵抗素子のデータを漏洩磁界によりセンスし、第３のセンス素子は第３の不揮発抵抗素子のデータを漏洩磁界によりセンスし、第４のセンス素子は第４の不揮発抵抗素子のデータを漏洩磁界によりセンスし、第１のセンス素子と第３のセンス素子の第１の合成抵抗と、第２のセンス素子と第４のセンス素子の第２の合成抵抗を比較し、記憶データを判別する、不揮発抵抗ネットワーク集合体。
（付記１９）
付記１３に記載の不揮発論理ゲートにおいて、第１の不揮発抵抗素子と、第２の不揮発抵抗素子と、第３の不揮発抵抗素子と、第４の不揮発抵抗素子と、書き込み回路を備え、第１から第４の不揮発抵抗素子は第１の端子と第２の端子をそれぞれ備え、第１の不揮発抵抗素子の第１の端子と、書き込み回路の第１の端子１が接続され、第１の不揮発抵抗素子の第２の端子と、第３の不揮発抵抗素子の第１の端子とが接続され、第３の不揮発抵抗素子の第２の端子と、第４の不揮発抵抗素子の第２の端子とが接続され、第４の不揮発抵抗素子の第１の端子と、第２の不揮発抵抗素子の第２の端子とが接続され、第２の不揮発抵抗素子の第１の端子と、書き込み回路の第２の端子とが接続され、第１の不揮発抵抗素子と第３の不揮発抵抗素子の第１の合成抵抗と、第２の不揮発抵抗素子と第４の不揮発抵抗素子の第２の合成抵抗を比較し、記憶データを判別する、不揮発抵抗ネットワーク集合体。
（付記２０）
付記１３に記載の不揮発論理ゲートにおいて、第１の不揮発抵抗素子と、第２の不揮発抵抗素子と、第３の不揮発抵抗素子と、第４の不揮発抵抗素子と、第１の書き込み回路と第２の書き込み回路を備え、第１から第４の不揮発抵抗素子は第１の端子と第２の端子をそれぞれ備え、第１の不揮発抵抗素子の第１の端子と、第１の書き込み回路の第１の端子とが接続され、第１の不揮発抵抗素子の第２の端子と、第３の不揮発抵抗素子の第１の端子とが接続され、第３の不揮発抵抗素子の第２の端子と、第１の書き込み回路の第２の端子とが接続され、第２の不揮発抵抗素子の第１の端子と、第２の書き込み回路の第１の端子とが接続され、第２の不揮発抵抗素子の第２の端子と、第４の不揮発抵抗素子の第１の端子とが接続され、第４の不揮発抵抗素子の第２の端子と、第２の書き込み回路の第２の端子とが接続され、第１の不揮発抵抗素子と第３の不揮発抵抗素子の第１の合成抵抗と、第２の不揮発抵抗素子と第４の不揮発抵抗素子の第２の合成抵抗を比較し、記憶データを判別する、不揮発抵抗ネットワーク集合体。
（付記２１）
付記１３に記載の不揮発論理ゲートにおいて、第１の不揮発抵抗素子と、第２の不揮発抵抗素子と、第３の不揮発抵抗素子と、第４の不揮発抵抗素子と、第１の書き込み回路と第２の書き込み回路を備え、第１から第４の不揮発抵抗素子はそれぞれ第１の端子と第２の端子と第３の端子を備え、第１の不揮発抵抗素子の第１の端子と、第１の書き込み回路の第１の端子とが接続され、第１の不揮発抵抗素子の第２の端子と、第３の不揮発抵抗素子の第１の端子とが接続され、第３の不揮発抵抗素子の第２の端子と、第１の書き込み回路の第２の端子とが接続され、第２の不揮発抵抗素子の第１の端子と、第２の書き込み回路の第１の端子とが接続され、第２の不揮発抵抗素子の第２の端子と、第４の不揮発抵抗素子の第１の端子とが接続され、第４の不揮発抵抗素子の第２の端子と、第２の書き込み回路の第２の端子とが接続され、第１の不揮発抵抗素子の第３の端子と第１の不揮発抵抗素子の第２の端子の間の抵抗と、第３の不揮発抵抗素子の第３の端子と第３の不揮発抵抗素子の第１の端子の間の抵抗とからなる第１の合成抵抗と、第２の不揮発抵抗素子の第３の端子と第２の不揮発抵抗素子の第２の端子の抵抗と、第４の不揮発抵抗素子の第３の端子と第４の不揮発抵抗素子の第１の端子の抵抗とからなる第２の合成抵抗と、前記第１と第２の合成抵抗を比較し、記憶データを判別する不揮発抵抗ネットワーク集合体。
（付記２２）
付記１３に記載の不揮発論理ゲートにおいて、第１の不揮発抵抗素子と、第２の不揮発抵抗素子と、第３の不揮発抵抗素子と、第４の不揮発抵抗素子と、第１のセンス素子と、第２のセンス素子と、第３のセンス素子と、第４のセンス素子と、第１の書き込み回路と第２の書き込み回路を備え、第１から第４の不揮発抵抗素子は第１の端子と第２の端子をそれぞれ備え、第１の不揮発抵抗素子の第１の端子と、第１の書き込み回路の第１の端子とが接続され、第１の不揮発抵抗素子の第２の端子と、第３の不揮発抵抗素子の第１の端子とが接続され、第３の不揮発抵抗素子の第２の端子と、第１の書き込み回路の第２の端子とが接続され、第２の不揮発抵抗素子の第１の端子と、第２の書き込み回路の第１の端子とが接続され、第２の不揮発抵抗素子の第２の端子と、第４の不揮発抵抗素子の第１の端子とが接続され、第４の不揮発抵抗素子の第２の端子と、第２の書き込み回路の第２の端子とが接続され、第１から第４のセンス素子それぞれ第１の端子と第２の端子を備え、第１のセンス素子の第２の端子と、第１の不揮発抵抗素子の第２の端子とが接続され、第３のセンス素子の第１の端子と、第１の不揮発抵抗素子の第２の端子とが接続され、第２のセンス素子の第２の端子と、第２の不揮発抵抗素子の第２の端子とが接続され、第４のセンス素子の第２の端子と、第２の不揮発抵抗素子の第２の端子とが接続され、第１のセンス素子は第１の不揮発抵抗素子のデータを漏洩磁界によりセンスし、第２のセンス素子は第２の不揮発抵抗素子のデータを漏洩磁界によりセンスし、第３のセンス素子は第３の不揮発抵抗素子のデータを漏洩磁界によりセンスし、第４のセンス素子は第４の不揮発抵抗素子のデータを漏洩磁界によりセンスし、第１のセンス素子と第３のセンス素子の第１の合成抵抗と、第２のセンス素子と第４のセンス素子の第２の合成抵抗を比較し、記憶データを判別する不揮発抵抗ネットワーク集合体。
（付記２３）
付記１１、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１または２２に記載の不揮発抵抗ネットワーク集合体の、前記抵抗ネットワークの合成抵抗によって定まる記憶データを用いて論理演算する、不揮発論理ゲート。
（付記２４）
前記抵抗ネットワークの合成抵抗によって定まる記憶データを用いて論理演算する論理回路を設け、前記演算結果を入力し、相捕の出力を行うセンス回路を設けることを特徴とする、付記２３に記載の不揮発論理ゲート。
（付記２５）
前記複数の抵抗ネットワークの一端とグラウンドの間に貫通電流制御回路を設けることを特徴とする、付記２３または２４に記載の不揮発論理ゲート。
この出願は、２０１１年９月２７日に出願された日本出願特願２０１１−２１０５５２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
〔第１の実施形態〕
図４は、本発明の第１実施形態に係る不揮発抵抗ネットワーク集合体５１、および、それを用いた障害耐性の高い不揮発論理ゲート１の回路図である。本実施形態の不揮発抵抗ネットワーク集合体を構成する、第１の不揮発抵抗ネットワーク４１０は２つの不揮発抵抗素子Ｒ１とＲ３を、第２の不揮発抵抗ネットワーク４２０は２つの不揮発抵抗素子Ｒ２とＲ４を含む。
不揮発抵抗素子Ｒ１とＲ３は、直列に接続され、一端がＮＭＯＳ論理回路１１に接続され、他端は貫通電流制御回路２１に接続されている。また、不揮発抵抗素子Ｒ２とＲ４は、直列に接続され、一端がＮＭＯＳ論理回路１１に接続され、他端は貫通電流制御回路２１に接続されている。ここで、Ｒ１とＲ３の合成抵抗をＲｃ（Ｒ１，Ｒ３）と定義する。また、Ｒ２とＲ４の合成抵抗をＲｃ（Ｒ２，Ｒ４）と定義する。合成抵抗とは、この場合は、Ｒ１とＲ３、あるいは、Ｒ２とＲ４の、各々を直列接続したときの端子間の抵抗である。本実施形態の不揮発論理ゲート１は、合成抵抗Ｒｃ（Ｒ１，Ｒ３）とＲｃ（Ｒ２，Ｒ４）を比較して論理演算を行う。
書き込み回路４１は、書き込み電流を供給もしくは終端する第１の端子４０１と、書込み電流を終端もしくは供給する第２の端子４０２を備える。第１の端子４０１と第２の端子４０２は、一方が電流を供給する端子として働いたとき、他方は終端する端子として働く。書き込み回路は、第１の端子４０１と第２の端子４０２の間に接続される、複数の不揮発抵抗素子からなる第３の不揮発抵抗ネットワーク４３０に、双方向の書き込み電流を供給し、同時に複数の不揮発抵抗素子を書き込むことを特徴とする。
センス回路３１は、クロック信号が与えられるとともに、出力端子Ｄｏｕｔ，／Ｄｏｕｔを備える。センス回路３１の一例を図５Ａと図５Ｂに示す。図５Ａは図１の不揮発論理ゲート１’のセンス回路３１’と同じである。図５Ｂは、図５Ａと比較して、２つのＮＭＯＳトランジスタＮ１１、Ｎ１２を追加し、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１１、Ｎ１２を用いてラッチを形成したものである。
貫通電流制御回路２１とＮＭＯＳ論理回路１１は、各々、図２と図３に示す回路を用いることができる。ここでは、センス回路として図５Ａに示す回路、貫通電流制御回路２１として図２Ａに示す回路、および、ＮＭＯＳ論理回路１１として図３に示すＳＵＭ回路を例に説明する。
図６は、本発明の第１実施形態にかかわる不揮発抵抗素子の抵抗値と、それらで表現される不揮発論理ゲートの記憶データを示す。図６の第１列に番号を示す。第２列から第５列までに、不揮発抵抗素子Ｒ１、Ｒ３、Ｒ２、Ｒ４の抵抗値を示す。第６列、７列に合成抵抗値Ｒｃ（Ｒ１，Ｒ３）、Ｒｃ（Ｒ２，Ｒ４）を示す。第８列にそれら合成抵抗値の差を示す。第９列に各抵抗状態に対応する不揮発論理ゲートの記憶データＤを示す。第１０列に、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４の組み合わせから推定される、誤ったデータを記憶する不揮発抵抗素子の最小の数を示す。
図６に記載されている記号について説明する。不揮発抵抗素子の抵抗値として、ＲＬは低抵抗状態の抵抗値、ＲＨは高抵抗状態の抵抗値を表す。それらの抵抗値の差ｄＲは式１で定義される。
ＲＨ−ＲＬ＝ｄＲ （式１）
さらに、第９列中の０はデータ０、１はデータ１をあらわす。×は不定値を示す。
本実施形態の不揮発論理ゲートは、データを書き込む際、データが０の場合は番号４の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値を、データが１の場合は番号１３の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値を書き込む。
本実施形態の不揮発論理ゲートは、論理演算をする際、合成抵抗Ｒｃ（Ｒ１，Ｒ３）と合成抵抗Ｒｃ（Ｒ２，Ｒ４）を比較し、それらの差Ｒｃ（Ｒ１，Ｒ３）−Ｒｃ（Ｒ２，Ｒ４）が負の場合は、データ０として機能し、正の場合は、データ１として機能する。これにより、図６を参照すると、誤った抵抗値を記憶している不揮発抵抗素子の数が０個、または、１個の場合は、正常にデータＤを論理演算に利用できることがわかる。
たとえば、データ０を書き込み、図６の番号４の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値の組み合わせ（Ｒ１、Ｒ３がＲＬ、Ｒ２、Ｒ４がＲＨ）になった後、一定の時間後にソフトエラーが発生し、Ｒ４のデータがＲＨからＲＬに反転したとする（番号４→番号３）。ソフトエラー発生後の抵抗状態は番号３の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値になる。このとき、合成抵抗の差はエラーがない場合（−２ｄＲ）に比べ小さくなる（−ｄＲ）ものの負であるため、正常にデータ０として論理演算に利用できる。
同様にして、Ｒ１のデータがＲＬからＲＨに反転した場合（図６の番号４→番号１２）、Ｒ２のデータがＲＨからＲＬに反転した場合（図６の番号４→番号２）、Ｒ３のデータがＲＬからＲＨに反転した場合（図６の番号４→番号８）も、正常に動作する。すなわち、本実施形態の不揮発論理ゲートは、Ｒ１、Ｒ２、Ｒ３、Ｒ４の内の１個のデータに誤りがあっても正常に動作することができる。
次に、データ１を書き込んだ場合について述べる。データ１を書き込み、番号１３の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値の組み合わせ（Ｒ１、Ｒ３がＲＨ、Ｒ２、Ｒ４がＲＬ）になった後、一定の時間後にソフトエラーが発生し、Ｒ４のデータがＲＬからＲＨに反転したとする（番号１３→番号１４）。ソフトエラー発生後の抵抗状態は番号１４の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値になる。このとき、合成抵抗の差はエラーがない場合（２ｄＲ）に比べ小さくなる（ｄＲ）ものの正であるため、正常にデータ１として論理演算に利用できる。
同様にして、Ｒ１のデータがＲＨからＲＬに反転した場合（図６の番号１３→番号５）、Ｒ２のデータがＲＬからＲＨに反転した場合（図６の番号１３→番号９）、Ｒ３のデータがＲＨからＲＬに反転した場合（図６の番号１３→番号１５）も、正常に動作する。すなわち、本実施形態の不揮発論理ゲートは、Ｒ１、Ｒ２、Ｒ３、Ｒ４の内の１個のデータに誤りがあっても正常に動作することができる。
なお、データの誤りが２個以上の場合は、どちらのデータか判別できず誤動作してしまう。図６を参照して具体的な例を用いて説明する。たとえば、データ０を書き込み、番号４の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値の組み合わせになった後、一定の時間後にソフトエラーが発生し、Ｒ２とＲ４のデータがＲＨからＲＬに反転したとする。ソフトエラー発生後の抵抗状態は番号１の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値になる。このとき、論理演算を行うと、合成抵抗の差は０になるため、データは不定で０か１か判別できず、誤動作する。しかしながら、１個のエラーが発生する確率に比べて、２個以上のエラーが発生する確率は大幅に低くなるため、このような誤動作は起こりにくい。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、記憶素子のデータに誤りが発生した場合の誤動作確率を、大幅に低減できる。
次に、第１および第２の不揮発抵抗ネットワークを構成する不揮発抵抗素子が、並列に接続された場合を図７に示す。すなわち、第１の不揮発抵抗ネットワーク７１０はＲ１とＲ３の並列接続からなり、第２の不揮発抵抗ネットワーク７２０はＲ２とＲ４の並列接続からなる。
図８は、図７に示す、第１および第２の不揮発抵抗ネットワークを構成する不揮発抵抗素子が並列接続の場合の、不揮発抵抗素子の抵抗値と、それらで表現される不揮発論理ゲートの記憶データを示す。図８の構成は、図６（第１および第２の不揮発抵抗ネットワークを構成する不揮発抵抗素子が、直列に接続された場合）の構成と同様である。すなわち、第１列に番号を示す。第２列から第５列までに、不揮発抵抗素子Ｒ１、Ｒ３、Ｒ２、Ｒ４の抵抗値を示す。第６列、７列に合成抵抗値Ｒｃ（Ｒ１，Ｒ３）、Ｒｃ（Ｒ２，Ｒ４）を示す。第８列にそれら合成抵抗値の差を示す。第９列に各抵抗状態に対応する不揮発論理ゲートの記憶データＤを示す。第１０列に、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４の組み合わせから推定される、誤ったデータを記憶する不揮発抵抗素子の最小の数を示す。
図８に記載されている記号について説明する。不揮発抵抗素子の抵抗値として、ＲＬは低抵抗状態の抵抗値、ＲＨは高抵抗状態の抵抗値を表す。ＲＨとＲＬの並列抵抗値は、ＲＬ／（１＋ＲＬ／ＲＨ）、あるいは、ＲＨ／（１＋ＲＨ／ＲＬ）と表される。ＲＨ＞ＲＬであるから、ＲＬ／２＜ＲＬ／（１＋ＲＬ／ＲＨ）、ＲＨ／２＞ＲＨ／（１＋ＲＨ／ＲＬ）である。さらに、第９列中の０はデータ０、１はデータ１をあらわす。×は不定値を示す。
本実施形態の不揮発論理ゲートは、データを書き込む際、データが０の場合は番号４の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値を、データが１の場合は番号１３の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値を書き込む。
本実施形態の不揮発論理ゲートは、論理演算をする際、合成抵抗Ｒｃ（Ｒ１，Ｒ３）と合成抵抗Ｒｃ（Ｒ２，Ｒ４）を比較し、それらの差Ｒｃ（Ｒ１，Ｒ３）−Ｒｃ（Ｒ２，Ｒ４）が負の場合（＜０）は、データ０として機能し、正の場合（＞０）は、データ１として機能する。これにより、図８を参照すると、誤った抵抗値を記憶している不揮発抵抗素子の数が０個、または、１個の場合は、正常にデータＤを論理演算に利用できることがわかる。
たとえば、データ０を書き込み、番号４の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値の組み合わせになった後、一定の時間後にソフトエラーが発生し、Ｒ４のデータがＲＨからＲＬに反転したとする（図８の番号４→番号３）。ソフトエラー発生後の抵抗状態は番号３の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値になる。このとき、合成抵抗の差はエラーがない場合には負であるが、エラーがある場合にも負であり、正常にデータ０として論理演算に利用できる。
同様にして、Ｒ１のデータがＲＬからＲＨに反転した場合（図８の番号４→番号１２）、Ｒ２のデータがＲＨからＲＬに反転した場合（図８の番号４→番号２）、Ｒ３のデータがＲＬからＲＨに反転した場合（図８の番号４→番号８）も、正常に動作する。すなわち、本実施形態の不揮発論理ゲートは、Ｒ１、Ｒ２、Ｒ３、Ｒ４の内の１個のデータに誤りがあっても正常に動作することができる。
次に、データ１を書き込んだ場合について述べる。データ１を書き込み、番号１３の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値の組み合わせになった後、一定の時間後にソフトエラーが発生し、Ｒ４のデータがＲＬからＲＨに反転したとする（番号１３→番号１４）。ソフトエラー発生後の抵抗状態は番号１４の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値になる。このとき、合成抵抗の差はエラーがない場合には正であるが、エラーがある場合にも正であり、正常にデータ１として論理演算に利用できる。
同様にして、Ｒ１のデータがＲＨからＲＬに反転した場合（図８の番号１３→番号５）、Ｒ２のデータがＲＬからＲＨに反転した場合（図８の番号１３→番号９）、Ｒ３のデータがＲＨからＲＬに反転した場合（図８の番号１３→番号１５）も、正常に動作する。すなわち、本実施形態の不揮発論理ゲートは、Ｒ１、Ｒ２、Ｒ３、Ｒ４の内の１個のデータに誤りがあっても正常に動作することができる。
なお、データの誤りが２個以上の場合は、どちらのデータか判別できず誤動作してしまう。図８を参照して具体的な例を用いて説明する。たとえば、データ０を書き込み、番号４の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値の組み合わせになった後、一定の時間後にソフトエラーが発生し、Ｒ２とＲ４のデータがＲＨからＲＬに反転したとする。ソフトエラー発生後の抵抗状態は番号１の行のＲ１、Ｒ２、Ｒ３、Ｒ４の抵抗値になる。このとき、論理演算を行うと、合成抵抗の差は０になるため、データは不定で０か１か判別できず、誤動作する。しかしながら、１個のエラーが発生する確率に比べて、２個以上のエラーが発生する確率は大幅に低くなるため、このような誤動作は起こりにくい。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、記憶素子のデータに誤りが発生した場合の誤動作確率を、大幅に低減できる。
〔第２の実施形態〕
図９は、本発明の第２実施形態に係る不揮発抵抗ネットワーク集合体５１、および、それを用いた障害耐性の高い不揮発論理ゲート１の回路図である。本実施形態の不揮発抵抗ネットワーク集合体５１は、それぞれｎ／２個の不揮発抵抗素子からなる第１の不揮発抵抗ネットワーク９１０、第２の不揮発抵抗ネットワーク９２０を備える。ここでｎは、４よりも大きい偶数とする。
書き込み回路４１は、書き込み電流を供給もしくは終端する第１の端子９０１と、書き込み電流を終端もしくは供給する第２の端子９０２を備える。第１の端子９０１と第２の端子９０２は、一方が電流を供給する端子として働いたとき、他方は終端する端子として働く。書き込み回路は、第１の端子９０１と第２の端子９０２の間に接続される、複数の不揮発抵抗素子からなる第３の不揮発抵抗ネットワーク９３０に双方向の書き込み電流を供給し、同時に複数の不揮発抵抗素子を書き込むことを特徴とする。
センス回路３１、ＮＭＯＳ論理回路１１、貫通電流制御回路２１は第１実施形態と同様の回路を利用できる。
一例として、図１０に、本実施形態での不揮発ネットワークが直列接続の場合を示す。なお、不揮発ネットワークは、図１１Ａ、図１１Ｂに示すように、並列や直並列の接続であってもよい。
図１０では、不揮発抵抗素子Ｒ１、Ｒ３、・・・、Ｒｎ−１は、直列に接続され、一端がＮＭＯＳ論理回路１１に接続され、他端は貫通電流制御回路２１に接続されている。また、不揮発抵抗素子Ｒ２、Ｒ４、・・・、Ｒｎは、直列に接続され、一端がＮＭＯＳ論理回路１１に接続され、他端は貫通電流制御回路２１に接続されている。ここで、Ｒ１、Ｒ３、・・・、Ｒｎ−１の合成抵抗をＲｃ（Ｒ１，Ｒ３，．．．，Ｒｎ−１）と定義する。また、Ｒ２、Ｒ４、・・・、Ｒｎの合成抵抗をＲｃ（Ｒ２，Ｒ４，．．．，Ｒｎ）と定義する。本実施形態の不揮発論理ゲートでは、Ｒ１、Ｒ３、・・・、Ｒｎ−１は全て同じデータが書き込まれる。また、Ｒ２、Ｒ４、・・・、Ｒｎは、Ｒ１、Ｒ３、・・・、Ｒｎ−１の相補のデータが書き込まれる。不揮発論理ゲートは、合成抵抗Ｒｃ（Ｒ１，Ｒ３，．．．，Ｒｎ−１）とＲｃ（Ｒ２，Ｒ４，．．．，Ｒｎ）を比較して、論理演算を行う。
本実施形態の不揮発論理ゲートは、複数の不揮発抵抗素子を用いることにより、ソフトエラーなどによるデータ誤りが複数発生しても、正常に動作することが出来る。
本実施形態の不揮発抵抗ネットワーク集合体は、以下に開示された実施形態３から８における書き込み回路４１を採用できるため、複数の不揮発抵抗素子をシリアルに経由する書き込み電流を供給し、上記複数の不揮発抵抗素子を同時に書き込むことができる。そのため書き込み回路の追加がなく回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。また、上記不揮発抵抗素子はトランジスタ層に形成されるＣＭＯＳ回路の上に積層されるため、面積の増加を抑えることができる。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、メモリデータに誤りがあっても正常に論理演算できる、障害耐性を高めた不揮発論理ゲートを提供する。
〔第３の実施形態〕
図１２は本発明の第３実施形態に係る不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性の高い不揮発論理ゲート１の回路図である。本実施形態では、不揮発抵抗素子の具体的な書き込み手段として、磁壁移動素子を用いる。また、不揮発性抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４としてセンス素子を用いる。
より詳細には、ＮＭＯＳトランジスタＮ１３、Ｎ１４と磁壁移動素子ＤＷ１、ＤＷ２、ＤＷ３、ＤＷ４と相補のデータ入力端子ＷＤ、／ＷＤと書込みイネーブル信号ＷＥを含む。磁壁移動素子は、漏洩磁界を通じて、センス素子の抵抗に影響を及ぼす。
本実施形態の書き込み部の接続関係について説明する。磁壁移動素子ＤＷ１、ＤＷ２、ＤＷ３、ＤＷ４は直列に接続され、その一端はＮＭＯＳトランジスタＮ１３に、その他端はＮＭＯＳトランジスタＮ１４に接続されている。ＮＭＯＳトランジスタＮ１３は書き込みデータ端子ＷＤに接続され、ＮＭＯＳトランジスタＮ１４は書き込みデータ端子／ＷＤに接続されている。ＮＭＯＳトランジスタＮ１３、Ｎ１４のゲートは書き込みイネーブル信号ＷＥに接続されている。
センス回路３１は図５Ｂ、貫通電流制御回路２１は図２Ａを利用している。また、ＮＭＯＳ論理回路１１は図３の回路を利用できる。
図１３は本実施形態の不揮発論理ゲートの不揮発抵抗素子近傍の断面図であり、ＮＭＯＳトランジスタＮ１３、磁壁移動素子ＤＷ１、ＤＷ３、不揮発抵抗素子Ｒ１、Ｒ３、ＮＭＯＳトランジスタＮ１を示す。各層の面内方向で磁壁移動素子の長手方向をＸ、面内に垂直方向をＺとする。
図１４Ａ、Ｂは本実施形態の不揮発論理ゲートの平面図である。各層の面内方向で、磁壁移動素子の長手方向をＸ、その垂直方向をＹとする。図１４Ａはフリー層以下の層の概要を示す。図１４Ｂはセンス層以下の層の概要を示す。
磁壁移動素子ＤＷ１、ＤＷ３は、フリー層１３０５と第１のハード層１３０３と第２のハード層１３０４を含む。一例として、フリー層及び第１、第２のハード層は垂直磁気異方性を有する磁性薄膜を用いる。センス素子は、センス層、絶縁層、リファレンス層を含む。センス層、リファレンス層は、一例として、面内磁気異方性を有する磁性薄膜を用いる。
図１３を参照して、本実施形態の不揮発論理ゲートの断面構造について説明する。断面構造は、基板に近い層から、ＣＭＯＳ回路を構成するトランジスタ層１３０１、第１のメタル層１３０２、第１のハード層１３０３または第２のハード層１３０４、フリー層１３０５、第２のメタル層１３０６、リファレンス層１３０７、絶縁層１３０８、センス層１３０９を含む。センス素子１３１０は、図１３と逆に、基板に近い層から、センス層、絶縁層、リファレンス層の順に積層されていても良い。また、第１のハード層と第２のハード層はフリー層の上部に積層されていてもよい。第１のハード層１３０３と第２のハード層１３０４の磁化の方向は、図１３中に矢印で示すように、逆向きに固定されている。書き込みイネーブル信号ＷＥをＨｉｇｈにすることで、書き込み電流Ｉｗをフリー層に供給する。フリー層の磁化は書き込み電流Ｉｗとしてのスピン偏極電流の向きによって、スピントルク効果によって、Ｚ方向に沿って上下に変化できる。センス素子１３１０のセンス層１３０９はフリー層１３０５の上部に位置し、フリー層からの漏洩磁界を感度よくセンスすることができる。また、センス素子は、フリー層の下に配置されていてもよい。
本実施形態の不揮発論理ゲートでは、書き込み電流Ｉｗは、ＮＭＯＳトランジスタＮ１３を介して、直列に接続されたフリー層を流れる。書き込み電流の向きに応じて、フリー層の磁化の向きはＺ方向または−Ｚ方向に向けることができる。読み出し電流Ｉｓは、センス回路およびＮＭＯＳ論理回路１１から２つのセンス素子Ｒ１、Ｒ３、ＮＭＯＳトランジスタＮ１を介してグラウンドに流れる。
図１４Ａ、図１４Ｂを参照して、本実施形態の不揮発論理ゲートの平面構造について説明する。磁壁移動素子ＤＷ１、ＤＷ２、ＤＷ３、ＤＷ４は電気的に直列に接続される。フリー層の中心軸からＹ方向にややずらして配置されたセンス素子Ｒ１、Ｒ２、Ｒ３、Ｒ４のセンス層の磁化は、フリー層１３０５からの漏洩磁界によって、＋Ｙ方向または−Ｙ方向を向く。センス素子のリファレンス層１３０７の磁化の向きが＋Ｙ方向に設定され、かつ、磁壁移動素子のフリー層の磁化が−Ｚ方向を向いている場合、センス素子Ｒ１、Ｒ３は低抵抗状態になり、センス素子Ｒ２、Ｒ４は高抵抗状態になる。書き込み電流の逆にすると、フリー層の磁化が逆向きになり、各センス素子の抵抗状態は反転する。
本実施形態の不揮発論理ゲートは、図１に対して、障害耐性を高めるために２つの不揮発抵抗素子が追加されているものの、複数の不揮発抵抗素子をシリアルに経由する書き込み電流を供給し、上記複数の不揮発抵抗素子を同時に書き込むことを特徴とするため、書き込み回路の追加がなく、回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。また、上記不揮発抵抗素子は、前記のトランジスタ層に形成されるＣＭＯＳ回路の上に積層されるため、回路面積の増加を抑えることができる。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、回路の面積増加、消費電力を抑えつつ、障害耐性を高めた不揮発論理ゲートを提供する。
〔第４の実施形態〕
図１５は本発明の第４実施形態に関わる不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性の高い不揮発論理ゲート１の回路図である。本実施形態の不揮発論理ゲートは、不揮発抵抗素子の具体的な書き込み手段として磁壁移動素子を用いる点では、第３実施形態と同様であるが、不揮発抵抗素子と磁壁移動素子が一体化している点が、第３実施形態（図１２）と異なる。
より詳細には、ＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３３、Ｎ３４、Ｎ３５、Ｎ３６、Ｎ３７、Ｎ３８とＡＮＤゲート６１と相補のデータ入力信号ＷＤ、／ＷＤと書き込みイネーブル信号ＷＥ、／ＷＥを含む。
本実施形態の不揮発論理ゲートの書き込み部の接続関係について説明する。不揮発抵抗素子Ｒ１の一端は、磁壁移動素子ＤＷ１を介してＮＭＯＳトランジスタＮ３１、磁壁移動素子ＤＷ１とＤＷ３を介してＮＭＯＳトランジスタＮ３２、および、磁壁移動素子ＤＷ１とＤＷ３を介して不揮発抵抗素子Ｒ３に接続され、他端はＮＭＯＳトランジスタＮ３５に接続されている。
不揮発抵抗素子Ｒ３の一端は、磁壁移動素子ＤＷ３を介してＮＭＯＳトランジスタＮ３２、磁壁移動素子ＤＷ３とＤＷ１を介してＮＭＯＳトランジスタＮ３１、および、磁壁移動素子ＤＷ３とＤＷ１を介して不揮発抵抗素子Ｒ１に接続され、他端はＮＭＯＳトランジスタＮ３７に接続されている。
不揮発抵抗素子Ｒ２の一端は、磁壁移動素子ＤＷ２を介してＮＭＯＳトランジスタＮ３３、磁壁移動素子ＤＷ２とＤＷ４を介してＮＭＯＳトランジスタＮ３４、および、磁壁移動素子ＤＷ２とＤＷ４を介して不揮発抵抗素子Ｒ４に接続され、他端はＮＭＯＳトランジスタＮ３６に接続されている。
不揮発抵抗素子Ｒ４の一端は、磁壁移動素子ＤＷ４を介してＮＭＯＳトランジスタＮ３３、磁壁移動素子ＤＷ４とＤＷ２を介してＮＭＯＳトランジスタＮ３４、および、磁壁移動素子ＤＷ４とＤＷ２を介して不揮発抵抗素子Ｒ４に接続され、他端はＮＭＯＳトランジスタＮ３８に接続されている。
ＮＭＯＳトランジスタＮ３１の一端は書き込みデータＷＤに接続され、他端は磁壁移動素子ＤＷ１とＤＷ３を介してＮＭＯＳトランジスタＮ３２に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。
ＮＭＯＳトランジスタＮ３２の一端は書き込みデータ／ＷＤに接続され、他端は磁壁移動素子ＤＷ３とＤＷ１を介してＮＭＯＳトランジスタＮ３１に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。
ＮＭＯＳトランジスタＮ３３の一端は書き込みデータ／ＷＤに接続され、他端は磁壁移動素子ＤＷ２とＤＷ４を介してＮＭＯＳトランジスタＮ３３に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。
ＮＭＯＳトランジスタＮ３４の一端は書き込みデータＷＤに接続され、他端は磁壁移動素子ＤＷ４とＤＷ２を介してＮＭＯＳトランジスタＮ３４に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。
ＮＭＯＳトランジスタＮ３５のドレインはＮＭＯＳ論理回路１１に接続され、ソースは不揮発抵抗素子Ｒ１に接続され、ゲートは書き込みディスエーブル信号／ＷＥとクロックＣＬＫのＡＮＤゲート６１の出力に接続されている。ＮＭＯＳトランジスタＮ３６のドレインはＮＭＯＳ論理回路に接続され、ソースは不揮発抵抗素子Ｒ２に接続され、ゲートは書き込みディスエーブル信号／ＷＥとクロックＣＬＫのＡＮＤゲート６１の出力に接続されている。
ＮＭＯＳトランジスタＮ３７のドレインは不揮発抵抗素子Ｒ３に接続され、ソースは接地し、ゲートは書き込みディスエーブル信号／ＷＥに接続されている。ＮＭＯＳトランジスタＮ３８のドレインは不揮発抵抗素子Ｒ４に接続され、ソースは接地し、ゲートは書き込みディスエーブル信号／ＷＥに接続されている。
本実施形態の不揮発論理ゲートではセンス回路３１は図５Ｂを利用している。また、ＮＭＯＳ論理回路１１は図３の回路を利用できる。
図１６は本実施形態の不揮発論理ゲートの不揮発抵抗素子近傍の断面図である。図１６は、図１５の、ＡＮＤゲート６１、不揮発抵抗素子Ｒ１とＲ３、磁壁移動素子ＤＷ１とＤＷ３、ＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３５、Ｎ３７を示す。図１７は本実施形態の不揮発論理ゲートの平面図であり、図１５の不揮発抵抗素子Ｒ１とＲ３、磁壁移動素子ＤＷ１とＤＷ３のみを示している。
図１６、１７を参照して、本実施形態の不揮発論理ゲートの構造について説明する。断面構造は、基板に近い層から、ＣＭＯＳ回路を構成するトランジスタ層１６０１、第１のメタル層１６０２、第１のハード層１６０３、または、第２のハード層１６０４、フリー層１６０５、絶縁層１６０６、リファレンス層１６０７を含む。一例として、フリー層及びハード層は垂直磁気異方性を有する磁性薄膜を用いる。第１のハード層１６０３と第２のハード層１６０４の磁化の方向は逆向きに固定されている。書き込みはスピントルク効果を用いる。フリー層１６０５の磁化は書き込み電流Ｉｗとしてのスピン偏極電流の向きによって、Ｚ方向と−Ｚ方向のどちらにも向けることができる。
書き込み電流Ｉｗは、ＮＭＯＳトランジスタＮ３１を介して、直列に接続されたフリー層を流れる。読み出し電流Ｉｓは、センス回路３１、ＮＭＯＳ論理回路１１、ＮＭＯＳトランジスタＮ３５、不揮発抵抗素子Ｒ１、Ｒ３、ＮＭＯＳトランジスタＮ３７を介してグラウンドに流れる。
本実施形態の不揮発論理ゲートはＡＮＤゲート６１が追加されている。ＡＮＤゲート６１は、ＮＭＯＳ論理回路１１と磁気抵抗素子を接続するＮＭＯＳトランジスタＮ３５、Ｎ３６を制御するために用いられる。ＡＮＤゲート６１は、書き込み時にＮＭＯＳトランジスタＮ３５、Ｎ３６をオフし、ＮＭＯＳ回路１１を介してセンス回路３１から電流が不揮発抵抗素子に流れないようにする。これにより、書き込み電流パス上の電流量を精密に制御することができる。
本実施形態の不揮発論理ゲートは、第３実施形態に比較して、フリー層とセンス層の間のメタル層を１層減らすことが出来る。これは、必要なメタル層を減らせるため、製造工程の短縮、製造コストの低減につながる。
本実施形態の不揮発論理ゲートは、図１に対して、障害耐性を高めるために２つの不揮発抵抗素子が追加されているものの、複数の不揮発抵抗素子をシリアルに経由する書き込み電流を供給し、上記複数の不揮発抵抗素子を同時に書き込むことを特徴とするため、書き込み回路の追加がなく、回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。また、上記不揮発抵抗素子はＣＭＯＳ回路の上に積層されるため、回路面積の増加を抑えることができる。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、回路の面積増加、消費電力を抑えつつ、障害耐性を高めた不揮発論理ゲートを提供する。
〔第５の実施形態〕
図１８は本発明の第５実施形態に係る不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性の高い不揮発論理ゲート１の回路図である。本実施形態の不揮発論理ゲートは、不揮発抵抗素子の具体的な書き込み手段として、磁気抵抗素子ＭＲ１、ＭＲ２、ＭＲ３、ＭＲ４を用いる点が、第３実施形態（図１２）と異なる。また、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４としてセンス素子を用いている。
より詳細には、ＮＭＯＳトランジスタＮ１３、Ｎ１４と磁気抵抗素子ＭＲ１、ＭＲ２、ＭＲ３、ＭＲ４と相補のデータ入力信号ＷＤ，／ＷＤと書き込みネーブル信号ＷＥを含む。磁気抵抗素子は、漏洩磁界を通じて、センス素子の抵抗に影響を及ぼす。
本実施形態の不揮発論理ゲートの書き込み部の接続関係について説明する。磁気抵抗素子ＭＲ１、ＭＲ２、ＭＲ３、ＭＲ４は直列に接続され、その一端はＮＭＯＳトランジスタＮ１３に、その他端はＮＭＯＳトランジスタＮ１４に接続されている。ＮＭＯＳトランジスタ１３は書き込みデータ端子ＷＤに接続され、ＮＭＯＳトランジスタ１４は書き込みデータ端子／ＷＤに接続されている。ＮＭＯＳトランジスタ１３、１４のゲートは書き込みイネーブル信号ＷＥに接続されている。
センス回路３１は図５Ｂ、貫通電流制御回路２１は図２Ａを利用している。また、ＮＭＯＳ論理回路１１は図３の回路を利用できる。
図１９は本実施形態の不揮発論理ゲートの抵抗素子近傍の断面図である。図１９は図１８のＮＭＯＳトランジスタＮ１３、Ｎ１、磁気抵抗素子ＭＲ１、ＭＲ３、センス素子Ｒ１、Ｒ３を示す。図２０Ａ、図２０Ｂは本実施形態の不揮発論理ゲートの平面図であり、磁気抵抗素子ＭＲ１〜ＭＲ４、センス素子Ｒ１〜Ｒ４のみを示している。図２０Ａはフリー層以下の層の概要を示している。図２０Ｂはセンス層以下の層の概要を示している。
磁気抵抗素子は、フリー層と第１の絶縁層と第１のリファレンス層を含む。一例として、フリー層と第１のリファレンス層は垂直磁気異方性を有する磁性薄膜を用いる。また、第１のリファレンス層とフリー層の間の第１の絶縁層は導電層であっても良い。センス素子は、センス層、第２の絶縁層、第２のリファレンス層を含む。センス層、第２のリファレンス層は、一例として、面内磁気異方性を有する磁性薄膜を用いる。
図１９を参照して、本実施形態の不揮発論理ゲートの断面構造について説明する。断面構造は、基板に近い層から、ＣＭＯＳ回路を構成するトランジスタ層１９０１、第１のメタル層１９０２、第１のリファレンス層１９０３、第１の絶縁層１９０４、フリー層１９０５、第２のメタル層１９０６、第３のメタル１９０７、第２のリファレンス層１９０８、第２の絶縁層１９０９、センス層１９１０を含む。センス素子１９１１は、基板に近い層から、センス層、第２の絶縁層、第２のリファレンス層の順に積層されていても良い。また、磁気抵抗素子は、基板に近い層から順にフリー層、第１の絶縁層、第１のリファレンス層の順に積層されていてもよい。書き込みはスピントルク効果を用いる。フリー層の磁化は書き込み電流の流れる向きによって、Ｚ方向と−Ｚ方向のどちらにも向けることができる。センス素子はフリー層の上部に位置し、フリー層からの漏洩磁界を感度よくセンスすることが出来る。また、センス素子は、フリー層の下方に配置されていてもよい。
本実施形態の不揮発論理ゲートの書き込み電流Ｉｗは、ＮＭＯＳトランジスタＮ１３を介して、直列に接続されたフリー層１９０５を流れる。書き込み電流Ｉｗの向きに応じて、フリー層の磁化の向きはＺ方向または−Ｚ方向に向けることが出来る。読み出し電流Ｉｓは、センス回路３１およびＮＭＯＳ論理回路１１から２つのセンス素子Ｒ１、Ｒ３、ＮＭＯＳトランジスタＮ１を介してグラウンドに流れる。
図２０Ａ、図２０Ｂを参照して、本実施形態の不揮発論理ゲートの平面構造について説明する。磁気抵抗素子ＭＲ１、ＭＲ２、ＭＲ３、ＭＲ４は電気的に直列に接続される。磁気抵抗素子の真上からＸ方向にややずらして配置されたセンス素子Ｒ１、Ｒ２、Ｒ３、Ｒ４のセンス層の磁化は、フリー層１９０５からの漏洩磁界によって、＋Ｘ方向または−Ｘ方向を向く。センス素子の第２のリファレンス層１９０８の磁化の向きが−Ｘ方向に設定され、かつ、フリー層の磁化が＋Ｚ方向を向いている場合、センス素子Ｒ１、Ｒ２、Ｒ３、Ｒ４は低抵抗状態である。フリー層の磁化が逆向きになった場合、各センス素子の状態も反転する。
本実施形態の不揮発論理ゲートは、図１に対して、障害耐性を高めるために２つの不揮発抵抗素子が追加されているものの、複数の不揮発抵抗素子をシリアルに経由する書き込み電流を供給し、上記複数の不揮発抵抗素子を同時に書き込むことを特徴とするため、書き込み回路の追加がなく、回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。
本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、第３実施形態に対して、ハード層１とハード層２が必要ない。そのため、同一層内に、ハード層１とハード層２を作り分ける必要が無く、製造工程が簡単になり、歩留まりの向上や製造コストの低減につながる。また、上記不揮発抵抗素子はＣＭＯＳ回路の上に積層されるため、回路面積の増加を抑えることができる。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体５１、および、それを用いた不揮発論理ゲートは、回路の面積増加、消費電力増加を抑えつつ、障害耐性を高めた不揮発論理ゲートを提供する。
〔第６の実施形態〕
図２１は本発明の第６実施形態に係る不揮発抵抗ネットワーク集合体、および、それを用いたる障害耐性の高い不揮発論理ゲート１の回路図である。本実施形態の不揮発論理ゲートは、不揮発抵抗素子の具体的な書き込み手段として、磁気抵抗素子ＭＲ１、ＭＲ２、ＭＲ３、ＭＲ４を用いる。また、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４としてセンス素子を用いている。
より詳細には、ＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３３、Ｎ３４、Ｎ３５、Ｎ３６とＡＮＤゲートと相補のデータ入力信号ＷＤ、／ＷＤと書き込みイネーブル信号ＷＥ、／ＷＥを含む。磁気抵抗素子は、漏洩磁界を通じて、センス素子の抵抗に影響を及ぼす。
本実施形態の本不揮発論理ゲートの書き込み部の接続関係について説明する。不揮発抵抗素子Ｒ１の一端は、磁気抵抗素子ＭＲ１の一端と、磁気抵抗素子ＭＲ３の一端と、不揮発抵抗素子Ｒ３の一端に接続され、他端はＮＭＯＳトランジスタＮ３５に接続されている。磁気抵抗素子ＭＲ１の他端は、ＮＭＯＳトランジスタＮ３１に接続されている。磁気抵抗素子ＭＲ３の他端はＮＭＯＳトランジスタＮ３２に接続されている。不揮発抵抗素子Ｒ３の他端はＮＭＯＳトランジスタＮ３７に接続されている。
不揮発抵抗素子Ｒ２の一端は磁気抵抗素子ＭＲ２の一端と、磁気抵抗素子ＭＲ４の一端と、不揮発抵抗素子Ｒ４の一端に接続され、他端はＮＭＯＳトランジスタＮ３６に接続されている。磁気抵抗素子ＭＲ２の他端はＮＭＯＳトランジスタＮ３３に接続される。磁気抵抗素子ＭＲ４の他端はＮＭＯＳトランジスタＮ３４に接続される。不揮発抵抗素子Ｒ４の他端はＮＭＯＳトランジスタＮ３８に接続されている。
ＮＭＯＳトランジスタＮ３１の一端は書き込みデータＷＤに接続され、他端は磁気抵抗素子ＭＲ１に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。ＮＭＯＳトランジスタＮ３２の一端は書き込みデータ／ＷＤに接続され、他端は磁気抵抗素子ＭＲ３に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。
ＮＭＯＳトランジスタＮ３３の一端は書き込みデータ／ＷＤに接続され、他端は磁気抵抗素子ＭＲ２に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。ＮＭＯＳトランジスタＮ３４の一端は書き込みデータＷＤに接続され、他端は磁気抵抗素子ＭＲ４に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。
ＮＭＯＳトランジスタＮ３５のドレインはＮＭＯＳ論理回路に接続され、ソースは不揮発性抵抗素子Ｒ１に接続され、ゲートは書き込みディスエーブル信号／ＷＥとクロックＣＬＫのＡＮＤゲートの出力に接続されている。ＮＭＯＳトランジスタＮ３６のドレインはＮＭＯＳ論理回路に接続され、ソースは不揮発抵抗素子Ｒ２に接続され、ゲートはＡＮＤゲート６１の出力に接続されている。
ＮＭＯＳトランジスタＮ３７のドレインは不揮発抵抗素子Ｒ３に接続され、ソースは接地し、ゲートは書き込みディスエーブル信号／ＷＥに接続されている。ＮＭＯＳトランジスタＮ３８のドレインは不揮発抵抗素子Ｒ４に接続され、ソースは接地し、ゲートは書き込みディスエーブル信号／ＷＥに接続されている。
本実施形態の不揮発論理ゲートではセンス回路３１は図５Ｂを利用している。また、ＮＭＯＳ論理回路１１は図３の回路を利用できる。
図２２は本実施形態の不揮発論理ゲートの抵抗素子近傍の断面図である。図２２はＡＮＤゲート６１、ＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３５、Ｎ３７、センス素子Ｒ１、Ｒ３、磁気抵抗素子ＭＲ１、ＭＲ３を示す。図２３は本実施形態の不揮発論理ゲートの平面図であり、センス素子Ｒ１〜Ｒ４、磁気抵抗素子ＭＲ１〜ＭＲ４のみを示す。
磁気抵抗素子は、フリー層２２０５と第１の絶縁層２２０４と第１のリファレンス層２２０３を含む。一例として、フリー層２２０５と第１のリファレンス層２２０３は垂直磁気異方性を有する磁性薄膜を用いる。また、フリー層２２０５と第１のリファレンス層２２０３の間の第１の絶縁層２２０４は導電層であっても良い。センス素子２２１０は、センス層２２０９、第２の絶縁層２２０８、第２のリファレンス層２２０７を含む。センス層２２０９、第２のリファレンス層２２０７は、一例として、面内磁気異方性を有する磁性薄膜を用いる。
図２２を参照して、本実施形態の不揮発論理ゲートの断面構造について説明する。断面構造は、基板に近い層から、ＣＭＯＳ回路を形成するトランジスタ層２２０１、第１のメタル層２２０２、第１のリファレンス層２２０３、第１の絶縁層２２０４、フリー層２２０５、第２のメタル層２２０６、第２のリファレンス層２２０７、第２の絶縁層２２０８、センス層２２０９を含む。センス素子２２１０は、基板に近い層から、センス層、第２の絶縁層、第２のリファレンス層の順に積層されていても良い。また、磁気抵抗素子は、基板に近い層から順にフリー層、第１の絶縁層、第１のリファレンス層の順に積層されていてもよい。書き込みはスピントルク効果を用いる。フリー層の磁化は書き込み電流Ｉｗの流れる向きによって、Ｚ方向または−Ｚ方向に向けることができる。センス素子はフリー層の上部に位置し、フリー層からの漏洩磁界を感度よくセンスすることができる。また、センス素子は、フリー層の下方に配置されていてもよい。
本実施形態の不揮発論理ゲートの書き込み電流Ｉｗは、ＮＭＯＳトランジスタＮ３１、Ｎ３２を利用して、直列に接続された不揮発抵抗素子ＭＲ１、ＭＲ３を流れる。書き込み電流の向きに応じて、フリー層２２０５の磁化の向きはＺ方向または−Ｚ方向に向けることができる。読み出し電流Ｉｓは、センス回路３１およびＮＭＯＳ論理回路１１、ＮＭＯＳトランジスタＮ３５、２つのセンス素子、ＮＭＯＳトランジスタＮ３７を介してグラウンドに流れる。
図２３を参照して、本実施形態の不揮発論理ゲートの平面構造について説明する。磁気抵抗素子ＭＲ１、ＭＲ３は電気的に直列に接続される。磁気抵抗素子ＭＲ２、ＭＲ４は電気的に直列に接続される。磁気抵抗素子の真上からＸ方向にややずらして配置されたセンス素子Ｒ１、Ｒ２、Ｒ３、Ｒ４のセンス層の磁化は、フリー層からの漏洩磁界によって、＋Ｘ方向または−Ｘ方向を向く。センス素子のリファレンス層の磁化の向きが−Ｘ方向に設定され、かつ、フリー層の磁化が＋Ｚ方向を向いている場合、センス素子Ｒ３、Ｒ４は低抵抗状態、センス素子Ｒ１、Ｒ２は高抵抗状態である。フリー層の磁化が逆向きになった場合、各センス素子の状態も反転する。
本実施形態の不揮発論理ゲートは、第５実施形態に比較して、磁気抵抗素子とセンス素子の位置関係を変更することで、フリー層とセンス素子の間のメタル層を１層減らすことが出来る。これは、フリー層とセンス層の磁気的結合を強めるため、感度よくセンス素子のセンス層はフリー層の磁化の向きをセンスでき、読み出しの信頼性を高める。また、必要なメタル層を減らせるため、製造工程の短縮、製造コストの低減につながる。
本実施形態の不揮発論理ゲートは、図１に対して、障害耐性を高めるために２つの不揮発抵抗素子が追加されているものの、複数の不揮発抵抗素子をシリアルに経由する書込み電流を供給し、上記複数の不揮発抵抗素子を同時に書き込むことを特徴とするため、書き込み回路の追加がなく、回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。また、上記不揮発抵抗素子はＣＭＯＳ回路の上に積層されるため、回路面積の増加を抑えることができる。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、回路の面積増加、消費電力を抑えつつ、障害耐性を高めた不揮発論理ゲートを提供する。
〔第７の実施形態〕
図２４は本発明の第７実施形態に係る不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性の高い不揮発論理ゲート１の回路図である。本実施形態の不揮発論理ゲートは、不揮発抵抗素子の具体的な書き込み手段として、不揮発抵抗素子のスピントルク効果を用いる。また、ＮＭＯＳトランジスタＮ３１ 、Ｎ３２、Ｎ３３、Ｎ３４、Ｎ３５、Ｎ３６とＡＮＤゲートと相補のデータ入力信号ＷＤ、／ＷＤと書き込みイネーブル信号ＷＥ、／ＷＥを含む。
本実施形態の不揮発論理ゲートの書き込み部の接続関係について説明する。不揮発抵抗素子Ｒ１、Ｒ３は直列に接続され、その一端はＮＭＯＳトランジスタＮ３１と、ＮＭＯＳトランジスタＮ３５に接続され、他端はＮＭＯＳトランジスタＮ３２と、ＮＭＯＳトランジスタ３７に接続されている。不揮発抵抗素子Ｒ２、Ｒ４は直列に接続され、その一端はＮＭＯＳトランジスタＮ３３と、ＮＭＯＳトランジスタＮ３６に接続され、他端はＮＭＯＳトランジスタＮ３４と、ＮＭＯＳトランジスタＮ３８に接続されている。
ＮＭＯＳトランジスタＮ３１の一端は書き込みデータＷＤに接続され、他端は不揮発抵抗素子Ｒ１に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。ＮＭＯＳトランジスタＮ３２の一端は書き込みデータ／ＷＤに接続され、他端は不揮発抵抗素子Ｒ３に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。ＮＭＯＳトランジスタＮ３３の一端は書き込みデータ／ＷＤに接続され、他端は不揮発抵抗素子Ｒ２に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。ＮＭＯＳトランジスタＮ３４の一端は書き込みデータＷＤに接続され、他端は不揮発抵抗素子Ｒ４に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。
ＮＭＯＳトランジスタＮ３５のドレインはＮＭＯＳ論理回路に接続され、ソースは不揮発抵抗素子Ｒ１に接続され、ゲートは書き込みディスエーブル信号／ＷＥとクロックＣＬＫのＡＮＤゲートの出力に接続されている。ＮＭＯＳトランジスタＮ３６のドレインはＮＭＯＳ論理回路に接続され、ソースは不揮発抵抗素子Ｒ２に接続され、ゲートは書き込みディスエーブル信号／ＷＥとクロックＣＬＫのＡＮＤゲートの出力に接続されている。
ＮＭＯＳトランジスタＮ３７のドレインは不揮発抵抗素子Ｒ３に接続され、ソースは接地し、ゲートは書き込みディスエーブル信号／ＷＥに接続されている。ＮＭＯＳトランジスタＮ３８のドレインは不揮発抵抗素子Ｒ４に接続され、ソースは接地し、ゲートは書き込みディスエーブル信号／ＷＥに接続されている。
本実施形態の不揮発論理ゲートではセンス回路３１は図５Ｂを利用している。また、ＮＭＯＳ論理回路１１は図３の回路を利用できる。
図２５は本実施形態の不揮発論理ゲートの抵抗素子近傍の断面図である。図２５は、ＡＮＤゲート６１、ＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３５、Ｎ３７、不揮発抵抗素子Ｒ１、Ｒ３を示す。図２６は本実施形態の不揮発論理ゲートの平面図であり、不揮発抵抗素子と第１、第２のメタル層を示す。
不揮発抵抗素子Ｒ１、Ｒ３は、フリー層２５０５と絶縁層２５０４とリファレンス層２５０３を含む。一例として、フリー層とリファレンス層は垂直磁気異方性を有する磁性薄膜を用いる。フリー層とリファレンス層は面内磁気異方性を有する磁性薄膜であっても良い。
図２５を参照して、本実施形態の不揮発論理ゲートの断面構造について説明する。断面構造は、基板に近い層から、ＣＭＯＳ回路を形成するトランジスタ層２５０１、第１のメタル層２５０２、リファレンス層２５０３、絶縁層２５０４、フリー層２５０５、第２のメタル層２５０６、を含む。不揮発抵抗素子は、基板に近い層から順にフリー層、絶縁層、リファレンス層の順に積層されていてもよい。書き込みはスピントルク効果を利用する。フリー層の磁化は書き込み電流Ｉｗの流れる向きによって、Ｚ方向または−Ｚ方向に向けることができる。
本実施形態の不揮発論理ゲートの書き込み電流Ｉｗは、ＮＭＯＳトランジスタＮ３５を介して、直列に接続された不揮発抵抗素子Ｒ１、Ｒ３を流れる。書き込み電流Ｉｗの向きに応じて、フリー層の磁化の向きはＺ方向または−Ｚ方向に向けることができる。読み出し電流Ｉｓは、センス回路およびＮＭＯＳ論理回路、ＮＭＯＳトランジスタＮ３５、２つの不揮発抵抗素子Ｒ１、Ｒ３、ＮＭＯＳトランジスタＮ３７を介してグラウンドに流れる。
図２６を参照して、本実施形態の不揮発論理ゲートの平面構造について説明する。不揮発抵抗素子Ｒ１、Ｒ３は電気的に直列に接続される。不揮発抵抗素子Ｒ２、Ｒ４は電気的に直列に接続される。
本実施形態の不揮発論理ゲートは、図１に対して、障害耐性を高めるために２つの不揮発抵抗素子が追加されているものの、複数の不揮発抵抗素子をシリアルに経由する書込み電流を供給し、上記複数の不揮発抵抗素子を同時に書き込むことを特徴とするため、書き込み回路の追加がなく、回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。また、上記不揮発抵抗素子はＣＭＯＳ回路の上に積層されるため、回路面積の増加を抑えることができる。本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、第６実施形態に比較し、センス素子が無いため、工程数が削減でき、低コストで製造できる。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、回路の面積増加、消費電力増加を抑えつつ、障害耐性を高めた不揮発論理ゲートを提供する。
〔第８の実施形態〕
図２７は本発明の第８実施形態に係る不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性の高い不揮発論理ゲート１の回路図である。本実施形態の不揮発論理ゲートは、不揮発抵抗素子の具体的な書き込み手段として、不揮発抵抗素子のスピントルク効果を用いる。また、ＮＭＯＳトランジスタＮ１３、Ｎ１４ 、Ｎ３５、Ｎ３６、Ｎ３９とＡＮＤゲートと相補のデータ入力信号ＷＤ、／ＷＤと書き込みイネーブル信号ＷＥ、／ＷＥを含む。
本実施形態の不揮発論理ゲートの書き込み部の接続関係について説明する。不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４は直列に接続され、その一端はＮＭＯＳトランジスタＮ１３と、ＮＭＯＳトランジスタＮ３５に接続され、他端はＮＭＯＳトランジスタＮ１４と、ＮＭＯＳトランジスタＮ３６に接続されている。
ＮＭＯＳトランジスタＮ１３の一端は書き込みデータＷＤに接続され、他端は不揮発抵抗素子Ｒ１に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。ＮＭＯＳトランジスタＮ１４の一端は書き込みデータ／ＷＤに接続され、他端は不揮発抵抗素子Ｒ２に接続され、ゲートは書き込みイネーブル信号ＷＥに接続される。
ＮＭＯＳトランジスタＮ３５のドレインはＮＭＯＳ論理回路に接続され、ソースは不揮発抵抗素子Ｒ１に接続され、ゲートは書き込みディスエーブル信号／ＷＥとクロックＣＬＫのＡＮＤゲートの出力に接続されている。ＮＭＯＳトランジスタＮ３６のドレインはＮＭＯＳ論理回路に接続され、ソースは不揮発抵抗素子Ｒ２に接続され、ゲートは書き込みディスエーブル信号／ＷＥとクロックＣＬＫのＡＮＤゲート６１の出力に接続されている。ＮＭＯＳトランジスタＮ３９のドレインは不揮発抵抗素子Ｒ３とＲ４に接続され、ソースは接地され、ゲートは書き込みディスエーブル信号／ＷＥに接続されている。
本実施形態の不揮発論理ゲートではセンス回路３１は図５Ｂを利用している。また、ＮＭＯＳ論理回路１１は図３の回路を利用できる。
図２８は本実施形態の不揮発論理ゲートの抵抗素子近傍の断面図である。図２８は、ＡＮＤゲート６１、ＮＭＯＳトランジスタＮ１３、Ｎ３５、Ｎ３９、不揮発抵抗素子Ｒ１、Ｒ３を示す。図２９は本実施形態の不揮発論理ゲートの平面図であり、不揮発抵抗素子と第１、第２のメタル層を示す。
不揮発抵抗素子Ｒ１、Ｒ３は、フリー層２８０５と絶縁層２８０４とリファレンス層２８０３を含む。一例として、フリー層とリファレンス層は垂直磁気異方性を有する磁性薄膜を用いる。フリー層とリファレンス層は面内磁気異方性を有する磁性薄膜であっても良い。
図２８を参照して、本実施形態の不揮発論理ゲートの断面構造について説明する。断面構造は、基板に近い層から、ＣＭＯＳ回路の形成されるトランジスタ層２８０１、第１のメタル層２８０２、リファレンス層２８０３、絶縁層２８０４、フリー層２８０５、第２のメタル層２８０６を含む。不揮発抵抗素子は、基板に近い層から順にフリー層、絶縁層、リファレンス層の順に積層されていてもよい。書き込みはスピントルク効果を利用する。フリー層の磁化は書き込み電流Ｉｗの流れる向きによって、Ｚ方向または−Ｚ方向に向けることができる。
本実施形態の不揮発論理ゲートの書き込み電流Ｉｗは、ＮＭＯＳトランジスタＮ３５を介して、直列に接続された不揮発抵抗素子Ｒ１、Ｒ３を流れる。書き込み電流Ｉｗの向きに応じて、フリー層の磁化の向きはＺ方向または−Ｚ方向に向けることができる。読み出し電流Ｉｓは、センス回路３１およびＮＭＯＳ論理回路１１、ＮＭＯＳトランジスタＮ３５、２つの不揮発抵抗素子Ｒ１、Ｒ３、ＮＭＯＳトランジスタＮ３９を介してグラウンドに流れる。
図２９を参照して、本実施形態の不揮発論理ゲートの平面構造について説明する。不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４は電気的に直列に接続される。
本実施形態の不揮発論理ゲートは、図１に対して、障害耐性を高めるために２つの不揮発抵抗素子が追加されているものの、複数の不揮発抵抗素子をシリアルに経由する書き込み電流を供給し、上記複数の不揮発抵抗素子を同時に書き込むことを特徴とするため、書き込み回路の追加がなく、回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。また、上記不揮発抵抗素子はＣＭＯＳ回路の上に積層されるため、回路面積の増加を抑えることができる。
本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、第７実施形態と比較して、書き込み電流を供給するＮＭＯＳトランジスタの数を削減できる。これにより、回路面積の削減し、低コストな不揮発論理ゲートを提供できる。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートは、回路の面積増加、消費電力増加を抑えつつ、障害耐性を高めた不揮発論理ゲートを提供する。
以上、いくつかの実施の形態に基づき本発明を具体的に説明したが、本発明は上述の実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本発明に含まれることはいうまでもない。
（付記）
（付記１）
不揮発抵抗素子を複数接続した第１、第２の抵抗ネットワークを備え、前記第１、第２の抵抗ネットワークへの書き込み手段を備え、前記書き込み手段を用いて、前記第１、第２の抵抗ネットワークの各々の合成抵抗値が異なるように書き込むことを特徴とする、不揮発抵抗ネットワーク集合体。
（付記２）
前記各々の合成抵抗値は、前記第１、第２の抵抗ネットワークの各々の端子間での抵抗値である、付記１に記載の不揮発抵抗ネットワーク集合体。
（付記３）
前記第１、第２の抵抗ネットワークの各々の合成抵抗値の差により記憶データを判別する、付記１または２に記載の不揮発抵抗ネットワーク集合体。
（付記４）
前記書き込み手段で、前記第１の抵抗ネットワークに属する不揮発抵抗素子には、データＤが書き込まれ、前記第２の抵抗ネットワークに属する不揮発抵抗素子には、データＤの反転値が書き込まれる、付記１、２または３に記載の不揮発抵抗ネットワーク集合体。
（付記５）
前記第１、第２の抵抗ネットワークは、前記複数の不揮発抵抗素子を直列、もしくは、並列、もしくは、直並列に接続したものである、付記１、２、３または４に記載の不揮発抵抗ネットワーク集合体。
（付記６）
前記書き込み手段は、磁壁移動素子を直列に接続した回路を有する、付記１、２、３、４または５に記載の不揮発抵抗ネットワーク集合体。
（付記７）
前記書き込み手段は、磁気抵抗素子を直列に接続した回路を有する、付記１、２、３、４または５に記載の不揮発抵抗ネットワーク集合体。
（付記８）
付記１、２、３、４、５、６または７に記載の不揮発抵抗ネットワーク集合体の、前記第１、第２の抵抗ネットワークの各々の合成抵抗値によって定まる記憶データを用いて論理演算する、不揮発論理ゲート。
（付記９）
前記第１、第２の抵抗ネットワークの各々の合成抵抗によって定まる記憶データを用いて論理演算する論理回路を設け、前記演算結果を入力し、相捕の出力を行うセンス回路を設けることを特徴とする、付記８に記載の不揮発論理ゲート。
（付記１０）
前記第１、第２の抵抗ネットワークの一端とグラウンドの間に貫通電流制御回路を設けることを特徴とする、付記８または９に記載の不揮発論理ゲート。
（付記１１）
複数の不揮発抵抗素子からなる第１の抵抗ネットワークと、複数の不揮発抵抗素子からなる第２の抵抗ネットワークと、複数の不揮発抵抗素子からなる第３の抵抗ネットワークと、書き込み回路を備え、上記不揮発抵抗素子は、第１の読み出し端子と第２の読み出し端子と第１の書き込み端子と第２の書き込み端子を備え、上記第１の抵抗ネットワークは、上記不揮発抵抗素子の読み出し端子同士を接続して抵抗ネットワークを構成し、上記第２の抵抗ネットワークは、上記不揮発抵抗素子の読み出し端子同士を接続して抵抗ネットワークを構成し、上記第３のネットワークは、上記不揮発抵抗素子の書き込み端子同士を接続してネットワークを構成し、上記第１の抵抗ネットワークの合成抵抗と、上記第２の抵抗ネットワークの合成抵抗とにより論理値を決定し、上記書き込み回路は、書き込み電流を供給、もしくは、終端する第１の端子と、書き込み電流を終端、もしくは、供給する第２の端子を備え、一方の端子が供給する場合、他方は終端し、上記書き込み回路は、上記第３のネットワークに接続され、上記複数の不揮発抵抗素子を書き込むことを特徴とする、不揮発抵抗ネットワーク集合体。
（付記１２）
付記１１に記載の不揮発抵抗ネットワーク集合体において、上記第１の抵抗ネットワークまたは上記第２の抵抗ネットワークは直列、もしくは、並列、もしくは、直並列に接続された不揮発性抵抗素子からなる抵抗ネットワークを構成し、上記第３の抵抗ネットワークは直列に接続された不揮発抵抗素子からなる、不揮発抵抗ネットワーク集合体。
（付記１３）
付記１２に記載の不揮発抵抗ネットワーク集合体において、上記第１の抵抗ネットワークに属する不揮発抵抗素子には、データＤが書き込まれ、上記第２の抵抗ネットワークに属する不揮発抵抗素子には、データＤの反転値が書き込まれる、不揮発抵抗ネットワーク集合体。
（付記１４）
付記１３に記載の不揮発抵抗ネットワーク集合体において、不揮発性抵抗素子は、スピントルク効果により書込みを行う、不揮発抵抗ネットワーク集合体。
（付記１５）
付記１４に記載の不揮発抵抗ネットワーク集合体において、さらにセンス素子を備え、スピントルク効果で書き込まれた磁性層からの漏洩磁界によって、センス素子のデータを書き換え、書き込み電流経路と読み出し電流経路を電気的に分離している、不揮発抵抗ネットワーク集合体。
（付記１６）
付記１３に記載の不揮発抵抗ネットワーク集合体において、複数の書き込み回路を備え、不揮発抵抗素子の第２の読み出し端子と第２の書き込み端子が同一であり、２つの不揮発磁気抵抗素子に対して、それぞれ１つの書き込み回路が備えられている、不揮発抵抗ネットワーク集合体。
（付記１７）
付記１３に記載の不揮発抵抗ネットワーク集合体において、不揮発抵抗素子の第１の読み出し端子と第１の書き込み端子が同一であり、さらに不揮発抵抗素子の第２の読み出し端子と第２の書き込み端子が同一である、不揮発抵抗ネットワーク集合体。
（付記１８）
付記１３に記載の不揮発抵抗ネットワーク集合体において、第１の不揮発抵抗素子と、第２の不揮発抵抗素子と、第３の不揮発抵抗素子と、第４の不揮発抵抗素子と、第１のセンス素子と、第２のセンス素子と、第３のセンス素子と、第４のセンス素子と、書き込み回路を備え、第１から第４の不揮発抵抗素子は、第１の端子と第２の端子をそれぞれ備え、第１の不揮発抵抗素子の第１の端子と、書き込み回路の第１の端子とが接続され、第１の不揮発抵抗素子の第２の端子と、第３の不揮発抵抗素子の第１の端子とが接続され、第３の不揮発抵抗素子の第２の端子と、第４の不揮発抵抗素子の第２の端子とが接続され、第４の不揮発抵抗素子の第１の端子と、第２の不揮発抵抗素子の第２の端子とが接続され、第２の不揮発抵抗素子の第１の端子と、書き込み回路の第２の端子とが接続され、第１から第４の不揮発抵抗素子と、第１から第４のセンス素子は電気的に分離されており、第１のセンス素子は第１の不揮発抵抗素子のデータを漏洩磁界によりセンスし、第２のセンス素子は第２の不揮発抵抗素子のデータを漏洩磁界によりセンスし、第３のセンス素子は第３の不揮発抵抗素子のデータを漏洩磁界によりセンスし、第４のセンス素子は第４の不揮発抵抗素子のデータを漏洩磁界によりセンスし、第１のセンス素子と第３のセンス素子の第１の合成抵抗と、第２のセンス素子と第４のセンス素子の第２の合成抵抗を比較し、記憶データを判別する、不揮発抵抗ネットワーク集合体。
（付記１９）
付記１３に記載の不揮発論理ゲートにおいて、第１の不揮発抵抗素子と、第２の不揮発抵抗素子と、第３の不揮発抵抗素子と、第４の不揮発抵抗素子と、書き込み回路を備え、第１から第４の不揮発抵抗素子は第１の端子と第２の端子をそれぞれ備え、第１の不揮発抵抗素子の第１の端子と、書き込み回路の第１の端子１が接続され、第１の不揮発抵抗素子の第２の端子と、第３の不揮発抵抗素子の第１の端子とが接続され、第３の不揮発抵抗素子の第２の端子と、第４の不揮発抵抗素子の第２の端子とが接続され、第４の不揮発抵抗素子の第１の端子と、第２の不揮発抵抗素子の第２の端子とが接続され、第２の不揮発抵抗素子の第１の端子と、書き込み回路の第２の端子とが接続され、第１の不揮発抵抗素子と第３の不揮発抵抗素子の第１の合成抵抗と、第２の不揮発抵抗素子と第４の不揮発抵抗素子の第２の合成抵抗を比較し、記憶データを判別する、不揮発抵抗ネットワーク集合体。
（付記２０）
付記１３に記載の不揮発論理ゲートにおいて、第１の不揮発抵抗素子と、第２の不揮発抵抗素子と、第３の不揮発抵抗素子と、第４の不揮発抵抗素子と、第１の書き込み回路と第２の書き込み回路を備え、第１から第４の不揮発抵抗素子は第１の端子と第２の端子をそれぞれ備え、第１の不揮発抵抗素子の第１の端子と、第１の書き込み回路の第１の端子とが接続され、第１の不揮発抵抗素子の第２の端子と、第３の不揮発抵抗素子の第１の端子とが接続され、第３の不揮発抵抗素子の第２の端子と、第１の書き込み回路の第２の端子とが接続され、第２の不揮発抵抗素子の第１の端子と、第２の書き込み回路の第１の端子とが接続され、第２の不揮発抵抗素子の第２の端子と、第４の不揮発抵抗素子の第１の端子とが接続され、第４の不揮発抵抗素子の第２の端子と、第２の書き込み回路の第２の端子とが接続され、第１の不揮発抵抗素子と第３の不揮発抵抗素子の第１の合成抵抗と、第２の不揮発抵抗素子と第４の不揮発抵抗素子の第２の合成抵抗を比較し、記憶データを判別する、不揮発抵抗ネットワーク集合体。
（付記２１）
付記１３に記載の不揮発論理ゲートにおいて、第１の不揮発抵抗素子と、第２の不揮発抵抗素子と、第３の不揮発抵抗素子と、第４の不揮発抵抗素子と、第１の書き込み回路と第２の書き込み回路を備え、第１から第４の不揮発抵抗素子はそれぞれ第１の端子と第２の端子と第３の端子を備え、第１の不揮発抵抗素子の第１の端子と、第１の書き込み回路の第１の端子とが接続され、第１の不揮発抵抗素子の第２の端子と、第３の不揮発抵抗素子の第１の端子とが接続され、第３の不揮発抵抗素子の第２の端子と、第１の書き込み回路の第２の端子とが接続され、第２の不揮発抵抗素子の第１の端子と、第２の書き込み回路の第１の端子とが接続され、第２の不揮発抵抗素子の第２の端子と、第４の不揮発抵抗素子の第１の端子とが接続され、第４の不揮発抵抗素子の第２の端子と、第２の書き込み回路の第２の端子とが接続され、第１の不揮発抵抗素子の第３の端子と第１の不揮発抵抗素子の第２の端子の間の抵抗と、第３の不揮発抵抗素子の第３の端子と第３の不揮発抵抗素子の第１の端子の間の抵抗とからなる第１の合成抵抗と、第２の不揮発抵抗素子の第３の端子と第２の不揮発抵抗素子の第２の端子の抵抗と、第４の不揮発抵抗素子の第３の端子と第４の不揮発抵抗素子の第１の端子の抵抗とからなる第２の合成抵抗と、前記第１と第２の合成抵抗を比較し、記憶データを判別する不揮発抵抗ネットワーク集合体。
（付記２２）
付記１３に記載の不揮発論理ゲートにおいて、第１の不揮発抵抗素子と、第２の不揮発抵抗素子と、第３の不揮発抵抗素子と、第４の不揮発抵抗素子と、第１のセンス素子と、第２のセンス素子と、第３のセンス素子と、第４のセンス素子と、第１の書き込み回路と第２の書き込み回路を備え、第１から第４の不揮発抵抗素子は第１の端子と第２の端子をそれぞれ備え、第１の不揮発抵抗素子の第１の端子と、第１の書き込み回路の第１の端子とが接続され、第１の不揮発抵抗素子の第２の端子と、第３の不揮発抵抗素子の第１の端子とが接続され、第３の不揮発抵抗素子の第２の端子と、第１の書き込み回路の第２の端子とが接続され、第２の不揮発抵抗素子の第１の端子と、第２の書き込み回路の第１の端子とが接続され、第２の不揮発抵抗素子の第２の端子と、第４の不揮発抵抗素子の第１の端子とが接続され、第４の不揮発抵抗素子の第２の端子と、第２の書き込み回路の第２の端子とが接続され、第１から第４のセンス素子それぞれ第１の端子と第２の端子を備え、第１のセンス素子の第２の端子と、第１の不揮発抵抗素子の第２の端子とが接続され、第３のセンス素子の第１の端子と、第１の不揮発抵抗素子の第２の端子とが接続され、第２のセンス素子の第２の端子と、第２の不揮発抵抗素子の第２の端子とが接続され、第４のセンス素子の第２の端子と、第２の不揮発抵抗素子の第２の端子とが接続され、第１のセンス素子は第１の不揮発抵抗素子のデータを漏洩磁界によりセンスし、第２のセンス素子は第２の不揮発抵抗素子のデータを漏洩磁界によりセンスし、第３のセンス素子は第３の不揮発抵抗素子のデータを漏洩磁界によりセンスし、第４のセンス素子は第４の不揮発抵抗素子のデータを漏洩磁界によりセンスし、第１のセンス素子と第３のセンス素子の第１の合成抵抗と、第２のセンス素子と第４のセンス素子の第２の合成抵抗を比較し、記憶データを判別する不揮発抵抗ネットワーク集合体。
（付記２３）
付記１１、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１または２２に記載の不揮発抵抗ネットワーク集合体の、前記抵抗ネットワークの合成抵抗によって定まる記憶データを用いて論理演算する、不揮発論理ゲート。
（付記２４）
前記抵抗ネットワークの合成抵抗によって定まる記憶データを用いて論理演算する論理回路を設け、前記演算結果を入力し、相捕の出力を行うセンス回路を設けることを特徴とする、付記２３に記載の不揮発論理ゲート。
（付記２５）
前記複数の抵抗ネットワークの一端とグラウンドの間に貫通電流制御回路を設けることを特徴とする、付記２３または２４に記載の不揮発論理ゲート。
この出願は、２０１１年９月２７日に出願された日本出願特願２０１１−２１０５５２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明は、強磁性トンネル接合素子などの抵抗変化素子を用いた不揮発抵抗ネットワーク集合体、および、それを用いた不揮発論理ゲートに関する。
１ 不揮発論理ゲート
１１ ＮＭＯＳ論理回路
２１ 貫通電流制御回路
３１ センス回路
４１ 書き込み回路
５１ 不揮発抵抗ネットワーク集合体
６１ ＡＮＤゲート
１１ ＮＭＯＳ論理回路
２１ 貫通電流制御回路
３１ センス回路
４１ 書き込み回路
５１ 不揮発抵抗ネットワーク集合体
６１ ＡＮＤゲート
Claims (10)
- 不揮発抵抗素子を複数接続した第１、第２の抵抗ネットワークを備え、
前記第１、第２の抵抗ネットワークへの書き込み手段を備え、
前記書き込み手段を用いて、前記第１、第２の抵抗ネットワークの各々の合成抵抗値が異なるように書き込むことを特徴とし、
前記書き込み手段は、磁壁移動素子を直列に接続した回路、もしくは、磁気抵抗素子を直列に接続した回路を有する、不揮発抵抗ネットワーク集合体。 - 前記各々の合成抵抗値は、前記第１、第２の抵抗ネットワークの各々の端子間での抵抗値である、請求項１に記載の不揮発抵抗ネットワーク集合体。
- 前記第１、第２の抵抗ネットワークの各々の合成抵抗値の差により記憶データを判別する、請求項１または２に記載の不揮発抵抗ネットワーク集合体。
- 前記書き込み手段で、前記第１の抵抗ネットワークに属する不揮発抵抗素子には、データＤが書き込まれ、前記第２の抵抗ネットワークに属する不揮発抵抗素子には、データＤの反転値が書き込まれる、請求項１、２または３に記載の不揮発抵抗ネットワーク集合体。
- 前記第１、第２の抵抗ネットワークは、前記複数の不揮発抵抗素子を直列、もしくは、並列、もしくは、直並列に接続したものである、請求項１、２、３または４に記載の不揮発抵抗ネットワーク集合体。
- 不揮発抵抗素子を複数接続した第１、第２の抵抗ネットワークを備えた不揮発抵抗ネットワーク集合体の、前記第１、第２の抵抗ネットワークの各々の合成抵抗値によって定まる記憶データを用いて論理演算し、
前記不揮発抵抗ネットワーク集合体は、前記第１、第２の抵抗ネットワークへの書き込み手段を備え、前記書き込み手段を用いて、前記第１、第２の抵抗ネットワークの各々の合成抵抗値が異なるように書き込むことを特徴とする、不揮発論理ゲート。 - 前記第１、第２の抵抗ネットワークの各々の合成抵抗によって定まる記憶データを用いて論理演算する論理回路を設け、前記演算結果を入力し、相捕の出力を行うセンス回路を設けることを特徴とする、請求項６に記載の不揮発論理ゲート。
- 前記第１、第２の抵抗ネットワークの一端とグラウンドの間に貫通電流制御回路を設けることを特徴とする、請求項６または７に記載の不揮発論理ゲート。
- 前記各々の合成抵抗値は、前記第１、第２の抵抗ネットワークの各々の端子間での抵抗値である、請求項６から８の内の１項記載の不揮発論理ゲート。
- 前記第１、第２の抵抗ネットワークの各々の合成抵抗値の差により記憶データを判別する、請求項６から９の内の１項記載の不揮発論理ゲート。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011210552 | 2011-09-27 | ||
| JP2011210552 | 2011-09-27 | ||
| PCT/JP2012/073389 WO2013047213A1 (ja) | 2011-09-27 | 2012-09-06 | 不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性を高めた不揮発論理ゲート |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2013047213A1 JPWO2013047213A1 (ja) | 2015-03-26 |
| JP6098516B2 true JP6098516B2 (ja) | 2017-03-22 |
Family
ID=47995247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013536158A Expired - Fee Related JP6098516B2 (ja) | 2011-09-27 | 2012-09-06 | 不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性を高めた不揮発論理ゲート |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9100013B2 (ja) |
| JP (1) | JP6098516B2 (ja) |
| WO (1) | WO2013047213A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6222660B2 (ja) * | 2014-03-07 | 2017-11-01 | 国立大学法人東北大学 | 論理回路 |
| CN108604604B (zh) * | 2016-04-21 | 2021-05-07 | Tdk株式会社 | 磁壁利用型自旋mosfet以及磁壁利用型模拟存储器 |
| US10748614B2 (en) | 2016-09-13 | 2020-08-18 | Nec Corporation | Semiconductor device and programming method therefor |
| KR102582672B1 (ko) | 2016-11-01 | 2023-09-25 | 삼성전자주식회사 | 자기 터널 접합 소자를 포함하는 논리 회로 |
| KR20210106524A (ko) | 2018-12-25 | 2021-08-30 | 도호쿠 다이가쿠 | 불휘발성 논리 회로 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169689B1 (en) * | 1999-12-08 | 2001-01-02 | Motorola, Inc. | MTJ stacked cell memory sensing method and apparatus |
| JP3834787B2 (ja) * | 2001-11-22 | 2006-10-18 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 不揮発性ラッチ回路 |
| US6512689B1 (en) | 2002-01-18 | 2003-01-28 | Motorola, Inc. | MRAM without isolation devices |
| JP4631090B2 (ja) | 2004-02-19 | 2011-02-16 | 株式会社 東北テクノアーチ | 磁気抵抗効果素子を用いたロジックインメモリ回路 |
| JP5067650B2 (ja) * | 2006-01-06 | 2012-11-07 | 日本電気株式会社 | 半導体記憶装置 |
| JP5152672B2 (ja) * | 2006-03-28 | 2013-02-27 | 日本電気株式会社 | 磁気ランダムアクセスメモリ及びその動作方法 |
| US8218349B2 (en) | 2009-05-26 | 2012-07-10 | Crocus Technology Sa | Non-volatile logic devices using magnetic tunnel junctions |
| JP2012018964A (ja) | 2010-07-06 | 2012-01-26 | Sony Corp | 記憶素子およびその駆動方法、並びに記憶装置 |
| JP5671972B2 (ja) * | 2010-11-25 | 2015-02-18 | 富士通株式会社 | 磁気抵抗素子および半導体メモリ |
-
2012
- 2012-09-06 US US14/344,446 patent/US9100013B2/en active Active
- 2012-09-06 JP JP2013536158A patent/JP6098516B2/ja not_active Expired - Fee Related
- 2012-09-06 WO PCT/JP2012/073389 patent/WO2013047213A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| US9100013B2 (en) | 2015-08-04 |
| JPWO2013047213A1 (ja) | 2015-03-26 |
| WO2013047213A1 (ja) | 2013-04-04 |
| US20150042376A1 (en) | 2015-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6191967B2 (ja) | 不揮発性論理ゲート素子 | |
| JP5010700B2 (ja) | 半導体集積回路 | |
| CN106960682B (zh) | 非易失性数据保持电路和数据保持系统 | |
| US10460783B2 (en) | Magnetic storage device | |
| JP6098516B2 (ja) | 不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性を高めた不揮発論理ゲート | |
| WO2010095589A1 (ja) | 磁気抵抗効果素子、及び磁気ランダムアクセスメモリ | |
| CN104778967B (zh) | 一种自旋霍尔效应辅助的自旋转移矩非易失性触发器 | |
| EP3671749A1 (en) | Stt-assisted sot-mram bit cell | |
| JP2007087524A (ja) | 不揮発性半導体記憶装置 | |
| US10373663B2 (en) | Non-volatile memory circuit | |
| US7280388B2 (en) | MRAM with a write driver and method therefor | |
| US9773538B2 (en) | Nonvolatile semiconductor memory | |
| JP4797795B2 (ja) | 磁気メモリ | |
| Wang et al. | A 1.0 V 45nm nonvolatile magnetic latch design and its robustness analysis | |
| JP6126566B2 (ja) | 不揮発性メモリ | |
| Yan et al. | A high-speed robust nvm-tcam design using body bias feedback | |
| CN112863575A (zh) | 具有磁性隧道结的非易失寄存器 | |
| JP5807287B2 (ja) | 試験可能な不揮発論理ゲート | |
| US9653138B1 (en) | Magnetic memory and method of writing data | |
| Yan et al. | RAM and TCAM designs by using STT-MRAM | |
| CN112927737A (zh) | 具使用磁性隧道结的非易失寄存器 | |
| JP6555256B2 (ja) | 磁性体素子とその初期化方法および半導体集積回路 | |
| Wang et al. | Variation Aware Evaluation Approach and Design Methodology for SOT-MRAM | |
| JP2012094208A (ja) | 磁気ランダムアクセスメモリ | |
| JP4839894B2 (ja) | 磁気メモリの読み出し回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150824 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161101 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161216 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170206 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6098516 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |