KR20210106524A - 불휘발성 논리 회로 - Google Patents

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마사노리 나츠이
다카히로 하뉴
데츠오 엔도오
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도호쿠 다이가쿠
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Abstract

1쌍의 저항 변화형 기억 소자의 비상보 상태를 이용함으로써, 회로 규모를 크게 하지 않고 기능의 고도화를 실현하는 불휘발성 논리 회로를 제공한다. 불휘발성 논리 회로(10)는, 1쌍의 저항 변화형 기억 소자(1쌍의 MTJ 소자)(M1 및 M2)를 갖는 기억부(12)와, 기억부(12)에 접속되어, 입력 신호(in1 및 in2)와, 1쌍의 MTJ 소자(M1 및 M2)의 저항에 대응하는 논리값에 기초하는 연산을 실행하는 연산부(11)와, 1쌍의 MTJ 소자(M1 및 M2)의 저항이 상보 상태에 있는지 비상보 상태에 있는지를 판별하는 판별 회로(3)와, 연산부(11) 및 판별 회로(3)에 접속되어, 연산부(11)에 의한 연산 결과에 대응하는 신호(out1 및 out2) 또는 판별 회로(3)에 의한 판별 결과에 대응하는 신호(out1 및 out2)를 출력하는 출력 회로(2)를 구비한다.

Description

불휘발성 논리 회로
본 발명은 불휘발성 논리 회로에 관한 것이다.
빅 데이터의 활용과 함께 인공 지능(AI) 기술 또는 심층 학습(Deep Learning) 기술의 개발은 급속하게 진행되고 있으며, 화상 인식, 음성 인식, 문장 생성, 게임에 이르기까지, 여러 분야에 적용되고 있다. 그러나, 그 응용 범위를 넓히기 위해서는, 방대한 계산 및 하드웨어 비용의 문제를 해결할 필요가 있다. 이들 비용을 삭감하기 위한 기술로서, 근년, 양자화가 주목받고 있다. 이것은, 통상 부동 소수점 또는 고정 소수점 표현의 수치를 대상으로 한 승산 및 가산과 같은 딥 뉴럴 네트워크(DNN)에 있어서의 주요한 처리를, 양자화된 수치를 대상으로 한 보다 비용 절약의 연산으로 치환해, 계산 비용의 절감을 도모하는 것이다. 특히, 3값 표현을 사용하는 3값화 뉴럴 네트워크(Ternary Neural Network: TNN)는, 뉴럴 네트워크에 있어서의 적화 연산을 논리 연산으로 치환할 수 있고, 또한 충분한 인식 성능을 얻을 수 있는 것이 나타나 있어, 하드웨어화에 있어서의 유효한 기술로서 특히 주목받고 있다.
또한, 근년, 저항 변화형 기억 소자로서 자기 터널 접합 소자(MTJ 소자)를 갖는 불휘발성 논리 회로가 제안되어 있다. 종래의 불휘발성 논리 회로는, 1쌍의 MTJ 소자의 상보 상태((저저항, 고저항) 및 (고저항, 저저항))에 논리값("0" 및 "1")을 할당함으로써 1비트의 정보를 표현하고 있다(예를 들어, 비특허 문헌 1 참조).
W. Zhao, et al., "High speed, high stability and low power sensing amplifier for MTJ/CMOS hybrid logic circuits," IEEE Transactions on Magnetics, Vol. 45, No. 10, pp. 3784-3787, 2009. Rajendra Bishnoi et al., "Read disturb fault detection in STT-MRAM," in Proceedings of International Test Conference (ITC), IEEE, pp. 1-7, 2014.
종래의 불휘발성 논리 회로에서는, 1쌍의 MTJ 소자의 상보 상태만이 사용되고, 비상보 상태((저저항, 저저항) 또는 (고저항, 고저항))는, 동작의 불안정성 등의 이유에 의해, 이용되고 있지 않았다. 그 때문에, 종래의 불휘발성 논리 회로를 사용하여 3값 표현(예를 들어, -1, 0, +1)을 취하는 TNN을 구축하는 경우, 4개의 MTJ 소자에 의해 3값 정보(2비트)를 표현할 필요가 있어, 회로 규모가 크고 또한 용장해진다는 문제가 생긴다.
또한, MTJ 소자를 갖는 불휘발성 논리 회로에 관련하여, 근년, 오류 검출 기구가 제안되어 있다. 예를 들어, 비특허 문헌 2에는, Spin Transfer Torque Magnetic Random Access Memory(STT-MRAM)에 있어서의 리드 디스터브(read disturb)를 검출하는 회로(도 5)가 개시되어 있다. 비특허 문헌 2의 회로에서는, 하나의 MTJ 소자에 대해, 당해 MTJ 소자가 취할 수 있는 값의 중간 저항값을 갖는 레퍼런스 저항과, 당해 MTJ 소자의 저항과 레퍼런스 저항을 비교하는 비교 회로 및 제어 회로가 최저한 필요로 되기 때문에, 오버헤드가 크다. 비특허 문헌 2의 회로를 2개 조합하면, 1쌍의 MTJ 소자가 상보 상태에 있는지 비상보 상태에 있는지를 판별하는 것이 가능해지기는 하지만, 회로 규모가 한층 커져 버린다는 문제가 생긴다.
본 발명은 상기 과제를 감안하여 이루어진 것이며, 1쌍의 저항 변화형 기억 소자의 비상보 상태를 이용함으로써, 회로 규모를 크게 하지 않고 기능의 고도화를 실현하는 불휘발성 논리 회로를 제공하는 것을 목적으로 한다.
본 발명의 실시 형태에 관한 불휘발성 논리 회로는, 1쌍의 저항 변화형 기억 소자를 갖는 기억부와, 상기 기억부에 접속되어, 입력 신호와, 상기 1쌍의 저항 변화형 기억 소자의 저항에 대응하는 논리값에 기초하는 연산을 실행하는 연산부와, 상기 1쌍의 저항 변화형 기억 소자의 저항이 상보 상태에 있는지 비상보 상태에 있는지를 판별하는 판별 회로와, 상기 연산부 및 상기 판별 회로에 접속되어, 상기 연산부에 의한 연산 결과에 대응하는 신호 또는 상기 판별 회로에 의한 판별 결과에 대응하는 신호를 출력하는 출력 회로를 구비한다.
본 발명에 의하면, 1쌍의 저항 변화형 기억 소자의 저항이 상보 상태에 있는지 비상보 상태에 있는지를 판별하고, 판별 결과에 대응하는 신호를 출력 가능하게 함으로써, 회로 규모를 크게 하지 않고 기능의 고도화를 실현할 수 있다.
도 1은 본 발명의 실시 형태에 관한 불휘발성 논리 회로의 기능 블록도이다.
도 2a는 불휘발성 논리 회로의 기억부를 구성하는 각 MTJ 소자의 구조를 도시하는 모식도이다.
도 2b는 MTJ 소자의 스위칭을 설명하는 모식도이다.
도 2c는 MTJ 소자의 전류-저항 특성을 표시하는 그래프이다.
도 3은 본 실시 형태의 불휘발성 논리 회로에 의해 실행되는 처리를 도시하는 흐름도이다.
도 4는 본 실시 형태의 불휘발성 논리 회로의 구성을 나타내는 도면이다.
도 5는 도 4의 불휘발성 논리 회로의 일례로서, XNOR 연산을 하는 불휘발성 논리 회로의 구성을 나타내는 도면이다.
도 6은 1쌍의 MTJ 소자가 상보 상태에 있을 때의 불휘발성 논리 회로의 동작 파형을 나타내는 도면이다.
도 7은 1쌍의 MTJ 소자가 비상보 상태에 있을 때의 불휘발성 논리 회로의 동작 파형을 나타내는 도면이다.
도 8a는, 1쌍의 MTJ 소자가 상보 상태에 있을 때의 프리차지 기간에 있어서의 불휘발성 논리 회로의 동작을 설명하는 도면이다.
도 8b는, 1쌍의 MTJ 소자가 상보 상태에 있을 때의 프리차지 기간에 있어서의 불휘발성 논리 회로의 동작을 설명하는 도면이다.
도 8c는 1쌍의 MTJ 소자가 상보 상태에 있을 때의 평가 기간에 있어서의 불휘발성 논리 회로의 동작을 설명하는 도면이다.
도 8d는 1쌍의 MTJ 소자가 상보 상태에 있을 때의 평가 기간에 있어서의 불휘발성 논리 회로의 동작을 설명하는 도면이다.
도 9는 1쌍의 MTJ 소자가 비상보 상태일 때의 불휘발성 논리 회로의 동작을 설명하는 도면이다.
도 10은 본 실시 형태의 실시예 1에 관한 연산 장치의 구성을 도시하는 블록도이다.
도 11은 실시예 1의 연산 장치를 구성하는 각 불휘발성 논리 회로에서 실행되는 연산에 관계되는 신호를 설명하는 모식도이다.
도 12는 도 11의 각 신호에 대한 정보의 할당을 나타내는 표이다.
도 13은 실시예 1의 연산 장치를 구성하는 각 불휘발성 논리 회로에서의 연산 기능을 나타내는 진리값표이다.
도 14는 본 실시 형태의 실시예 2에 관한 오류 검출 장치의 구성을 도시하는 블록도이다.
이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다. 도면 전체를 통해서, 동일하거나 또는 마찬가지의 구성 요소에는 동일한 부호를 붙이고 있다.
먼저, 본 발명의 실시 형태에 관한 불휘발성 논리 회로(10)의 구성에 대해 설명한다.
도 1에, 불휘발성 논리 회로(10)의 기능 블록도를 나타낸다. 불휘발성 논리 회로(10)는, 불휘발성의 로직 인 메모리(logic-in-memory) 회로이며, 도 1에 도시하는 바와 같이, 연산 회로(1)와, 출력 회로(2)와, 판별 회로(3)를 구비한다.
연산 회로(1)는, 로직부로서의 연산부(11)와, 1쌍의 저항 변화형 기억 소자를 갖는 메모리로서의 기억부(12)를 구비한다. 기억부(12)는, 1쌍의 저항 변화형 기억 소자로서, 1쌍의 자기 터널 접합 소자(MTJ 소자) M1 및 M2를 갖는다.
연산부(11)는, 기억부(12)에 접속되고, 입력 신호(in1 및 in2)와, MTJ 소자 M1 및 M2의 저항(상보 상태, 비상보 상태)에 대응하는 논리값에 기초하는 연산을 실행한다. 여기서, 상보 상태란, 1쌍의 MTJ 소자 M1 및 M2의 저항이, 각각(저저항, 고저항) 또는 (고저항, 저저항)인 것을 표시하며, 비상보 상태란, 1쌍의 MTJ 소자 M1 및 M2의 저항이, 각각(저저항, 저저항) 또는 (고저항, 고저항)인 것을 표시한다.
판별 회로(3)는, 기억부(12) 및 출력 회로(2)에 접속되어, 1쌍의 MTJ 소자 M1 및 M2가 상보 상태에 있는지 비상보 상태에 있는지를 판별한다.
출력 회로(2)는, 연산부(11) 및 판별 회로(3)에 접속되어, 출력 신호(out1 및 out2)로서, 연산부(11)에 의한 연산 결과에 대응하는 신호 또는 판별 회로(3)에 의한 판별 결과에 대응하는 신호를 출력한다.
불휘발성 논리 회로(10)의 구성의 상세에 대해서는, 후술한다(도 4 및 도 5 참조).
기억부(12)를 구성하는 MTJ 소자 M1 및 M2의 각각은, 도 2a에 도시하는 바와 같이, 프리층(12a), 배리어층(12b) 및 고정층(12c)이 적층되어 있다. 프리층(12a) 및 고정층(12c)은, CoFeB 등의 강자성체를 포함하고, 배리어층(12b)은, MgO 등의 절연체의 박막이다.
도 2b에 도시하는 바와 같이, 고정층(12c)의 자화와 프리층(12a)의 자화가 동일한 방향일 때(평행 상태), MTJ 소자는 저저항 상태 RP에 있고, 고정층(12c)의 자화와 프리층(12a)의 자화가 서로 역방향일 때(반평행 상태), MTJ 소자는 고저항 상태 RAP에 있다.
도 2b 및 도 2c에 도시하는 바와 같이, MTJ 소자가 고저항 상태 RAP(반평행 상태)에 있을 때, 고정층(12c)으로부터 프리층(12a)을 향하는 전류 I를 흘리면, 전류 I가 증가함에 따라, MTJ 소자는 고저항 상태 RAP를 유지한 채 점차 저하된다. 전류 I가 임계값 ICH2를 초과하면(I>ICH2), 프리층(12a)의 자화가 반전하여, MTJ 소자는 저저항 상태 RP(평행 상태)로 천이된다. 그 저저항 상태 RP로부터 전류 I를 감소시키면, MTJ 소자는 저저항 상태 RP를 유지하고, 또한 전류 I의 방향을 바꾸어 증대시켜, 전류 I의 절댓값이 임계값 ICH1의 절댓값을 초과하면(|I|>|ICH1| 또는 I<CH1), 프리층(12a)의 자화가 반전하여, MTJ 소자는 고저항 상태 RAP(반평행 상태)로 천이된다.
예를 들어, 1쌍의 MTJ 소자 M1 및 M2의 상보 상태(RP, RAP) 및 (RAP, RP)에, 각각 논리값 "0" 및 "1"을 할당함으로써, 1비트의 정보를 표현할 수 있다. 비상보 상태(예를 들어, (RP, RP))도 정보 표현의 하나로서 사용하면, 2비트의 정보를 표현할 수 있다(도 10 내지 도 13 참조).
다음에, 도 3의 흐름도를 참조하여, 불휘발성 논리 회로(10)에 의해 실행되는 처리의 흐름을 설명한다.
연산부(11)가 입력 신호 in1 및 in2를 접수하면(스텝 S101), 판별 회로(3)는, 기억부(12)를 구성하는 1쌍의 MTJ 소자 M1 및 M2의 저항에 따라 변화하는, 출력 회로(2)의 1쌍 노드(후술하는 노드 A 및 B)의 전위를 검지하여, 1쌍의 MTJ 소자 M1 및 M2가 상보 상태에 있는지 비상보 상태에 있는지를 판별한다(스텝 S103).
1쌍의 MTJ 소자 M1 및 M2가 상보 상태에 있을 때(스텝 S103: "예"), 연산부(11)는, 입력 신호 in1 및 in2와, 상보 상태에 대응하는 논리값을 사용한 연산을 실행하고, 출력 회로(2)는, 연산부(11)에 의한 연산 결과에 대응하는 신호 out1 및 out2를 출력한다(스텝 S105).
1쌍의 MTJ 소자 M1 및 M2가 비상보 상태에 있을 때(스텝 S103: "아니오"), 출력 회로(2)는, 1쌍의 MTJ 소자 M1 및 M2가 비상보 상태에 있는 것을 나타내는 신호 out1 및 out2를 출력한다(스텝 S107).
연산부(11)가, 1쌍의 MTJ 소자 M1 및 M2의 비상보 상태를 연산에 사용하는 회로 구성(예를 들어, 후술하는 도 5의 회로 구성)인 경우, 스텝 S107에 있어서 연산부(11)는, 입력 신호 in1 및 in2와, 비상보 상태에 대응하는 논리값을 사용한 연산을 실행하고, 출력 회로(2)는, 연산부(11)에 의한 연산 결과에 대응하는 신호 out1 및 out2를 출력한다.
다음에, 불휘발성 논리 회로(10)의 구성을 상세하게 설명한다. 도 4에, 불휘발성 논리 회로(10)의 구성을 나타낸다.
출력 회로(2)는, 프리차지ㆍ감지 증폭기(PCSA)이며(비특허 문헌 1 참조), CMOS(Complementary Metal-Oxide Semiconductor) 인버터(23, 24, 25 및 26)와, PMOS(P-channel MOS) 트랜지스터(21 및 22)를 갖는다. CMOS 인버터(23)의 입력 단자는, CMOS 인버터(24)의 출력 단자에 접속되고, CMOS 인버터(24)의 입력 단자는, CMOS 인버터(23)의 출력 단자에 접속되어 있다. CMOS 인버터(23)의 출력 단자는, CMOS 인버터(25)의 입력 단자 및 PMOS 트랜지스터(21)의 드레인에 접속되고, CMOS 인버터(24)의 출력 단자는, CMOS 인버터(26)의 입력 단자 및 PMOS 트랜지스터(22)의 드레인에 접속되어 있다. PMOS 트랜지스터(21 및 22)의 소스는 전원 VDD에 접속되고, PMOS 트랜지스터(21 및 22)의 게이트에는 클럭 clk가 입력된다.
이하, PMOS 트랜지스터(21)의 드레인과, CMOS 인버터(23)의 출력 단자와, CMOS 인버터(25)의 입력 단자의 접속점을 「노드 A」라 칭하고, PMOS 트랜지스터(22)의 드레인과, CMOS 인버터(24)의 출력 단자와, CMOS 인버터(26)의 입력 단자의 접속점을 「노드 B」라 칭한다.
판별 회로(3)는, NMOS(N-channel MOS) 트랜지스터(13, 31 및 32)와, PMOS 트랜지스터(33a)와, NMOS 트랜지스터(33b)와, PMOS 트랜지스터(34a)와, NMOS 트랜지스터(34b)와, 인버터(35)와, 인버터(36)와, PMOS 트랜지스터(37)와, PMOS 트랜지스터(38)를 갖는다.
PMOS 트랜지스터(33a)의 소스는 전원 VDD에 접속되고, 게이트에는 클럭 clk가 입력된다. PMOS 트랜지스터(33a)의 드레인과 NMOS 트랜지스터(33b)의 드레인은 접속되어 있다. NMOS 트랜지스터(33b)의 소스는 접지되어 있고, 게이트에는, 인버터(35)의 출력 단자가 접속되어 있다. 인버터(35)의 입력 단자는 노드 B에 접속되어 있다. 이하, PMOS 트랜지스터(33a)와 NMOS 트랜지스터(33b)의 접속점을 「노드 C」라 칭한다.
PMOS 트랜지스터(34a)의 소스는 전원 VDD에 접속되고, 게이트에는 클럭 clk가 입력된다. PMOS 트랜지스터(34a)의 드레인과 NMOS 트랜지스터(34b)의 드레인은 접속되어 있다. NMOS 트랜지스터(34b)의 소스는 접지되어 있고, 게이트에는, 인버터(36)의 출력 단자가 접속되어 있다. 인버터(36)의 입력 단자는 노드 A에 접속되어 있다. 이하, PMOS 트랜지스터(34a)와 NMOS 트랜지스터(34b)의 접속점을 「노드 D」라 칭한다.
NMOS 트랜지스터(31)의 드레인과 NMOS 트랜지스터(32)의 드레인은, MTJ 소자 M1 및 M2에 접속되어 있고, NMOS 트랜지스터(31)의 소스와 NMOS 트랜지스터(32)의 소스는, NMOS 트랜지스터(13)의 드레인에 접속되어 있다. NMOS 트랜지스터(31)의 게이트는 노드 C에 접속되어 있다. NMOS 트랜지스터(32)의 게이트는 노드 D에 접속되어 있다. NMOS 트랜지스터(13)는, 소스가 접지되어 있고, 게이트에는 클럭 clk가 입력된다.
PMOS 트랜지스터(37)는, 소스가 전원 VDD에 접속되고, 드레인이 노드 A에 접속되고, 게이트가 노드 C에 접속되어 있다. PMOS 트랜지스터(38)는, 소스가 전원 VDD에 접속되고, 드레인이 노드 B에 접속되고, 게이트가 노드 D에 접속되어 있다.
도 4의 연산부(11)는, 논리 연산의 종류에 따라 회로 구성이 다르다. 도 5에는, 도 4의 불휘발성 논리 회로(10)의 일례로서, XNOR 연산을 하는 연산부(11A)를 구비하는 불휘발성 논리 회로(10A)의 회로 구성을 나타낸다. 연산부(11A)는, 패스 트랜지스터의 구조를 갖고, NMOS 트랜지스터(11a, 11b, 11c 및 11d)를 갖는다.
NMOS 트랜지스터(11a)의 드레인과 NMOS 트랜지스터(11b)의 드레인은, CMOS 인버터(23)를 구성하는 NMOS 트랜지스터의 소스에 접속되어 있다. NMOS 트랜지스터(11a)의 소스는 MTJ 소자 M1에 접속되고, NMOS 트랜지스터(11b)의 소스는 MTJ 소자 M2에 접속되어 있다. NMOS 트랜지스터(11a)의 게이트에는 신호 in2가 입력되고, NMOS 트랜지스터(11b)의 게이트에는 신호 in1이 입력된다.
NMOS 트랜지스터(11c)의 드레인과 NMOS 트랜지스터(11d)의 드레인은, CMOS 인버터(24)를 구성하는 NMOS 트랜지스터의 소스에 접속되어 있다. NMOS 트랜지스터(11c)의 소스는 MTJ 소자 M2에 접속되고, NMOS 트랜지스터(11d)의 소스는 MTJ 소자 M1에 접속되어 있다. NMOS 트랜지스터(11c)의 게이트에는 신호 in2가 입력되고, NMOS 트랜지스터(11d)의 게이트에는 신호 in1이 입력된다.
다음에, 도 6 내지 도 9를 참조하여, 도 5의 불휘발성 논리 회로(10A)의 동작에 대해 설명한다. 도 8a 내지 도 8d에서는, 동작에 직접적으로 관여하지 않는 요소 및 배선에 대해서는, 도시하지 않거나 또는 점선으로 표시하고 있다.
불휘발성 논리 회로(10A)는, 도 6 및 도 7의 동작 파형에 도시하는 바와 같이, 클럭 clk에 따라 프리차지(Pre-charge)와 평가(Evaluate)의 2상을 취하는 다이내믹 회로 방식으로 동작한다(비특허 문헌 1 참조).
우선, 도 6 및 도 8a 내지 도 8d를 참조하여, 1쌍의 MTJ 소자 M1 및 M2가 상보 상태에 있을 때의 불휘발성 논리 회로(10A)의 동작에 대해 설명한다. 여기서는, MTJ 소자 M1 및 M2가, 각각 고저항 상태 RAP 및 저저항 상태 RP에 있는 것으로 한다. 또한, 입력 신호 in1 및 in2는, 각각 L 레벨 및 H 레벨인 것으로 한다. 또한, 이하에서는, L 레벨을 0[V]("0"), H 레벨을 전원 전압[V]("1")으로 한다.
프리차지 기간(clk=0)에서는, 도 8a에 도시하는 바와 같이, PMOS 트랜지스터(21 및 22)가 온이 되어, 전원 VDD로부터 PMOS 트랜지스터(21 및 22)를 경유하여, 각각 노드 A 및 B가 충전된다. 이에 의해, 도 8b에 도시하는 바와 같이, 노드 A에는 전하 Q1이 축적되고, 노드 B에는 전하 Q2가 축적되고, 노드 A와 노드 B는 모두 H 레벨이 되고, CMOS 인버터(25)의 출력 신호 out1과, CMOS 인버터(26)의 출력 신호 out2는 모두 L 레벨을 나타낸다. 프리차지 기간(clk=0)에서는, PMOS 트랜지스터(33a 및 34a)도 온이 되기 때문에, 노드 C 및 D도 충전되어 H 레벨이 된다.
이와 같이 노드 A 및 B가 H 레벨이 되면, CMOS 인버터(24)의 NMOS 트랜지스터가 온이 됨과 함께, CMOS 인버터(23)의 NMOS 트랜지스터가 온이 된다. 또한, 노드 C 및 D가 H 레벨이 되면, NMOS 트랜지스터(31 및 32)도 온이 된다.
평가 기간(clk=1)에서는, NMOS 트랜지스터(13)가 온이 된다. 입력 신호 in2=1에 의해, NMOS 트랜지스터(11a 및 11c)가 온 상태이기 때문에, 도 8c에 도시하는 바와 같이, 노드 A에 축적된 전하 Q1이 NMOS 트랜지스터(11a), MTJ 소자 M1 및 NMOS 트랜지스터(13)를 경유하여 GND로 흘러 나감과 함께, 노드 B에 축적된 전하 Q2가 NMOS 트랜지스터(11c), MTJ 소자 M2 및 NMOS 트랜지스터(13)를 경유하여 GND로 흘러 나간다.
이 때, 1쌍의 MTJ 소자 M1 및 M2는 상보 상태에 있기 때문에, 노드 A에 축적된 전하 Q1이 흘러 나가는 속도와, 노드 B에 축적된 전하 Q2가 흘러 나가는 속도에 차이가 생긴다. 구체적으로는, 고저항 상태 RAP에 있는 MTJ 소자 M1은 전류가 흐르기 어려우므로 천천히 흐르고, 저저항 상태 RP에 있는 MTJ 소자 M2는 전류가 흐르기 쉬우므로 빨리 흐르는 점에서, 도 6에 도시하는 바와 같이, 노드 A와 노드 B의 전위차가 점차 커진다.
노드 B의 전위가 CMOS 인버터(23)의 임계값 전압보다도 낮아지면, 도 8d에 도시하는 바와 같이, CMOS 인버터(23)의 PMOS 트랜지스터가 온이 되어, 전원 VDD로부터 CMOS 인버터(23)의 PMOS 트랜지스터를 경유하여 노드 A가 재충전된다(Q=Q1). 한편, 노드 B로부터 NMOS 트랜지스터(11c), MTJ 소자 M2 및 NMOS 트랜지스터(13)를 경유하여 GND에 전하가 계속해서 흐르고, 최종적으로 노드 B의 전하는 제로가 된다(Q=0).
이와 같이, 노드 A와 노드 B의 전위차가 일정 크기에 도달하면, CMOS 인버터(23 및 24)에 의해, 노드 A와 노드 B의 전위차가 더욱 증폭됨으로써, 노드 A가 H 레벨, 노드 B가 L 레벨이 되고, 출력 신호 out1=0 및 out2=1이 확정된다. 평가 기간에 있어서의 출력 신호에 의해, MTJ 소자 M1 및 M2가 상보 상태에 있다고 판별할 수 있고, 또한 MTJ 소자 M1이 고저항 상태 RAP, MTJ 소자 M2가 저저항 상태 RP에 있다고 판별할 수 있다.
다음에, 도 7 및 도 9를 참조하여, 1쌍의 MTJ 소자 M1 및 M2가 비상보 상태에 있을 때의 불휘발성 논리 회로(10A)의 동작에 대해 설명한다. 여기서는, MTJ 소자 M1 및 M2가 모두 저저항 상태 RP에 있는 것으로 한다. 또한, 입력 신호 in1 및 in2는, 각각 L 레벨("0") 및 H 레벨("1")인 것으로 한다.
프리차지 기간(clk=0)에서는, 1쌍의 MTJ 소자 M1 및 M2가 상보 상태에 있을 때도 비상보 상태에 있을 때도 마찬가지 동작을 한다(도 8a 및 도 8b 참조).
평가 기간(clk=1)에 있어서, 노드 A에 축적된 전하가 NMOS 트랜지스터(11a), MTJ 소자 M1 및 NMOS 트랜지스터(13)를 경유하여 GND로 흘러 나감과 함께, 노드 B에 축적된 전하가 NMOS 트랜지스터(11c), MTJ 소자 M2 및 NMOS 트랜지스터(13)를 경유하여 GND로 흘러 나간다. 이 때, 1쌍의 MTJ 소자 M1 및 M2는 비상보 상태에 있기 때문에, 노드 A에 축적된 전하가 흘러 나가는 속도와, 노드 B에 축적된 전하가 흘러 나가는 속도에 차가 생기지 않은 채, 노드 A의 전위와 노드 B의 전위는 동시에 계속해서 낮아진다.
노드 A의 전위와 노드 B의 전위가, 인버터(35 및 36)의 임계값 전압보다도 낮아지면, NMOS 트랜지스터(33b 및 34b)가 온이 되어(도 9의 (i)), 프리차지 기간에 축적되어 있던 노드 C의 전하와 노드 D의 전하가 방출되어(도 9의 (ⅱ)), 노드 C의 전위와 노드 D의 전위가 낮아진다. 이에 의해, PMOS 트랜지스터(37 및 38)가 온이 되고, NMOS 트랜지스터(31 및 32)는 오프가 된다(도 9의 (ⅲ)). 그 결과, NMOS 트랜지스터(31 및 32)는 비도통 상태가 되는 한편, 전원 VDD로부터 PMOS 트랜지스터(37 및 38)를 경유하여, 각각 노드 A 및 B가 재충전된다(도 9의 (ⅳ)). 이에 의해, 불휘발성 논리 회로(10A)는 프리차지 기간과 마찬가지 상태가 되어, 노드 A 및 B는 모두 H 레벨이 되고, 출력 신호 out1=0 및 out2=0이 된다. 이와 같이, 평가 기간에 있어서의 출력 신호에 의해, MTJ 소자 M1 및 M2가 비상보 상태에 있다고 판별할 수 있다.
종래의 불휘발성 논리 회로는, 판별 회로(3)(특히, PMOS 트랜지스터(33a)와, NMOS 트랜지스터(33b)와, PMOS 트랜지스터(34a)와, NMOS 트랜지스터(34b)와, 인버터(35 및 36)와, PMOS 트랜지스터(37 및 38))를 갖지 않는다. 이러한 종래의 불휘발성 논리 회로에서는, 1쌍의 MTJ 소자 M1 및 M2가 비상보 상태에 있을 때, 평가 기간(clk=1)에 있어서, 노드 A에 축적된 전하가 흘러 나가는 속도와, 노드 B에 축적된 전하가 흘러 나가는 속도에 차가 생기지 않은 채, 노드 A의 전위와 노드 B의 전위가 동시에 계속해서 낮아져, 회로 동작이 불안정해진다. 구체적으로는, 소자 변동 등의 영향에 의해, 2개의 인버터에 의해 구성된 SRAM 구조의 어느 것의 안정점으로 천이된다. 이와 같이, 종래의 불휘발성 논리 회로에서는, 비상보 상태에 대응하는 출력이 보증되지 않기 때문에, 비상보 상태는 사용할 수 없어, 돌발적으로 비상보 상태가 되어 버렸다고 해도, 그 상태를 판별할 수 없었다.
이에 반하여, 본 실시 형태의 불휘발성 논리 회로(10A)에서는, 1쌍의 MTJ 소자 M1 및 M2가 비상보 상태에 있을 때, 평가 기간에 있어서, 판별 회로(3)에 의해, 출력 회로(2)의 노드 A 및 B의 전위가 임계값보다 낮아진 것을 검지하여, 노드 A 및 B를 재충전시킴으로써 가일층의 전하의 방출을 막고 있다. 이에 의해, 비상보 상태에 대응하는 출력이 보증됨과 함께, 비상보 상태가 판별 가능하게 된다. 말할 필요도 없이, 1쌍의 MTJ 소자 M1 및 M2가 모두 고저항 상태 RAP에 있을 때도, 마찬가지로 비상보 상태가 판별 가능하게 된다.
이상과 같이, 본 실시 형태에 관한 불휘발성 논리 회로(10 및 10A)에 의하면, 상보 상태를 취하는 1쌍의 MTJ 소자를 사용하여 1비트(2 상태)를 표현하고 있던 종래의 회로 구조에 비해, 종래 사용하고 있지 않은 비상보 상태를 검출하는 기구(판별 회로(3))를 내장함으로써, 회로 규모를 크게 하지 않고 기능의 고도화가 가능하게 된다. 또한, 상보 상태뿐만 아니라 비상보 상태도 이용함으로써, MTJ 소자의 성질을 최대한 살린 설계가 가능하게 된다. 또한, 1쌍의 MTJ 소자 M1 및 M2가 비상보 상태에 있을 때라도, 비상보 상태에 대응하는 출력이 보증되기 때문에, 신뢰성을 높일 수 있다.
<실시예 1>
다음에, 도 10 내지 도 13을 참조하여, 본 실시 형태에 관한 불휘발성 논리 회로(10A)(도 5 내지 도 9 참조)를 3값화 뉴럴 네트워크(TNN)에 적용한 실시예 1을 설명한다.
도 10은, 실시예 1에 관한 연산 장치(100A)의 구성을 도시하는 블록도이다. 연산 장치(100A)는, 도 10에 도시하는 바와 같이, 복수의 불휘발성 논리 회로(10A)와, 복수의 불휘발성 논리 회로(10A)의 각각의 출력 단자에 접속된 가산기(50)를 구비한다. 실시예 1에 있어서, 각 불휘발성 논리 회로(10A)는, TNN의 주요한 구성 요소인 Ternary Computation Unit(TCU)에 대응한다.
실시예 1에서는, 1쌍의 MTJ 소자 M1 및 M2의 저항 상태를, 각각 m1 및 m2라 표기한다. 또한, 고저항 상태 RAP를 "1", 저저항 상태 RP를 "0"으로 표기한다. 또한, 도 11에 도시하는 바와 같이, 입력 신호(in1, in2)가 표시하는 논리값을 IN, 저항 상태(m1, m2)가 표시되는 논리값을 M, 출력 신호(out1, out2)가 표시하는 논리값을 OUT라 표기한다. 또한, 도 12에 도시하는 바와 같이, 세 상태(0, 1), (0, 0) 및 (1, 0)에 대해, 각각 논리값 "+1", "0" 및 "-1"을 할당한다.
도 13에, 각 불휘발성 논리 회로(10A)에 의한 연산 기능의 진리값 표를 나타낸다. 각 불휘발성 논리 회로(10A)에 의해, 입력 신호(in1, in2)에 가중치로서 저항 상태(m1, m2)를 곱하여 출력 신호(out1, out2)를 구할 수 있다. 즉, 승산 IN×M=OUT이 실행된다. 복수의 불휘발성 논리 회로(10A)의 각각에서 구해진 출력 신호(out1, out2)는 가산기(50)에서 가산된다.
실시예 1에 의하면, 비상보 상태(0, 0)도 정보 표현의 하나로서 사용하고 있기 때문에, TNN에 있어서의 3값 표현(+1, 0, -1)에 의한 승산을 행하는 연산 블록TCU를 2개의 MTJ 소자 M1 및 M2를 사용하여 콤팩트하게 구성할 수 있다. 이에 의해, AI 하드웨어의 요구에 대한 브레이크스루를 회로ㆍ디바이스 기술에 의해 부여할 수 있다.
<실시예 2>
다음에, 도 14를 참조하여, 본 실시 형태에 관한 불휘발성 논리 회로(10)를 오류 검출에 적용한 실시예 2를 설명한다.
도 14에, 실시예 2에 관한 오류 검출 장치(100B)의 구성을 나타낸다. 오류 검출 장치(100B)는, 도 14에 도시하는 바와 같이, 불휘발성 논리 회로(10B)와 NOR 게이트(60)를 구비한다. 불휘발성 논리 회로(10B)는, 도 4의 불휘발성 논리 회로(10)와 동일한 회로로 구성되어 있다. 불휘발성 논리 회로(10B)의 출력 회로(2)의 출력 단자가 NOR 게이트(60)의 입력 단자에 접속되어 있다.
불휘발성 논리 회로(10B)의 1쌍의 MTJ 소자 M1 및 M2가 상보 상태에 있을 때, 출력 신호 out1 및 out2도 상보의 값((0, 1) 또는 (1, 0))이 되고, NOR 게이트(60)로부터 논리값 "0"이 출력된다. 한편, 1쌍의 MTJ 소자 M1 및 M2가 비상보 상태에 있을 때, 평가 기간에 있어서 출력 신호 out1 및 out2도 비상보의 값(0, 0)이 되고, NOR 게이트(60)로부터 논리값 "1"이 에러 신호 ERR로서 출력된다.
실시예 2에 의하면, 기입 에러 또는 리드 디스터브에 의해 1쌍의 MTJ 소자 M1 및 M2가 비상보 상태로 되어도, 출력 신호 out1 및 out2가 모두 저전위가 되는 것이 보증된다. 이에 의해, 비특허 문헌 2와 같이 레퍼런스 저항이나 비교 회로를 별도 마련할 필요가 없고, 평가 기간에 있어서, 출력 신호 out1 및 out2가 상보 출력이 되어 있는지 여부를 체크하는 것만으로, 1쌍의 MTJ 소자 M1 및 M2의 상태에 오류가 생겼는지 여부를 검출할 수 있다.
또한, 본 발명은 상술한 실시 형태에 한정되는 것은 아니고, 본 발명의 취지를 일탈하지 않는 범위 내에 있어서 다양한 변형이 가능하다.
예를 들어, 상술한 실시 형태에서는, 연산부(11)의 예로서, XNOR 연산을 행하는 연산부(11A)를 예로 들었지만, 연산 목적에 따라 다른 논리 연산(AND, OR 등)을 행하는 회로 구성을 채용해도 된다.
또한, 기억부(12)가 갖는 저항 변화형 기억 소자는 MTJ 소자에 한정되지 않고, MTJ 소자 이외의 저항 변화형 기억 소자를 채용해도 된다.
1: 연산 회로
2: 출력 회로
3: 판별 회로
10, 10A, 10B: 불휘발성 논리 회로
11, 11A: 연산부
12: 기억부
12a: 프리층
12b: 배리어층
12c: 고정층
13, 31, 32, 33b, 34b: NMOS 트랜지스터
21, 22, 33a, 34a, 37, 38: PMOS 트랜지스터
23, 24, 25, 26: CMOS 인버터
50: 가산기
60: NOR 게이트
100A: 연산 장치
100B: 오류 검출 장치
A, B, C, D: 노드
M1, M2: MTJ 소자

Claims (7)

1쌍의 저항 변화형 기억 소자를 갖는 기억부와,
상기 기억부에 접속되고, 입력 신호와, 상기 1쌍의 저항 변화형 기억 소자의 저항에 대응하는 논리값에 기초하는 연산을 실행하는 연산부와,
상기 1쌍의 저항 변화형 기억 소자의 저항이 상보 상태에 있는지 비상보 상태에 있는지를 판별하는 판별 회로와,
상기 연산부 및 상기 판별 회로에 접속되어, 상기 연산부에 의한 연산 결과에 대응하는 신호 또는 상기 판별 회로에 의한 판별 결과에 대응하는 신호를 출력하는 출력 회로
를 구비하는, 불휘발성 논리 회로.
제1항에 있어서, 상기 1쌍의 저항 변화형 기억 소자의 저항이 상보 상태에 있을 때,
상기 연산부는, 상기 입력 신호와, 상보 상태에 대응하는 논리값을 사용한 연산을 실행하고,
상기 출력 회로는, 상기 연산부에 의한 연산 결과에 대응하는 신호를 출력하는, 불휘발성 논리 회로.
제1항 또는 제2항에 있어서, 상기 1쌍의 저항 변화형 기억 소자의 저항이 비상보 상태에 있을 때,
상기 출력 회로는, 상기 1쌍의 저항 변화형 기억 소자의 저항이 비상보 상태에 있는 것을 나타내는 신호를 출력하는, 불휘발성 논리 회로.
제1항 또는 제2항에 있어서, 상기 1쌍의 저항 변화형 기억 소자의 저항이 비상보 상태에 있을 때,
상기 연산부는, 상기 입력 신호와, 비상보 상태에 대응하는 논리값을 사용한 연산을 실행하고,
상기 출력 회로는, 상기 연산부에 의한 연산 결과에 대응하는 신호를 출력하는, 불휘발성 논리 회로.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 출력 회로는, 상기 1쌍의 저항 변화형 기억 소자의 저항에 따라 전위가 변화하는 1쌍의 노드를 갖고,
상기 판별 회로는, 상기 1쌍의 노드의 전위를 검지하여, 상기 1쌍의 저항 변화형 기억 소자의 저항이 상보 상태에 있는지 비상보 상태에 있는지를 판별하는, 불휘발성 논리 회로.
제5항에 있어서, 상기 1쌍의 저항 변화형 기억 소자의 저항이 비상보 상태에 있을 때,
상기 판별 회로는, 상기 1쌍의 노드의 전위가 임계값보다도 낮아지면, 당해 1쌍의 노드를 충전시키는, 불휘발성 논리 회로.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 1쌍의 저항 변화형 기억 소자의 각각은 자기 터널 접합 소자인, 불휘발성 논리 회로.
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