WO2020137341A1 - 不揮発性論理回路 - Google Patents

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雅典 夏井
貴弘 羽生
哲郎 遠藤
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国立大学法人東北大学
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Definitions

  • the present invention relates to a non-volatile logic circuit.
  • a ternary neural network that uses a ternary representation can replace the product-sum operation in a neural network with a logical operation and that sufficient recognition performance can be obtained. It has been especially noticed as an effective technique for wear.
  • Non-Patent Document 1 a nonvolatile logic circuit having a magnetic tunnel junction element (MTJ element) as a resistance change memory element has been proposed.
  • a conventional non-volatile logic circuit assigns a logical value (“0” and “1”) to a complementary state of a pair of MTJ elements ((low resistance, high resistance) and (high resistance, low resistance)) to generate 1 bit.
  • Information is expressed (for example, refer to Non-Patent Document 1).
  • Non-Patent Document 2 discloses a circuit (Fig. 5) that detects a read disturb in a Spin Transfer Torque Magnetic Random Access Memory (STT-MRAM).
  • STT-MRAM Spin Transfer Torque Magnetic Random Access Memory
  • a reference resistance having a resistance value intermediate between the values that the MTJ element can take and a comparison circuit and a control circuit for comparing the resistance of the MTJ element with the reference resistance. Since the minimum is required, the overhead is large.
  • the present invention has been made in view of the above problems, and by utilizing the non-complementary state of a pair of resistance change type storage elements, a non-volatile logic circuit that achieves advanced functions without increasing the circuit scale.
  • the purpose is to provide.
  • a nonvolatile logic circuit is connected to a storage unit having a pair of resistance change storage elements, the storage unit, and corresponds to an input signal and resistance of the pair of resistance change storage elements.
  • An arithmetic unit for executing an arithmetic operation based on a logical value
  • a discrimination circuit for discriminating whether the resistances of the pair of resistance change type storage elements are in a complementary state or a non-complementary state
  • the arithmetic unit and the discrimination circuit is connected and outputs a signal corresponding to the calculation result of the calculation unit or a signal corresponding to the determination result of the determination circuit.
  • the present invention it is possible to increase the circuit scale by determining whether the resistances of a pair of resistance change type storage elements are in a complementary state or a non-complementary state and outputting a signal corresponding to the determination result. It is possible to realize advanced functions without any need.
  • FIG. 5 is a diagram showing a configuration of a nonvolatile logic circuit that performs an XNOR operation as an example of the nonvolatile logic circuit of FIG. 4.
  • FIG. 3 is a schematic diagram illustrating signals related to an arithmetic operation executed by each nonvolatile logic circuit included in the arithmetic unit according to the first embodiment.
  • FIG. 12 is a table showing allocation of information to each signal of FIG. 11.
  • 3 is a truth table showing the arithmetic function in each nonvolatile logic circuit that constitutes the arithmetic unit of the first embodiment. It is a block diagram which shows the structure of the error detection apparatus which concerns on Example 2 of this embodiment.
  • FIG. 1 shows a functional block diagram of the nonvolatile logic circuit 10.
  • the non-volatile logic circuit 10 is a non-volatile logic-in-memory circuit, and includes an arithmetic circuit 1, an output circuit 2, and a discrimination circuit 3, as shown in FIG.
  • the arithmetic circuit 1 includes an arithmetic unit 11 as a logic unit and a memory unit 12 as a memory having a pair of resistance change type memory elements.
  • the storage unit 12 has a pair of magnetic tunnel junction elements (MTJ elements) M1 and M2 as a pair of resistance change type storage elements.
  • MTJ elements magnetic tunnel junction elements
  • the operation unit 11 is connected to the storage unit 12 and executes an operation based on the input signals (in1 and in2) and the logical values corresponding to the resistances (complementary state, non-complementary state) of the MTJ elements M1 and M2.
  • the complementary state means that the resistances of the pair of MTJ elements M1 and M2 are (low resistance, high resistance) or (high resistance, low resistance), respectively
  • the non-complementary state means a pair of MTJ elements M1 and M2.
  • the MTJ elements M1 and M2 have resistances of (low resistance, low resistance) or (high resistance, high resistance), respectively.
  • the discrimination circuit 3 is connected to the storage unit 12 and the output circuit 2 and discriminates whether the pair of MTJ elements M1 and M2 are in a complementary state or a non-complementary state.
  • the output circuit 2 is connected to the calculation unit 11 and the determination circuit 3 and outputs, as output signals (out1 and out2), a signal corresponding to the calculation result of the calculation unit 11 or a signal corresponding to the determination result of the determination circuit 3.
  • each of the MTJ elements M1 and M2 forming the storage unit 12 has a free layer 12a, a barrier layer 12b, and a fixed layer 12c stacked thereon.
  • the free layer 12a and the fixed layer 12c are made of a ferromagnetic material such as CoFeB, and the barrier layer 12b is a thin film of an insulator such as MgO.
  • the MTJ element when the magnetization of the fixed layer 12c and the magnetization of the free layer 12a are in the same direction (parallel state), the MTJ element is in the low resistance state R P and the magnetization of the fixed layer 12c and the magnetization of the free layer 12a. when is the opposite directions (antiparallel state), MTJ element in the high resistance state R AP.
  • the determination circuit 3 changes the pair of nodes of the output circuit 2 according to the resistances of the pair of MTJ elements M1 and M2 forming the storage unit 12. By detecting the potentials of nodes (nodes A and B described later), it is determined whether the pair of MTJ elements M1 and M2 are in the complementary state or the non-complementary state (step S103).
  • step S103 When the pair of MTJ elements M1 and M2 are in the complementary state (step S103: YES), the arithmetic unit 11 executes an arithmetic operation using the input signals in1 and in2 and the logical value corresponding to the complementary state, and outputs the output circuit. 2 outputs signals out1 and out2 corresponding to the calculation result by the calculation unit 11 (step S105).
  • the output circuit 2 When the pair of MTJ elements M1 and M2 are in the non-complementary state (step S103: NO), the output circuit 2 outputs the signals out1 and out2 indicating that the pair of MTJ elements M1 and M2 is in the non-complementary state ( Step S107).
  • the arithmetic unit 11 When the arithmetic unit 11 has a circuit configuration that uses the non-complementary state of the pair of MTJ elements M1 and M2 for the arithmetic (for example, the circuit configuration of FIG. 5 described later), the arithmetic unit 11 receives the input signal in1 and the input signal in1 in step S107. The operation using in2 and the logical value corresponding to the non-complementary state is executed, and the output circuit 2 outputs signals out1 and out2 corresponding to the operation result by the operation unit 11.
  • FIG. 4 shows the configuration of the nonvolatile logic circuit 10.
  • the output circuit 2 is a precharge sense amplifier (PCSA) (see Non-Patent Document 1), and includes CMOS (Complementary Metal-Oxide Semiconductor) inverters 23, 24, 25 and 26, and a PMOS (P-channel MOS) transistor 21. And 22.
  • PCSA precharge sense amplifier
  • CMOS Complementary Metal-Oxide Semiconductor
  • PMOS P-channel MOS
  • the input terminal of the CMOS inverter 23 is connected to the output terminal of the CMOS inverter 24, and the input terminal of the CMOS inverter 24 is connected to the output terminal of the CMOS inverter 23.
  • the output terminal of the CMOS inverter 23 is connected to the input terminal of the CMOS inverter 25 and the drain of the PMOS transistor 21, and the output terminal of the CMOS inverter 24 is connected to the input terminal of the CMOS inverter 26 and the drain of the PMOS transistor 22.
  • the sources of the PMOS transistors 21 and 22 are connected to the power supply VDD, and the clock clk is input to the gates of the PMOS transistors 21 and 22.
  • connection point between the drain of the PMOS transistor 21, the output terminal of the CMOS inverter 23, and the input terminal of the CMOS inverter 25 is referred to as “node A”, and the drain of the PMOS transistor 22 and the output terminal of the CMOS inverter 24 are The connection point with the input terminal of the CMOS inverter 26 is referred to as "node B”.
  • the determination circuit 3 includes NMOS (N-channel MOS) transistors 13, 31, and 32, a PMOS transistor 33a, an NMOS transistor 33b, a PMOS transistor 34a, an NMOS transistor 34b, an inverter 35, an inverter 36, and a PMOS transistor. 37 and a PMOS transistor 38.
  • NMOS N-channel MOS
  • the source of the PMOS transistor 33a is connected to the power supply VDD, and the clock clk is input to the gate.
  • the drain of the PMOS transistor 33a and the drain of the NMOS transistor 33b are connected.
  • the source of the NMOS transistor 33b is grounded, and the output terminal of the inverter 35 is connected to the gate.
  • the input terminal of the inverter 35 is connected to the node B.
  • node C the connection point between the PMOS transistor 33a and the NMOS transistor 33b is referred to as "node C".
  • the source of the PMOS transistor 34a is connected to the power supply VDD, and the clock clk is input to the gate.
  • the drain of the PMOS transistor 34a and the drain of the NMOS transistor 34b are connected.
  • the source of the NMOS transistor 34b is grounded, and the output terminal of the inverter 36 is connected to the gate.
  • the input terminal of the inverter 36 is connected to the node A.
  • node D the connection point between the PMOS transistor 34a and the NMOS transistor 34b is referred to as "node D".
  • the drain of the NMOS transistor 31 and the drain of the NMOS transistor 32 are connected to the MTJ elements M1 and M2, and the source of the NMOS transistor 31 and the source of the NMOS transistor 32 are connected to the drain of the NMOS transistor 13.
  • the gate of the NMOS transistor 31 is connected to the node C.
  • the gate of the NMOS transistor 32 is connected to the node D.
  • the source of the NMOS transistor 13 is grounded, and the clock clk is input to the gate.
  • the source of the PMOS transistor 37 is connected to the power supply VDD, the drain is connected to the node A, and the gate is connected to the node C.
  • the PMOS transistor 38 has a source connected to the power supply VDD, a drain connected to the node B, and a gate connected to the node D.
  • FIG. 4 shows a circuit configuration of the non-volatile logic circuit 10A including an arithmetic unit 11A that performs an XNOR operation.
  • the arithmetic unit 11A has a pass transistor structure and includes NMOS transistors 11a, 11b, 11c, and 11d.
  • the drains of the NMOS transistor 11a and the NMOS transistor 11b are connected to the sources of the NMOS transistors that form the CMOS inverter 23.
  • the source of the NMOS transistor 11a is connected to the MTJ element M1
  • the source of the NMOS transistor 11b is connected to the MTJ element M2.
  • the signal in2 is input to the gate of the NMOS transistor 11a
  • the signal in1 is input to the gate of the NMOS transistor 11b.
  • the drain of the NMOS transistor 11c and the drain of the NMOS transistor 11d are connected to the sources of the NMOS transistors forming the CMOS inverter 24.
  • the source of the NMOS transistor 11c is connected to the MTJ element M2, and the source of the NMOS transistor 11d is connected to the MTJ element M1.
  • the signal in2 is input to the gate of the NMOS transistor 11c, and the signal in1 is input to the gate of the NMOS transistor 11d.
  • FIGS. 8A to 8D elements and wirings that are not directly involved in the operation are not shown or are shown by dotted lines.
  • the non-volatile logic circuit 10A operates by a dynamic circuit system that takes two phases of pre-charge and evaluation according to the clock clk (non-operation). See Patent Document 1).
  • the operation of the non-volatile logic circuit 10A when the pair of MTJ elements M1 and M2 are in the complementary state will be described with reference to FIGS. 6 and 8A to 8D.
  • the MTJ elements M1 and M2 are in the high resistance state R AP and the low resistance state R P , respectively.
  • the input signals in1 and in2 are assumed to be L level and H level, respectively.
  • the L level is 0 [V] (“0”) and the H level is the power supply voltage [V] (“1”).
  • the PMOS transistors 21 and 22 are turned on, and the nodes A and B are charged from the power supply VDD via the PMOS transistors 21 and 22, respectively.
  • the electric charge Q1 is accumulated in the node A
  • the electric charge Q2 is accumulated in the node B
  • both the node A and the node B become H level
  • the output signal out1 of the CMOS inverter 25 The output signals out2 of the CMOS inverters 26 are both at the L level.
  • the PMOS transistors 33a and 34a are also turned on, so that the nodes C and D are also charged and become H level.
  • the NMOS transistor of the CMOS inverter 24 is turned on and the NMOS transistor of the CMOS inverter 23 is turned on. Further, when the nodes C and D become H level, the NMOS transistors 31 and 32 are also turned on.
  • the operation of the nonvolatile logic circuit 10A when the pair of MTJ elements M1 and M2 are in the non-complementary state will be described with reference to FIGS. 7 and 9.
  • the MTJ elements M1 and M2 are both in the low resistance state R P.
  • the input signals in1 and in2 are assumed to be L level (“0”) and H level (“1”), respectively.
  • the charge accumulated at the node A flows out to the GND via the NMOS transistor 11a, the MTJ element M1 and the NMOS transistor 13, and the charge accumulated at the node B is reduced to the NMOS transistors 11c and MTJ. It flows out to GND via the element M2 and the NMOS transistor 13.
  • the pair of MTJ elements M1 and M2 are in the non-complementary state, there is no difference between the speed at which the charges accumulated at the node A flow out and the speed at which the charges accumulated at the node B flow out, and The potential and the potential of the node B continue to drop at the same time.
  • the NMOS transistors 33b and 34b are turned on ((i) in FIG. 9), and the node C stored in the precharge period is stored. 9 and the charge of the node D are discharged ((ii) in FIG. 9), and the potential of the node C and the potential of the node D decrease. As a result, the PMOS transistors 37 and 38 are turned on and the NMOS transistors 31 and 32 are turned off ((iii) in FIG. 9).
  • the NMOS transistors 31 and 32 are turned off, while the nodes A and B are recharged from the power supply VDD via the PMOS transistors 37 and 38 ((iv) in FIG. 9).
  • the conventional non-volatile logic circuit has a discrimination circuit 3 (in particular, a PMOS transistor 33a, an NMOS transistor 33b, a PMOS transistor 34a, an NMOS transistor 34b, inverters 35 and 36, and PMOS transistors 37 and 38). Absent.
  • a discrimination circuit 3 in particular, a PMOS transistor 33a, an NMOS transistor 33b, a PMOS transistor 34a, an NMOS transistor 34b, inverters 35 and 36, and PMOS transistors 37 and 38.
  • the transition is made to any stable point in the SRAM structure configured by two inverters.
  • the non-complementary state cannot be used, and even if the non-complementary state suddenly becomes the non-complementary state, The condition could not be determined.
  • the nonvolatile logic circuit 10A of the present embodiment when the pair of MTJ elements M1 and M2 are in the non-complementary state, the potentials of the nodes A and B of the output circuit 2 are determined by the determination circuit 3 during the evaluation period. By detecting that the voltage has dropped below the threshold and recharging the nodes A and B, further discharge of electric charge is stopped. As a result, the output corresponding to the non-complementary state is guaranteed, and the non-complementary state can be determined. Needless to say, even when the pair of MTJ elements M1 and M2 are both in the high resistance state RAP , the non-complementary state can be similarly determined.
  • nonvolatile logic circuits 10 and 10A in contrast to the conventional circuit structure in which 1 bit (2 states) is expressed by using a pair of complementary MTJ elements, By incorporating a mechanism (discrimination circuit 3) for detecting a non-complementary state which has not been used conventionally, it is possible to enhance the function without increasing the circuit scale. Further, by utilizing not only the complementary state but also the non-complementary state, it is possible to design the MTJ element making the most of the property. Further, even when the pair of MTJ elements M1 and M2 are in the non-complementary state, the output corresponding to the non-complementary state is guaranteed, so that the reliability can be improved.
  • a first embodiment in which the nonvolatile logic circuit 10A according to the present embodiment (see FIGS. 5 to 9) is applied to a ternary neural network (TNN) will be described.
  • FIG. 10 is a block diagram showing the configuration of the arithmetic device 100A according to the first embodiment.
  • the arithmetic unit 100A includes a plurality of nonvolatile logic circuits 10A and an adder 50 connected to each output terminal of the nonvolatile logic circuits 10A.
  • each nonvolatile logic circuit 10A corresponds to a Ternary Computation Unit (TCU) which is a main component of TNN.
  • TCU Ternary Computation Unit
  • Example 1 the resistance states of the pair of MTJ elements M1 and M2 are expressed as m1 and m2, respectively. Further, the high resistance state RAP is described as “1” and the low resistance state R P is described as “0”. As shown in FIG. 11, the logical value represented by the input signals (in1, in2) is IN, the logical value represented by the resistance states (m1, m2) is M, and the logical value represented by the output signals (out1, out2) is OUT. It is written as. Further, as shown in FIG. 12, logical values “+1”, “0” and “ ⁇ 1” are assigned to the three states (0, 1), (0, 0) and (1, 0), respectively. ..
  • FIG. 13 shows a truth table of the arithmetic function by each nonvolatile logic circuit 10A.
  • the output signals (out1, out2) obtained by each of the plurality of nonvolatile logic circuits 10A are added by the adder 50.
  • the non-complementary state (0,0) is also used as one of the information representations
  • two arithmetic block TCUs that perform multiplication by the ternary representation (+1,0,-1) in TNN are used.
  • a compact structure can be achieved using the MTJ elements M1 and M2. This allows a breakthrough for the needs of AI hardware to be provided by the circuit/device technology.
  • FIG. 14 shows the configuration of the error detection device 100B according to the second embodiment.
  • the error detection device 100B includes a non-volatile logic circuit 10B and a NOR gate 60, as shown in FIG.
  • the nonvolatile logic circuit 10B is composed of the same circuit as the nonvolatile logic circuit 10 of FIG.
  • the output terminal of the output circuit 2 of the nonvolatile logic circuit 10B is connected to the input terminal of the NOR gate 60.
  • the output signals out1 and out2 When the pair of MTJ elements M1 and M2 of the nonvolatile logic circuit 10B are in a complementary state, the output signals out1 and out2 also have complementary values ((0, 1) or (1, 0)), and the NOR gate 60 outputs a logical value. "0" is output.
  • the output signals out1 and out2 when the pair of MTJ elements M1 and M2 are in the non-complementary state, the output signals out1 and out2 also have non-complementary values (0, 0) in the evaluation period, and the NOR gate 60 outputs the logical value "1" to the error signal ERR. Is output as.
  • the operation unit 11A that performs the XNOR operation has been described as an example of the operation unit 11, but a circuit configuration that performs another logical operation (AND, OR, etc.) according to the operation purpose is adopted. Good.
  • the resistance change type storage element included in the storage unit 12 is not limited to the MTJ element, and a resistance change type storage element other than the MTJ element may be adopted.

Abstract

一対の抵抗変化型記憶素子の非相補状態を利用することで、回路規模を大きくすることなく機能の高度化を実現する不揮発性論理回路を提供する。不揮発性論理回路（１０）は、一対の抵抗変化型記憶素子（一対のＭＴＪ素子）（Ｍ１及びＭ２）を有する記憶部（１２）と、記憶部（１２）に接続され、入力信号（ｉｎ１及びｉｎ２）と、一対のＭＴＪ素子（Ｍ１及びＭ２）の抵抗に対応する論理値とに基づく演算を実行する演算部（１１）と、一対のＭＴＪ素子（Ｍ１及びＭ２）の抵抗が相補状態にあるか非相補状態にあるかを判別する判別回路（３）と、演算部（１１）及び判別回路（３）に接続され、演算部（１１）による演算結果に対応する信号（ｏｕｔ１及びｏｕｔ２）又は判別回路（３）による判別結果に対応する信号（ｏｕｔ１及びｏｕｔ２）を出力する出力回路（２）と、を備える。

Description

不揮発性論理回路
　本発明は、不揮発性論理回路に関する。
　ビッグデータの活用とともに人工知能（ＡＩ）技術又は深層学習（Deep Learning）技術の開発は急速に進んでおり、画像認識、音声認識、文章生成、ゲームに至るまで、様々な分野に適用されている。しかしながら、その応用範囲を広げるためには、膨大な計算及びハードウェアコストの問題を解決する必要がある。これらのコストを削減するための技術として、近年、量子化が注目されている。これは、通常浮動小数点又は固定小数点表現の数値を対象とした乗算及び加算といったディープニューラルネットワーク（ＤＮＮ）における主要な処理を、量子化された数値を対象としたより省コストな演算に置き換え、計算コストの削減を図るものである。特に、３値表現を用いる３値化ニューラルネットワーク（Ternary Neural Network：ＴＮＮ）は、ニューラルネットワークにおける積和演算を論理演算に置き換えられ、且つ十分な認識性能が得られることが示されており、ハードウェア化における有効な技術として特に注目されている。
　また、近年、抵抗変化型記憶素子として磁気トンネル接合素子（ＭＴＪ素子）を有する不揮発性論理回路が提案されている。従来の不揮発性論理回路は、一対のＭＴＪ素子の相補状態（（低抵抗、高抵抗）及び（高抵抗、低抵抗））に論理値（“０”及び“１”）を割り当てることで１ビットの情報を表現している（例えば、非特許文献１参照）。
W. Zhao, et al., "High speed, high stability and low power sensing amplifier for MTJ/CMOS hybrid logic circuits," IEEE Transactions on Magnetics, Vol. 45, No. 10, pp. 3784-3787, 2009. Rajendra Bishnoi et al., "Read disturb fault detection in STT-MRAM," in Proceedings of International Test Conference (ITC), IEEE, pp. 1-7, 2014.
　従来の不揮発性論理回路では、一対のＭＴＪ素子の相補状態のみが用いられ、非相補状態（（低抵抗、低抵抗）又は（高抵抗、高抵抗））は、動作の不安定性などの理由により、利用されていなかった。そのため、従来の不揮発性論理回路を用いて３値表現（例えば、－１、０、＋１）をとるＴＮＮを構築する場合、４つのＭＴＪ素子によって３値情報（２ビット）を表現する必要があり、回路規模が大きく且つ冗長になるという問題が生じる。
　また、ＭＴＪ素子を有する不揮発性論理回路に関連して、近年、誤り検出機構が提案されている。例えば、非特許文献２には、Spin Transfer Torque Magnetic Random Access Memory（ＳＴＴ－ＭＲＡＭ）におけるリードディスターブ(read disturb)を検出する回路（Fig. 5）が開示されている。非特許文献２の回路では、１つのＭＴＪ素子に対し、当該ＭＴＪ素子が取り得る値の中間の抵抗値を有するリファレンス抵抗と、当該ＭＴＪ素子の抵抗とリファレンス抵抗とを比較する比較回路及び制御回路が最低限必要となるため、オーバーヘッドが大きい。非特許文献２の回路を２つ組み合わせると、一対のＭＴＪ素子が相補状態にあるか非相補状態にあるかを判別することが可能にはなるものの、回路規模が一層大きくなってしまうという問題が生じる。
　本発明は、上記課題に鑑みてなされたものであり、一対の抵抗変化型記憶素子の非相補状態を利用することで、回路規模を大きくすることなく機能の高度化を実現する不揮発性論理回路を提供することを目的とする。
　本発明の実施形態に係る不揮発性論理回路は、一対の抵抗変化型記憶素子を有する記憶部と、前記記憶部に接続され、入力信号と、前記一対の抵抗変化型記憶素子の抵抗に対応する論理値とに基づく演算を実行する演算部と、前記一対の抵抗変化型記憶素子の抵抗が相補状態にあるか非相補状態にあるかを判別する判別回路と、前記演算部及び前記判別回路に接続され、前記演算部による演算結果に対応する信号又は前記判別回路による判別結果に対応する信号を出力する出力回路と、を備える。
　本発明によれば、一対の抵抗変化型記憶素子の抵抗が相補状態にあるか非相補状態にあるかを判別し、判別結果に対応する信号を出力可能としたことにより、回路規模を大きくすることなく機能の高度化を実現することができる。
本発明の実施形態に係る不揮発性論理回路の機能ブロック図である。 不揮発性論理回路の記憶部を構成する各ＭＴＪ素子の構造を示す模式図である。 ＭＴＪ素子のスイッチングを説明する模式図である。 ＭＴＪ素子の電流－抵抗特性を表すグラフである。 本実施形態の不揮発性論理回路により実行される処理を示すフローチャートである。 本実施形態の不揮発性論理回路の構成を示す図である。 図４の不揮発性論理回路の一例として、ＸＮＯＲ演算をする不揮発性論理回路の構成を示す図である。 一対のＭＴＪ素子が相補状態にあるときの不揮発性論理回路の動作波形を示す図である。 一対のＭＴＪ素子が非相補状態にあるときの不揮発性論理回路の動作波形を示す図である。 一対のＭＴＪ素子が相補状態にあるときのプリチャージ期間における不揮発性論理回路の動作を説明する図である。 一対のＭＴＪ素子が相補状態にあるときのプリチャージ期間における不揮発性論理回路の動作を説明する図である。 一対のＭＴＪ素子が相補状態にあるときの評価期間における不揮発性論理回路の動作を説明する図である。 一対のＭＴＪ素子が相補状態にあるときの評価期間における不揮発性論理回路の動作を説明する図である。 一対のＭＴＪ素子が非相補状態であるときの不揮発性論理回路の動作を説明する図である。 本実施形態の実施例１に係る演算装置の構成を示すブロック図である。 実施例１の演算装置を構成する各不揮発性論理回路で実行される演算に関わる信号を説明する模式図である。 図１１の各信号に対する情報の割り当てを示す表である。 実施例１の演算装置を構成する各不揮発性論理回路での演算機能を示す真理値表である。 本実施形態の実施例２に係る誤り検出装置の構成を示すブロック図である。
　以下、図面を参照して本発明の実施形態を説明する。図面全体を通して、同一又は同様の構成要素には同一の符号を付している。
　まず、本発明の実施形態に係る不揮発性論理回路１０の構成について説明する。
　図１に、不揮発性論理回路１０の機能ブロック図を示す。不揮発性論理回路１０は、不揮発性のロジックインメモリ（logic-in-memory）回路であり、図１に示すように、演算回路１と、出力回路２と、判別回路３と、を備える。
　演算回路１は、ロジック部としての演算部１１と、一対の抵抗変化型記憶素子を有するメモリとしての記憶部１２と、を備える。記憶部１２は、一対の抵抗変化型記憶素子として、一対の磁気トンネル接合素子（ＭＴＪ素子）Ｍ１及びＭ２を有する。
　演算部１１は、記憶部１２に接続され、入力信号（ｉｎ１及びｉｎ２）と、ＭＴＪ素子Ｍ１及びＭ２の抵抗（相補状態、非相補状態）に対応する論理値とに基づく演算を実行する。ここで、相補状態とは、一対のＭＴＪ素子Ｍ１及びＭ２の抵抗が、それぞれ、（低抵抗、高抵抗）又は（高抵抗、低抵抗）であることを表し、非相補状態とは、一対のＭＴＪ素子Ｍ１及びＭ２の抵抗が、それぞれ、（低抵抗、低抵抗）又は（高抵抗、高抵抗）であることを表す。
　判別回路３は、記憶部１２及び出力回路２に接続され、一対のＭＴＪ素子Ｍ１及びＭ２が相補状態にあるか非相補状態にあるかを判別する。
　出力回路２は、演算部１１及び判別回路３に接続され、出力信号（ｏｕｔ１及びｏｕｔ２）として、演算部１１による演算結果に対応する信号又は判別回路３による判別結果に対応する信号を出力する。
　不揮発性論理回路１０の構成の詳細については、後で説明する（図４及び図５参照）。
　記憶部１２を構成するＭＴＪ素子Ｍ１及びＭ２の各々は、図２Ａに示すように、フリー層１２ａ、バリア層１２ｂ及び固定層１２ｃが積層されている。フリー層１２ａ及び固定層１２ｃは、ＣｏＦｅＢ等の強磁性体からなり、バリア層１２ｂは、ＭｇＯ等の絶縁体の薄膜である。
　図２Ｂに示すように、固定層１２ｃの磁化とフリー層１２ａの磁化が同じ向きのとき（平行状態）、ＭＴＪ素子は低抵抗状態ＲＰにあり、固定層１２ｃの磁化とフリー層１２ａの磁化が互いに逆向きのとき（反平行状態）、ＭＴＪ素子は高抵抗状態ＲＡＰにある。
　図２Ｂ及び図２Ｃに示すように、ＭＴＪ素子が高抵抗状態ＲＡＰ（反平行状態）にあるときに、固定層１２ｃからフリー層１２ａへ向かう電流Ｉを流すと、電流Ｉが増加するにつれて、ＭＴＪ素子は高抵抗状態ＲＡＰを維持したまま次第に低下する。電流Ｉが閾値ＩＣＨ２を超えると（Ｉ＞ＩＣＨ２）、フリー層１２ａの磁化が反転し、ＭＴＪ素子は低抵抗状態ＲＰ（平行状態）に遷移する。その低抵抗状態ＲＰから電流Ｉを減少させると、ＭＴＪ素子は低抵抗状態ＲＰを維持し、さらに電流Ｉの向きを変えて増大させて、電流Ｉの絶対値が閾値ＩＣＨ１の絶対値を超えると（｜Ｉ｜＞｜ＩＣＨ１｜又はＩ＜ＩＣＨ１）、フリー層１２ａの磁化が反転し、ＭＴＪ素子は高抵抗状態ＲＡＰ（反平行状態）に遷移する。
　例えば、一対のＭＴＪ素子Ｍ１及びＭ２の相補状態（ＲＰ、ＲＡＰ）及び（ＲＡＰ、ＲＰ）に、それぞれ、論理値“０”及び“１”を割り当てることで、１ビットの情報を表現することができる。非相補状態（例えば、(ＲＰ、ＲＰ))も情報表現の１つとして用いると、２ビットの情報を表現することができる（図１０～図１３参照）。
　次に、図３のフローチャートを参照して、不揮発性論理回路１０により実行される処理の流れを説明する。
　演算部１１が入力信号ｉｎ１及びｉｎ２を受け付けると（ステップＳ１０１）、判別回路３は、記憶部１２を構成する一対のＭＴＪ素子Ｍ１及びＭ２の抵抗に応じて変化する、出力回路２の一対のノード（後述のノードＡ及びＢ）の電位を検知して、一対のＭＴＪ素子Ｍ１及びＭ２が相補状態にあるか非相補状態にあるかを判別する（ステップＳ１０３）。
　一対のＭＴＪ素子Ｍ１及びＭ２が相補状態にあるとき（ステップＳ１０３：ＹＥＳ）、演算部１１は、入力信号ｉｎ１及びｉｎ２と、相補状態に対応する論理値とを用いた演算を実行し、出力回路２は、演算部１１による演算結果に対応する信号ｏｕｔ１及びｏｕｔ２を出力する（ステップＳ１０５）。
　一対のＭＴＪ素子Ｍ１及びＭ２が非相補状態にあるとき（ステップＳ１０３：ＮＯ）、出力回路２は、一対のＭＴＪ素子Ｍ１及びＭ２が非相補状態にあることを示す信号ｏｕｔ１及びｏｕｔ２を出力する（ステップＳ１０７）。
　演算部１１が、一対のＭＴＪ素子Ｍ１及びＭ２の非相補状態を演算に使用する回路構成（例えば、後述の図５の回路構成）である場合、ステップＳ１０７において演算部１１は、入力信号ｉｎ１及びｉｎ２と、非相補状態に対応する論理値とを用いた演算を実行し、出力回路２は、演算部１１による演算結果に対応する信号ｏｕｔ１及びｏｕｔ２を出力する。
　次に、不揮発性論理回路１０の構成を詳細に説明する。図４に、不揮発性論理回路１０の構成を示す。
　出力回路２は、プリチャージ・センスアンプ（ＰＣＳＡ）であり（非特許文献１参照）、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）インバータ２３、２４、２５及び２６と、ＰＭＯＳ（P-channel MOS）トランジスタ２１及び２２と、を有する。ＣＭＯＳインバータ２３の入力端子は、ＣＭＯＳインバータ２４の出力端子に接続され、ＣＭＯＳインバータ２４の入力端子は、ＣＭＯＳインバータ２３の出力端子に接続されている。ＣＭＯＳインバータ２３の出力端子は、ＣＭＯＳインバータ２５の入力端子及びＰＭＯＳトランジスタ２１のドレインに接続され、ＣＭＯＳインバータ２４の出力端子は、ＣＭＯＳインバータ２６の入力端子及びＰＭＯＳトランジスタ２２のドレインに接続されている。ＰＭＯＳトランジスタ２１及び２２のソースは電源ＶＤＤに接続され、ＰＭＯＳトランジスタ２１及び２２のゲートにはクロックｃｌｋが入力される。
　以下、ＰＭＯＳトランジスタ２１のドレインと、ＣＭＯＳインバータ２３の出力端子と、ＣＭＯＳインバータ２５の入力端子との接続点を「ノードＡ」と呼び、ＰＭＯＳトランジスタ２２のドレインと、ＣＭＯＳインバータ２４の出力端子と、ＣＭＯＳインバータ２６の入力端子との接続点を「ノードＢ」と呼ぶ。
　判別回路３は、ＮＭＯＳ（N-channel MOS）トランジスタ１３、３１及び３２と、ＰＭＯＳトランジスタ３３ａと、ＮＭＯＳトランジスタ３３ｂと、ＰＭＯＳトランジスタ３４ａと、ＮＭＯＳトランジスタ３４ｂと、インバータ３５と、インバータ３６と、ＰＭＯＳトランジスタ３７と、ＰＭＯＳトランジスタ３８と、を有する。
　ＰＭＯＳトランジスタ３３ａのソースは電源ＶＤＤに接続され、ゲートにはクロックｃｌｋが入力される。ＰＭＯＳトランジスタ３３ａのドレインとＮＭＯＳトランジスタ３３ｂのドレインとは接続されている。ＮＭＯＳトランジスタ３３ｂのソースは接地されており、ゲートには、インバータ３５の出力端子が接続されている。インバータ３５の入力端子はノードＢに接続されている。以下、ＰＭＯＳトランジスタ３３ａとＮＭＯＳトランジスタ３３ｂとの接続点を「ノードＣ」と呼ぶ。
　ＰＭＯＳトランジスタ３４ａのソースは電源ＶＤＤに接続され、ゲートにはクロックｃｌｋが入力される。ＰＭＯＳトランジスタ３４ａのドレインとＮＭＯＳトランジスタ３４ｂのドレインとは接続されている。ＮＭＯＳトランジスタ３４ｂのソースは接地されており、ゲートには、インバータ３６の出力端子が接続されている。インバータ３６の入力端子はノードＡに接続されている。以下、ＰＭＯＳトランジスタ３４ａとＮＭＯＳトランジスタ３４ｂとの接続点を「ノードＤ」と呼ぶ。
　ＮＭＯＳトランジスタ３１のドレインとＮＭＯＳトランジスタ３２のドレインは、ＭＴＪ素子Ｍ１及びＭ２に接続されており、ＮＭＯＳトランジスタ３１のソースとＮＭＯＳトランジスタ３２のソースは、ＮＭＯＳトランジスタ１３のドレインに接続されている。ＮＭＯＳトランジスタ３１のゲートはノードＣに接続されている。ＮＭＯＳトランジスタ３２のゲートはノードＤに接続されている。ＮＭＯＳトランジスタ１３は、ソースが接地されており、ゲートにはクロックｃｌｋが入力される。
　ＰＭＯＳトランジスタ３７は、ソースが電源ＶＤＤに接続され、ドレインがノードＡに接続され、ゲートがノードＣに接続されている。ＰＭＯＳトランジスタ３８は、ソースが電源ＶＤＤに接続され、ドレインがノードＢに接続され、ゲートがノードＤに接続されている。
　図４の演算部１１は、論理演算の種類によって回路構成が異なる。図５には、図４の不揮発性論理回路１０の一例として、ＸＮＯＲ演算をする演算部１１Ａを備える不揮発性論理回路１０Ａの回路構成を示す。演算部１１Ａは、パストランジスタの構造を有し、ＮＭＯＳトランジスタ１１ａ、１１ｂ、１１ｃ及び１１ｄを有する。
　ＮＭＯＳトランジスタ１１ａのドレインとＮＭＯＳトランジスタ１１ｂのドレインは、ＣＭＯＳインバータ２３を構成するＮＭＯＳトランジスタのソースに接続されている。ＮＭＯＳトランジスタ１１ａのソースはＭＴＪ素子Ｍ１に接続され、ＮＭＯＳトランジスタ１１ｂのソースはＭＴＪ素子Ｍ２に接続されている。ＮＭＯＳトランジスタ１１ａのゲートには信号ｉｎ２が入力され、ＮＭＯＳトランジスタ１１ｂのゲートには信号ｉｎ１が入力される。
　ＮＭＯＳトランジスタ１１ｃのドレインとＮＭＯＳトランジスタ１１ｄのドレインは、ＣＭＯＳインバータ２４を構成するＮＭＯＳトランジスタのソースに接続されている。ＮＭＯＳトランジスタ１１ｃのソースはＭＴＪ素子Ｍ２に接続され、ＮＭＯＳトランジスタ１１ｄのソースはＭＴＪ素子Ｍ１に接続されている。ＮＭＯＳトランジスタ１１ｃのゲートには信号ｉｎ２が入力され、ＮＭＯＳトランジスタ１１ｄのゲートには信号ｉｎ１が入力される。
　次に、図６～図９を参照して、図５の不揮発性論理回路１０Ａの動作について説明する。図８Ａ～図８Ｄでは、動作に直接的に関与しない要素及び配線については、図示しないか又は点線で表している。
　不揮発性論理回路１０Ａは、図６及び図７の動作波形に示すように、クロックｃｌｋに応じてプリチャージ（Pre-charge）と評価（Evaluate）の２相をとるダイナミック回路方式で動作する（非特許文献１参照）。
　まず、図６及び図８Ａ～図８Ｄを参照して、一対のＭＴＪ素子Ｍ１及びＭ２が相補状態にあるときの不揮発性論理回路１０Ａの動作について説明する。ここでは、ＭＴＪ素子Ｍ１及びＭ２が、それぞれ、高抵抗状態ＲＡＰ及び低抵抗状態ＲＰにあるものとする。また、入力信号ｉｎ１及びｉｎ２は、それぞれ、Ｌレベル及びＨレベルであるものとする。また、以下では、Ｌレベルを０[Ｖ]（“０”）、Ｈレベルを電源電圧[Ｖ]（“１”）とする。
　プリチャージ期間（ｃｌｋ＝０）では、図８Ａに示すように、ＰＭＯＳトランジスタ２１及び２２がオンとなり、電源ＶＤＤからＰＭＯＳトランジスタ２１及び２２を経由して、それぞれ、ノードＡ及びＢがチャージされる。これにより、図８Ｂに示すように、ノードＡには電荷Ｑ１が蓄積され、ノードＢには電荷Ｑ２が蓄積され、ノードＡとノードＢはともにＨレベルとなり、ＣＭＯＳインバータ２５の出力信号ｏｕｔ１と、ＣＭＯＳインバータ２６の出力信号ｏｕｔ２は、ともにＬレベルを示す。プリチャージ期間（ｃｌｋ＝０）では、ＰＭＯＳトランジスタ３３ａ及び３４ａもオンとなるため、ノードＣ及びＤもチャージされてＨレベルとなる。
　このようにノードＡ及びＢがＨレベルになると、ＣＭＯＳインバータ２４のＮＭＯＳトランジスタがオンになるとともに、ＣＭＯＳインバータ２３のＮＭＯＳトランジスタがオンとなる。また、ノードＣ及びＤがＨレベルになると、ＮＭＯＳトランジスタ３１及び３２もオンとなる。
　評価期間（ｃｌｋ＝１）では、ＮＭＯＳトランジスタ１３がオンとなる。入力信号ｉｎ２＝１により、ＮＭＯＳトランジスタ１１ａ及び１１ｃがオン状態であることから、図８Ｃに示すように、ノードＡに蓄積された電荷Ｑ１がＮＭＯＳトランジスタ１１ａ、ＭＴＪ素子Ｍ１及びＮＭＯＳトランジスタ１３を経由してＧＮＤに流れ出すとともに、ノードＢに蓄積された電荷Ｑ２がＮＭＯＳトランジスタ１１ｃ、ＭＴＪ素子Ｍ２及びＮＭＯＳトランジスタ１３を経由してＧＮＤに流れ出す。
　このとき、一対のＭＴＪ素子Ｍ１及びＭ２は相補状態にあるため、ノードＡに蓄積された電荷Ｑ１が流れ出す速度と、ノードＢに蓄積された電荷Ｑ２が流れ出す速度に差が生じる。具体的には、高抵抗状態ＲＡＰにあるＭＴＪ素子Ｍ１は電流が流れ難いのでゆっくり流れ、低抵抗状態ＲＰにあるＭＴＪ素子Ｍ２は電流が流れやすいので早く流れることから、図６に示すように、ノードＡとノードＢとの電位差が徐々に大きくなる。
　ノードＢの電位がＣＭＯＳインバータ２３の閾値電圧よりも下がると、図８Ｄに示すように、ＣＭＯＳインバータ２３のＰＭＯＳトランジスタがオンとなり、電源ＶＤＤからＣＭＯＳインバータ２３のＰＭＯＳトランジスタを経由してノードＡがリチャージされる（Ｑ＝Ｑ１）。一方、ノードＢからＮＭＯＳトランジスタ１１ｃ、ＭＴＪ素子Ｍ２及びＮＭＯＳトランジスタ１３を経由してＧＮＤに電荷が流れ続け、最終的にノードＢの電荷はゼロになる（Ｑ＝０）。
　このように、ノードＡとノードＢとの電位差が一定の大きさに達すると、ＣＭＯＳインバータ２３及び２４により、ノードＡとノードＢとの電位差がさらに増幅されることで、ノードＡがＨレベル、ノードＢがＬレベルとなり、出力信号ｏｕｔ１＝０及びｏｕｔ２＝１が確定する。評価期間における出力信号により、ＭＴＪ素子Ｍ１及びＭ２が相補状態にあると判別することができ、且つＭＴＪ素子Ｍ１が高抵抗状態ＲＡＰ、ＭＴＪ素子Ｍ２が低抵抗状態ＲＰにあると判別することができる。
　次に、図７及び図９を参照して、一対のＭＴＪ素子Ｍ１及びＭ２が非相補状態にあるときの不揮発性論理回路１０Ａの動作について説明する。ここでは、ＭＴＪ素子Ｍ１及びＭ２がともに低抵抗状態ＲＰにあるものとする。また、入力信号ｉｎ１及びｉｎ２は、それぞれ、Ｌレベル（“０”）及びＨレベル（“１”）であるものとする。
　プリチャージ期間（ｃｌｋ＝０）では、一対のＭＴＪ素子Ｍ１及びＭ２が相補状態にあるときも非相補状態にあるときも同様の動作をする（図８Ａ及び図８Ｂ参照）。
　評価期間（ｃｌｋ＝１）において、ノードＡに蓄積された電荷がＮＭＯＳトランジスタ１１ａ、ＭＴＪ素子Ｍ１及びＮＭＯＳトランジスタ１３を経由してＧＮＤに流れ出すとともに、ノードＢに蓄積された電荷がＮＭＯＳトランジスタ１１ｃ、ＭＴＪ素子Ｍ２及びＮＭＯＳトランジスタ１３を経由してＧＮＤに流れ出す。このとき、一対のＭＴＪ素子Ｍ１及びＭ２は非相補状態にあるため、ノードＡに蓄積された電荷が流れ出す速度と、ノードＢに蓄積された電荷が流れ出す速度に差が生じないまま、ノードＡの電位とノードＢの電位は同時に下がり続ける。
　ノードＡの電位とノードＢの電位が、インバータ３５及び３６の閾値電圧よりも下がると、ＮＭＯＳトランジスタ３３ｂ及び３４ｂがオンとなり（図９の（i））、プリチャージ期間に蓄積されていたノードＣの電荷とノードＤの電荷が放出され（図９の（ii））、ノードＣの電位とノードＤの電位が下がる。これにより、ＰＭＯＳトランジスタ３７及び３８がオンとなり、ＮＭＯＳトランジスタ３１及び３２はオフとなる（図９の（iii））。その結果、ＮＭＯＳトランジスタ３１及び３２は非導通状態となる一方、電源ＶＤＤからＰＭＯＳトランジスタ３７及び３８を経由して、それぞれ、ノードＡ及びＢがリチャージされる（図９の（iv））。これにより、不揮発性論理回路１０Ａはプリチャージ期間と同様の状態になり、ノードＡ及びＢはともにＨレベルとなり、出力信号ｏｕｔ１＝０及びｏｕｔ２＝０となる。このように、評価期間における出力信号により、ＭＴＪ素子Ｍ１及びＭ２が非相補状態にあると判別することができる。
　従来の不揮発性論理回路は、判別回路３（特に、ＰＭＯＳトランジスタ３３ａと、ＮＭＯＳトランジスタ３３ｂと、ＰＭＯＳトランジスタ３４ａと、ＮＭＯＳトランジスタ３４ｂと、インバータ３５及び３６と、ＰＭＯＳトランジスタ３７及び３８）を有していない。このような従来の不揮発性論理回路では、一対のＭＴＪ素子Ｍ１及びＭ２が非相補状態にあるとき、評価期間（ｃｌｋ＝１）において、ノードＡに蓄積された電荷が流れ出す速度と、ノードＢに蓄積された電荷が流れ出す速度に差が生じないまま、ノードＡの電位とノードＢの電位が同時に下がり続け、回路動作が不安定となる。具体的には、素子ばらつき等の影響によって、２つのインバータによって構成されたＳＲＡＭ構造の何れかの安定点に遷移する。このように、従来の不揮発性論理回路では、非相補状態に対応する出力が保証されないため、非相補状態は使用することができず、突発的に非相補状態になってしまったとしても、その状態を判別することができなかった。
　これに対し、本実施形態の不揮発性論理回路１０Ａでは、一対のＭＴＪ素子Ｍ１及びＭ２が非相補状態にあるとき、評価期間において、判別回路３によって、出力回路２のノードＡ及びＢの電位が閾値より下がったことを検知し、ノードＡ及びＢをリチャージさせることで更なる電荷の放出を食い止めている。これにより、非相補状態に対応する出力が保証されるとともに、非相補状態が判別可能となる。言うまでもなく、一対のＭＴＪ素子Ｍ１及びＭ２がともに高抵抗状態ＲＡＰにあるときも、同様に非相補状態が判別可能となる。
　以上のように、本実施形態に係る不揮発性論理回路１０及び１０Ａによれば、相補状態をとる一対のＭＴＪ素子を用いて１ビット（２状態）を表現していた従来の回路構造に対し、従来使用していなかった非相補状態を検出する機構（判別回路３）を組み込むことで、回路規模を大きくすることなく機能の高度化が可能となる。また、相補状態だけでなく非相補状態も利用することで、ＭＴＪ素子の性質を最大限に活かした設計が可能となる。さらに、一対のＭＴＪ素子Ｍ１及びＭ２が非相補状態にあるときであっても、非相補状態に対応する出力が保証されるため、信頼性を高めることができる。
　次に、図１０～図１３を参照して、本実施形態に係る不揮発性論理回路１０Ａ（図５～図９参照）を３値化ニューラルネットワーク（ＴＮＮ）に適用した実施例１を説明する。
　図１０は、実施例１に係る演算装置１００Ａの構成を示すブロック図である。演算装置１００Ａは、図１０に示すように、複数の不揮発性論理回路１０Ａと、複数の不揮発性論理回路１０Ａの各々の出力端子に接続された加算器５０とを備える。実施例１において、各不揮発性論理回路１０Ａは、ＴＮＮの主要な構成要素であるTernary Computation Unit（ＴＣＵ）に対応する。
　実施例１では、一対のＭＴＪ素子Ｍ１及びＭ２の抵抗状態を、それぞれ、ｍ１及びｍ２と表記する。また、高抵抗状態ＲＡＰを“１”、低抵抗状態ＲＰを“０”と表記する。また、図１１に示すように、入力信号（ｉｎ１、ｉｎ２）が表す論理値をＩＮ、抵抗状態（ｍ１、ｍ２）が表す論理値をＭ、出力信号（ｏｕｔ１、ｏｕｔ２）が表す論理値をＯＵＴと表記する。また、図１２に示すように、３つの状態（０、１）、（０、０）及び（１、０）に対し、それぞれ、論理値“＋１”、“０”及び“－１”を割り当てる。
　図１３に、各不揮発性論理回路１０Ａによる演算機能の真理値表を示す。各不揮発性論理回路１０Ａにより、入力信号（ｉｎ１、ｉｎ２）に重みとして抵抗状態（ｍ１、ｍ２）を掛けて出力信号（ｏｕｔ１、ｏｕｔ２）が求められる。すなわち、乗算ＩＮ×Ｍ＝ＯＵＴが実行される。複数の不揮発性論理回路１０Ａの各々で求められた出力信号（ｏｕｔ１、ｏｕｔ２）は加算器５０で加算される。
　実施例１によれば、非相補状態（０、０）も情報表現の１つとして用いているため、ＴＮＮにおける３値表現（＋１、０、－１）による乗算を行う演算ブロックＴＣＵを２つのＭＴＪ素子Ｍ１及びＭ２を用いてコンパクトに構成することができる。これにより、ＡＩハードウェアのニーズに対するブレークスルーを回路・デバイス技術によって与えることができる。
　次に、図１４を参照して、本実施形態に係る不揮発性論理回路１０を誤り検出に適用した実施例２を説明する。
　図１４に、実施例２に係る誤り検出装置１００Ｂの構成を示す。誤り検出装置１００Ｂは、図１４に示すように、不揮発性論理回路１０ＢとＮＯＲゲート６０とを備える。不揮発性論理回路１０Ｂは、図４の不揮発性論理回路１０と同一の回路で構成されている。不揮発性論理回路１０Ｂの出力回路２の出力端子がＮＯＲゲート６０の入力端子に接続されている。
　不揮発性論理回路１０Ｂの一対のＭＴＪ素子Ｍ１及びＭ２が相補状態にあるとき、出力信号ｏｕｔ１及びｏｕｔ２も相補の値（（０、１）又は（１、０））となり、ＮＯＲゲート６０から論理値“０”が出力される。一方、一対のＭＴＪ素子Ｍ１及びＭ２が非相補状態にあるとき、評価期間において出力信号ｏｕｔ１及びｏｕｔ２も非相補の値（０、０）となり、ＮＯＲゲート６０から論理値“１”がエラー信号ＥＲＲとして出力される。
　実施例２によれば、書き込みエラー又はリードディスターブによって一対のＭＴＪ素子Ｍ１及びＭ２が非相補状態となっても、出力信号ｏｕｔ１及びｏｕｔ２がいずれも低電位となることが保証される。これにより、非特許文献２のようにリファレンス抵抗や比較回路を別途設ける必要がなく、評価期間において、出力信号ｏｕｔ１及びｏｕｔ２が相補出力になっているか否かをチェックするだけで、一対のＭＴＪ素子Ｍ１及びＭ２の状態に誤りが生じているか否かを検出することができる。
　なお、本発明は、上述の実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において種々の変形が可能である。
　例えば、上述の実施形態では、演算部１１の例として、ＸＮＯＲ演算を行う演算部１１Ａを挙げたが、演算目的に応じて他の論理演算（ＡＮＤ、ＯＲなど）を行う回路構成を採用してもよい。
　また、記憶部１２が有する抵抗変化型記憶素子はＭＴＪ素子に限定されず、ＭＴＪ素子以外の抵抗変化型記憶素子を採用してもよい。
１　　演算回路
２　　出力回路
３　　判別回路
１０、１０Ａ、１０Ｂ　　不揮発性論理回路
１１、１１Ａ　　演算部
１２　　記憶部
１２ａ　　フリー層
１２ｂ　　バリア層
１２ｃ　　固定層
１３、３１、３２、３３ｂ、３４ｂ　　ＮＭＯＳトランジスタ
２１、２２、３３ａ、３４ａ、３７、３８　　ＰＭＯＳトランジスタ
２３、２４、２５、２６　　ＣＭＯＳインバータ
５０　　加算器
６０　　ＮＯＲゲート
１００Ａ　　演算装置
１００Ｂ　　誤り検出装置
Ａ、Ｂ、Ｃ、Ｄ　　ノード
Ｍ１、Ｍ２　　ＭＴＪ素子
 

Claims (7)

  1. 　一対の抵抗変化型記憶素子を有する記憶部と、
    　前記記憶部に接続され、入力信号と、前記一対の抵抗変化型記憶素子の抵抗に対応する論理値とに基づく演算を実行する演算部と、
    　前記一対の抵抗変化型記憶素子の抵抗が相補状態にあるか非相補状態にあるかを判別する判別回路と、
    　前記演算部及び前記判別回路に接続され、前記演算部による演算結果に対応する信号又は前記判別回路による判別結果に対応する信号を出力する出力回路と、
    　を備える不揮発性論理回路。
  2. 　前記一対の抵抗変化型記憶素子の抵抗が相補状態にあるとき、
    　前記演算部は、前記入力信号と、相補状態に対応する論理値とを用いた演算を実行し、
    　前記出力回路は、前記演算部による演算結果に対応する信号を出力する、請求項１に記載の不揮発性論理回路。
  3. 　前記一対の抵抗変化型記憶素子の抵抗が非相補状態にあるとき、
    　前記出力回路は、前記一対の抵抗変化型記憶素子の抵抗が非相補状態にあることを示す信号を出力する、請求項１又は２に記載の不揮発性論理回路。
  4. 　前記一対の抵抗変化型記憶素子の抵抗が非相補状態にあるとき、
    　前記演算部は、前記入力信号と、非相補状態に対応する論理値とを用いた演算を実行し、
    　前記出力回路は、前記演算部による演算結果に対応する信号を出力する、請求項１又は２に記載の不揮発性論理回路。
  5. 　前記出力回路は、前記一対の抵抗変化型記憶素子の抵抗に応じて電位が変化する一対のノードを有し、
    　前記判別回路は、前記一対のノードの電位を検知して、前記一対の抵抗変化型記憶素子の抵抗が相補状態にあるか非相補状態にあるかを判別する、請求項１～４の何れか１項に記載の不揮発性論理回路。
  6. 　前記一対の抵抗変化型記憶素子の抵抗が非相補状態にあるとき、
    　前記判別回路は、前記一対のノードの電位が閾値よりも下がると、当該一対のノードをチャージさせる、請求項５に記載の不揮発性論理回路。
  7. 　前記一対の抵抗変化型記憶素子の各々は磁気トンネル接合素子である、請求項１～６の何れか１項に記載の不揮発性論理回路。
     

     
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003217277A (ja) * 2001-11-14 2003-07-31 Mitsubishi Electric Corp 薄膜磁性体記憶装置およびその情報プログラム方法
JP2005235307A (ja) * 2004-02-19 2005-09-02 Tohoku Techno Arch Co Ltd 磁気抵抗効果素子を用いたロジックインメモリ回路
WO2013047213A1 (ja) * 2011-09-27 2013-04-04 日本電気株式会社 不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性を高めた不揮発論理ゲート
WO2013187193A1 (ja) * 2012-06-11 2013-12-19 日本電気株式会社 不揮発性論理ゲート素子
JP2015170378A (ja) * 2014-03-07 2015-09-28 国立大学法人東北大学 論理回路
US20160259676A1 (en) * 2015-03-03 2016-09-08 Intel Corporation Apparatus and method for detecting single flip-error in a complementary resistive memory

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102111738B1 (ko) * 2013-06-05 2020-05-15 삼성전자주식회사 메모리 장치, 메모리 시스템 및 이의 동작 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003217277A (ja) * 2001-11-14 2003-07-31 Mitsubishi Electric Corp 薄膜磁性体記憶装置およびその情報プログラム方法
JP2005235307A (ja) * 2004-02-19 2005-09-02 Tohoku Techno Arch Co Ltd 磁気抵抗効果素子を用いたロジックインメモリ回路
WO2013047213A1 (ja) * 2011-09-27 2013-04-04 日本電気株式会社 不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性を高めた不揮発論理ゲート
WO2013187193A1 (ja) * 2012-06-11 2013-12-19 日本電気株式会社 不揮発性論理ゲート素子
JP2015170378A (ja) * 2014-03-07 2015-09-28 国立大学法人東北大学 論理回路
US20160259676A1 (en) * 2015-03-03 2016-09-08 Intel Corporation Apparatus and method for detecting single flip-error in a complementary resistive memory

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