TW201835907A - 非揮發性半導體記憶裝置 - Google Patents

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鈴木義典
宮崎隆行
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Abstract

本發明提供一種能使讀出時間高速化之非揮發性半導體記憶裝置。 一實施形態之非揮發性半導體記憶裝置包含電流源、箝位電路、記憶胞、及感測放大器。電流源之一端與電源連接，自另一端流出參考電流。箝位電路包含控制電晶體及放大電路，對位元線負載電容充電，將控制電晶體之另一端箝位於胞參考電壓。記憶胞包含電阻變化型元件，一端經由位元線與箝位電路連接，另一端與字元線連接。改測放大器檢測電阻變化型元件中記憶之資料。

Description

非揮發性半導體記憶裝置
本發明之實施形態係關於一種非揮發性半導體記憶裝置。
電阻變化型記憶體ReRAM(Resistive Random Access Memory)、相變式記憶體PCMRAM(Phase Change Random Access Memory)、磁阻式記憶體MRAM(Magnetoresistive Random Access Memory)於記憶胞內包含電阻變化型元件，作為下一代非揮發性半導體記憶裝置而於多方面進行了開發。
本發明提供一種能使讀出時間高速化之非揮發性半導體記憶裝置。 根據一實施形態，非揮發性半導體記憶裝置包含電流源、箝位電路、記憶胞、感測放大器。電流源之一端與電源連接，自電流源之另一端流出參考電流。箝位電路包含控制電晶體及放大電路。控制電晶體之一端與電流源之另一端連接。放大電路於輸入側之正極埠輸入胞參考電壓，輸入側之負極埠與控制電晶體之另一端連接，輸出側與控制電晶體之控制端子連接，自控制電晶體之另一端向輸入側之負極埠輸入反饋信號，向控制電晶體之控制端子輸出差動放大之信號。箝位電路對位元線負載電容充電，將控制電晶體之另一端箝位於胞參考電壓。記憶胞包含電阻變化型元件，一端經由位元線與箝位電路連接，另一端與字元線連接。感測放大器檢測電阻變化型元件中記憶之資料。
以下，一邊參照圖式一邊對本發明之實施形態進行說明。 (第1實施形態) 首先，參照圖式對本發明之第1實施形態之非揮發性半導體記憶裝置進行說明。圖1係表示非揮發性半導體記憶裝置之方塊圖。於本實施形態中，使用包含控制電晶體及放大電路之箝位電路，對位元線負載電容高速地充電，使讀出時間高速化。 如圖1所示，非揮發性半導體記憶裝置100包含控制電路10、解碼器/驅動器電路11、字元線選擇電路12、位元線選擇電路13、記憶胞陣列14、寫入讀出電路15、及輸入輸出電路16。非揮發性半導體記憶裝置100係電阻變化型記憶體ReRAM(Resistive Random Access Memory)。非揮發性半導體記憶裝置100與主機200進行各種資訊之交換。 控制部10自主機200接收寫入請求/讀出請求等。控制部10與解碼器/驅動器電路11之間進行指令/狀態等之交換。控制部10經由位址線將位址資訊發送至字元線選擇電路12。控制部10經由位址線將位址資訊發送至位元線選擇電路13。控制部10將寫入/預充電/讀出等控制信號發送至寫入讀出電路15。控制部10經由資料輸入輸出線與輸入輸出電路16之間進行資料之交換。控制部10將自輸入輸出電路16讀出之資料發送至主機200。 解碼器/驅動器電路11將控制信號發送至字元線選擇電路12。解碼器/驅動器電路11將控制信號發送至位元線選擇電路13。字元線選擇電路12基於解碼器/驅動器電路11之控制信號及控制部10之位址資訊而選擇字元線。位元線選擇電路13基於解碼器/驅動器電路11之控制信號及控制部10之位址資訊而選擇位元線。 記憶胞陣列14係複數個記憶胞、複數個字元線、複數個位元線三維配置而成之記憶胞陣列。 寫入讀出電路15基於控制電路10之控制信號，執行記憶胞之寫入/預充電/讀出等。輸入輸出電路16與寫入讀出電路15之間進行資料之交換。 如圖2所示，寫入讀出電路15包含電流源1、箝位電路2、感測放大器3、開關SW1、開關SW2。寫入讀出電路15經由位元線BL與記憶胞MC1連接。 記憶胞MC1包含記憶2值(高電阻狀態/低電阻狀態)之電阻變化型元件Rcell。電阻變化型元件Rcell之一端與位元線BL連接，另一端與字元線WL連接。於位元線BL與低電位側電源(接地電位)Vss之間形成位元線負載電容Cbl。再者，位元線負載電容Cbl亦被稱為位元線寄生電容。 電流源1之一端與高電位側電源Vdd連接，另一端與節點N1連接。於開關SW1之一端輸入感測放大器參考信號Scmpref，另一端與節點N1連接，當控制信號Sprechen為啟動狀態時接通並將感測放大器參考信號Scmpref發送至節點N1。 箝位電路2包含控制電晶體MT1、及放大電路21。控制電晶體MT1係Nch MOS電晶體。控制電晶體MT1之一端(汲極)與節點N1連接，控制端子(閘極)與放大電路21之輸出側連接，另一端(源極)與節點N2連接。 當記憶胞MC1進行讀出動作時，位元線BL流通胞電流Icell。 放大電路21係高增益且高速動作之負反饋差動放大電路。於放大電路21之輸入側之正極(+)埠輸入單元參考信號Scellref，輸入側之負極(-)埠與節點N2連接。放大電路21將單元參考信號Scellref與自節點N2反饋之反饋信號Sfd進行比較，將比較放大後之信號輸出至控制電晶體MT1之控制端子(閘極)。 開關SW2之一端與節點N2連接，另一端經由位元線BL與記憶胞MC1連接。開關SW2由例如多工器(Multiplexer)構成，當控制信號Ssaen為啟動狀態時，將節點N2與位元線BL之間連接。 於感測放大器3之輸入側輸入節點N1之電壓資訊(檢測電壓)及感測放大器參考信號Scmpref，檢測出記憶胞MC1之電阻變化型元件Rcell中記憶之資料，並作為感測放大器輸出信號Scmpout輸出。 於本實施形態中，記憶胞設為由電阻變化型元件Rcell構成之記憶胞MC1，但亦可使用圖3(a)所示之記憶胞MC2、或者圖3(b)所示之記憶胞MC3。 如圖3(a)所示，記憶胞MC2包含電阻變化型元件Rcell及二極體D1。電阻變化型元件Rcell之一端與位元線BL連接。二極體D1之陽極與電阻變化型元件Rcell之另一端連接，陰極與字元線WL連接。於位元線BL與低電位側電源(接地電位)之間形成位元線負載電容Cbla。 如圖3(b)所示，記憶胞MC3包含控制電晶體MT2及電阻變化型元件Rcell。控制電晶體MT2係Nch MOS電晶體。控制電晶體MT2之一端(汲極)與位元線BL連接，控制端子(閘極)與字元線WL連接。電阻變化型元件Rcell之一端與控制電晶體MT2之另一端(源極)連接，另一端與低電位側電源(接地電位)連接。於位元線BL與低電位側電源(接地電位)之間形成位元線負載電容Cblb。位元線負載電容Cbl具有大至例如數pF之值。 如圖4所示，電流源1由電流鏡電路構成。具體而言，電流源1包含Pch MOS電晶體PMT1及Pch MOS電晶體PMT2。 Pch MOS電晶體PMT1之一端(源極)與高電位側電源Vdd連接，控制端子(閘極)與另一端(汲極)連接，自另一端(汲極)側流出單元基準電流ref。Pch MOS電晶體PMT2之一端(源極)與高電位側電源Vdd連接，控制端子(閘極)與Pch MOS電晶體PMT1之控制端子(閘極)連接，自另一端(汲極)側流出參考電流Icellref。 此處，當Pch MOS電晶體PMT1與Pch MOS電晶體PMT2之密勒比為1(Wg(pmt1)(閘極寬)/Lg(pmt1)(閘極長)=Wg(pmt2)(閘極寬)/Lg(pmt2)(閘極長))時，參考電流Icellref設定為與參考基準電流Icellrf相同。 如圖5所示，感測放大器3包含電容器C1、反相器INV1、開關SW3。 電容器C1之一端與節點N1連接。開關SW3之一端與電容器C1之另一端及反相器INV1之輸入側連接，另一端與反相器INV1之輸出側連接，當感測放大器參考信號Scmpref為啟動狀態時接通並使反相器INV1之輸出側與輸入側連接。 反相器INV1之輸入側與電容器C1之另一端連接，將輸入側之資料反轉。當感測放大器參考信號Scmpref為啟動狀態時，反相器INV1之輸出側之信號被反饋輸入至輸入側。利用反相器INV1及開關SW3，檢測出記憶胞MC1之電阻變化型元件Rcell中記憶之資料，並作為感測放大器輸出信號Scmpout輸出。 其次，參照圖6對記憶胞之讀出動作進行說明。圖6係表示記憶胞之讀出動作之時序圖。 如圖6所示，若控制信號Sprechen自“低”位準之失效狀態(以後，稱為“失效(disable)”狀態)變化為“高”位準之啟動狀態(以後，稱為“啟動(enable)”狀態)，則開關SW1接通，感測放大器參考信號Scmpref被輸入至節點N1。 若控制信號Sprechen維持“啟動”狀態，且控制信號Ssaen自“失效”狀態變化為“啟動”狀態，則開關SW2接通，箝位電路2開始動作。 具體而言，若輸入作為單元參考信號Scellref之胞參考電壓Vcellref至箝位電路2之放大電路21，則放大電路21將胞參考電壓Vcellref與自節點N2反饋輸入之反饋信號Sfd之電壓進行比較，將比較放大後之信號輸入至控制電晶體MT1之控制端子(閘極)，以使節點N2之電壓於短時間內成為胞參考電壓Vcellref之方式高速動作。 藉由箝位電路2之動作，位元線負載電容Cbl被快速充電，於充電時間T11，節點N2(位元線負載電容Cbl之一端側)被箝位於胞參考電壓Vcellref。即，位元線負載電容Cbl於短時間內被預充電，一端迅速被箝位於胞參考電壓Vcellref。 此處，箝位電路2之放大電路21使用高增益、高速差動放大電路，因此，即便節點N2之電壓接近胞參考電壓Vcellref，對位元線負載電容Cbl充電之充電電流亦不會變小。因此，節點N2之電壓變化不會產生拖尾。 其次，若控制信號Ssaen維持“啟動”狀態，且控制信號Sprechen自“啟動”狀態變化為“失效”狀態，則阻斷對節點N1供給感測放大器參考信號Scmpref。當阻斷感測放大器參考信號Scmpref之供給時，胞電流Icell自控制電晶體MT1向記憶胞MC1流動。電流源1會流出參考電流Icellref，並根據胞電流Icell及參考電流Icellref之大小，決定係向感測放大器3側供給電流還是自感測放大器3側引走電流。結果，節點N1上升或者下降，開始利用感測放大器3進行記憶胞之資料讀出。 當電阻變化型元件Rcell中記憶之資料為低電阻狀態之值時，節點N1之檢測電壓Vsense逐漸降低。相對地，當電阻變化型元件Rcell中記憶之資料為高低電阻狀態之值時，節點N1之檢測電壓Vsense逐漸上升。 感測放大器3對節點N1之檢測電壓Vsense之變化進行檢測。當電阻變化型元件Rcell中記憶之資料為低電阻狀態之值時，輸出高於反相器INV1之閾值電壓Vth之感測放大器輸出信號Scmpout(“高”位準)。相對地，當電阻變化型元件Rcell中記憶之資料為高電阻狀態之值時，輸出低於反相器INV1之閾值電壓Vth之感測放大器輸出信號Scmpout(“低”位準)。 其次，參照圖7對比較例之箝位電路進行說明。圖7係表示比較例之寫入讀出電路之電路圖。再者，比較例之非揮發性半導體記憶裝置除寫入讀出電路以外，具有與本實施形態之非揮發性半導體記憶裝置100相同之構造，因此僅對不同之部分進行說明。 如圖7所示，比較例之寫入讀出電路15a包含電流源1、感測放大器3a、控制電晶體MT1、開關SW2、開關SW11。 控制電晶體MT1之一端(汲極)與節點N1連接，向控制端子(閘極)輸入控制信號Sclmp，另一端(源極)與節點N2連接。控制電晶體MT1根據箝位信號Sclamp將節點N2箝位於僅降低控制電晶體MT1之閾值電壓(Vth)之電壓。 當記憶胞MC1進行讀出動作時，位元線BL流通胞電流Icell。 開關SW11之一端與節點N1連接，於另一端輸入感測放大器參考信號Scmpref。開關SW11於均衡信號Seqen為“啟動”狀態時接通。 感測放大器3a之輸入側之正極(+)埠與節點N1連接，於輸入側之負極(-)埠輸入感測放大器參考信號Scmpref，檢測出記憶胞MC1之電阻變化型元件Rcell中記憶之資料，並作為感測放大器輸出信號Scmpout輸出。 其次，參照圖8對比較例之記憶胞之讀出動作進行說明。圖8係表示比較例之記憶胞之讀出動作之時序圖。 如圖8所示，若均衡信號Seqen自“失效”狀態變化為“啟動”狀態，則開關SW11接通。 其次，若均衡信號Seqen維持“啟動”狀態，且控制信號Ssaen自“失效”狀態變化為“啟動”狀態，則開始對位元線負載電容Cbl充電。 比較例中，控制電晶體MT1根據控制信號Sclmp將節點N2設定為僅降低控制電晶體MT1之閾值電壓(Vth)之電壓。再者，節點N2越接近該電壓，控制電晶體MT1越接近斷開狀態，充電電流變得越小，達到固定電壓之充電時間T22變得越長。 因此，需要將均衡信號Seqen之“啟動”狀態之時間設定為較長。 其次，若控制信號Ssaen維持“啟動”狀態，且均衡信號Seqen自“啟動”狀態變化為“失效”狀態，則充至位元線負載電容Cbl中之電荷逐漸放電，開始進行感測放大器3a之記憶胞之資料讀出。 當電阻變化型元件Rcell中記憶之資料為低電阻狀態之值時，逐漸降低。相對地，當電阻變化型元件Rcell中記憶之資料為高電阻狀態之值時，逐漸上升。 感測放大器3a將節點N1之檢測電壓Vsense輸入至輸入側之正極(+)埠，輸入感測放大器參考信號Scmpref之電壓，進行比較運算處理，將比較結果作為感測放大器輸出信號Scmpout輸出。 當電阻變化型元件Rcell中記憶之資料為低電阻狀態之值時，由於低於感測放大器參考信號Scmpref之電壓，因此，輸出“低”位準之感測放大器輸出信號Scmpout。相對地，當電阻變化型元件Rcell中記憶之資料為高電阻狀態之值時，由於高於感測放大器參考信號Scmpref之電壓，因此，輸出“高”位準之感測放大器輸出信號Scmpout。 於比較例之非揮發性半導體記憶裝置中，為了對位元線負載電容Cbl充電，均衡信號Seqen之“啟動”狀態之時間(均衡時間)變長，對位元線負載電容Cbl充電之充電時間T22變長。 於本實施形態之非揮發性半導體記憶裝置100中，充電時間T11不依賴於位元線負載電容Cbl及胞電流。相對地，於比較例之非揮發性半導體記憶裝置中，充電時間T22依賴於位元線負載電容Cbl及胞電流。 其次，參照圖9對非揮發性半導體記憶裝置之位元線負載電容充電時間進行說明。圖9係表示位元線負載電容充電時間之圖。 如圖9所示，於本實施形態之非揮發性半導體記憶裝置100中，與比較例之非揮發性半導體記憶裝置相比較，可大幅縮短充電時間。再者，本實施形態之充電時間T11依賴於放大電路21之速度及消耗電流。若使放大電路21高速化，便能縮短充電時間T11，若增加消耗電流，便能縮短充電時間T11。 如上所述，於本實施形態之非揮發性半導體記憶裝置中，設置包含電流源1、箝位電路2、感測放大器3、開關SW1、開關SW2之寫入讀出電路15。寫入讀出電路15經由位元線BL與記憶胞MC1連接。箝位電路2包含控制電晶體MT1、放大電路21。放大電路21將單元參考信號Scellref與自節點N2反饋之反饋信號Sfd進行比較，將比較放大後之信號輸出至控制電晶體MT1之控制端子(閘極)。箝位電路2對位元線負載電容Cbl進行快速充電，使節點N2於短時間內箝位於胞參考電壓Vcellref。 因此，能使位元線負載電容Cbl之充電時間T11短時間化，且充電時間T11不依賴於位元線負載電容Cbl及胞電流Icell。因此，能使記憶胞MC1之資料讀出動作高速化。 再者，於本實施形態中，將非揮發性半導體記憶裝置設為ReRAM，但並不一定限定於此。例如，亦可應用於具有電阻變化型元件之PCRAM或MRAM。 (第2實施形態) 其次，參照圖式對本發明之第2實施形態之非揮發性半導體記憶裝置進行說明。圖10係表示寫入讀出電路之電路圖。於本實施形態中，使用箝位電路、判定電路及DA轉換器，同時實現位元線負載電容之高速充電與多值記憶胞資料之高速讀出。 以下，對與第1實施形態相同之構成部分標附相同符號，並省略該部分之說明，僅對不同之部分進行說明。 如圖10所示，本實施形態之非揮發性半導體記憶裝置之寫入讀出電路151包含電流源1、箝位電路、感測放大器3、判定電路4、DA轉換器5、開關SW1、開關SW2。 寫入讀出電路151經由位元線BL與記憶胞MC1n連接。記憶胞MC1n包含記憶多值資料之電阻變化型元件Rcelln。電阻變化型元件Rcelln之一端與位元線BL連接，另一端與字元線WL連接。 當記憶胞MC1n進行讀出動作時，位元線BL流通胞電流Icell。 電阻變化型元件Rcelln之多值資料如圖11(a)所示，分為記憶胞電阻值不同之資料“A”組、資料“B”組、……、資料“N-1”組、資料“N”組之n種(其中，n為2以上之整數)。各組相互隔開。 可如圖11(b)表示般顯示資料節點N1之檢測電壓Vsense、電阻變化型元件Rcelln之多值資料、胞參考電壓Vcellref之關係。例如，於資料“N-1”組與資料“N”組之間配置胞參考電壓Vcellref(1)。於未圖示之資料“N-2”組與資料“N-1”組之間配置胞參考電壓Vcellref(2)。於資料“B”組與未圖示之資料“C”組之間配置胞參考電壓Vcellref(m-1)。於資料“A”組與資料“B”組之間配置胞參考電壓Vcellref(m)。 此處，資料“N”組之記憶胞之電阻變化型元件Rcelln例如為高電阻狀態。資料“A”組、資料“B”組、……、資料“N-1”組之記憶胞之電阻變化型元件Rcelln被執行例如低電阻化處理，電阻變化型元件Rcelln之狀態改變，而電阻值改變。 判定電路4輸入感測放大器3所檢測出之電阻變化型元件Rcelln之資料資訊、即感測放大器輸出信號Scmpout。判定電路4判定記憶胞MC1n之電阻變化型元件Rcelln中記憶之資料資訊存在於圖11所示之2個資料組群之哪一資料組群。例如，將第1組群設為資料“A”組、資料“B”組、……、資料“k-1”組，將第2組群設為資料“k-1”組、……、資料“N-1”組、資料“N”組。基於判定結果，將電阻變化型元件Rcelln中記憶之資料資訊所存在之資料組群進而分為兩部分，並變更胞參考電壓Vcellref。利用數位運算處理進行判定電路4中之判定處理、胞參考電壓Vcellref之變更處理等。 DA轉換器5設置於判定電路4與放大電路21之輸入側之正極(+)埠之間。DA轉換器5基於自判定電路4輸出之輸出信號，將作為類比信號之變更後之單元參考信號Scellrefx，作為反饋信號輸出至放大電路21之輸入側之正極(+)埠。此處，於初始讀出動作中，單元參考信號Scellref被輸入至放大電路21之輸入側之正極(+)埠。 其次，參照圖12對本實施形態之非揮發性半導體記憶裝置之記憶胞之讀出動作進行說明。圖12係表示記憶胞之讀出動作之流程圖。 如圖12所示，首先，將控制信號Sprechen設為“啟動”狀態，使開關SW1接通，將感測放大器參考信號Scmpref輸入至節點N1。將控制信號Ssaen設為“啟動”狀態，使開關SW2接通，將胞參考電壓Vcellref輸入至箝位電路2之放大電路21之輸入側之正極(+)埠。此處，如圖12所示，胞參考電壓Vcellref較佳為選擇與記憶胞電阻值分佈於中央值之資料組相鄰之胞參考電壓(步驟S1)。 當開關SW2接通而輸入胞參考電壓Vcellref時，箝位電路2開始動作，於短時間內對位元線負載電容Cbl充電並使節點N2箝位於胞參考電壓Vcellref(步驟S2)。 當開關SW1斷開時，根據胞電流Icell及參考電流Icellref之大小，節點N1之電壓改變，感測放大器3開始動作，輸出感測放大器輸出信號Scmpout(步驟S3)。 判定電路4輸入感測放大器輸出信號Scmpout，判定記憶胞MC1n之電阻變化型元件Rcelln中記憶之資料存在於2個資料組群內之哪一資料組群(步驟S4)。 於接下來之步驟中，判定電路4將2個資料組群內電阻變化型元件Rcelln中記憶之資料所存在之資料組群進而分為兩部分，並變更胞參考電壓Vcellref。DA轉換器4基於判定電路4之判定結果，將作為類比值之變更後之胞參考電壓Vcellrefx，作為反饋信號輸出至放大電路21之輸入側之正極(+)埠(步驟S5)。 於能夠特定出電阻變化型元件Rcelln中記憶之資料存在於圖11所示之哪個資料組之前，進行N次判定處理，判定是否最接近。 如上所述，於本實施形態之非揮發性半導體記憶裝置中，設置包含電流源1、箝位電路、感測放大器3、判定電路4、DA轉換器5、開關SW1、開關SW2之寫入讀出電路151。寫入讀出電路151經由位元線BL與記憶胞MC1n連接。記憶胞MC1n包含記憶多值資料之電阻變化型元件Rcelln。電阻變化型元件Rcelln之一端與位元線BL連接，另一端與字元線WL連接。判定電路4輸入感測放大器輸出信號Scmpout，並判定記憶胞MC1n之電阻變化型元件Rcelln中記憶之資料資訊存在於哪個資料組群。再者，於判定中，進行例如N次(N：2以上)比較。DA轉換器5將變更後之單元參考信號Scellrefx作為反饋信號輸出至放大電路21之輸入側之正極(+)埠。藉由對存在於哪個資料組群之判定，進行例如N次(N：2以上)之比較，能夠特定出存在於哪個資料組群。 因此，能同時實現位元線負載電容之高速充電及多值記憶胞資料之高速讀出。 雖對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提示者，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且於不脫離發明之主旨之範圍內可進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請] 本案享有以日本專利申請2017-51294號(申請日：2017年3月16日)為基礎申請案之優先權。本案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧電流源
2‧‧‧箝位電路
3、3a‧‧‧感測放大器
4‧‧‧判定電路
5‧‧‧DA轉換器
10‧‧‧控制電路
11‧‧‧解碼器/驅動器電路
12‧‧‧字元線選擇電路
13‧‧‧位元線選擇電路
14‧‧‧記憶胞陣列
15、15a、151‧‧‧寫入讀出電路
16‧‧‧輸入輸出電路
21‧‧‧放大電路
100‧‧‧非揮發性半導體記憶裝置
200‧‧‧主機
BL‧‧‧位元線
C1‧‧‧電容器
Cbl、Cbla、Cblb‧‧‧位元線負載電容
D1‧‧‧二極體
Icell‧‧‧胞電流
Icellref‧‧‧參考電流
Icellrf‧‧‧參考基準電流
INV1‧‧‧反相器
MC1~3、MC1n‧‧‧記憶胞
MT1、MT2‧‧‧控制電晶體
N1、N2‧‧‧節點
PMT1、PMT2‧‧‧Pch MOS電晶體
Rcell、Rcelln‧‧‧電阻變化型元件
S1~S5‧‧‧步驟
Scellref、Scellrefx‧‧‧單元參考信號
Scmpout‧‧‧感測放大器輸出信號
Scmpref‧‧‧感測放大器參考信號
Sfd‧‧‧反饋信號
Sclmp、Sprechen、Ssaen‧‧‧控制信號
Seqen‧‧‧均衡信號
SW1~3、SW11‧‧‧開關
T11、T22‧‧‧充電時間
Vcell‧‧‧單元電壓
Vcellref‧‧‧胞參考電壓
Vdd‧‧‧高電位側電源
Vsense‧‧‧檢測電壓
Vss‧‧‧低電位側電源(接地電位)
WL‧‧‧字元線
圖1係表示第1實施形態之非揮發性半導體記憶裝置之方塊圖。 圖2係表示第1實施形態之寫入讀出電路之電路圖。 圖3(a)及(b)係表示第1實施形態之變化例之記憶胞之電路圖。 圖4係表示第1實施形態之電流源之電路圖。 圖5係表示第1實施形態之感測放大器之電路圖。 圖6係表示第1實施形態之記憶胞之讀出動作之時序圖。 圖7係表示比較例之寫入讀出電路之電路圖。 圖8係表示比較例之記憶胞之讀出動作之時序圖。 圖9係表示第1實施形態之位元線負載電容充電時間之圖。 圖10係表示第2實施形態之寫入讀出電路之電路圖。 圖11(a)及(b)係表示第2實施形態之具有多值資料之電阻變化型元件之圖。 圖12係表示第2實施形態之記憶胞之讀出動作之流程圖。

Claims (5)

  1. 一種非揮發性半導體記憶裝置，其特徵在於具備： 電流源，其一端與電源連接，自另一端流出參考電流； 箝位電路，其包含控制電晶體及放大電路，上述控制電晶體之一端與上述電流源之另一端連接，上述放大電路於輸入側之正極埠輸入胞參考電壓，輸入側之負極埠與上述控制電晶體之另一端連接，輸出側與上述控制電晶體之控制端子連接，自上述控制電晶體之另一端向上述輸入側之負極埠輸入反饋信號，向上述控制電晶體之控制端子輸出差動放大後之信號，上述箝位電路對位元線負載電容充電而使上述控制電晶體之另一端箝位於上述胞參考電壓； 記憶胞，其包含電阻變化型元件，一端經由位元線與上述箝位電路連接，另一端與字元線連接；及 感測放大器，其檢測上述電阻變化型元件中記憶之資料。
  2. 如請求項1之非揮發性半導體記憶裝置，其進而具備： 第1開關，當第1控制信號為啟動狀態時，將上述控制電晶體之一端設定為第1參考電壓；及 第2開關，其設置於上述控制電晶體與上述記憶胞之間，當第2控制信號為啟動狀態時，將上述控制電晶體與上述記憶胞之間連接。
  3. 如請求項2之非揮發性半導體記憶裝置，其中上述感測放大器包含電容器、反相器、第3開關， 上述電容器之一端與上述電流源之另一端連接， 上述反相器之輸入側與上述電容器之另一端連接， 上述第3開關之一端與上述電容器之另一端連接，另一端與上述反相器之另一端連接，當接通時，將上述電容器之另一端與上述反相器之另一端連接，使上述反相器之輸出信號反饋輸入至上述反相器之輸入側。
  4. 如請求項1至3中任一項之非揮發性半導體記憶裝置，其中上述電阻變化型元件將電阻值分佈不同之複數個資料作為多值資料進行記憶，且上述非揮發性半導體記憶裝置進而具備： 判定電路，其輸入自上述感測放大器輸出之輸出信號，判定上述感測放大器讀出之上述電阻變化型元件之資料存在於哪個區域，並基於判定結果，變更上述胞參考電壓，縮小上述電阻變化型元件之資料之區域；及 DA轉換器，其基於上述判定電路中之變更結果，將變更胞參考電壓作為反饋信號，向上述放大電路之輸入側之負極埠輸出變更胞參考電壓。
  5. 如請求項1至3中任一項之非揮發性半導體記憶裝置，其中上述非揮發性半導體記憶裝置為ReRAM、PCRAM或者MRAM。
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