JP3462950B2 - 比較回路 - Google Patents
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- JP3462950B2 JP3462950B2 JP02929896A JP2929896A JP3462950B2 JP 3462950 B2 JP3462950 B2 JP 3462950B2 JP 02929896 A JP02929896 A JP 02929896A JP 2929896 A JP2929896 A JP 2929896A JP 3462950 B2 JP3462950 B2 JP 3462950B2
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Description
【０００１】
【発明の属する技術分野】本発明は比較回路に係わり、
例えば２つのデータの一致を検出したり、複数のデータ
のうち「０」又は「１」の数を検出する回路に関する。
例えば２つのデータの一致を検出したり、複数のデータ
のうち「０」又は「１」の数を検出する回路に関する。
【０００２】
【従来の技術】従来の比較回路の構成を図８に示す。こ
の比較回路は、例えばキャッシュメモリを有するシステ
ムにおいて、ＣＰＵが要求するデータがキャッシュメモ
リ内に格納されているか否かを判断するために用いるこ
とができる。ここで、ＮチャネルトランジスタＮ３１は
ゲートに電源電圧Ｖccを入力されて常時オンしており、
ｎ＋１個（ｎは１以上の整数）のＮチャネルトランジス
タＮ４１〜Ｎ４（ｎ＋１）のゲートにはそれぞれｎ＋１
個の入力信号Ａ０〜Ａｎが入力される。
の比較回路は、例えばキャッシュメモリを有するシステ
ムにおいて、ＣＰＵが要求するデータがキャッシュメモ
リ内に格納されているか否かを判断するために用いるこ
とができる。ここで、ＮチャネルトランジスタＮ３１は
ゲートに電源電圧Ｖccを入力されて常時オンしており、
ｎ＋１個（ｎは１以上の整数）のＮチャネルトランジス
タＮ４１〜Ｎ４（ｎ＋１）のゲートにはそれぞれｎ＋１
個の入力信号Ａ０〜Ａｎが入力される。
【０００３】トランジスタＮ３１の電流駆動能力は、他
のトランジスタＮ４１〜Ｎ４（ｎ＋１）のそれぞれの電
流駆動能力の１／２に設定されている。従って、入力信
号Ａ０〜Ａｎのうちいずれか１つが論理「１」になる
と、出力信号ＯＵＴ１が論理「０」となる。この結果、
入力信号Ａ０〜Ａｎのうち論理「１」の信号が１つ以上
存在するか否かが検出される。
のトランジスタＮ４１〜Ｎ４（ｎ＋１）のそれぞれの電
流駆動能力の１／２に設定されている。従って、入力信
号Ａ０〜Ａｎのうちいずれか１つが論理「１」になる
と、出力信号ＯＵＴ１が論理「０」となる。この結果、
入力信号Ａ０〜Ａｎのうち論理「１」の信号が１つ以上
存在するか否かが検出される。
【０００４】また、ＮチャネルトランジスタＮ３１と、
他のＮチャネルトランジスタＮ４１〜Ｎ４（ｎ＋１）の
電流駆動能力の相対的な比率を変えることで、入力信号
Ａ０〜Ａｎに論理信号「１」の信号がｘ（ｘは２以上で
ｎ以下の整数）個以上含まれているか否かを判断するこ
とも可能である。
他のＮチャネルトランジスタＮ４１〜Ｎ４（ｎ＋１）の
電流駆動能力の相対的な比率を変えることで、入力信号
Ａ０〜Ａｎに論理信号「１」の信号がｘ（ｘは２以上で
ｎ以下の整数）個以上含まれているか否かを判断するこ
とも可能である。
【０００５】しかし、この従来の比較回路では、論理
「０」の信号ＯＵＴ１が出力されるときは、トランジス
タＰ２２のソースが接続されている電源電圧Ｖcc端子か
ら、２つ以上オンしたトランジスタＮ４１〜Ｎ４（ｎ＋
１）のいずれかを介して接地端子へ直流電流が流れる。
よって、高速で動作させるためにはトランジスタのサイ
ズを大きくして多くの直流電流を流す必要があり、消費
電流が増大する。
「０」の信号ＯＵＴ１が出力されるときは、トランジス
タＰ２２のソースが接続されている電源電圧Ｖcc端子か
ら、２つ以上オンしたトランジスタＮ４１〜Ｎ４（ｎ＋
１）のいずれかを介して接地端子へ直流電流が流れる。
よって、高速で動作させるためにはトランジスタのサイ
ズを大きくして多くの直流電流を流す必要があり、消費
電流が増大する。
【０００６】図９に、従来の他の比較回路の構成を示
す。ＮチャネルトランジスタＮ５１及びＮ６１、Ｎ５２
及びＮ６２、…、Ｎ５（２ｎ＋１）及びＮ６（２ｎ＋
１）、Ｎ５（２ｎ＋２）及びＮ６（２ｎ＋２）のゲート
には、入力信号Ａ０及び／Ｂ０、／Ａ０及びＢ０、…Ａ
ｎ及び／Ｂｎ、／Ａｎ及びＢｎがそれぞれ入力される。
このｎ＋１通りの２つずつの入力信号の組合せであるＡ
０及びＢ０、Ａ１及びＢ１、Ａ２及びＢ２、…、Ａｎ及
びＢｎのうち、全ての組合せが論理「１」又は「０」で
一致した時にのみ、ノードＮＤ２とノードＮＤ３との間
が遮断される。少なくとも１組の信号が不一致である時
は、直列に接続されたトランジスタが共にオンしてノー
ドＮＤ２とノードＮＤ３との間が導通する。
す。ＮチャネルトランジスタＮ５１及びＮ６１、Ｎ５２
及びＮ６２、…、Ｎ５（２ｎ＋１）及びＮ６（２ｎ＋
１）、Ｎ５（２ｎ＋２）及びＮ６（２ｎ＋２）のゲート
には、入力信号Ａ０及び／Ｂ０、／Ａ０及びＢ０、…Ａ
ｎ及び／Ｂｎ、／Ａｎ及びＢｎがそれぞれ入力される。
このｎ＋１通りの２つずつの入力信号の組合せであるＡ
０及びＢ０、Ａ１及びＢ１、Ａ２及びＢ２、…、Ａｎ及
びＢｎのうち、全ての組合せが論理「１」又は「０」で
一致した時にのみ、ノードＮＤ２とノードＮＤ３との間
が遮断される。少なくとも１組の信号が不一致である時
は、直列に接続されたトランジスタが共にオンしてノー
ドＮＤ２とノードＮＤ３との間が導通する。
【０００７】そして、ＮチャネルトランジスタＮ５１及
びＮ６１の電流駆動能力は、ＮチャネルトランジスタＮ
５２及びＮ６２、Ｎ５３及びＮ６３、…、Ｎ５（２ｎ＋
２）及びＮ６（２ｎ＋２）の電流駆動能力の１／２に設
定されている。これにより、入力信号のうち少なくとも
１組の不一致がある場合には、出力信号ＯＵＴ２は論理
「０」となる。
びＮ６１の電流駆動能力は、ＮチャネルトランジスタＮ
５２及びＮ６２、Ｎ５３及びＮ６３、…、Ｎ５（２ｎ＋
２）及びＮ６（２ｎ＋２）の電流駆動能力の１／２に設
定されている。これにより、入力信号のうち少なくとも
１組の不一致がある場合には、出力信号ＯＵＴ２は論理
「０」となる。
【０００８】しかし、この比較回路においても論理
「０」の信号が出力するときには電源電圧Ｖcc端子から
トランジスタＰ２１と、トランジスタＮ５１及びＮ６
１，Ｎ５２及びＮ６２，…，Ｎ５（２ｎ＋２）及びＮ６
（２ｎ＋２）のうちオンした２組以上のトランジスタを
介して接地端子へ直流電流が流れる。よって、動作を高
速化させるためにはこれらのトランジスタのサイズを大
きくして電源電圧Ｖcc端子から接地端子へ多くの直流電
流を流さねばならず、消費電流の増大は避けられなかっ
た。
「０」の信号が出力するときには電源電圧Ｖcc端子から
トランジスタＰ２１と、トランジスタＮ５１及びＮ６
１，Ｎ５２及びＮ６２，…，Ｎ５（２ｎ＋２）及びＮ６
（２ｎ＋２）のうちオンした２組以上のトランジスタを
介して接地端子へ直流電流が流れる。よって、動作を高
速化させるためにはこれらのトランジスタのサイズを大
きくして電源電圧Ｖcc端子から接地端子へ多くの直流電
流を流さねばならず、消費電流の増大は避けられなかっ
た。
【０００９】
【発明が解決しようとする課題】このように、従来の比
較回路は動作を高速化させると消費電力の増大を招くと
いう問題があった。
較回路は動作を高速化させると消費電力の増大を招くと
いう問題があった。
【００１０】本発明は上記事情に鑑みてなされたもの
で、高速化と低消費電力化とを同時に達成することが可
能な比較回路を提供することを目的とする。
で、高速化と低消費電力化とを同時に達成することが可
能な比較回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の比較回路は、第
１の電源電圧端子と第１の出力端子との間に接続され、
プリチャージ信号を入力されて前記第１の出力端子を所
定電位にプリチャージする第１のプリチャージ手段と、
第１の電源電圧端子と第２の出力端子との間に接続さ
れ、プリチャージ信号を入力されて前記第２の出力端子
を所定電位にプリチャージする第２のプリチャージ手段
と、第１のノードと第２の電源電圧端子との間に接続さ
れ、比較信号を入力されて前記第１のノードと第２の電
源電圧端子との間を導通させる活性化手段と、第２のノ
ードと前記第１のノードとの間に接続され、前記活性化
手段に前記比較信号が入力されると前記第２のノードを
変化させる第１の回路ブロックと、第３のノードと前記
第１のノードとの間に接続され、前記活性化手段に前記
比較信号が入力されると前記第３のノードを変化させる
第２の回路ブロックと、第１の電源電圧端子と、前記第
２、第３のノードと、前記第１、第２の出力端子とに接
続され、前記第２、第３のノードの電位を比較してその
電位差を増幅した結果を前記第１、第２の出力端子から
出力する比較手段とを備えることを特徴としている。
１の電源電圧端子と第１の出力端子との間に接続され、
プリチャージ信号を入力されて前記第１の出力端子を所
定電位にプリチャージする第１のプリチャージ手段と、
第１の電源電圧端子と第２の出力端子との間に接続さ
れ、プリチャージ信号を入力されて前記第２の出力端子
を所定電位にプリチャージする第２のプリチャージ手段
と、第１のノードと第２の電源電圧端子との間に接続さ
れ、比較信号を入力されて前記第１のノードと第２の電
源電圧端子との間を導通させる活性化手段と、第２のノ
ードと前記第１のノードとの間に接続され、前記活性化
手段に前記比較信号が入力されると前記第２のノードを
変化させる第１の回路ブロックと、第３のノードと前記
第１のノードとの間に接続され、前記活性化手段に前記
比較信号が入力されると前記第３のノードを変化させる
第２の回路ブロックと、第１の電源電圧端子と、前記第
２、第３のノードと、前記第１、第２の出力端子とに接
続され、前記第２、第３のノードの電位を比較してその
電位差を増幅した結果を前記第１、第２の出力端子から
出力する比較手段とを備えることを特徴としている。
【００１２】あるいは本発明の比較回路は、第１の電源
電圧端子に一端が接続され、第２の出力端子に他端が接
続され、第１の出力端子にゲートが接続された第１導電
型の第１のトランジスタと、第１の電源電圧端子に一端
が接続され、第１の出力端子に他端が接続され、第２の
出力端子にゲートが接続された第１導電型の第２のトラ
ンジスタと、前記第２の出力端子に一端が接続され、前
記第１の出力端子にゲートが接続された第２導電型の第
３のトランジスタと、前記第１の出力端子に一端が接続
され、前記第２の出力端子にゲートが接続された第２導
電型の第４のトランジスタと、前記第３のトランジスタ
の他端に一端が接続され、第１のノードに他端が接続さ
れた第１の回路ブロックであって、第２導電型のトラン
ジスタを含む前記第１の回路ブロックと、前記第４のト
ランジスタの他端に一端が接続され、前記第１のノード
に他端が接続された第２の回路ブロックであって、第２
導電型のトランジスタを含む前記第２の回路ブロック
と、前記第１のノードに一端が接続され、第２の電源電
圧端子に他端を接続され、活性化信号をゲートに入力さ
れる第２導電型の第５のトランジスタと、第１の電源電
圧端子に一端を接続され、前記第１の出力端子に他端を
接続され、活性化信号をゲートに入力される第１導電型
の第６のトランジスタと、第１の電源電圧端子に一端を
接続され、前記第２の出力端子に他端を接続され、活性
化信号をゲートに入力される第１導電型の第７のトラン
ジスタとを備えることを特徴としている。
電圧端子に一端が接続され、第２の出力端子に他端が接
続され、第１の出力端子にゲートが接続された第１導電
型の第１のトランジスタと、第１の電源電圧端子に一端
が接続され、第１の出力端子に他端が接続され、第２の
出力端子にゲートが接続された第１導電型の第２のトラ
ンジスタと、前記第２の出力端子に一端が接続され、前
記第１の出力端子にゲートが接続された第２導電型の第
３のトランジスタと、前記第１の出力端子に一端が接続
され、前記第２の出力端子にゲートが接続された第２導
電型の第４のトランジスタと、前記第３のトランジスタ
の他端に一端が接続され、第１のノードに他端が接続さ
れた第１の回路ブロックであって、第２導電型のトラン
ジスタを含む前記第１の回路ブロックと、前記第４のト
ランジスタの他端に一端が接続され、前記第１のノード
に他端が接続された第２の回路ブロックであって、第２
導電型のトランジスタを含む前記第２の回路ブロック
と、前記第１のノードに一端が接続され、第２の電源電
圧端子に他端を接続され、活性化信号をゲートに入力さ
れる第２導電型の第５のトランジスタと、第１の電源電
圧端子に一端を接続され、前記第１の出力端子に他端を
接続され、活性化信号をゲートに入力される第１導電型
の第６のトランジスタと、第１の電源電圧端子に一端を
接続され、前記第２の出力端子に他端を接続され、活性
化信号をゲートに入力される第１導電型の第７のトラン
ジスタとを備えることを特徴としている。
【００１３】ここで、前記第１の回路ブロックは、前記
第３のトランジスタの他端と前記第１のノードとの間に
両端が接続され、ゲートに第１の所定電位を入力されて
オン状態にある少なくとも１つの第２導電型のトランジ
スタを有し、前記第２の回路ブロックは、前記第４のト
ランジスタの他端と前記第１のノードとの間に両端が接
続され、異なる種類の入力信号をゲートに入力される複
数の第２導電型のトランジスタを有するものであっても
よい。
第３のトランジスタの他端と前記第１のノードとの間に
両端が接続され、ゲートに第１の所定電位を入力されて
オン状態にある少なくとも１つの第２導電型のトランジ
スタを有し、前記第２の回路ブロックは、前記第４のト
ランジスタの他端と前記第１のノードとの間に両端が接
続され、異なる種類の入力信号をゲートに入力される複
数の第２導電型のトランジスタを有するものであっても
よい。
【００１４】あるいは、前記第１の回路ブロックは、前
記第３のトランジスタの他端と前記第１のノードとの間
に両端が直列に接続され、ゲートに第１の所定電位を入
力されて共にオン状態にある２つの第２導電型のトラン
ジスタから成るトランジスタ対を少なくとも１組有し、
前記第２の回路ブロックは、前記第４のトランジスタの
他端に一端を接続され、ゲートにＡ０信号、／Ａ０信
号、Ａ１信号、／Ａ１信号、…、Ａｎ、／Ａｎ（ｎは１
以上の整数）をそれぞれ入力されるｎ＋１個の第２導電
型のトランジスタと、前記ｎ＋１個のトランジスタのそ
れぞれの他端に一端を接続され、ゲートに／Ｂ０信号、
Ｂ０信号、／Ｂ１信号、Ｂ１信号、…、／Ｂｎ信号、Ｂ
ｎ信号をそれぞれ入力され、他端を共通に接続されたｎ
＋１個の第２導電型のトランジスタとを有していてもよ
い。
記第３のトランジスタの他端と前記第１のノードとの間
に両端が直列に接続され、ゲートに第１の所定電位を入
力されて共にオン状態にある２つの第２導電型のトラン
ジスタから成るトランジスタ対を少なくとも１組有し、
前記第２の回路ブロックは、前記第４のトランジスタの
他端に一端を接続され、ゲートにＡ０信号、／Ａ０信
号、Ａ１信号、／Ａ１信号、…、Ａｎ、／Ａｎ（ｎは１
以上の整数）をそれぞれ入力されるｎ＋１個の第２導電
型のトランジスタと、前記ｎ＋１個のトランジスタのそ
れぞれの他端に一端を接続され、ゲートに／Ｂ０信号、
Ｂ０信号、／Ｂ１信号、Ｂ１信号、…、／Ｂｎ信号、Ｂ
ｎ信号をそれぞれ入力され、他端を共通に接続されたｎ
＋１個の第２導電型のトランジスタとを有していてもよ
い。
【００１５】さらには、前記第１の回路ブロックは、前
記第３のトランジスタの他端と前記第１のノードとの間
に両端が接続されゲートに第１の所定電位を与えられて
オフ状態にある少なくとも１つのトランジスタと、前記
第３のトランジスタの他端と前記第１のノードとの間に
両端が接続されゲートに第２の所定電位を与えられてオ
ン状態にある少なくとも１つのトランジスタとを有し、
前記第２の回路ブロックは、前記第４のトランジスタの
他端と前記第１のノードとの間に両端が接続され、異な
る種類の入力信号をゲートに入力される第２導電型のト
ランジスタが前記第１の回路ブロックが有するトランジ
スタの数と同数並列に接続されていてもよい。
記第３のトランジスタの他端と前記第１のノードとの間
に両端が接続されゲートに第１の所定電位を与えられて
オフ状態にある少なくとも１つのトランジスタと、前記
第３のトランジスタの他端と前記第１のノードとの間に
両端が接続されゲートに第２の所定電位を与えられてオ
ン状態にある少なくとも１つのトランジスタとを有し、
前記第２の回路ブロックは、前記第４のトランジスタの
他端と前記第１のノードとの間に両端が接続され、異な
る種類の入力信号をゲートに入力される第２導電型のト
ランジスタが前記第１の回路ブロックが有するトランジ
スタの数と同数並列に接続されていてもよい。
【００１６】あるいは、前記第１の回路ブロックは、前
記第３のトランジスタの他端と前記第１のノードとの間
に両端が直列に接続されゲートに第１の所定電位をそれ
ぞれ与えられて共にオン状態にある２つのトランジスタ
から成るｉ（ｉは１以上の整数）組のトランジスタ対
と、前記第３のトランジスタの他端と前記第１のノード
との間に両端が直列に接続されゲートに第２の所定電位
をそれぞれ与えられて共にオフ状態にある２つのトラン
ジスタから成るｊ（ｊ＝ｎ＋１−ｉを満たす整数）組の
トランジスタ対とを有し、前記第２の回路ブロックは、
前記第４のトランジスタの他端に一端を接続され、ゲー
トにＡ０信号、／Ａ０信号、Ａ１信号、／Ａ１信号、
…、Ａｎ、／Ａｎ（ｎは１以上の整数）をそれぞれ入力
されるｎ＋１個の第２導電型のトランジスタと、前記ｎ
＋１個のトランジスタのそれぞれの他端に一端を接続さ
れ、ゲートに／Ｂ０信号、Ｂ０信号、／Ｂ１信号、Ｂ１
信号、…、／Ｂｎ信号、Ｂｎ信号をそれぞれ入力され、
他端を共通に接続されたｎ＋１個の第２導電型のトラン
ジスタとを有するものであってもよい。
記第３のトランジスタの他端と前記第１のノードとの間
に両端が直列に接続されゲートに第１の所定電位をそれ
ぞれ与えられて共にオン状態にある２つのトランジスタ
から成るｉ（ｉは１以上の整数）組のトランジスタ対
と、前記第３のトランジスタの他端と前記第１のノード
との間に両端が直列に接続されゲートに第２の所定電位
をそれぞれ与えられて共にオフ状態にある２つのトラン
ジスタから成るｊ（ｊ＝ｎ＋１−ｉを満たす整数）組の
トランジスタ対とを有し、前記第２の回路ブロックは、
前記第４のトランジスタの他端に一端を接続され、ゲー
トにＡ０信号、／Ａ０信号、Ａ１信号、／Ａ１信号、
…、Ａｎ、／Ａｎ（ｎは１以上の整数）をそれぞれ入力
されるｎ＋１個の第２導電型のトランジスタと、前記ｎ
＋１個のトランジスタのそれぞれの他端に一端を接続さ
れ、ゲートに／Ｂ０信号、Ｂ０信号、／Ｂ１信号、Ｂ１
信号、…、／Ｂｎ信号、Ｂｎ信号をそれぞれ入力され、
他端を共通に接続されたｎ＋１個の第２導電型のトラン
ジスタとを有するものであってもよい。
【００１７】さらに、第１の電源電圧端子と前記第１の
回路ブロックの一端との間に両端を接続され、ゲートに
前記活性化信号を入力される第２導電型の第８のトラン
ジスタと、第１の電源電圧端子と前記第２の回路ブロッ
クの一端との間に両端を接続され、ゲートに前記活性化
信号を入力される第２導電型の第９のトランジスタとを
備えてもよく、あるいは、前記第１及び第２の回路ブロ
ックのそれぞれの一端の間に両端を接続され、ゲートに
前記活性化信号を入力される第２導電型の第１０のトラ
ンジスタを備えてもよい。
回路ブロックの一端との間に両端を接続され、ゲートに
前記活性化信号を入力される第２導電型の第８のトラン
ジスタと、第１の電源電圧端子と前記第２の回路ブロッ
クの一端との間に両端を接続され、ゲートに前記活性化
信号を入力される第２導電型の第９のトランジスタとを
備えてもよく、あるいは、前記第１及び第２の回路ブロ
ックのそれぞれの一端の間に両端を接続され、ゲートに
前記活性化信号を入力される第２導電型の第１０のトラ
ンジスタを備えてもよい。
【００１８】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明を行う。
いて図面を参照して説明を行う。
【００１９】図１に、本発明の第１の実施の形態による
比較回路の構成を示す。電源電圧Ｖcc端子と出力端子Ｏ
ＵＴＺとの間にＰチャネルトランジスタＰ１１の両端が
接続され、電源電圧Ｖcc端子と出力端子ＯＵＴとの間に
ＰチャネルトランジスタＰ１２が接続され、それぞれの
ゲートとドレインがクロスカップル接続されている。ま
た、出力端子ＯＵＴＺと回路ブロック１１の入力端子
（ノードＮＤ１）との間にＮチャネルトランジスタＮ１
１の両端が接続され、出力端子ＯＵＴと回路ブロック１
２の入力端子（ノードＮＤ２）との間にＮチャネルトラ
ンジスタＮ１２の両端が接続されており、トランジスタ
Ｎ１１とＮ１２のドレイン及びゲートはクロスカップル
に接続されている。
比較回路の構成を示す。電源電圧Ｖcc端子と出力端子Ｏ
ＵＴＺとの間にＰチャネルトランジスタＰ１１の両端が
接続され、電源電圧Ｖcc端子と出力端子ＯＵＴとの間に
ＰチャネルトランジスタＰ１２が接続され、それぞれの
ゲートとドレインがクロスカップル接続されている。ま
た、出力端子ＯＵＴＺと回路ブロック１１の入力端子
（ノードＮＤ１）との間にＮチャネルトランジスタＮ１
１の両端が接続され、出力端子ＯＵＴと回路ブロック１
２の入力端子（ノードＮＤ２）との間にＮチャネルトラ
ンジスタＮ１２の両端が接続されており、トランジスタ
Ｎ１１とＮ１２のドレイン及びゲートはクロスカップル
に接続されている。
【００２０】回路ブロック１１及び１２の出力端子（ノ
ードＮＤ３）は、ＮチャネルトランジスタＮ１３のドレ
インに共通接続され、トランジスタＮ１３のソースは接
地されており、ゲートには外部から供給される活性化信
号ＥＮを入力される。電源電圧Ｖcc端子と出力端子ＯＵ
ＴＺとの間にＰチャネルトランジスタＰ１３の両端が接
続され、そのゲートには活性化信号ＥＮが入力される。
同様に、電源電圧Ｖcc端子と出力端子ＯＵＴとの間にＰ
チャネルトランジスタＰ１４の両端が接続され、ゲート
に活性化信号ＥＮが入力される。
ードＮＤ３）は、ＮチャネルトランジスタＮ１３のドレ
インに共通接続され、トランジスタＮ１３のソースは接
地されており、ゲートには外部から供給される活性化信
号ＥＮを入力される。電源電圧Ｖcc端子と出力端子ＯＵ
ＴＺとの間にＰチャネルトランジスタＰ１３の両端が接
続され、そのゲートには活性化信号ＥＮが入力される。
同様に、電源電圧Ｖcc端子と出力端子ＯＵＴとの間にＰ
チャネルトランジスタＰ１４の両端が接続され、ゲート
に活性化信号ＥＮが入力される。
【００２１】このような構成を備えた本実施の形態で
は、次のように動作する。先ず、出力端子ＯＵＴ及びＯ
ＵＴＺを電源電圧Ｖccまでプリチャージする必要があ
る。このプリチャージ時には、論理「０」の活性化信号
ＥＮが入力され、トランジスタＮ１３がオフし、比較回
路としての動作は停止状態になる。プリチャージ用のト
ランジスタＰ１３及びＰ１４がオンして、出力端子ＯＵ
Ｔ及びＯＵＴＺが電源電圧Ｖccまでプリチャージされ
る。ノードＮＤ１及びＮＤ２の電位は、トランジスタＮ
１１及びＮ１２の閾値電圧Ｖthn だけ低下したＶcc−Ｖ
thn になる。
は、次のように動作する。先ず、出力端子ＯＵＴ及びＯ
ＵＴＺを電源電圧Ｖccまでプリチャージする必要があ
る。このプリチャージ時には、論理「０」の活性化信号
ＥＮが入力され、トランジスタＮ１３がオフし、比較回
路としての動作は停止状態になる。プリチャージ用のト
ランジスタＰ１３及びＰ１４がオンして、出力端子ＯＵ
Ｔ及びＯＵＴＺが電源電圧Ｖccまでプリチャージされ
る。ノードＮＤ１及びＮＤ２の電位は、トランジスタＮ
１１及びＮ１２の閾値電圧Ｖthn だけ低下したＶcc−Ｖ
thn になる。
【００２２】次に、比較動作に移行する。活性化信号が
論理「１」になり、プリチャージ用のトランジスタＰ１
３及びＰ１４がオフし、トランジスタＮ１３がオンす
る。回路ブロック１１及び１２に流れる電流に応じてノ
ードＮＤ１及びＮＤ２の電位が低下する。これに伴い、
トランジスタＮ１１及びＮ１２を介して出力端子ＯＵＴ
及びＯＵＴＺの電位も低下する。
論理「１」になり、プリチャージ用のトランジスタＰ１
３及びＰ１４がオフし、トランジスタＮ１３がオンす
る。回路ブロック１１及び１２に流れる電流に応じてノ
ードＮＤ１及びＮＤ２の電位が低下する。これに伴い、
トランジスタＮ１１及びＮ１２を介して出力端子ＯＵＴ
及びＯＵＴＺの電位も低下する。
【００２３】ここで、出力端子ＯＵＴ及びＯＵＴＺの電
位は、ＰチャネルトランジスタＰ１１、Ｐ１２とＮチャ
ネルトランジスタＮ１１、Ｎ１２がクロスカップル接続
された出力に相当する。よって、より速くレベルが低下
した方が論理「０」となり、他方は一端はレベルが低下
するがその後論理「１」、即ち電源電圧Ｖccレベルまで
上昇する。
位は、ＰチャネルトランジスタＰ１１、Ｐ１２とＮチャ
ネルトランジスタＮ１１、Ｎ１２がクロスカップル接続
された出力に相当する。よって、より速くレベルが低下
した方が論理「０」となり、他方は一端はレベルが低下
するがその後論理「１」、即ち電源電圧Ｖccレベルまで
上昇する。
【００２４】このように、本実施の形態では、回路ブロ
ック１１及び１２に流れる電流の相対的な差に応じて出
力端子ＯＵＴ及びＯＵＴＺのいずれか一方が論理「０」
で他方が論理「１」になる。例えば、出力端子ＯＵＴが
論理「０」になるとすると、この出力端子ＯＵＴと電源
電圧Ｖcc端子との間に両端を接続されたＰチャネルトラ
ンジスタＰ１２は、ゲートには論理「１」の出力端子Ｏ
ＵＴＺの電位を入力されるのでオフする。逆に、出力端
子ＯＵＴＺとノードＮＤ１との間に両端を接続されたＮ
チャネルトランジスタＮ１１は、ゲートに論理「０」の
出力端子ＯＵＴの電位を入力されてオフする。
ック１１及び１２に流れる電流の相対的な差に応じて出
力端子ＯＵＴ及びＯＵＴＺのいずれか一方が論理「０」
で他方が論理「１」になる。例えば、出力端子ＯＵＴが
論理「０」になるとすると、この出力端子ＯＵＴと電源
電圧Ｖcc端子との間に両端を接続されたＰチャネルトラ
ンジスタＰ１２は、ゲートには論理「１」の出力端子Ｏ
ＵＴＺの電位を入力されるのでオフする。逆に、出力端
子ＯＵＴＺとノードＮＤ１との間に両端を接続されたＮ
チャネルトランジスタＮ１１は、ゲートに論理「０」の
出力端子ＯＵＴの電位を入力されてオフする。
【００２５】従って、本実施の形態では電源電圧Ｖcc端
子とノードＮＤ１、及び電源電圧Ｖcc端子とノードＮＤ
２の間には、いずれも直流電流は流れず、流れるとして
も出力端子ＯＵＴ及びＯＵＴＺの相対的電位差に拡がっ
てラッチされるまでの短い間でしかない。よって、図８
又は図９に示された従来の比較回路よりも消費電力が低
減される。また、出力端子ＯＵＴ及びＯＵＴＺの電位が
確定するまでの時間は同程度の電力を消費している従来
の比較回路よりも短く、動作速度が高速化される。
子とノードＮＤ１、及び電源電圧Ｖcc端子とノードＮＤ
２の間には、いずれも直流電流は流れず、流れるとして
も出力端子ＯＵＴ及びＯＵＴＺの相対的電位差に拡がっ
てラッチされるまでの短い間でしかない。よって、図８
又は図９に示された従来の比較回路よりも消費電力が低
減される。また、出力端子ＯＵＴ及びＯＵＴＺの電位が
確定するまでの時間は同程度の電力を消費している従来
の比較回路よりも短く、動作速度が高速化される。
【００２６】図２に、本発明の第１の具体例による比較
回路の構成を示す。この第１の具体例は、第１の実施の
形態における回路ブロック１１及び１２の回路構成を具
体化したものに相当する。回路ブロック１１はＮチャネ
ルトランジスタＮ１４を有し、このトランジスタＮ１４
のドレインはノードＮＤ１に接続され、ソースがノード
ＮＤ３に接続され、ゲートには電源電圧Ｖccが印加され
ている。
回路の構成を示す。この第１の具体例は、第１の実施の
形態における回路ブロック１１及び１２の回路構成を具
体化したものに相当する。回路ブロック１１はＮチャネ
ルトランジスタＮ１４を有し、このトランジスタＮ１４
のドレインはノードＮＤ１に接続され、ソースがノード
ＮＤ３に接続され、ゲートには電源電圧Ｖccが印加され
ている。
【００２７】回路ブロック１２は、ｎ＋１個のＮチャネ
ルトランジスタＮ１０１〜Ｎ１０（ｎ＋１）を有し、そ
れぞれノードＮＤ２とＮＤ３との間に両端を並列接続さ
れ、ゲートにはｎ＋１個の入力信号Ａ０〜Ａｎをそれぞ
れ入力される。
ルトランジスタＮ１０１〜Ｎ１０（ｎ＋１）を有し、そ
れぞれノードＮＤ２とＮＤ３との間に両端を並列接続さ
れ、ゲートにはｎ＋１個の入力信号Ａ０〜Ａｎをそれぞ
れ入力される。
【００２８】回路ブロック１１に相当するＮチャネルト
ランジスタＮ１４は常時オン状態にあり、このＮチャネ
ルトランジスタＮ１４に流れる電流と、回路ブロック１
２に相当するＮチャネルトランジスタＮ１０１〜Ｎ１０
（ｎ＋１）のうち入力信号によってオンしたものに流れ
る電流とが比較される。
ランジスタＮ１４は常時オン状態にあり、このＮチャネ
ルトランジスタＮ１４に流れる電流と、回路ブロック１
２に相当するＮチャネルトランジスタＮ１０１〜Ｎ１０
（ｎ＋１）のうち入力信号によってオンしたものに流れ
る電流とが比較される。
【００２９】例えば、ＮチャネルトランジスタＮ１４の
電流駆動能力を「０．５」とし、Ｎチャネルトランジス
タＮ１０１〜Ｎ１０（ｎ＋１）のそれぞれの電流駆動能
力を「１」とする。この場合は、入力信号Ａ０〜Ａｎの
うちいずれか１つ以上が論理「１」であれば、出力信号
ＯＵＴは論理「０」で出力信号ＯＵＴＺ「１」となる。
電流駆動能力を「０．５」とし、Ｎチャネルトランジス
タＮ１０１〜Ｎ１０（ｎ＋１）のそれぞれの電流駆動能
力を「１」とする。この場合は、入力信号Ａ０〜Ａｎの
うちいずれか１つ以上が論理「１」であれば、出力信号
ＯＵＴは論理「０」で出力信号ＯＵＴＺ「１」となる。
【００３０】ＮチャネルトランジスタＮ１４の電流駆動
能力を「１．５」に設定し、ＮチャネルトランジスタＮ
１０１〜Ｎ１０（ｎ＋１）の電流駆動能力を「１」にす
ると、入力信号Ａ０〜Ａｎのうち２つ以上論理「１」が
あるか否かを検出することになる。
能力を「１．５」に設定し、ＮチャネルトランジスタＮ
１０１〜Ｎ１０（ｎ＋１）の電流駆動能力を「１」にす
ると、入力信号Ａ０〜Ａｎのうち２つ以上論理「１」が
あるか否かを検出することになる。
【００３１】このように、ＮチャネルトランジスタＮ１
４と、ＮチャネルトランジスタＮ１０１〜Ｎ１０（ｎ＋
１）の相対的な電流駆動能力の設定を変えることで、検
出すべき入力信号Ａ０〜Ａｎに含まれる論理「１」の信
号の数を変えることができる。
４と、ＮチャネルトランジスタＮ１０１〜Ｎ１０（ｎ＋
１）の相対的な電流駆動能力の設定を変えることで、検
出すべき入力信号Ａ０〜Ａｎに含まれる論理「１」の信
号の数を変えることができる。
【００３２】本発明の第２の具体例による比較回路の構
成を、図３に示す。この回路では、回路ブロック１１は
ノードＮＤ１とノードＮＤ３との間に直列接続されたＮ
チャネルトランジスタＮ１５及びＮ１６を有し、回路ブ
ロック１２はノードＮＤ２とノードＮＤ３との間にそれ
ぞれ直列接続された２（ｎ＋１）組のトランジスタ対で
あるＮチャネルトランジスタＮ２０１及びＮ３０１、Ｎ
チャネルトランジスタＮ２０２及びＮ３０２、…、Ｎチ
ャネルトランジスタＮ２０（２ｎ＋１）及びＮ３０（２
ｎ＋１）、Ｎチャネルトランジスタ２０（２ｎ＋２）及
びＮ３０（２ｎ＋２）を有している。
成を、図３に示す。この回路では、回路ブロック１１は
ノードＮＤ１とノードＮＤ３との間に直列接続されたＮ
チャネルトランジスタＮ１５及びＮ１６を有し、回路ブ
ロック１２はノードＮＤ２とノードＮＤ３との間にそれ
ぞれ直列接続された２（ｎ＋１）組のトランジスタ対で
あるＮチャネルトランジスタＮ２０１及びＮ３０１、Ｎ
チャネルトランジスタＮ２０２及びＮ３０２、…、Ｎチ
ャネルトランジスタＮ２０（２ｎ＋１）及びＮ３０（２
ｎ＋１）、Ｎチャネルトランジスタ２０（２ｎ＋２）及
びＮ３０（２ｎ＋２）を有している。
【００３３】回路ブロック１１のトランジスタＮ１５及
びＮ１６は共にゲートに電源電圧Ｖccを入力されて常時
オンしている。回路ブロック１２の２ｎ＋２組のトラン
ジスタ対には、それぞれ入力信号Ａ０及び／Ｂ０、／Ａ
０及びＢ０、…Ａｎ及び／Ｂｎ、／Ａｎ及びＢｎが入力
される。また、トランジスタＮ１５及びＮ１６のそれぞ
れの電流駆動能力を「０．５」とし、トランジスタ２０
１及びＮ３０１、ＮチャネルトランジスタＮ２０２及び
Ｎ３０２、…、ＮチャネルトランジスタＮ２０（２ｎ＋
１）及びＮ３０（２ｎ＋１）、Ｎチャネルトランジスタ
２０（２ｎ＋２）及びＮ３０（２ｎ＋２）のそれぞれの
電流駆動能力を「１」とする。ｎ＋１個の組合せである
入力信号Ａ０及びＢ０、Ａ１及びＢ１、Ａ２及びＢ２、
…、Ａｎ及びＢｎのうち、少なくとも１組が不一致であ
る場合は、ノードＮＤ２とノードＮＤ３との間に導通が
生じる。ノードＮＤ１とＮＤ３との間に流れる電流より
も、ノードＮＤ２とＮＤ３との間に流れる電流の方が大
きいため、出力端子ＯＵＴからは論理「０」の信号が出
力され、出力端子ＯＵＴＺからは論理「１」の信号が出
力される。
びＮ１６は共にゲートに電源電圧Ｖccを入力されて常時
オンしている。回路ブロック１２の２ｎ＋２組のトラン
ジスタ対には、それぞれ入力信号Ａ０及び／Ｂ０、／Ａ
０及びＢ０、…Ａｎ及び／Ｂｎ、／Ａｎ及びＢｎが入力
される。また、トランジスタＮ１５及びＮ１６のそれぞ
れの電流駆動能力を「０．５」とし、トランジスタ２０
１及びＮ３０１、ＮチャネルトランジスタＮ２０２及び
Ｎ３０２、…、ＮチャネルトランジスタＮ２０（２ｎ＋
１）及びＮ３０（２ｎ＋１）、Ｎチャネルトランジスタ
２０（２ｎ＋２）及びＮ３０（２ｎ＋２）のそれぞれの
電流駆動能力を「１」とする。ｎ＋１個の組合せである
入力信号Ａ０及びＢ０、Ａ１及びＢ１、Ａ２及びＢ２、
…、Ａｎ及びＢｎのうち、少なくとも１組が不一致であ
る場合は、ノードＮＤ２とノードＮＤ３との間に導通が
生じる。ノードＮＤ１とＮＤ３との間に流れる電流より
も、ノードＮＤ２とＮＤ３との間に流れる電流の方が大
きいため、出力端子ＯＵＴからは論理「０」の信号が出
力され、出力端子ＯＵＴＺからは論理「１」の信号が出
力される。
【００３４】トランジスタＮ１５及びＮ１６の電流駆動
能力がそれぞれ「１．５」であり、トランジスタ２０１
及びＮ３０１、ＮチャネルトランジスタＮ２０２及びＮ
３０２、…、ＮチャネルトランジスタＮ２０（２ｎ＋
１）及びＮ３０（２ｎ＋１）、Ｎチャネルトランジスタ
２０（２ｎ＋２）及びＮ３０（２ｎ＋２）のそれぞれの
電流駆動能力が「１」であるとする。この場合は、入力
信号のうちいずれか２組以上が不一致であるとき、ノー
ドＮＤ２とノードＮＤ３との間に流れる電流がノードＮ
Ｄ１とノードＮＤ３との間に流れる電流を上回るため、
論理「０」の信号が出力端子ＯＵＴＺから出力される。
このように、トランジスタＮ１５及びＮ１６と、トラン
ジスタ２０１及びＮ３０１、ＮチャネルトランジスタＮ
２０２及びＮ３０２、…、ＮチャネルトランジスタＮ２
０（２ｎ＋１）及びＮ３０（２ｎ＋１）、Ｎチャネルト
ランジスタ２０（２ｎ＋２）及びＮ３０（２ｎ＋２）の
相対的な電流駆動能力の比率を変えることで、ｎ＋１通
りの入力信号の組合せのうち検出すべき不一致の数を変
えることができる。
能力がそれぞれ「１．５」であり、トランジスタ２０１
及びＮ３０１、ＮチャネルトランジスタＮ２０２及びＮ
３０２、…、ＮチャネルトランジスタＮ２０（２ｎ＋
１）及びＮ３０（２ｎ＋１）、Ｎチャネルトランジスタ
２０（２ｎ＋２）及びＮ３０（２ｎ＋２）のそれぞれの
電流駆動能力が「１」であるとする。この場合は、入力
信号のうちいずれか２組以上が不一致であるとき、ノー
ドＮＤ２とノードＮＤ３との間に流れる電流がノードＮ
Ｄ１とノードＮＤ３との間に流れる電流を上回るため、
論理「０」の信号が出力端子ＯＵＴＺから出力される。
このように、トランジスタＮ１５及びＮ１６と、トラン
ジスタ２０１及びＮ３０１、ＮチャネルトランジスタＮ
２０２及びＮ３０２、…、ＮチャネルトランジスタＮ２
０（２ｎ＋１）及びＮ３０（２ｎ＋１）、Ｎチャネルト
ランジスタ２０（２ｎ＋２）及びＮ３０（２ｎ＋２）の
相対的な電流駆動能力の比率を変えることで、ｎ＋１通
りの入力信号の組合せのうち検出すべき不一致の数を変
えることができる。
【００３５】図４に、本発明の第２の実施の形態による
比較回路の構成を示す。第１の実施の形態では、ノード
ＮＤ１とノードＮＤ２をプリチャージした時にプロセス
変動によるトランジスタ特性のばらつき等が原因で両者
の電位に相違があると、誤動作する虞がある。
比較回路の構成を示す。第１の実施の形態では、ノード
ＮＤ１とノードＮＤ２をプリチャージした時にプロセス
変動によるトランジスタ特性のばらつき等が原因で両者
の電位に相違があると、誤動作する虞がある。
【００３６】第２の実施の形態は、このような誤動作を
防ぐために、ノードＮＤ１及びＮＤ２にプリチャージ用
のトランジスタを設けた点に特徴がある。電源電圧Ｖcc
端子とノードＮＤ１との間にＰチャネルトランジスＰ２
１の両端が接続されており、そのゲートには活性化信号
ＥＮが入力される。同様に、電源電圧Ｖcc端子とノード
ＮＤ２との間にＰチャネルトランジスタＰ２２の両端が
接続されており、ゲートに活性化信号ＥＮが入力され
る。プリチャージ時には、論理「０」の活性化信号ＥＮ
がＰチャネルトランジスタＰ１３及びＰ１４、Ｐ２１及
びＰ２２のゲートに入力されてオンする。これにより、
出力端子ＯＵＴ及びＯＵＴＺのみならず、ノードＮＤ１
及びＮＤ２がそれぞれ電源電圧端子Ｖccレベルにプリチ
ャージされて相対的な電位差が殆どなくなり、誤動作が
防止される。
防ぐために、ノードＮＤ１及びＮＤ２にプリチャージ用
のトランジスタを設けた点に特徴がある。電源電圧Ｖcc
端子とノードＮＤ１との間にＰチャネルトランジスＰ２
１の両端が接続されており、そのゲートには活性化信号
ＥＮが入力される。同様に、電源電圧Ｖcc端子とノード
ＮＤ２との間にＰチャネルトランジスタＰ２２の両端が
接続されており、ゲートに活性化信号ＥＮが入力され
る。プリチャージ時には、論理「０」の活性化信号ＥＮ
がＰチャネルトランジスタＰ１３及びＰ１４、Ｐ２１及
びＰ２２のゲートに入力されてオンする。これにより、
出力端子ＯＵＴ及びＯＵＴＺのみならず、ノードＮＤ１
及びＮＤ２がそれぞれ電源電圧端子Ｖccレベルにプリチ
ャージされて相対的な電位差が殆どなくなり、誤動作が
防止される。
【００３７】本発明の第３の実施の形態では、図５に示
されたように、ノードＮＤ１とノードＮＤ２との間にイ
コライズ用のＰチャネルトランジスタＰ２３を設けてい
る。このトランジスタＰ２３は、ノードＮＤ１とノード
ＮＤ２との間に両端を接続され、ゲートに活性化信号Ｅ
Ｎを入力される。プリチャージ時には、トランジスタＰ
２３がオンしてノードＮＤ１とノードＮＤ２の電位が等
しくなる。
されたように、ノードＮＤ１とノードＮＤ２との間にイ
コライズ用のＰチャネルトランジスタＰ２３を設けてい
る。このトランジスタＰ２３は、ノードＮＤ１とノード
ＮＤ２との間に両端を接続され、ゲートに活性化信号Ｅ
Ｎを入力される。プリチャージ時には、トランジスタＰ
２３がオンしてノードＮＤ１とノードＮＤ２の電位が等
しくなる。
【００３８】さらに、ノードＮＤ１とノードＮＤ２との
間に容量の相違があると誤動作が発生しやすい。そこ
で、図６に示された本発明の第４の実施の形態では、ノ
ードＮＤ１とノードＮＤ３との間に並列に接続されたＮ
チャネルトランジスタＮ４０１〜Ｎ４０（ｎ＋１）と、
ノードＮＤ２とノードＮＤ３との間に並列に接続された
ＮチャネルトランジスタＮ１０１〜Ｎ１０（ｎ＋１）と
の数を一致させている。トランジスタ４０１のゲートに
は電源電圧Ｖccが入力されてオンしており、他のトラン
ジスタＮ４０（ｎ＋１）のゲートは接地されてオフ状態
にある。本実施の形態は論理上は図３に示された第２の
具体例と同一であるが、ノードＮＤ１とノードＮＤ２の
容量が等しくなるので、誤動作の発生が防止される。
間に容量の相違があると誤動作が発生しやすい。そこ
で、図６に示された本発明の第４の実施の形態では、ノ
ードＮＤ１とノードＮＤ３との間に並列に接続されたＮ
チャネルトランジスタＮ４０１〜Ｎ４０（ｎ＋１）と、
ノードＮＤ２とノードＮＤ３との間に並列に接続された
ＮチャネルトランジスタＮ１０１〜Ｎ１０（ｎ＋１）と
の数を一致させている。トランジスタ４０１のゲートに
は電源電圧Ｖccが入力されてオンしており、他のトラン
ジスタＮ４０（ｎ＋１）のゲートは接地されてオフ状態
にある。本実施の形態は論理上は図３に示された第２の
具体例と同一であるが、ノードＮＤ１とノードＮＤ２の
容量が等しくなるので、誤動作の発生が防止される。
【００３９】本発明の第５の実施の形態は、図４に示さ
れた第２の実施の形態におけるノードＮＤ１とノードＮ
Ｄ２の容量を一致させるようにしたものである。第５の
実施の形態による比較回路の構成を図７に示す。
れた第２の実施の形態におけるノードＮＤ１とノードＮ
Ｄ２の容量を一致させるようにしたものである。第５の
実施の形態による比較回路の構成を図７に示す。
【００４０】ノードＮＤ２とノードＮＤ３との間に接続
されたトランジスタと同じ数のトランジスタがノードＮ
Ｄ１とノードＮＤ３との間に接続されるように、Ｎチャ
ネルトランジスタＮ７０１及びＮ８０１、Ｎ７０２及び
Ｎ８０２、…、Ｎ７０（２ｎ＋２）及びＮ８０（２ｎ＋
２）が設けられている。このうち、トランジスタＮ７０
１及びＮ８０１のゲートには電源電圧Ｖccが印加され、
他のトランジスタＮ７０２及びＮ８０２、…、Ｎ７０
（２ｎ＋２）及びＮ８０（２ｎ＋２）のゲートは全て接
地されている。この実施の形態によれば、ノードＮＤ１
とノードＮＤ２の容量が一致するため、誤動作の発生が
防止される。
されたトランジスタと同じ数のトランジスタがノードＮ
Ｄ１とノードＮＤ３との間に接続されるように、Ｎチャ
ネルトランジスタＮ７０１及びＮ８０１、Ｎ７０２及び
Ｎ８０２、…、Ｎ７０（２ｎ＋２）及びＮ８０（２ｎ＋
２）が設けられている。このうち、トランジスタＮ７０
１及びＮ８０１のゲートには電源電圧Ｖccが印加され、
他のトランジスタＮ７０２及びＮ８０２、…、Ｎ７０
（２ｎ＋２）及びＮ８０（２ｎ＋２）のゲートは全て接
地されている。この実施の形態によれば、ノードＮＤ１
とノードＮＤ２の容量が一致するため、誤動作の発生が
防止される。
【００４１】上述した実施の形態はいずれも一例であっ
て、本発明を限定するものではない。例えば、図１〜図
７に示されたトランジスタの極性を全て反転させ、活性
化信号ＥＮの論理レベルを反転させてもよい。
て、本発明を限定するものではない。例えば、図１〜図
７に示されたトランジスタの極性を全て反転させ、活性
化信号ＥＮの論理レベルを反転させてもよい。
【００４２】
【発明の効果】以上説明したように、本発明の比較回路
は、二つの回路ブロックに流れる電流を比較する回路で
あって、二つの回路ブロックのそれぞれの入力側と電源
電圧端子との間にラッチ型センスアンプを設けて電流の
比較を行うので、比較動作が高速で、かつ電源電圧端子
から接地端子へ流れる直流電流を殆どなくすことがで
き、消費電力を低減することが可能である。
は、二つの回路ブロックに流れる電流を比較する回路で
あって、二つの回路ブロックのそれぞれの入力側と電源
電圧端子との間にラッチ型センスアンプを設けて電流の
比較を行うので、比較動作が高速で、かつ電源電圧端子
から接地端子へ流れる直流電流を殆どなくすことがで
き、消費電力を低減することが可能である。
【図１】本発明の第１の実施の形態による比較回路の構
成を示した回路図。
成を示した回路図。
【図２】同第１の実施の形態における第１の具体例によ
る比較回路の構成を示した回路図。
る比較回路の構成を示した回路図。
【図３】同第１の実施の形態における第２の具体例によ
る比較回路の構成を示した回路図。
る比較回路の構成を示した回路図。
【図４】本発明の第２の実施の形態による比較回路の構
成を示した回路図。
成を示した回路図。
【図５】本発明の第３の実施の形態による比較回路の構
成を示した回路図。
成を示した回路図。
【図６】本発明の第４の実施の形態による比較回路の構
成を示した回路図。
成を示した回路図。
【図７】本発明の第５の実施の形態による比較回路の構
成を示した回路図。
成を示した回路図。
【図８】従来の比較回路の構成を示した回路図。
【図９】従来の他の比較回路の構成を示した回路図。
１１、１２ 回路ブロック
Ｐ１１〜Ｐ１４、Ｐ２１〜Ｐ２３ Ｐチャネルトランジ
スタ Ｎ１１〜Ｎ１６、Ｎ１０１〜Ｎ１０（ｎ＋１）、Ｎ２０
１〜Ｎ２０（２ｎ＋２）、Ｎ３０１〜Ｎ３０（２ｎ＋
２）、Ｎ４０１〜Ｎ４０（ｎ＋１）、Ｎ５０１〜Ｎ５０
（２ｎ＋１）、Ｎ６０１〜Ｎ６０（２ｎ＋２）、Ｎ７０
１〜Ｎ７０（２ｎ＋２）、Ｎ８０１〜Ｎ８０（２ｎ＋
２） Ｎチャネルトランジスタ
スタ Ｎ１１〜Ｎ１６、Ｎ１０１〜Ｎ１０（ｎ＋１）、Ｎ２０
１〜Ｎ２０（２ｎ＋２）、Ｎ３０１〜Ｎ３０（２ｎ＋
２）、Ｎ４０１〜Ｎ４０（ｎ＋１）、Ｎ５０１〜Ｎ５０
（２ｎ＋１）、Ｎ６０１〜Ｎ６０（２ｎ＋２）、Ｎ７０
１〜Ｎ７０（２ｎ＋２）、Ｎ８０１〜Ｎ８０（２ｎ＋
２） Ｎチャネルトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/20
G06F 7/04
H03K 19/096
Claims (8)
- 【請求項１】第１の電源電圧端子と第１の出力端子との
間に接続され、プリチャージ信号を入力されて前記第１
の出力端子を所定電位にプリチャージする第１のプリチ
ャージ手段と、 第１の電源電圧端子と第２の出力端子との間に接続さ
れ、プリチャージ信号を入力されて前記第２の出力端子
を所定電位にプリチャージする第２のプリチャージ手段
と、 第１のノードと第２の電源電圧端子との間に接続され、
比較信号を入力されて前記第１のノードと第２の電源電
圧端子との間を導通させる活性化手段と、 第２のノードと前記第１のノードとの間に接続され、前
記活性化手段に前記比較信号が入力されると前記第２の
ノードを変化させる第１の回路ブロックと、 第３のノードと前記第１のノードとの間に接続され、前
記活性化手段に前記比較信号が入力されると前記第３の
ノードを変化させる第２の回路ブロックと、 第１の電源電圧端子と、前記第２、第３のノードと、前
記第１、第２の出力端子とに接続され、前記第２、第３
のノードの電位を比較してその電位差を増幅した結果を
前記第１、第２の出力端子から出力する比較手段と、 を備えることを特徴とする比較回路。 - 【請求項２】第１の電源電圧端子に一端が接続され、第
２の出力端子に他端が接続され、第１の出力端子にゲー
トが接続された第１導電型の第１のトランジスタと、 第１の電源電圧端子に一端が接続され、第１の出力端子
に他端が接続され、第２の出力端子にゲートが接続され
た第１導電型の第２のトランジスタと、 前記第２の出力端子に一端が接続され、前記第１の出力
端子にゲートが接続された第２導電型の第３のトランジ
スタと、 前記第１の出力端子に一端が接続され、前記第２の出力
端子にゲートが接続された第２導電型の第４のトランジ
スタと、 前記第３のトランジスタの他端に一端が接続され、第１
のノードに他端が接続された第１の回路ブロックであっ
て、第２導電型のトランジスタを含む前記第１の回路ブ
ロックと、 前記第４のトランジスタの他端に一端が接続され、前記
第１のノードに他端が接続された第２の回路ブロックで
あって、第２導電型のトランジスタを含む前記第２の回
路ブロックと、 前記第１のノードに一端が接続され、第２の電源電圧端
子に他端を接続され、活性化信号をゲートに入力される
第２導電型の第５のトランジスタと、 第１の電源電圧端子に一端を接続され、前記第１の出力
端子に他端を接続され、活性化信号をゲートに入力され
る第１導電型の第６のトランジスタと、 第１の電源電圧端子に一端を接続され、前記第２の出力
端子に他端を接続され、活性化信号をゲートに入力され
る第１導電型の第７のトランジスタと、 を備えることを特徴とする比較回路。 - 【請求項３】前記第１の回路ブロックは、前記第３のト
ランジスタの他端と前記第１のノードとの間に両端が接
続され、ゲートに第１の所定電位を入力されてオン状態
にある少なくとも１つの第２導電型のトランジスタを有
し、 前記第２の回路ブロックは、前記第４のトランジスタの
他端と前記第１のノードとの間に両端が接続され、異な
る種類の入力信号をゲートに入力される複数の第２導電
型のトランジスタを有することを特徴とする請求項２記
載の比較回路。 - 【請求項４】前記第１の回路ブロックは、前記第３のト
ランジスタの他端と前記第１のノードとの間に両端が直
列に接続され、ゲートに第１の所定電位を入力されて共
にオン状態にある２つの第２導電型のトランジスタから
成るトランジスタ対を少なくとも１組有し、 前記第２の回路ブロックは、前記第４のトランジスタの
他端に一端を接続され、ゲートにＡ０信号、／Ａ０信
号、Ａ１信号、／Ａ１信号、…、Ａｎ、／Ａｎ（ｎは１
以上の整数）をそれぞれ入力されるｎ＋１個の第２導電
型のトランジスタと、前記ｎ＋１個のトランジスタのそ
れぞれの他端に一端を接続され、ゲートに／Ｂ０信号、
Ｂ０信号、／Ｂ１信号、Ｂ１信号、…、／Ｂｎ信号、Ｂ
ｎ信号をそれぞれ入力され、他端を共通に接続されたｎ
＋１個の第２導電型のトランジスタとを有することを特
徴とする請求項２記載の比較回路。 - 【請求項５】前記第１の回路ブロックは、前記第３のト
ランジスタの他端と前記第１のノードとの間に両端が接
続されゲートに第１の所定電位を与えられてオフ状態に
ある少なくとも１つのトランジスタと、前記第３のトラ
ンジスタの他端と前記第１のノードとの間に両端が接続
されゲートに第２の所定電位を与えられてオン状態にあ
る少なくとも１つのトランジスタとを有し、 前記第２の回路ブロックは、前記第４のトランジスタの
他端と前記第１のノードとの間に両端が接続され、異な
る種類の入力信号をゲートに入力される第２導電型のト
ランジスタが、前記第１の回路ブロックが有するトラン
ジスタの数と同数並列に接続されていることを特徴とす
る請求項２記載の比較回路。 - 【請求項６】前記第１の回路ブロックは、前記第３のト
ランジスタの他端と前記第１のノードとの間に両端が直
列に接続されゲートに第１の所定電位をそれぞれ与えら
れて共にオン状態にある２つのトランジスタから成るｉ
（ｉは１以上の整数）組のトランジスタ対と、前記第３
のトランジスタの他端と前記第１のノードとの間に両端
が直列に接続されゲートに第２の所定電位をそれぞれ与
えられて共にオフ状態にある２つのトランジスタから成
るｊ（ｊ＝ｎ＋１−ｉを満たす整数）組のトランジスタ
対とを有し、 前記第２の回路ブロックは、前記第４のトランジスタの
他端に一端を接続され、ゲートにＡ０信号、／Ａ０信
号、Ａ１信号、／Ａ１信号、…、Ａｎ、／Ａｎ（ｎは１
以上の整数）をそれぞれ入力されるｎ＋１個の第２導電
型のトランジスタと、前記ｎ＋１個のトランジスタのそ
れぞれの他端に一端を接続され、ゲートに／Ｂ０信号、
Ｂ０信号、／Ｂ１信号、Ｂ１信号、…、／Ｂｎ信号、Ｂ
ｎ信号をそれぞれ入力され、他端を共通に接続されたｎ
＋１個の第２導電型のトランジスタとを有することを特
徴とする請求項２記載の比較回路。 - 【請求項７】第１の電源電圧端子と前記第１の回路ブロ
ックの一端との間に両端を接続され、ゲートに前記活性
化信号を入力される第２導電型の第８のトランジスタ
と、 第１の電源電圧端子と前記第２の回路ブロックの一端と
の間に両端を接続され、ゲートに前記活性化信号を入力
される第２導電型の第９のトランジスタとをさらに備え
ることを特徴とする請求項２乃至６記載の比較回路。 - 【請求項８】前記第１及び第２の回路ブロックのそれぞ
れの一端の間に両端を接続され、ゲートに前記活性化信
号を入力される第２導電型の第１０のトランジスタをさ
らに備えることを特徴とする請求項２乃至７記載の比較
回路。
Priority Applications (1)
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|---|---|---|---|
| JP02929896A JP3462950B2 (ja) | 1996-02-16 | 1996-02-16 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02929896A JP3462950B2 (ja) | 1996-02-16 | 1996-02-16 | 比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09223957A JPH09223957A (ja) | 1997-08-26 |
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ID=12272341
Family Applications (1)
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| JP02929896A Expired - Fee Related JP3462950B2 (ja) | 1996-02-16 | 1996-02-16 | 比較回路 |
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| JP (1) | JP3462950B2 (ja) |
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-
1996
- 1996-02-16 JP JP02929896A patent/JP3462950B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH09223957A (ja) | 1997-08-26 |
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