KR20010062167A - Ｍｔｊ가 적층된 셀 메모리 감지 방법 및 장치 - Google Patents

Ｍｔｊ가 적층된 셀 메모리 감지 방법 및 장치 Download PDF

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Abstract

본 발명은, 직렬로 연결된 전류 단자와 함께 적층(stack)된 MTJ(자기 터널 접합: Magnetic Tunnel Junction) 메모리 셀들과, 전자 스위치를 통해서 전류원에 연결되는 제 1 전류 단자 및 제 2 전류 단자를 각각 포함하는 적층으로서, 어드레싱 가능한(addressable) 배열로된 적층 셀을 포함하는 적층된 메모리에서 각 셀의 상태를 판독하는 장치 및 방법에 관한 것이다. 각 적층은 2n개의 메모리 레벨을 포함한다. 어드레싱된 적층 양단의 전압 강하가 감지된다. 2n개의 메모리 레벨과 같은 수의 기준 전압이 제공되며, 감지된 전압 강하는 어드레싱된 적층에서 메모리 레벨을 결정하기 위해서 기준 전압과 비교된다. 인코딩 장치는 전압 강하를 디지털 출력 신호로 변환하기 위해서 이용된다.

Description

ＭＴＪ가 적층된 셀 메모리 감지 방법 및 장치{MTJ STACKED CELL MEMORY SENSING METHOD AND APPARATUS}
본 발명은 복수의 메모리 레벨을 갖는 메모리 셀들의 적층들과, 메모리 셀들의 적층의 메모리 레벨을 판독하기 위한 장치에 관한 것이다.
1999년 7월 27일에 허여된, "네 가지 상태를 갖는 자기 메모리 유닛과 이 유닛의 동작 방법"이라는 제목의 관련 미국 특허(제 5,930,164 호)에서, 적층된 자기 터널링(tunneling) 접합 메모리 셀이 복수의 상태(multi-states)를 달성하는데 이용된다. 자기 터널링 접합 메모리 셀 및 구조가 본 발명의 배경이며, 본 명세서에서 참조로서 병합된다.
이제 도면, 특히 도 1을 보면, 자기 터널 접합(MTJ : Magnetic Tunnel Junction)(10)의 간략화된 단면도가 이러한 MTJ의 동작을 일반적으로 설명하기 위해서 예시된다. MTJ(10)는 자성체인 제 1 층(11)과 자성체인 제 2 층(12) 및 이들 사이에 끼인 얇은 절연층(13)을 포함한다. 판독 전류 단자(14)는 층(11)에 전기적으로 연결되고, 판독 전류 단자(15)는 층(12)에 전기적으로 연결된다. 층(11)은, 층(11)에서의 자계가 벡터(16)와 일반적으로 평행하게 놓이고, 이 벡터(16)의 방향으로 놓이도록 구성된다. 유사하게, 층(12)은, 층(12)에서의 자계가 벡터(17)와 일반적으로 평행하게 놓이고, 이 벡터(17)의 방향으로 놓이도록 구성된다. 본 설명의 편의를 위해서, 벡터(16)는 항상 예시된 방향으로(도 1의 페이지 오른쪽으로) 유지되며 벡터(17)는 왼쪽 또는 오른쪽 중 어느 한쪽으로 스위칭 가능한 것으로 가정될 것이다.
디지트라인(20)은 층(12)의 인접한 곳에 배치되어, 전류가 이 라인을 통해서 통과할 때 벡터(17)의 방향을 변경할 수 있는 자계가 층(12)에 생성되게 한다. 전류의 방향은 생성되는 자계의 방향을 결정하며, 그 결과로서 벡터(17)가 놓이는 방향을 결정한다. 몇몇 응용에서, 층(12)의 인접한 곳에 배치되고, 도면에서 들어가는 방향 및 도면에서 나오는 방향으로 연장하는 것으로 예시된 비트라인(21)과 같은 제 2 자계원을 제공하는 것이 편리할 수 도 있다. 그러한 응용에서, 디지트라인(20) 및 비트라인(21) 모두에서의 전류는 층(12)에서의 벡터(17)를 스위칭하는데 필요하다. 프로그래밍 즉 "기록(write)" 모드에서, 두 라인의 실시예가 2 차원 셀의 배열에서 특정한 셀을 어드레싱하는데 편리하다.
일반적으로, MTJ(10)는 두 개의 메모리 상태{벡터(16 및 17)가 정렬되며, 단자(14 및 15) 사이의 저항이 최소가 되는 상태와, 벡터(16 및 17)가 정반대로 또는 정렬되지 않고(misaligned), 단자(14 및 15) 사이의 저항이 최대가 되는 상태}를 갖는다. 최대 저항 및/또는 최소 저항이 변경될 수 있는 다양한 방법이 있지만, 일반적으로, 표준 방법은 층(13)의 두께를 변경시키고 및/또는 층(11, 12 및 13)의 수평 면적을 변경시키는 것 중 하나이다. MTJ에 대한 추가적인 정보는, 1998년 3월 31일에 허여된 "다층 자기 터널링 접합 메모리 셀"이라는 제목의 미국 특허(제 5,702,831 호)에서 이용 가능하며, 이 미국 특허는 참조로서 본 명세서에 병합된다.
오늘날의 전자 디바이스(devices)의 세계에서는, 더욱 더 큰 메모리가 요구된다. 다수의 휴대용 전자 디바이스로 인해, 이 디바이스에서 이용되는 메모리의 크기를 줄이는 한편, 이용 가능한 메모리의 양을 증가시키라는 끊임없는 압력이 있어왔다. 일반적으로, 전자 디바이스에서 이용되는 메모리는 2차원 셀 배열이며, 배열에서의 각 셀은 행(row)과 열(column) 연결을 통해 개별적으로 어드레싱 가능하게(addressable)된다. 일단 어드레싱되면, 개별 셀의 메모리 상태는, 사용되고 있는 메모리 셀의 특정한 유형에 좌우되는 감지 장치에 의해서 쉽게 결정될 수 있다. 어려움은, 메모리 용량을 증가시키기 위해서는 메모리의 크기가 증가되어야 하는데, 이 크기는 용량과 직접관련하여 증가한다는 점, 즉 용량을 두 배로 하려면 두 배의 크기를 갖는 메모리를 필요로 한다는 점에 있다. 명백하게, 이것은 메모리 용량이 거의 지수적으로(exponentially) 팽창하기 때문에 심각한 문제가 될 수 있다.
도 1은 자기 터널 접합과 이들의 동작을 예시하는 간략화된 단면도.
도 2는 자기 터널 접합의 적층과 이들의 동작을 예시하는 간략화된 단면도.
도 3은 본 발명에 따른 자기 터널 접합의 적층의 배선도.
도 4는 본 발명에 따른 비교기(comparator)의 배선도.
도 5는 본 발명에 다른 감지 장치를 갖는 적층된 메모리의 특정한 실시예의 배선도.
<도면 주요 부분에 대한 부호의 설명>
101,104,107,110 : 적층 102,103,105,106,108,109,111,112 : 셀
115,116,117,118 : 스위치 121,122 : 비트라인
126 : 데이터라인
따라서, 이러한 문제점을 극복하며, 비싸지 않고, 설치 및 이용이 용이한 장치를 제공하는 것이 매우 바람직하다.
실시예
이제 도 2를 보면, 자기 터널 접합의 적층(25)의 간략화된 단면도가 이들의 동작을 설명하기 위해서 예시된다. 제 1 자기층(magnetic layer)(26)은 전류 운반 요소(current carrying element)(27) 상에 배치된다. 얇은 절연층(28)이 층(26)의 상부 표면 상에 형성되며, 제 2 자기층(29)이 절연층(28)의 상부 표면 상에 형성된다. 전기 전도층(30)이 층(29)의 상부 표면 상에 형성된다. 제 3 자기 층(31)이 층(30)의 상부 표면 상에 형성되고, 얇은 절연층(32)이 자기층(31)의 상부 표면 상에 형성되며, 제 4 자기층(33)이 절연층(32)의 상부 표면 상에 형성된다. 층(26, 28 및 29)은 제 1 MTJ 셀(34)을 형성하며, 층(31, 32 및 33)은 제 2 MTJ 셀(35)을 형성한다. 제 2 전류 운반 요소(비트라인)(36)는 제 4 자기층(33) 상에 배치되며, 제 4 자기층(33)과 전기 접촉 상태에 있다.
디지트라인(37)은, 적층(25)을 프로그래밍하기 위한 자계의 일부를 제공하도록 (도 2에 도시된 것처럼) 전류 운반 요소(27) 밑에 배치되며, 요소(27)로부터 절연된다. 여기에서, 디지트라인(37)은 (셀 배열의 외측 경계에 인접한) 말단(end)에 형성된 연결부를 갖는 기판 등에 매우 편리하게 증착될 수 있으므로, 디지트라인(37)은 제조 및 어드레싱에 편의를 위해 도시된 대로 배치됨이 주지되어야 한다. 예를 들면, 디지트라인(37)은, 전류 운반 요소(27 및 36)와 연결된 스위칭 트랜지스터(38)를 형성할 때 금속화(metalization) 단계 동안에 형성될 수 있다. 그런 다음, 얇은 절연층이 증착될 수 있으며, 적층(25)은 설명한 바와 같이 얇은 절연층 상에 편리하게 형성될 수 있다.
앞에서 설명한 바와 같이, 자기층(26)은, 편의상 도시된 위치에서 고정된 자기 벡터를 갖는다. 자기층(29 및 31)은, {비트라인(36)과 디지트라인(37)에서 전류 결합으로 생성된} 외부 자계를 통해서 정렬된 상태와 정렬되지 않은 상태 사이에서 스위칭 가능한, 스위칭 가능한 자기 벡터를 갖는다. 일반적으로, MTJ(34)에서의 높은 저항 또는 낮은 저항은 층(26)에서의 자기 벡터에 대한 층(29)에서의 자기 벡터의 포지션에 의해서 결정된다. 유사하게, MTJ(35)에서의 높은 저항 또는 낮은 저항은 층(33)에서의 자기 벡터에 대한 층(31)에서의 자기 벡터의 포지션에 의해서 결정된다. 유사한 방식으로, 추가적인 층이 적층에 추가적인 MTJ를 제공하도록 추가될 수 있다.
추가적으로 도 3을 참조하면, 본 발명에 따라 연결된 자기 터널 접합의 적층(40)에 대한 배선도가 예시된다. 적층(40)은 간단한 저항 부호로 표시된 세 개의 MTJ(41, 42 및 43)를 포함한다. 적층(40) 상단의 판독 전류 단자(44)는 MTJ(41)에 전기적으로 연결되며, 적층(40) 하단의 판독 전류 단자(45)는 MTJ(43)에 전기적으로 연결된다. 판독 전류 단자(44)는 전류원(46)에 또한 연결되며, 이 전류원(46)은 차례로 단자(47)를 통해서 외부 전원에 연결되며, 신호 전압(Vs) 출력 단자에 연결된다. 판독 전류 단자(45)는 전자 스위치(50)를 통해서 접지 등과 같은 전류 귀환부(return) 또는 공통(common)에 연결된다.
스위치(50)는, 예를 들면 박막 트랜지스터(TFT), MOS 전계 효과 트랜지스터, pn 접합 다이오드, 폴리실리콘 다이오드 등을 포함하는 다양한 디바이스 중 임의의 것일 수 있다. 스위치(50)는 제어 단자(51)를 가지며, 이 제어 단자는, 전류원(46)으로부터 전류가 적층(40)을 통해서 흐르게 하기 위해서 적층(40)을 턴 온(turn on)하는데 이용된다. 이때, 적층(40) 양단의 전압 강하는 단자(Vs)에서 측정된다. 특히 도 2를 참조하면, 전류 운반 요소(27)는, 예를 들면 적층(25)의 구성 이전에 기판에 제조된 스위치(50)를 갖는 반도체 기판일 수 있다. 여기서, 적층에서의 메모리 셀, 즉 MTJ의 개수는, n개의 셀은 2n개의 메모리 레벨을 제공한다는 규칙으로, 달성될 수 있는 메모리 레벨의 개수를 결정함이 주지되어야 한다. 따라서, 세 개의 MTJ를 포함하는 적층(40)에는, 23개 즉 8개의 메모리 레벨이 제공된다.
추가적으로 도 4를 참조하면, 본 발명에 따른 간단한 아날로그-디지털 변환기(ADC)(55)가 메모리 적층과 함께 이용하기 위해서 예시되며, 이 메모리 적층에서 셀들은 다른 저항을 갖는다. ADC(55)는 세 개의 비교기(56, 57 및 58)를 가지며,각 비교기는 Vs 출력 신호를 MTJ 적층으로부터 수신하기 위해 연결된 음(-)의 입력 단자를 갖는다. 각 비교기(56, 57 및 58)에 대한 양(+)의 입력 단자는 기준 전원(VR1, VR2및 VR3) 각각에 연결된다. 2n-1개, 본 예에서는 3개인 기준 전압이 2n개의 메모리 레벨을 위해서 이용된다. 이들의 설명을 간략화하기 위해서, 두 개의 MTJ 적층, 즉 네 개의 레벨의 비교기가 예시된다. 비교기(56, 57 및 58)의 출력은 인코더(60)에 연결되며, 이 인코더(60)는 이 세 개의 비트 출력을 두 개의 비트로 변환하며, 이들을 출력 단자(m0 및 m1)에 제공한다.
ADC(55)의 동작 및 예컨대 도 2의 두 개의 MTJ 적층을 이용하는 예로서, 층(26, 29, 31 및 33)에서의 모두 네 개의 자기 벡터가 정렬된 상태일 때, 이러한 자기 상태에서 MTJ(34)의 저항은 R1이며, 이러한 자기 상태에서 MTJ(35)의 저항은 R2이다. 층(26 및 29)에서의 자기 벡터가 정렬되지 않을 때, 이러한 자기 상태에서 MTJ(34)의 저항은 R1 + ΔR1이며, 층(31 및 33)에서의 자기 벡터가 정렬되지 않을 때, 이러한 자기 상태에서 MTJ(35)의 저항은 R2 + ΔR2이다. 여기에서, R1은 R2와 같지 않고, R1 + ΔR1은 R2 + ΔR2와 같지 않다는 것이 명백하다. MTJ(34 및 35)에 대한 저항과 인코더(60)의 출력에 대한 표가 아래에 제시된다.
m0 m1 Vs
0 (R1) 0 (R2) R1 + R2
0 (R1) 1 (R2 + ΔR2) R1 + R2 + ΔR2
1 (R1 + ΔR1) 0 (R2) R1 + ΔR1 + R2
1 (R1 + ΔR1) 1 (R2 + ΔR2) R1 + R2 + ΔR1 + ΔR2
적절한 감지 및 비교를 하기 위해서, 생성되어, 입력에 인가되는 기준 전압(VR1, VR2및 VR3)은, 예컨대 다음과 같다:
VR1= R1 + R2 + ΔR1/2;
VR2= R1 + R2 + ΔR1 + (ΔR1 - ΔR2)/2; 및
VR3= R1 + R2 + ΔR2 + ΔR1/2.
여기에서, 앞에서 제시된 기준 전압은 예시 또는 한도의 성격을 띠며, 여러 가능한 저항(예컨대, 앞의 예에서는 R1 + R2; R1 + ΔR1 + R2; R1 + R2 + ΔR2; 및 R1 + ΔR1 + R2 + ΔR2) 사이에서 구별할 수 있는 임의의 기준 전압이 용인될 수 있음이 이해될 것이다. 따라서, 본 예에서, 제 1 기준 전압은 명백히 R1 + R2와 R1 + R2 + ΔR2 사이에 놓여야 하며; 제 2 기준 전압은 명백히 R1 + R2 + ΔR2와 R1 + ΔR1 + R2 사이에 놓여야 하며; 그리고 제 3 기준 전압은 명백히 R1 + ΔR1 + R2와 R1 + ΔR1 + R2 + ΔR2 사이에 놓여야 한다.
이제 도 5를 보면, 본 발명에 따른 간략화된 적층된 메모리(100)의 특정한 실시예 배선도가 예시된다. 메모리(100)는 간략화된 형태로 예시되며, 이러한 형태에서 단지 2x2x2 메모리 셀 배열이 설명 절차를 용이하게 하기 위해서 이용된다. 그러나, 사실상 임의의 개수의 셀이 사용될 수 있지만, 이들의 적층화(the stacking)는 비교 및 인코딩 회로에 의해서만 또는 적층 셀을 프로그래밍하는데 있어서의 제한 사항에 의해서만 제한되는 것이 이해되어야 한다. 이러한 특정한 실시예에서, 메모리(100)는, 두 개의 셀(102 및 103)로 이루어진 제 1 적층(101), 두 개의 셀(105 및 106)로 이루어진 제 2 적층(104), 두 개의 셀(108 및 109)로 이루어진 제 3 적층(107), 및 두 개의 셀(111 및 112)로 이루어진 제 4 적층(110)을 포함한다.
적층(101, 104, 107 및 110)의 하부 전류 단자는 스위치(115, 116, 117 및 118) 각각을 통해서 전류 귀환부에 연결되며, 이 전류 귀환부는 이 실시예에서 접지이다. 스위치(115 및 117)의 게이트 단자 즉 제어 단자는 제 1 판독(행) 입력 단자(119)에 함께 연결되며, 스위치(116 및 118)의 게이트는 제 2 판독(행) 입력 단자(120)에 함께 연결된다. 적층(101 및 104)의 상부 전류 단자는 비트라인(121)에 연결되며, 적층(107 및 110)의 상부 전류 단자는 비트라인(122)에 연결된다. 비트라인(121)은 스위치(125)를 통해서 데이터라인(126)에 연결되며, 비트라인(122)은 스위치(127)를 통해서 데이터라인(126)에 연결된다. 스위치(125)의 게이트는 제 3 판독(열) 신호에 연결되며, 스위치(127)의 게이트는 제 4 판독(열) 신호에 연결된다. 데이터라인(126)은 비트라인 판독 전류원(128)에 연결되며, Vs 입력으로서 비교기(130)에 연결된다. 비교기(130)는, 세 개의 기준 전압 입력을 갖는, 즉 적층당 2n(즉, 22곧 4)개의 메모리 레벨에 대해 2n-1(본 예에서는 3)개의 기준 전압을 갖는, 도 4의 아날로그-디지털 변환기(ADC)(55)와 대체로 유사하다.
따라서, 적층(101)에 저장된 정보를 판독하기 위해서, 예컨대 적층(101)은 판독 신호를 단자(119)를 통해서 스위치(115)의 게이트에 공급하고, 동시에, 판독신호를 스위치(125)의 게이트에 공급함으로써 어드레싱된다. 이 처리에서, 적층(101), 즉 적층(101) 만이 비트라인 판독 전류원(128)에 의해 공급된 판독 전류를 전도(conduct)하며, 적층(101) 양단의 전압은 비교기(130)에 의해 샘플링된다. 유사하게, 적층(104)은 판독 신호를 스위치(116 및 125)에 공급함으로써 어드레싱되며, 적층(107)은 판독 신호를 스위치(117 및 127)에 공급함으로써 어드레싱되며, 적층(110)은 판독 신호를 스위치(118 및 127)에 공급함으로써 어드레싱된다. 8개의 셀에 저장된 정보는 비교기(130)에 통보되고, 여기에서 이들은 디지털 신호로 인코딩된다.
비트라인(121)의 한 종단은 비트라인 프로그램 전류원/싱크(140)에 연결되고, 비트라인(122)의 한 종단은 비트라인 프로그램 전류원/싱크(142)에 연결된다. 여기에서, 전류원/싱크 회로는 덧붙여진 라인을 통해 어느 한 방향으로, 그리하여 목적지 소스/싱크로 전류를 제공하도록 구성되고 스위칭 가능하다는 것이 이해되어야 한다. 비트라인 프로그램 전류원/싱크(141)는 데이터라인(126)에 연결되며, 비트라인 프로그램 전류원/싱크(140) 또는 비트라인 프로그램 전류원/싱크(142)와 협력하여 비트라인(121) 또는 비트라인(122) 중 어느 하나를 통해서 프로그램 모드 또는 기록 모드에서 프로그램 전류 즉 기록 전류를 제공한다. 또한, 제 1 디지트라인(145)은 적층(101 및 107)의 프로그래밍 가능한 층 아래(도 2 참조)에 배치되는 반면, 제 2 디지트라인(146)은 적층(104 및 110)의 프로그래밍 가능한 층 아래에 배치된다. 각 디지트라인(145 및 146)의 한 종단은 디지트라인 프로그램 전류원/싱크(147)에 연결된다. 디지트라인(145)의 다른 한 종단은 스위치(148)를 통해서 제 2 디지트라인 프로그램 전류원/싱크(149)에 연결되며, 디지트라인(146)의 다른 한 종단은 스위치(150)를 통해서 디지트라인 프로그램 전류원/싱크(149)에 연결된다.
데이터를 적층(101)내에 기록하기 위해서, 예를 들면, 스위치(125)는 닫혀져전류가 비트라인 프로그램 전류원/싱크(140 및 141) 사이의 비트라인(121)에 흐르게 한다. 또한 스위치(148)는 닫혀져 전류가 디지트라인 프로그램 전류원/싱크(147 및 149) 사이의 디지트라인(145)에 흐르게 한다. 도 1과 함께 설명되는 바와 같이, 비트라인 및 디지트라인에서의 전류의 방향은 자기 벡터의 포지션을 결정하며, 그 결과로 셀에 저장된 정보를 결정한다. 따라서, 프로그램 전류원/싱크(140, 141, 142, 147 및 149)는 비트라인(121 및 122) 및 디지트라인(145 및 146)을 통해서 어느 한 방향으로 전류가 흐르도록 구성된다. 프로그램 전류원/싱크에서의 전류 흐름의 방향은 프로그램 전류원/싱크(140, 141, 142, 147 및 149)로의 입력 논리값(데이터 m0 및 데이터 m1)(도 5에서는 160, 161, 164, 165 및 166으로 지정됨)에 의존한다. 유사한 방식으로, 적층(104)은 스위치(125 및 150)를 닫음으로써 프로그래밍되고, 적층(107)은 스위치(127 및 148)를 닫음으로써 프로그래밍되며, 적층(110)은 스위치(127 및 150)를 닫음으로써 프로그래밍된다.
적층의 셀들 각각은 '1' 또는 '0'으로 프로그래밍될 수 있다. 만약 적층의 셀이 둘 다 '0'으로 프로그래밍되거나 둘 다 '1'로 프로그래밍된다면, 더 높은 세기의 자계가 01 프로그램 또는 10 프로그램과 비교하기 위해 필요할 것이다. 적층(101)의 셀이 둘 다 '0'을 저장하도록 프로그래밍되는 전형적인 프로그래밍 시퀀스에서, 스위치(148)는 닫혀지며, '0'을 나타내는 전류는, 적절한 데이터 m0 논리값을 디지털 프로그램 전류원/싱크(147)의 단자(160)에 인가하고, 반대의 데이터 m0 논리값을 디지트라인 프로그램 전류원/싱크(149)의 단자(161)에 인가함으로써 디지트라인(145)에 인가된다. 동시에, 스위치(125)는 닫혀지고, 원하는 데이터 m1논리값을 비트라인 프로그램 전류원/싱크(140)의 단자(164)에 공급하고, 반대의 데이터 m1 논리값을 비트라인 프로그램 전류원/싱크(141)의 단자(165)에 공급함으로써 전류는 비트라인(121)에 인가된다. 이러한 방식으로, 각 셀(102 및 103)은 '0'을 저장하도록 프로그래밍된다. 유사한 방식에서, 다른 적층(104, 107 및 110) 각각에서의 각 셀은 '0'을 저장하도록 어드레싱되고 프로그래밍된다.
적층(101)의 셀이 둘 다 '1'을 저장하도록 프로그래밍된 동일한 프로그래밍 시퀀스에서, 다양한 스위치가 동일한 포지션으로 남아있지만, '1'을 나타내는 전류가 데이터 m0 논리값을 디지트라인 프로그램 전류원/싱크(147)의 단자(160) 상의 정반대의 상태로 스위칭하고, 반대의 데이터 m0 논리값을 디지트라인 프로그램 전류원/싱크(149)의 단자(161)상에 인가함으로써 디지트라인(145)에 인가된다.
적층(101)을 예컨대 '01'데이터로 프로그래밍하기 위해서, 두 단계의 절차가 본 실시예에서 이용된다. 제 1 단계는 각 셀(102 및 103)을 '0'으로 프로그래밍하기 위해서 앞에서 이용된 바와 동일한 절차를 이용한다. 제 2 단계에서, 동일한 스위치 세팅이 이용되고, 보다 적은 전류가 비트라인 프로그램 전류원/싱크(140 및 141)에 의해서 비트라인(121)에 공급되지만, 00 프로그래밍의 방향과 정반대 방향으로 공급된다. 정반대의 전류 방향은 단자(164 및 165) 상의 데이터 m1 논리값을 00 프로그래밍 동안에 이용된 상태에 대해 정반대인 상태로 스위칭함으로써 달성된다. 유사한 방식으로, 다른 적층(104, 107 및 110) 각각에서의 각 셀은 '01'을 저장하도록 어드레싱되고 프로그래밍될 수 있다.
적층(101)을, 예컨대 '10' 데이터로 프로그래밍하기 위해서, 두 단계의 절차가 본 실시예에서 다시 이용된다. 제 1 단계는 각 셀(102 및 103)을 '1'로 프로그래밍하기 위해서 앞에서 이용된 바와 동일한 절차를 이용한다. 제 2 단계에서, 동일한 스위치 셋팅이 이용되며, 보다 적은 전류가 비트라인 프로그램 전류원/싱크(140 및 141)에 의해서 비트라인(121)에 공급되지만, 11 프로그래밍 동안에 이용된 상태에 대해 정반대의 방향으로 공급된다. 유사한 방식에서, 다른 적층(104, 107 및 110) 각각에서의 각 셀은 '10'을 저장하도록 어드레싱되고 프로그래밍될 수 있다.
따라서, 사실상 임의의 개수의 셀이 수직적으로 적층될 수 있고, 이 적층들이 프로그래밍과 저장된 데이터를 판독하기 위해서 개별 적층들을 어드레싱하도록 연결된 장치와 함께 배열로 배치될 수 있는 적층된 메모리가 개시된다. 셀들이 수직적으로 적층되기 때문에, 메모리의 용량은 추가적인 칩 영역을 필요로하지 않으면서 두 배, 세 배 등이 될 수 있다. 또한 적층된 메모리는 거의 추가적인 장치없이 쉽게 프로그래밍될 수 있으며, 비교기 회로 및 기준 전압을 포함하는 전압 감지 및 비교 장치만을 추가함으로써 판독될 수 있다.
본 출원인이 본 발명의 특정한 실시예를 도시하고 설명하였지만, 추가적인 변형 및 개선이 당업자에게 발생할 것이다. 따라서, 본 출원인은, 본 발명이 도시된 특정한 형태로 제한되지 않는 것으로 이해되기를 바라며, 본 출원인은 첨부된 청구항이 본 발명의 사상과 범주에서 벗어나지 않는 모든 변형을 포함하고자 한다.

Claims (5)

  1. 적층(stack)된 메모리(100)에서 각 셀의 상태를 판독하는 방법에 있어서,
    직렬로 연결된 전류 단자와 함께 적층된 복수개(n)의 자기 터널 접합 메모리 셀들(a plurality n of magnetic tunnel junction memory cells)(102, 103, 105, 106, 108, 109, 111, 112)을 포함하는 적층 셀(a stack of cells)(101, 104, 107, 110)을 제공하는 단계로서, 이 적층 셀은 상기 적층에서의 제 1 셀의 제 1 판독 전류 단자와, 전자 스위치(115, 116, 117, 118)에 연결된 제 2 판독 전류 단자를 포함하며, 2n개의 메모리 레벨을 포함하는, 적층 셀(101, 104, 107 및 110)을 제공하는 단계와,
    상기 2n개의 메모리 레벨을 나타내는 복수의 기준 전압을 제공하는 단계와,
    상기 적층 셀 양단에 전압 강하를 감지하는 단계와,
    상기 적층 셀에서 상기 복수개(n)의 셀의 상기 메모리 레벨을 결정하기 위해서 상기 감지된 전압 강하를 상기 복수의 기준 전압과 비교하는 단계와,
    상기 적층 셀에 출력 신호를 제공하기 위해서 상기 결정된 메모리 레벨을 인코딩하는 단계를 특징으로 하는, 적층된 메모리(100)에서 각 셀의 상태를 판독하는 방법.
  2. 적층된 메모리(100)에서 각 셀의 상태를 판독하는 방법에 있어서,
    직렬로 연결된 전류 단자와 함께 적층된 복수개(n)의 자기 터널 접합 메모리 셀들(102, 103, 105, 106, 108, 109, 111, 112)을 각각 포함하는 복수의 적층 셀(a plurality of stacks of cells)(101, 104, 107, 110)로서, 상기 적층 셀 각각은 상기 적층에서의 제 1 셀의 제 1 판독 전류 단자와, 전자 스위치(115, 116, 117, 118)에 연결된 제 2 판독 전류 단자와, 2n개의 메모리 레벨을 포함하는, 복수의 적층 셀(101, 104, 107 및 110)을 제공하는 단계와,
    상기 복수의 적층 셀을, 각 적층 셀(each stack of cells)이 개별적으로 어드레스 가능하게(addressable)되는 적층 셀의 배열로 연결하는 단계와,
    상기 2n개의 메모리 레벨과 같은 수의 복수의 기준 전압을 제공하는 단계와,
    상기 어드레싱된 개별 적층 셀(the addressed individual stack of cells)의 상기 제 1 판독 전류 단자에 액세스를 제공함으로써 상기 배열에서 개별 적층 셀을 어드레싱하는 단계와,
    상기 어드레싱된 적층 셀을 통해서 전류를 인가함으로써 상기 들의 어드레싱된 적층 셀 양단에 전압 강하를 감지하는 단계와,
    상기 어드레싱된 적층 셀에서 상기 복수개(n)의 셀들의 상기 메모리 레벨을 결정하기 위해서 상기 감지된 전압 강하를 상기 복수의 기준 전압과 비교하는 단계와,
    상기 어드레싱된 적층 셀 각각에 출력 신호를 제공하기 위해서 상기 어드레싱된 적층 셀 각각에 대한 상기 결정된 메모리 레벨을 인코딩하는 단계를 포함하는, 적층 메모리(100)에서 각 셀의 상태를 판독하는 방법.
  3. 적층된 메모리(100)에 있어서,
    각각 스위칭 가능한 자기층(12)과, 제 1 판독 전류 단자(27) 및 제 2 판독 전류 단자(36)와, 제 1 메모리 상태에서의 제 1 저항과, 상기 제 1 저항과 다른 제 2 메모리 상태에서의 제 2 저항을 갖는 복수의 자기 터널 접합 메모리 셀(102, 103, 105, 106, 108, 109, 111, 112)로서, 직렬로 연결된 상기 전류 단자와 함께 적층되는, 복수의 자기 터널 접합 메모리 셀(102, 103, 105, 106, 108, 109, 111, 112)과,
    전자 스위치(115, 116, 117, 118)와,
    적층 셀을 한정하기 위해서, 판독 전류원에 연결되는 상기 복수의 자기 터널 접합 메모리 셀들에서의 제 1 셀의 제 1 판독 전류 단자 및 상기 전자 스위치를 통해서 판독 전류 귀환부(current return)에 연결되는 상기 복수의 자기 터널 접합 메모리 셀에서의 최종 셀의 제 2 판독 전류 단자와,
    복수의 기준 전압 레벨을 제공하는 기준 장치와,
    상기 적층 셀에서의 각 셀의 상기 상태를 결정하기 위해서, 상기 적층 셀을 통해서 인가된 전류로 상기 적층 셀 양단에서 강하된 전압을 감지하며, 상기 감지된 전압을 상기 복수의 기준 전압 레벨과 비교하도록 상기 복수의 자기 터널 접합 메모리 셀들에서의 상기 제 1 셀의 상기 제 1 판독 전류 단자와 상기 기준 장치에 연결된 전압 감지 및 비교 장치(130)와,
    상기 적층 셀 양단에 강하된 상기 전압을 디지털 출력 신호로 변환하기 위해서, 상기 전압 감지 및 비교 장치에 연결된 인코딩 장치(130)를 특징으로 하는, 적층된 메모리.
  4. 적층된 메모리에 있어서,
    복수의 적층 셀로서, 각 적층 셀은 직렬로 연결된 전류 단자와 함께 적층된 복수의 자기 터널 접합 메모리 셀들과, 판독 전류원에 연결되는 상기 복수의 적층 셀 각각의 제 1 셀의 제 1 판독 전류 단자와, 전자 스위치를 통해서 판독 전류 귀환부에 연결되는 상기 복수의 적층 셀 각각의 최종 셀의 제 2 판독 전류 단자를 포함하는, 복수의 적층 셀과,
    상기 복수의 적층 셀을 배열로 연결하기 위한 회로로서, 상기 회로는 연결된 적층 셀을 프로그래밍하기 위한 상기 복수의 적층 셀에서의 각 적층 셀과 연결된 디지트라인(digitline)을 포함하며, 각 적층 셀과 연결된 상기 디지트라인은 상기 관련된 적층 셀에서의 상기 최종 셀의 상기 제 2 판독 전류 단자의 아래에 배치되는, 상기 복수의 적층 셀을 배열로 연결하기 위한 회로와,
    상기 적층 셀들 각각에 연결된 상기 회로 및 상기 전자 스위치는 어드레싱 대상의 적층 셀의 상기 제 1 판독 전류 단자에 액세스를 제공함으로서 상기 배열에서의 개별적인 적층 셀 각각(each individual stack of cells)을 어드레싱하도록 제어 가능하며,
    복수의 기준 전압 레벨을 제공하는 기준 장치와,
    상기 어드레싱된 적층 셀에서의 각 셀의 상기 상태를 결정하기 위해서 상기 어드레싱된 적층 셀을 통해서 인가된 전류로 상기 어드레싱된 적층 셀 양단에서 강하된 전압을 감지하며, 상기 감지된 전압을 상기 복수의 기준 전압 레벨과 비교하도록 상기 어드레싱된 적층 셀의 상기 제 1 판독 전류 단자와 상기 기준 장치에 연결된, 전압 감지 및 비교 장치와,
    상기 어드레싱된 적층 셀 양단에 강하된 상기 전압을 디지털 출력 신호로 변환하기 위해서 상기 전압 감지 및 비교 장치에 연결되는 인코딩 장치를 포함하는, 적층된 메모리.
  5. 적층된 메모리에 있어서,
    복수의 적층 셀로서, 각 적층 셀은 직렬로 연결된 전류 단자와 함께 적층된 복수의 자기 터널 접합 메모리 셀과, 판독 전류원에 연결되는 상기 복수의 적층 셀 각각의 제 1 셀의 제 1 판독 전류 단자와, 전자 스위치를 통해서 판독 전류 귀환부에 연결되는 상기 복수의 적층 셀 각각의 최종 셀의 제 2 판독 전류 단자를 포함하는, 복수의 적층 셀과,
    상기 복수의 적층 셀을 배열로 연결하기 위한 회로로서, 상기 회로는 상기 연결된 적층 셀을 프로그래밍하기 위해 상기 복수의 적층 셀에서의 각 적층 셀과 연결된 디지트라인을 포함하며, 각 적층 셀과 연결된 상기 디지트라인은 상기 연결된 적층 셀에서의 상기 최종 셀의 상기 제 2 판독 전류 단자의 아래에 배치되는, 상기 복수의 적층 셀을 배열로 연결하기 위한 회로와,
    상기 적층 셀들 각각에 연결된 상기 회로 및 상기 전자 스위치는, 어드레싱 대상의 적층 셀의 상기 제 1 판독 전류 단자에 액세스를 제공함으로서 상기 배열에서의 개별적인 적층 셀 각각을 어드레싱하도록 제어 가능하며,
    복수의 기준 전압 레벨을 제공하는 기준 장치와,
    상기 어드레싱된 적층 셀에서의 각 셀의 상기 상태를 결정하기 위해서 상기 어드레싱된 적층 셀을 통해서 인가된 전류로 상기 어드레싱된 적층 셀 양단에서 강하된 전압을 감지하며 상기 감지된 전압을 상기 복수의 기준 전압 레벨에 비교하도록 상기 어드레싱된 적층 셀의 상기 제 1 판독 전류 단자와 상기 기준 장치에 연결된, 전압 감지 및 비교 장치와,
    상기 어드레싱된 적층 셀 양단에 강하된 상기 전압을 디지털 출력 신호로 변환하기 위해서 상기 전압 감지 및 비교 장치에 연결되는 인코딩 장치를 포함하는, 적층된 메모리.
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