JPWO2011135984A1 - 半導体記憶装置 - Google Patents

Abstract

スピン注入磁化反転型磁気抵抗変化素子（ＴＭＲ素子）を用い、多値の書き込みと読み出しを実現する。そこで、複数のＴＭＲ素子を有するメモリセルに対し、複数のＴＭＲ素子の内、その磁化を反転するのに最大の電流が必要な素子と同じ値以上の第１の電流を、平行状態と反平行状態のいずれかへ反転する方向に流し、次いで、その各々に対して第１の電流とは反転した方向の第２の電流を、その値が複数のＴＭＲ素子の内最大の電流が必要な素子を除いた、少なくともひとつのＴＭＲ素子の磁気抵抗状態を反転させるのに必要なだけ流して、多値の書き込みを行う。

Description

本発明は、半導体記憶装置に関し、特に、磁気抵抗変化を利用したメモリセルアレーにおいて、多値記録を可能とする構成と動作に関するものである。

不揮発性メモリのなかで、磁気抵抗変化を利用したＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、高速動作が可能でありかつ実用上無限回の書き換え可能なＲＡＭとしての可能性がある。ＭＲＡＭの基本素子は、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）と呼ばれ、２つの強磁性層の間にトンネル障壁として用いられる絶縁層を挟んだ構造からなる。この２つの強磁性層の磁化の向きが、平行・反平行で素子の抵抗が大きく異なるトンネル磁気抵抗（ＴＭＲ：Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）効果を利用して、情報が記録される。

この中で、強磁性層の磁化により相異なるスピン偏極された電子を注入し、磁化の向きを書き換える方式（スピン注入磁化反転型）のＭＲＡＭのメモリセル構成を、図４３（ａ）の回路図、（ｂ）の断面模式図に示す。以後、この方式を用いたメモリをＳＰＲＡＭと呼ぶ（ＳＰｉｎ−ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）。このメモリセルは、１つのトンネル磁気抵抗素子ＴＭＲと読み出し用の選択トランジスタＭＣＴ、ワード線ＷＬとビット線ＢＬ、ソース線ＳＬからなる。このトンネル磁気抵抗素子ＴＭＲは、図４４に示すように、少なくとも２つの磁性層があり、１つは、スピンの向きが固定されている固定層ＰＬ、他方はスピンの向きが固定層に対して、反平行状態（ａ）、平行状態（ｂ）の２状態をとる自由層ＦＬからなる。これらの膜の間にはトンネル障壁膜ＴＢがある。トンネル障壁膜ＴＢとしては、ＭｇＯなどが用いられる。

情報の記憶は、この自由層ＦＬのスピンの向きに依存する抵抗で記憶する。トンネル磁気抵抗素子の電気抵抗は、反平行状態で高抵抗状態となり、平行状態で低抵抗状態となるのである。読み出し動作では、このトンネル磁気抵抗素子ＴＭＲの抵抗の大小を読み取る。一方、書き込み動作では、ＴＭＲに垂直に電流を流し、この電流の向きで自由層のスピンの向きを変えるスピン注入磁化反転技術を利用する。メモリチップではビット線ＢＬからソース線ＳＬへ電流を流すか、或いはソース線ＳＬからビット線ＢＬへ電流を流して書き込みを行う。書き込みに必要な電流がトンネル磁気抵抗素子ＴＭＲの大きさに比例するため、微細化と共に書換え電流が低減できる。すなわち、ＳＰＲＡＭはスケーラビリティの点で優れた特徴を有する。これらは、2005 International Electron Device Meeting Technical Digest Papers pp.459-462（非特許文献１）や、ISSCC 2007 Digest of Technical Papers, pp.480-481（非特許文献２）に詳しい。

また、図４５は、他のＴＭＲ素子例を模式的に示したものである。図４４と異なり自由層が積層構造となっている。すなわち、互いに反平行な磁性体材料層で非磁性体層ＭＢを挟み込んだ構造であり、これが一体として自由層ＦＬとなる。この積層構造は、更に多層になっていても良い。このような構造によって、熱による擾乱に対してＴＭＲ素子の状態が安定なメモリ素子とすることができる。図４６は、更に他のＴＭＲ素子例を模式的に示したものである。この例では、図４４と異なり自由層ＦＬと固定層ＰＬの磁化の向きがトンネル障壁層に対して水平ではなく垂直となっている。このような材料を選択することで熱による擾乱に対してＴＭＲ素子の２つの状態（平行と反平行）が安定なメモリ素子とすることができる。スケーリングが進んでも、広い温度範囲で安定に動作するメモリ動作を実現できるという特徴がある。

一方、トンネル磁気抵抗素子ＴＭＲを用いて、１個のメモリセルに多数の情報を記憶できる多値化が研究されている。特開２００３−７８１１４号公報（特許文献１）には、複数のＴＭＲ素子を直列に接続することで多値化を可能とする磁気メモリが記載されている。また、特開２００７−２８１３３４号公報（特許文献２）と特開２００８−２４３９３３号公報（特許文献３）には、スピン注入磁化反転型素子を用いて、複数個のＴＭＲ素子を並列に並べてメモリセルの記憶素子とする磁気メモリが記載されている。

特開２００３−７８１１４号公報 特開２００７−２８１３３４号公報 特開２００８−２４３９３３号公報

2005 International Electron Device Meeting Technical Digest Papers pp. 459-462 ISSCC 2007 Digest of Technical Papers, pp.480-481

しかしながら、前述した特許文献１のメモリセルは、情報を磁界で書き換える型のＴＭＲ素子で構成されており、直列に接続された複数のＴＭＲ素子のそれぞれに書き込み磁界を発生させるための配線が必要であり、製造工程が増加する以外にそれぞれの配線を駆動するために動作が複雑となる。また、書き込みに必要な磁界は、素子の微細化に伴って増大する欠点がある。一方、特許文献２および３のメモリセルは、複数の素子の並列接続なので、構成する複数の素子の抵抗比に応じてあるひとつの素子に流れる電流が変化してしまい、書き込みを制御することが困難となる。また、所要電流も並列接続の分だけ増大することになる。

スピン注入磁化反転型素子を用いた多値磁気メモリにおいては、上述のようなメモリ動作や高集積上の諸問題点を解決する必要がある。具体的には、アレー動作を含めた多値の書き込み方法、読み出し方法、２値データの多値への割り当て方法、変換方法、チップ構成、２値方式と多値方式の混在、及び１セルに２ビットよりも多いｎビットを記憶させる方法である。

本発明は、このようなことを鑑みてなされたものであり、その目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

（１）直列に接続した面積の異なる２つのＴＭＲ素子を用い、２つのステップで４値のデータを書き分ける。第１のステップとしては、面積の大きい方のＴＭＲ素子が、反平行状態、又は平行状態となる（結果的に、これら２つのＴＭＲ素子が、両方とも、反平行状態、又は両方とも平行状態となる）、大きな電流で書き込みを行う。これで２つの抵抗値を作り出せる。次いで、更に異なる抵抗状態を実現するために、第２のステップとして、第１のステップの電流の向きとは逆であり、面積の小さい方のＴＭＲ素子のみにつき、その状態を反転できるだけの電流を流す。これにより、第１のステップとは異なる、２つの抵抗値を作りだせる。これで合計４つの抵抗状態を作りだせる。

（２）上記で作成した２ビット情報に対応する４つの抵抗値において、隣り合う抵抗値の中間に当たる３つの抵抗値を持つ素子をレファレンスセル（参照セル）として使用する。これらのレファレンスセルとメモリセルとの電流差をセンスして、４つの抵抗値を取るメモリセルを読み分ける。

（３）チップ外部又は、メモリ領域外部からの２値のビット情報を、メモリセルアレー領域に埋め込まれたラッチ回路上で、書き込むべき４つの状態の実現に必要なデータに変換して記憶させる。これを用いて（１）の書き込みを行う。

（４）チップ外部又は、メモリ領域外部からの２値のビット情報を、メモリセルアレー領域の外部においたラッチ回路またはバッファ回路上で、書き込むべき４つの状態の実現に必要なデータに変換して記憶させ、このデータをメモリセルアレーへ転送して（１）の書き込みを行う。

（５）上記（１）を拡張して、直列に接続した面積の異なるｎ個のＴＭＲ素子を用い、ｎビットの情報を書き込む。すなわち、第１のステップで、面積が１番大きいＴＭＲ素子が反平行状態、又は平行状態となる電流で書き込みを行う。次いで、第２のステップで、面積がｎ番目に大きいＴＭＲ素子が反平行状態、又は平行状態となる、第１のステップとは逆方向の電流で書き換えを行う。続いて、第３のステップで、面積がｎ−１番目に大きいＴＭＲ素子が反平行状態、又は平行状態となる、第２のステップとは同じ方向の電流で書き換えを行う。第４のステップで、面積がｎ−２番目に大きいＴＭＲ素子が反平行状態、又は平行状態となる、第３のステップとは逆又は同じ向きの電流で書き換えを行う。電流の向きはそれぞれ書き込みに必要なものが選ばれる。以降同様にして、第ｎのステップで、面積がｎ番目に大きいＴＭＲ素子が反平行状態、又は平行状態となる。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、磁気抵抗変化を利用し、多値記憶と読み出しが可能な半導体記憶装置が実現できる。

（ａ）、（ｂ）は、本発明の実施の形態１による半導体記憶装置において、その主要部の構成例を示す図である。 図１におけるＴＭＲ素子の特性例を示す図である。 図１における書き込み動作例を示す図である。 図３の変形例を示す図である。 図４の補足図である。 （ａ）、（ｂ）は、図４の動作例に対応した書き込みドライバのそれぞれ異なる構成例を示す図である。 図１における一部の構造例を示した断面図である。 （ａ）〜（ｃ）は、図７におけるＴＭＲ素子の詳細な構成例を示す図である。 （ａ）〜（ｃ）は、図１における２つのＴＭＲ素子の一方の特性例を示す図である。 （ａ）〜（ｃ）は、図１における２つのＴＭＲ素子の他方の特性例を示す図である。 （ａ）〜（ｃ）は、図９と図１０のＴＭＲ素子を直列接続した場合の特性例を示す図である。 図３の書き込み動作に伴うデータの変換手順を示す図である。 （ａ）、（ｂ）は、本実施の形態で用いるメモリセルの表記を示す図である。 図１２の補足図であり、書き込み前の複数のメモリセルとその記憶状態の一例を示す図である。 図１４に続いて、複数のメモリセルへのステップ１の駆動データの与え方を示す図である。 図１５に続いて、複数のメモリセルへのステップ２の駆動データの与え方を示す図である。 図１において、書き込みを行うブロックの詳細な構成例を示す図である。 図１７の制御論理回路の入力と出力の関係例を示す図である。 図１７の動作例を示す図である。 図１において、読み出しを行うブロックの詳細な構成例を示す図である。 図２０の動作例を示す図である。 本発明の実施の形態２による半導体記憶装置において、その全体構成の一例を示すブロック図である。 図２２の変形例を示す図である。 図２３の変形例を示す図である。 図２４の具体例を示す図である。 本発明の実施の形態３による半導体記憶装置において、その全体構成の一例を示すブロック図である。 図２６の動作例を示す図である。 図２６の他の動作例を示す図である。 図２６の更に他の動作例を示す図である。 （ａ）〜（ｃ）は、本発明の実施の形態４による半導体記憶装置において、直列に接続された３つのＴＭＲ素子の一つの特性例を示す図である。 （ａ）〜（ｃ）は、図３０において、３つのＴＭＲ素子の他の一つの特性例を示す図である。 （ａ）〜（ｃ）は、図３０において、３つのＴＭＲ素子の更に他の一つの特性例を示す図である。 （ａ）、（ｂ）は、図３０〜図３２のＴＭＲ素子を直列に接続した場合の特性例を示す図である。 図３３における書き込みステップの一部を説明する図である。 図３３における書き込みステップの他の一部を説明する図である。 （ａ）〜（ｃ）は、本発明の実施の形態５による半導体記憶装置に含まれる２つのＴＭＲ素子の一方の特性例を示す図である。 （ａ）〜（ｃ）は、図３６において、２つのＴＭＲ素子の他方の特性例を示す図である。 （ａ）〜（ｃ）は、図３６と図３７のＴＭＲ素子を直列接続した場合の特性例を示す図である。 本発明の実施の形態６による半導体記憶装置において、その全体構成の一例を示すブロック図である。 図３９において、メモリセルアレーのビット線とソース線の階層構造の一例を示す図である。 本発明の実施の形態７による半導体記憶装置において、そのメモリセル構造の一例を示す断面図である。 図４１の回路図である。 （ａ）、（ｂ）は、従来の素子構造と回路を示す図である。 （ａ）、（ｂ）は、トンネル磁気抵抗素子の構造例を示す図である。 （ａ）、（ｂ）は、トンネル磁気抵抗素子の他の構造例を示す図である。 （ａ）、（ｂ）は、トンネル磁気抵抗素子の更に他の構造例を示す図である。 本発明の実施の形態１による半導体記憶装置において、その書き込み動作の流れを示す概念図である。 本発明の実施の形態１による半導体記憶装置において、その読み出し動作の流れを示す概念図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。

（実施の形態１）
本発明の実施の形態１による半導体記憶装置を図１を用いて説明する。図１（ａ）は、その主要な構成要素を示したものである。ビット線ＢＬとソース線ＳＬとの間に、ワード線ＷＬで制御される選択トランジスタＭＣＴと、２つのＴＭＲ素子ＴＭＲ１とＴＭＲ２とが直列に接続されて配置されている。ビット線ＢＬは、駆動能力の異なる２つの書き込みドライバＤＲＢ１とＤＲＢ２とで駆動され、ソース線ＳＬは、これも駆動能力の異なる２つの書き込みドライバＤＲＳ１とＤＲＳ２とで駆動される。このように、図１では、ビット線とソース線のそれぞれに、駆動能力の異なる２つのドライバを用意しているので、ソース線からビット線へ、或いは、ビット線からソース線へといった双方向に向けて、所望の大きさの電流をこの間に挟まれたメモリセルに与えることができるという特徴がある。すなわち、駆動電流は、ビット線とソース線のそれぞれに駆動能力の異なる２つのドライバを有するために、少なくとも２種類は選択することができるという特徴がある。

ここで、ＴＭＲ１は、２つの抵抗の値ＲＰ１とＲＡＰ１を取ることができ、ＴＭＲ２は、２つの抵抗の値ＲＰ２とＲＡＰ２を取ることができる。図１（ｂ）に、ＴＭＲ素子の主要部の模式的な断面図と、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬで制御される選択トランジスタＭＣＴを示す。ＴＭＲ素子には、少なくとも２つの磁性層があり、一方は、スピンの向きが固定されている固定層ＰＬ、他方はスピンの向きが固定層に対して、平行状態、反平行状態の２状態をとる自由層ＦＬである。これらの層の間にはトンネル障壁膜ＴＢがある。平行状態の時はその抵抗値が低く、反平行状態の時は高い。ＴＭＲ１では、平行状態の時の抵抗の値はＲＰ１であり、反平行状態の時の抵抗の値はＲＡＰ１である。ＴＭＲ２では、平行状態の時の抵抗の値はＲＰ２であり、反平行状態の時の抵抗の値はＲＡＰ２である。

このＴＭＲ１とＴＭＲ２は、その面積が異なるなどして、平行状態から反平行状態へ、又は反平行状態から平行状態へＦＬ層の磁化を反転させるのに必要な電流値、すなわち書き込みに必要な電流値が異なる。この電流をｉとして、図１（ｂ）のＴＭＲ素子模式図の横に示した抵抗の回路記号横の矢印の向きを正の向きとして以下説明する。すなわち、ソース線ＳＬからビット線ＢＬへの向きが正であり、この向きの電流では各ＴＭＲ素子を反平行状態にしようとする作用が自由層ＦＬに働く。ビット線ＢＬからソース線ＳＬへの電流の向きは、負の電流となり、この向きの電流は、各ＴＭＲ素子を平行状態にしようとする作用が自由層ＦＬに働く。また同図に示したように、抵抗の回路記号の２端子において、その左にＦＬ、ＰＬとして、ＦＬ側とＰＬ側を記載する場合もある。また、ＴＭＲ１とＴＭＲ２は、その面積が異なるなどして、それぞれの抵抗値も異なる。材料及び構造を適切に選ぶことによって、磁化が平行状態での抵抗ＲＰと反平行状態での抵抗ＲＡＰとの抵抗比（ＴＭＲ比）、及び書き込みに必要なしきい電流密度を、ＴＭＲ１とＴＭＲ２において一定とすることができる。この図では、ＴＭＲ１の面積がＴＭＲ２の面積より大きいとした図を示している。ここでは、ＢＬにＴＭＲ１が接続され、次いでＴＭＲ２が接続された構造としている。しかし、この順番はこれに限定されず、ＴＭＲ１とＴＭＲ２を逆としても良い。この順番は、作成するプロセスに応じて最適のものを選ぶことができる。この図１の構成例は、後述の動作方式によって、多値情報を書き込んだり、読み出したりすることができるという特徴を持つ。

２つのＴＭＲ素子の抵抗値と、書き込みに必要な電流値は、例えば図１のように、２つのＴＭＲ素子の面積などを変えることによって、異なる値とすることができる。これらの具体的な関係と、それに対応づける２ビット情報との関係例を図２に示す。図２には、ＴＭＲ素子に流す電流とその時の直列に接続された２つのＴＭＲ素子の抵抗値との関係、すなわちヒステリシス特性を示している。なお、後述するが、この図ではひとつの状態（例えば、ＴＭＲ１もＴＭＲ２も平行状態）での抵抗の電流依存性を省いて示している。また、ＴＭＲ１とＴＭＲ２は直列なので、両者には同じ値の電流が流れる。図２において、
ＴＭＲ１を反平行状態にするのに必要な電流：Ｉａｐ１、
ＴＭＲ２を反平行状態にするのに必要な電流：Ｉａｐ２、
ＴＭＲ１を平行状態にするのに必要な電流：Ｉｐ１、
ＴＭＲ２を平行状態にするのに必要な電流：Ｉｐ２、
ＴＭＲ１の反平行状態抵抗：ＲＡＰ１
ＴＭＲ２の反平行状態抵抗：ＲＡＰ２
ＴＭＲ１の平行状態抵抗：ＲＰ１
ＴＭＲ２の平行状態抵抗：ＲＰ２
である。

ここで、磁化が平行状態での抵抗ＲＰと反平行状態での抵抗ＲＡＰの抵抗比（ＴＭＲ比）、及び書き込みに必要なしきい電流密度を、ＴＭＲ１とＴＭＲ２において一定とすることができるので、以下の関係がある。
ＲＡＰ１／ＲＰ１＝ＲＡＰ２／ＲＰ２
ＲＡＰ２／ＲＡＰ１＝ＲＰ２／ＲＰ１
Ｉａｐ１／Ｉａｐ２＝Ｉｐ１／Ｉｐ２
この関係により、図２に示すように、直列に接続された２つのＴＭＲ素子から、４つの互いに異なる合成抵抗を作成できる。よって、２ビットの情報を記憶することができるのである。これらを小さい順に並べると下記となる。
ＲＰ１＋ＲＰ２＜ＲＡＰ１＋ＲＰ２＜ＲＰ１＋ＲＡＰ２＜ＲＡＰ１＋ＲＡＰ２
これに、例えば、抵抗の小さい方から、“００”，“１０”、“０１”、“１１“の情報と対応づけるのである。また、直列に接続されているので、両方の抵抗には同じ値の電流が流れるが、結果、面積の大きな抵抗では電流密度が小さくなる。よって、例えばＴＭＲ２の反平行化を行うに必要なＩａｐ２を流しても、ＴＭＲ２より面積の大きなＴＭＲ１では反平行化を行う電流密度には達していない。反対に、大きな面積であるＴＭＲ１の反平行化を行うに必要なＩａｐ１以上の電流を流すと、同じ値の電流が流れる小さな面積であるＴＭＲ２でも反平行化に必要な電流密度を越えているので、こちらも反平行状態となる。平行化に必要な電流方向であるＩｐ２とＩｐ１についても同様である。

図２のヒステリシスにおいて、まず、最初、Ｉｐ１よりも大きな電流を流し、ＴＭＲ１とＴＭＲ２は、共に平行状態であるとしよう。図２では電流の値としては、Ｉｐ１は負の値にとってある。それぞれの抵抗が、ＲＰ１とＲＰ２であるから、合成の抵抗はＲＰ１＋ＲＰ２である。これに“００”の情報を割り当てる。この状態から、電流を逆向きに大きくして行く。すると、０を通過し、正の値、つまり反平行化の方向に転じ、まず、電流値Ｉａｐ２となる。この電流を少し越えると、面積の小さなＴＭＲ２では、自由層ＦＬが反転し、抵抗値は、ＲＰ２からＲＡＰ２となる。すると、合成抵抗は、ＲＰ１＋ＲＡＰ２となる。これに“０１”の情報を割り当てる。更に電流をこの方向に増加させ、Ｉａｐ１を越えると、面積の大きなＴＭＲ１も自由層ＦＬが反転し、抵抗値は、ＲＰ１からＲＡＰ１となる。合成抵抗は、ＲＡＰ１＋ＲＡＰ２であり、これに“１１”の情報を割り当てる。次いで、今度は逆の向きに電流を変化させると、０を通過し、負の値、つまり平行化の方向に転じる。この値がＩｐ２に達しこれを少し越えると、面積の小さなＴＭＲ２で自由層の磁化の向きが反転する。すなわち、平行状態となり、抵抗はＲＰ２である。よって、合成抵抗はＲＡＰ１＋ＲＰ２である。これには“１０”の情報を割り当てる。更にこの方向に電流を増やすと、Ｉｐ１に達し、これを更に少し越えると最初に戻り、ＴＭＲ１とＴＭＲ２は共に平行状態となる。この場合、前述の通り、合成抵抗はＲＰ１＋ＲＰ２であり、割り当てた情報は“００”の情報である。

本実施の形態１の半導体記憶装置では、例えば図２のようにして、合成抵抗の値と２ビットデータの関係づけが行われることが特徴となっている。この原理は、後述のように２ビットより多いビット数のデータをひとつのメモリセルに書き込む構成に拡張ができる。また、メモリセルの要件としては、本質的には双方向の電流において電流密度に応じてその抵抗が各々変化することを備えていれば良く、ＴＭＲ素子を備えたメモリセルに制限されるものではない。また、図２に示した合成抵抗の値に対する２ビットデータの割り付け方は、詳細は後述するが書き込みデータの合成に有用な割り付け方となっている。

以上の説明から明らかなように、書き込み動作を行う際には、正の向き、及び負の向きにそれぞれ２つの値の電流が必要である。また、抵抗の変化は図２のヒステリシスに従って行う必要がある。よって、本実施の形態では、図１に示したように、ビット線とソース線のそれぞれに、駆動能力の異なる２つのドライバを用意している。これによって、ビット線からソース線へ、或いはソース線からビット線へ、つまり、正の向きと負の向きの電流を、この間に挟まれたメモリセルに与えることができる。駆動電流も少なくとも２種類は選択することができる。これによって所望の書き込みが可能となるという特徴を有している。更に、抵抗の変化はこのヒステリシスに従って行われることから、例えば、図３に示すような書き込み方法を用いる。

図３は、図１の構成例における動作例を示した図である。この動作例では、図２で述べたヒステリシスに沿った書き込みを実現し、正と負の向きの電流をそれぞれ少なくとも２種類以上取れるという特徴を用いて、２つのステップで書き込みを行う例を示している。２ビットの情報のそれぞれに対応した書き込みが示されており、上から、“１０”、“１１“、“０１”、“００”の順番である。まず、ステップ１では、図２のヒステリシスで言えば、両端の状態を実現する。その後、必要な情報に対して、ステップ２として、その内側の状態を実現するのである。この内側の状態の実現に対してのステップ２の電流の向きは、ステップ１の電流の向きとは逆となることが、図２の説明からわかる。本実施の形態ではこのことを見出していることが特徴である。以下、順を追って説明する。

ステップ１では、書き込みたい情報“１０”、“１１“、“０１”、“００”に対し、“１０”と“１１“へは、正の電流方向にて、図１のドライバＤＲＢ１、ＤＲＢ２、ＤＲＳ１、ＤＲＳ２をすべて動作させて、Ｉａｐ１よりも大きな電流を流す。また、“０１”と“００”に対しては、負の電流方向にて、図１のドライバＤＲＢ１、ＤＲＢ２、ＤＲＳ１、ＤＲＳ２をすべて動作させて、Ｉｐ１よりも大きな電流を流す。ここでは、この正の電流方向にてＩａｐ１よりも大きな電流を流す書き込みを“１”書き込み、負の電流方向にてＩｐ１よりも大きな電流を流す書き込みを“−１”書き込みと名づける。これは本実施の形態において、２ビットデータを、電流値と対応付けて、２値書き込みとして動作させるシーケンスを組み上げるのに重要な概念となる。ここでは、２ビットデータの上位ビットが１の場合は“１”を、上位ビットが０の場合は“−１”として、ステップ１の書き込みを行うようにしている。こうできるように、図２にて、合成抵抗の値と２ビットデータの割り振りを行った。これが、図２に示したようなビット割り付けを行った意義である。このステップ１の書き込みの結果、書き込みたい情報“１０”と“１１”に対しては、両方共にＲＡＰ１＋ＲＡＰ２の状態となっている。図２から、よって、“１１”に対しては、所望の状態となっている。また、“０１”と“００”に対しては両方共にＲＰ１＋ＲＰ２の状態となっている。よって、“００“に対しては、所望の状態となっている。

次にステップ２に移る。このステップ２の特徴は３つある。第１には、“１１”や“００”のように、上位ビットと下位ビットが同じデータに対してはもはや書き込みは行わないことである。第２には、“１０“や“０１”のように、上位ビットと下位ビットが異なるデータに対してはステップ１の時とは逆の向きの電流を流し、つまり、上位ビットとは逆向きの電流を流し、今度はその値としては、Ｉｐ２，Ｉａｐ２といったＴＭＲ２を反転させるだけの、小さな値で行うことである。この場合、ドライバはＤＲＢ２とＤＲＳ２のみを使用して、ステップ１とは異なる小さな値の電流で駆動する。図３の上から、情報“１０”に対しては、負の向きの電流Ｉｐ２を流し、情報“１１”に対しては書き換えを行わず、情報“０１”に対しては、正の向きの電流Ｉａｐ２を流し、情報“００”に対しては書き換えを行わない。この動作を、ぞれぞれ、“−１（半）”書き込み又は“−０．５”書き込み、“０”書き込み、“１（半）”書き込み又は“０．５”書き込み、“０”書き込みと呼ぶ。これは、後述する本実施の形態において、２ビットデータを電流値と対応付けて、書き込みに必要なシーケンス毎に動作させることを組み上げるのに重要な概念となる。

以上のような、書き込み電流が大きい（面積の大きい）ＴＭＲ素子から順番に書き込みを行う２ステップの書き込みによって、多値の書き込みが可能となる。なお、以上の説明においては、書き込み電流値の差、及び書き込み後の抵抗値の差を、ＴＭＲ１とＴＭＲ２の面積の差で実現する場合を説明したが、これを面積一定で構造、又は材料の差で実現したり、或いは面積を変えることを併用して実現しても、本実施の形態の本質を損なうものではない。また、後述のひとつのメモリセルに２ビットより多い情報を記憶させる構成でも、本実施の形態の方式は容易に拡張できる。すべてのＴＭＲ素子を反平行状態、又は平行状態とし、その後、これとは逆の状態にするのに必要な、各々のＴＭＲ素子で異なった値である電流を与えればよい。

図４は、図３の変形例であり、ＴＭＲ素子の書き込み電流が、その与える時間すなわちパルス幅に依存すること、すなわち、図５に示すような、ＴＭＲ素子の印加時間（ｓ）の電流値（Ａ）の間の非線形性を用いたものである。図４において、ステップ１での正方向電流での書き込みである“１”書き込みとステップ２での正方向電流での書き込みである“０．５”書き込みは、共に電流値が等しく、ステップ１での負方向電流での書き込みである“−１”書き込みとステップ２での負方向電流での書き込みである“−０．５”書き込みも、共に電流値が等しい。これは図３とは異なる。この図４では、“１”書き込みと“０．５”書き込みでは、そのパルス幅が異なり、“１”書き込みではｔ１、“０．５”書き込みではｔ２である。“−１”書き込みと“−０．５”書き込みでも電流の向きが異なることを除くと同様である。これによって、図３と同様な、図２のヒステリシスに沿った動作を行うことができるのである。すなわち、ステップ１での、パルス幅がｔ１である、“１”書き込みパルス、及び“−１”書き込みパルスにて、“１１”と“００”の書き込みは終了する。ステップ２では、電流の値はステップ１と逆向きながら同じであるが、そのパルス幅がｔ１より短いｔ２である、“−０．５”書き込みパルス、及び“０．５”書き込みパルスにて、“０１”と“１０”の書き込みを行う。

このように図４では、ステップ１とステップ２ではパルス幅が異なるという特徴がある。これが可能となるのはＴＭＲ素子の以下の性質を我々は見出しているからである。図５は、ＴＭＲ素子の書き込みに必要な電流について、縦軸に電流、横軸に電流の印加時間、すなわちパルス幅をとったグラフを示す。電流の向きは正の方向と負の方向があるが、ここでは説明の簡略化のため、一方のみを示してある。この図で、２本の曲線は、それぞれＴＭＲ１とＴＭＲ２の書き込みに必要な電流値の印加時間依存性を示したものである。このように、時間が短くなると書き込みに必要な時間は増加する。ここで、図４で示した書き込みに使う電流値をＩｗとして、図５に点線で示した。ここでは、正と負を纏めて示してある。

図５において、ステップ１ではパルス幅はｔ１である。ここでは、Ｉｗの値は、ＴＭＲ１の書き込み電流を越えており、勿論、より小さなＴＭＲ２も越えている。よって、両方のＴＭＲ素子を所望の磁化の向き（反平行化するアレーには正の向きの電流を、平行化するアレーには負の向きの電流を用いる。図では、説明のためにひとつに纏めて記載）に反転できる。よって、ステップ１の動作を完了できる。一方、ステップ２でのパルス幅ｔ２においては、時間が短くなるためＴＭＲ素子の書き込みに必要な電流は増加する。これにより、大きな書き込み電流が必要なＴＭＲ１では、その必要な書き込み電流がＩｗの値を越えてしまい、もはや書き換えることはできない。しかしながら、書き込み電流が元々小さなＴＭＲ２においては、Ｉｗの値で所望の磁化の方向（反平行化するアレーでは正の向きの電流を、平行化するアレーでは負の向きの電流を用いる。図では、説明のためにひとつに纏めて記載）にて書き換えを行うことができる。このようにして、ステップ２の書き込みが可能となるのである。

すなわち、印加時間を短くしていくと、素子の書き換えに要する電流値は非線形に増大することになる。従って、同じ電流値Ｉｗを印加した場合に、ＴＭＲ２を書き換えることは可能であるがＴＭＲ１を書き換えることはできないような印加時間ｔ２が、印加時間ｔ１よりも短い印加時間において必ず存在する。従って、図４で示すように、ステップ２での書き込みにおいて印加時間をｔ２とすることで、ステップ１とステップ２にて同じ電流値Ｉｗを用いて書き込みを行ったとしても、図３と同様の書き込みを実現できるのである。図４の動作例によれば、正と負の向きの電流は必要であるが、電流の値の種類が少なくて済むという特徴がある。よって、図１の構成とは異なり、ビット線とソース線のそれぞれに複数のドライバを設ける必要は無い。ビット線とソース線のそれぞれに一つのドライバを設ければ、図４に示すような駆動を実現することが可能である。代わりに、各ドライバの入力信号は、パルス幅の異なる複数の入力信号とする必要がある。

図６は、図４の書き込み方式を用いる場合の書き込みドライバの構成例を示すものであり、（ａ）、（ｂ）は、それぞれ異なる構成例を示す概略図である。図６（ａ）では、ビット線ＢＬに設けられたドライバはＤＲＢ１のみであり、ソース線ＳＬに設けられたドライバはＤＲＳ１のみである。この、ＤＲＢ１とＤＲＳ１のそれぞれに、タイミングを規定する入力信号Ｐ１とＰ２が入力される。このＰ１によって、各ドライバを図５のｔ１の間動作させ、Ｐ２によって、各ドライバをｔ２の間動作させる。この構成例では、このタイミング信号ｔ１とｔ２によって、ソース線からビット線へ、又はビット線からソース線への、双方向に所望の大きさの電流を、その印加時間を変えて、この間に挟まれたメモリセルに与えることができる。従って、図５の性質を利用することで多値の書き込みができるという特徴がある。

図６（ｂ）では、ビット線ＢＬとソース線ＳＬに対してそれぞれ１個の書き込みドライバＤＲＢ’１とＤＲＳ’１が備わっている。ＤＲＢ’１，ＤＲＳ’１は、それぞれアンド論理で動作を行い、２入力の一方にはＤＲＢ’１とＤＲＳ’１で相補の値となる書き込みデータが入力され、２入力の他方に、パルス生成回路ＰＧから出力されたパルス幅ｔ１またはｔ２の‘Ｈ’レベルパルス信号が共通に入力される。これによって、この‘Ｈ’レベルパルスの期間で、ＤＲＢ’１，ＤＲＳ’１の一方が他方に向けて電流を供給することが可能となる。なお、ここでは、アンド論理を用いたが、例えば、ナンド論理を用いて‘Ｈ’レベルパルスの期間でＤＲＢ’１，ＤＲＳ’１の一方が他方からの電流を引き抜くように構成する等、適宜変更することも可能である。

図７は、本実施の形態１の半導体記憶装置で用いるメモリセルの構造例を示した断面図である。半導体基板Ｓｕｂ上に、ＭＯＳトランジスタ（ソース領域Ｓ、ドレイン領域Ｄ、ゲート電極領域Ｇ）が形成される。ＭＯＳトランジスタは、２つのトランジスタでソース領域Ｓを共有しており、このソース領域Ｓは、金属配線領域及び金属接続領域であるＭ１やＶ１によってソース線ＳＬに接続されている。ドレイン領域Ｄは、金属配線領域及び金属接続領域であるＭ１やＶ２によって、ＴＭＲ素子ＴＭＲ２に接続されている。この図ではＴＭＲ素子（ＴＭＲ１，ＴＭＲ２）は、上述した図４４〜図４６の基本構造に加えて、これを挟む金属領域も含んでいる。このＴＭＲ２は、金属接続領域Ｖ３によって、次のＴＭＲ素子ＴＭＲ１と直列に接続されている。このＴＭＲ１は、ビット線ＢＬと接続されている。このＴＭＲ１は、図４４〜図４６の基本構造に加えて、これを挟む金属領域も含んでいる。

この断面図で、ＴＭＲ１とＴＭＲ２の横方向の長さは、最小加工寸法をＦとおけば、例えば、ＴＭＲ１が２倍のＦ（２Ｆと表記する）であり、ＴＭＲ２がＦである。この図の紙面に垂直な方向の長さを同一として例えばＦとすると、ＴＭＲ１は、２Ｆ×Ｆの面積を持ち、また、ＴＭＲ２はその半分である、Ｆ×Ｆの面積を持つ。よって、他の構造などが同一であり、シート抵抗や、書き込みに必要な電流密度、平行状態と反平行状態の抵抗の比を同じとすれば、ＴＭＲ１の磁化を反転するには、ＴＭＲ２の２倍の電流が必要であり、ＴＭＲ１の抵抗は、ＴＭＲ２の抵抗の半分である。この時、ソース領域、ドレイン領域、ゲート領域、ソース領域間の絶縁領域の横方向での寸法をそれぞれＦとすれば、一セルあたり、横方向で３Ｆの大きさとなる。紙面に垂直な方向では、Ｆの絶縁領域とＦの配線領域が必要であるので、ひとつのセルの大きさは３Ｆ×２Ｆと６倍のＦの２乗の大きさとなる。

この図面に示した断面構造を用いれば、本実施の形態に必要なメモリセルをこの面積で実現できる。ひとつのセルとして６倍のＦの２乗の大きさに対して、２ビットの情報を記憶できるので、ビットあたり３倍のＦの２乗の大きさとなる。なお、ＴＭＲ１とＴＭＲ２において、この図ではビット線ＢＬ側にＴＭＲ１を配置し、これとドレイン領域の間にＴＭＲ２を配置しているが、逆としても良い。また、後述のように、固定層と自由層は、固定層をＳｕｂ側にもってくる場合もあれば、その逆の場合もある。図４６の垂直磁化膜で構成した場合も、Ｓｕｂ側に自由層を持ってくる構造を取ることができる。また、ＴＭＲ１とＴＭＲ２とで、固定層と自由層の順番を変えても良い。ＭＯＳトランジシタはｎＭＯＳの場合もあれば、ｐＭＯＳの場合もある。

図７のＴＭＲ１とＴＭＲ２の素子は、図４４〜図４６の基本構造に加えて、これを挟む金属領域も含んだ構造を取るが、図８（ａ）にこの構造をより詳しくした例を示す。基本構造は図４５に対応している。金属層ＢＭとＵＭは、ビット線かトランジスタに他の金属接続領域を介して接続している部分である。まず、金属層ＢＭの上には、金属層１０８が置かれる。ＢＭと１０８とはひとつの層に纏めることもある。この上に固定層ＰＬが配置されるが、この図では１０３と１０２の２層構造となっている。１０３は反強磁性体膜であり、１０２は強磁性体膜である。このように反強磁性体膜１０３を強磁性体膜１０２に合わせることによって、最初に定めた磁化の向きが強固に固定されることになる。これによって、書き込みの電流などでは磁化が変化しない固定層ＰＬとなる。その上にトンネル障壁膜ＴＢが置かれ、その上に自由層ＦＬが置かれる。トンネル障壁膜ＴＢはＭｇＯなどの絶縁膜である。自由層ＦＬは、この例では、１０４、１０５、１０６の多層構造となっている。１０４と１０６は強磁性体膜であるが、１０５はＲｕ（ルテニウム）などの金属層である。また、１０４と１０６の磁化は互いに反平行となるようにしてある。

ここでは、２つの強磁性体膜１０４，１０６で金属層を挟んだ構造としたが、これを増やして４つの強磁性体膜を用いてそれらの互いの間に金属層（この場合は合計で３層が必要となる）を挿入した構造としても良い。もっと多層でも良い。このようにすることで、熱の擾乱による自由層ＦＬの磁化の向きの揺らぎに対する耐性を高めることができる。一般に温度が上がると熱によって自由層ＦＬの磁化の向きが揺らぎやすくなり、書き込んだ向きと逆の向きに回転してしまう確率が高くなる。しかしながら、このような多層構造を用いることによって、この逆の方向に回転してしまう確率を実用上問題無い低いレベルに抑えることができる。また、書き込みを行なう電流のしきい値を低く抑えることができる。この自由層ＦＬの上部は金属層１０７を介して金属層ＵＭと接続されることになる。ＵＭと１０７とはひとつの層に纏めることもある。このような断面構造をとるＴＭＲ素子を上から見ると、図８（ｂ）や図８（ｃ）のようになる。図７の横方向が、これらの横方向であり、図７の紙面に垂直な向きが、これらの縦方向である。（ｂ）は例えば、横２Ｆ、縦ＦのＴＭＲ１をＵＭ側から見た模式図であり、（ｃ）は横Ｆ、縦ＦのＴＭＲ２をＵＭ側から見た模式図である。それぞれが、（ａ）のような断面構造を持っている。

これまで、各々ＴＭＲ膜は、自由層が固定層に対して平行状態にある時、及び反平行状態にある時、その状態の中で流す電流値を変えても抵抗値は一定として説明してきた。これで本実施の形態の半導体記憶装置が持つ本質的な特徴は説明可能であったが、実際には、各々状態の中でも流す電流に応じて抵抗値は変わるので、これを含めたメモリ素子の挙動を説明しておく。まず、図９、図１０で、２つのＴＭＲ素子（ＴＭＲ２、ＴＭＲ１）それぞれの挙動を示し、次いで、図１１で、本実施の形態の特徴である、これらを直列に接続した場合の挙動を示す。

図９（ａ）は、これまでの説明でも用いたものと同種のヒステリシスである。面積が小さく、よって、書き込みに必要な電流は小さいが、抵抗は大きい。すなわち、ＴＭＲ２の特性である。流す電流値ｉを固定層から自由層への向きを正とすると（（ｃ）の回路記号とする）、その抵抗Ｒと流している電流値ｉとの関係が（ａ）である。正の電流がその書き込みに必要な電流を越えると反平行状態となり、その抵抗はＲＡＰ２となり、負の電流がその書き込みに必要な電流を越えると平行状態となり、その抵抗はＲＰ２となる。このとき、実際の抵抗Ｒと電流値ｉとの関係は、（ｂ）に示すようになる。平行状態では、この状態の中で電流を変化させても、ＲＰ２抵抗の変化は小さい。しかし、反平行状態では、この状態の中で電流を変化させると、正の方向でも負の方向でＲＡＰ２は減少するという特性を示す。この特性は、後述の読み出しを行うときの参照電流セルを設計、作成する場合や、書き込みで電流を流す際の電流値（電流値は抵抗値によって影響を受ける場合もあるため）の設定の時に注意する必要がある。

同様に、面積が大きく、よって、書き込みに必要な電流は大きいが、抵抗は小さなＴＭＲ１の特性について、図１０に示す。（ａ）がこれまでの説明でも用いたものと同種のヒステリシスである。（ｃ）の回路記号の電流の向きを正とすると、正の電流がその書き込みに必要な電流を越えると反平行状態となりその抵抗はＲＡＰ１となり、負の電流がその書き込みに必要な電流を越えると平行状態となりその抵抗はＲＰ１となる。このとき、実際の抵抗Ｒと電流値ｉとの関係は、（ｂ）に示すようになり、反平行状態ではこの状態の中で電流を変化させると、正の方向でも負の方向でＲＡＰ１は減少するという特性を示す。

この２つのＴＭＲ素子を直列に接続した時の特性を図１１に示す。（ｃ）の回路記号の電流の向きを正とすると、これまでは、図２と同様な（ａ）の特性となるものとして説明してきた。実際は、各々のＴＭＲ素子において、反平行状態ではこの状態の中で電流を変化させると、正の方向でも負の方向で抵抗は減少するので、（ｂ）に示したような特性を示す。本実施の形態では、この（ｂ）の特性を勘案して、書き込みや読み出しを行うという特徴がある。具体的には、読み出しを行う時の参照電流セルの特性は、反平行状態の抵抗の電流依存性に合わせる。すなわち、反平行状態の抵抗は、電流を変化させると、正の方向でも負の方向でも抵抗は減少する。これに追随する依存性を持った参照電流セルとする。例えば、平行状態と反平行状態のセルを用意し、これを並列に接続し、かつ負荷電流を適切な値としたり、この反平行状態の電流依存性を模擬できる回路構成としたりする。また、反平行状態より平行状態へ書き換える時、実際の書き換え点ではその抵抗は下がっている。よって、より小さな印加電圧で書き換えが可能となる。すなわち、小さい電流での読み出し時のＴＭＲ比よりも、実際の書き換え時のＴＭＲ比は小さいので、実際のＴＭＲ比はより書き換えのしやすい安全側となり、設計上有利である。なお、読み出し時に流す電流は、図１、図２等における書き換え時に必要な電流が小さい面積小の素子に対して、更に小さな電流とすることができる。その結果、この素子を読み出す際の、他の素子に与えるディスターブの影響を低減できるため、読み出しの面からも設計上有利である。

次に、メモリセルに４値の抵抗状態を作り出す２ビットの書き込みを行う際の、メモリセルへの書き込みデータ供給の制御方法について説明する。この制御方法は、後述の書き込み変換回路により、書き込み動作に従い、非選択のセンスアンプ内部、又はアレーの外に置かれたラッチ回路、又は、書き込みを行っていないアレーのセンスラッチ回路等を用いて行われる。すなわち、書き込み変換回路は、このようなラッチ回路等を用いながら、原データを、順次、書き込みを行うのに必要なデータに対応した信号である“０”または“１”、“−１”、“０．５”、“−０．５”に変換することによって、以下に示すように一つのメモリセルに４値の抵抗状態を作り出し、２ビットの書き込みを可能とする。

ここでは、図１２に示すように、まず原データ列を、“１１１００１００”と想定する。これを２ビットずつにグループ化し、“１１”、“１０”、“０１”、“００”とする。これを用いて、２つのステップで４値の抵抗状態を作り出すようにメモリセルを書き換えるのである。このためには、このグループ化において、ステップ１用のデータとして、上位ビットが１のものは“１”、上位ビットが０のものは“０”のデータを作成する。よって、１、１、０、０の並びとなるが、前述の通り電流の向きも考慮する必要があるので、これを含めた記述として、“１”、“１”、“−１”、“−１”となる。これで、電流の方向を含めたステップ１に必要なデータが得られる。次に、ステップ２としては、上位と下位が異なっていれば“１”、同じであれば“０”を作成する。“０”であれば、ステップ２では、もはや書き換えを行わない、つまり、電流を流さない。一方“１”の場合はステップ２でも書き換えを行うが、これは本実施の形態の特徴的なことであるが、ステップ１の電流の方向とは電流の向きを変えるので、ステップ１が“１”であればステップ２は“−０．５”、ステップ１が“−１”であればステップ２は“０．５”という符号となる。“１”と“０．５”の区別は、具体的には、例えば、駆動するドライバの数が、“１”の場合は２個、“０．５”の場合は１個などである。このように駆動できる論理とすれば良い。また、もちろん、−と何もつけていない＋の符号は、ビット線からソース線ヘか、ソース線からビット線へかの電流の向きを決める。

図１３は、本実施の形態１による半導体記憶装置の特徴を示し、以下の説明のための記述方法を説明する図である。図１３（ａ）は、図１（ａ）と同じであるが、ワード線ＷＬで制御される選択トランジスタＭＣＴと２つのＴＭＲ素子ＴＭＲ１とＴＭＲ２とが直列に接続されたメモリセルを、ＭＣと記す。また、ビット線ＢＬを駆動する駆動能力の異なる２つのドライバＤＲＢ１とＤＲＢ２と、ソース線ＳＬを駆動する駆動能力の異なる２つのドライバＤＲＳ１とＤＲＳ２とを合わせて書き込みドライバＤＲと記す。更に、ビット線ＢＬとソース線ＳＬを纏めて一本ＢＬ／ＳＬで記し、図１３（ｂ）のような記述とする。ＭＣは、ワード線ＷＬとビット線／ソース線ＢＬ／ＳＬの交点での円として記すが、これは（ａ）のＭＣの内容を意味する。

今、図１４のように一本のワ−ド線ＷＬに接続する４個のメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４のそれぞれに、２ビットのデ−タ“１１”、“１０”、“０１”、“００”を書き込む場合を考える。それぞれのメモリセルには対応した書き込みドライバＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４が配置されている。これら２ビットデ−タ“１１”、“１０”、“０１”、“００”は、前述の通り１ビットのデ−タ列“１１１００１００”を２個ずつ区切ったものである。通常この８個のデ−タを書き込むためには８個のメモリセルが必要であるが、上記の様に１ビットのデ−タ列を２個ずつ区切って、２ビットのデータ“１１”、“１０”、“０１”、“００”とし、それぞれを１個のメモリセルに書き込めば４個のメモリセルしか必要とせず、メモリセルの個数を変えずにメモリの容量を２倍にすることが可能となるのである。なお、ここでは、仮に、書き込む前の現在の各セルのデータにつき、それを実現している抵抗の状態として、メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４のそれぞれが、“００”、“０１”、“１０”、“１１”であったとする。

次にステップ１に移る。図１５に示すように、書き込みたいデータ列を図１２のようにして変換することで、書き込みドライバＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４へは、“１”、“１”、“−１”、“−１”のデータがセットされる。−の符号と、何もつけていない＋とは電流の向きを示し、０．５と１は電流の値の大きさを示しており、０．５は１よりも小さな値であることを意味する。この条件にて、書き込みドライバにて対応するメモリセルが駆動されると、図２で説明したようなヒステリシスに従うので、メモリセルの中での２つのＴＭＲ素子は、両方とも反平行、又は両方とも平行となる。書き込まれた後の結果としては、２ビットデータで言えば、“１１”、“１１”、“００”、“００”である。

次いでステップ２となる。ここでは、図１６に示すように、書き込みたいデータ列を図１２のようにして変換することで、書き込みドライバＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４へは、“０”、“−０．５”、“０．５”、“０”のデータがセットされる。−の符号と、何もつけていない＋とは電流の向きを示し、“０．５”は電流の値の大きさ、“０”は電流を印加しないことを示す。この条件にて、書き込みドライバにて対応するメモリセルが駆動されると、図２で説明したようなヒステリシスに従い、ＭＣ２とＭＣ３のみ抵抗値が変化する。これによって、書き込まれた後の結果としては、２ビットデータで言えば、“１１”、“１０”、“０１”、“００”である。

以上、図１３〜図１６で述べたように、一本のワード線ＷＬに接続された複数のメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４について、各々のメモリセルに所望の異なる情報を同時に書き込むことが、本実施の形態では可能となるのである。

次に、本実施の形態１による半導体記憶装置において、前述したような動作を実現する制御回路の具体的な構成例を図１７に示す。図１７において、ビット線ＢＬ、ソース線ＳＬの間にメモリセルが配置され、このメモリセルは直列に接続された２つのＴＭＲ素子であるＴＭＲ１，ＴＭＲ２とワード線ＷＬで制御される選択トランジスタＭＣＴとからなる。ビット線ＢＬは、書き込みドライバＤＲＢ１，ＤＲＢ２で制御される。ＤＲＢ１とＤＲＢ２が同時に選択されると大きな電流を供給でき、ＤＲＢ１かＤＲＢ２のいずれか片方のみであれば、小さな電流を供給する。各書き込みドライバは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとからなる。例えば、ＤＲＢ１は、ＰＢ１で制御されるｐＭＯＳトランジスタと、ＰＢ２で制御されるｎＭＯＳトランジスタとからなる。ＤＲＢ２は同様な構成にて、ＮＢ１とＮＢ２とで制御される。

ソース線ＳＬは、書き込みドライバＤＲＳ１，ＤＲＳ２で制御される。各々の書き込みドライバの構成はＤＲＢ１と同じであり、ＤＲＳ１はＰＳ１とＰＳ２とで、ＤＲＳ２はＮＳ１とＮＳ２とで制御される。これらの書き込みドライバに制御信号を供給するブロックが制御論理回路ＬＣである。ＬＣは、ＯＬ１とＯＬ２の信号を元に書き込みドライバを選択する機能と、ＷＥＳ１とＷＥＳ２とからステップ１かステップ２かを識別する機能と、ＷＥＣＬＫによって動作タイミングを決める機能とを持つ。ＯＬ１とＯＬ２は、外部からのビット列から、前述のように２ビットずつ区切った時の、上位ビットを納めたラッチ回路Ｌ１と、下位ビットを納めたラッチ回路Ｌ２の出力である。ここでは、ビット列が、入出力線ＩＯから、Ｙ系選択信号ＹＳ１とＹＳ２による制御を介して、２ビットずつＯＬ１とＯＬ２に供給された例が示されている。なお、ビット線には、読み出し時のセンスアンプＳＡが接続されている。

図１８に、ＬＣの機能として、書き込むべき２ビットデータであるＯＬ１及びＯＬ２と、ステップ１かステップ２かを識別するＷＥＳ１とＷＥＳ２とを入力とし、これから、書き込みドライバの選択信号として、ＰＢ１〜ＮＳ２を出力する真理値表を示す。この出力にしたがって、書き込みドライバが選択され、その駆動タイミングはＷＥＣＬＫで決められるのである。このＬＣを用いた図１７の動作を図１９に示す。まず、書き込むべきビット列のデータがラッチ回路Ｌ１とＬ２に取り込まれる。入出力線ＩＯが図示していないあるクロックに従い、又は、チップかメモリブロックの選択信号に従い、切りかわっている中で、ＹＳ１が選択されるとこのデータがＬ１に取り込まれる。このデータは“１”であったとする。ビット列の次のデータが同様なクロックに同期するなどして、ＹＳ２によってＬ２に取り込まれる。このデータは“０”であったとする。すなわち、ビット列の中で、“１０”の２ビットデータが取り込まれたのである。

図２を参照すると、この書き込みのためには、まず、２つのＴＭＲ素子を反平行状態にし（ステップ１）、次に、逆向きの弱い電流でＴＭＲ２素子を平行状態にしなければならない（ステップ２）。図１８を見ると、ステップ１ではＬＣの出力は、ＤＲＢ１とＤＲＢ２の入力はすべて１すなわち高レベルなので、ＤＲＢ１とＤＲＢ２両方のｎＭＯＳトランジスタがオンする。同時に、ＤＲＳ１とＤＲＳ２の入力はすべて０すなわち低レベルなので、ＤＲＳ１とＤＲＳ２両方のｐＭＯＳトランジスタがオンする。これによって、ワード線が選択されれば、このメモリセルにはソース線からビット線へ、反平行化の方向へ２つのドライバによる大きな電流が流れることがわかる。すなわち、所望の動作が実現されるのである。ステップ２も同様に図１８の表から、ＤＲＢ２のｐＭＯＳトランジスタと、ＤＲＳ２のｎＭＯＳトランジスタのみがオンするため、ワード線が選択されれば、今度は、ビット線からソース線へ、ステップ１とは逆の平行化の方向へ１つのドライバによる小さな電流が流れることがわかる。

図１９を参照すると、ＯＬ１，ＯＬ２のデータが取り込まれたのち、ＷＥＳ１が選択される。これによって、ステップ１の書き込みが始まる。ＷＥＳ１の選択に伴い図１８の表に従ったＬＣからの出力が可能となり、ＬＣは、クロック信号ＷＥＣＬＫに同期して、書き込みドライバに向けてＰＢ１〜ＮＳ２の選択信号を供給し、書き込みドライバは、この選択信号に応じた動作を行う。これによって、ソース線が高電位となり、ソース線ＳＬからビット線ＢＬへ電流Ｉｃが流れる。この電流Ｉｃは、ＤＲＢ１とＤＲＢ２、及びＤＲＳ１とＤＲＳ２の両方で駆動される。ＷＥＣＬＫが止まり、また、ＷＥＳ１が非選択に切り替わり、ステップ１は完了する。次に、ＷＥＳ２が選択に切り替わりステップ２の書き込みが始まる。ＷＥＳ２の選択に伴い図１８の表に従ったＬＣからの出力が可能となり、ＬＣは、クロック信号ＷＥＣＬＫに同期してＰＢ１〜ＮＳ２を出力し、書き込みドライバは、これに応じた動作を行う。これによって、ビット線が高電位となり、ビット線ＢＬからソース線ＳＬへ電流Ｉｃが流れる。今度は、電流の向きが逆であると共に、ＤＲＢ２とＤＲＳ２による駆動なので、電流は小さい。ＷＥＣＬＫが止まり、また、ＷＥＳ２が非選択に切り替わり、ステップ２も完了する。このように、図１７の構成例ならびに図１９の動作例を用いることで、多値の情報をメモリセルに書き込むことができるのである。

図２０は、本実施の形態１による半導体記憶装置において、その読み出し系回路の構成例を示す回路ブロック図である。起動信号ＳＡＥで制御されるセンスアンプＳＡの入力の片方には、メモリセルＭＣに接続されたビット線ＢＬが接続されている。この時、ソース線ＳＬは接地電位となっており、ワード線ＷＬで読み出したいメモリセルが選択される。センスアンプＳＡの入力の他方には、参照セルＭＳが接続されている。ＭＳは、図２に示したメモリ素子が採り得る４つの抵抗値の中で、互いに隣接している２つの抵抗値の中間にあたる抵抗値をそれぞれが持った３つの参照抵抗（小さい方からＲＲ１、ＲＲ２、ＲＲ３）と、制御回路ＣＲＳの出力ＲＳに応じてこれらの中から必要な抵抗のみを選択するスイッチＳ１，Ｓ２，Ｓ３を備えている。ＲＳは３つの抵抗の選択信号を纏めて示している。このように参照抵抗ＲＲ１〜ＲＲ３の値を定めると、仮に図９（ｂ）に示したような特性になった場合にも、読み出し電流の値を小さく（例えば書き込み電流の１／１０程度等）設定することで、マージンを持った読み出しを行うことが可能となる。

センスアンプＳＡの出力ＳＡＯには２つのラッチ回路ＬＡＭとＬＡＬが接続されており、このどちらのラッチ回路に接続するかを選択する信号が、それぞれＳＭＳＢとＳＬＳＢである。また、ＣＲＳは、ＬＡＬの内容に応じてもその出力信号ＲＳを通じてスイッチＳ１，Ｓ２，Ｓ３を制御できるようになっている。このＬＡＬの内容に応じて選択した参照抵抗を用いて読み出した結果を格納するラッチがＬＡＭである。ＳＵＭは、ＬＡＭとＬＡＬのデータから２ビット情報を復元する回路ブロックである。

このような構成例を用いれば、多値の情報を読み出すことができる。読み出しも２つのステップで行われる。この動作例を図２１に示す。まず、最初のステップは、３つある参照抵抗のうち、中間のＲＲ２を用いて行う。ワード線ＷＬが選択されると、予めプリチャージされたビット線ＢＬからメモリセルへの電流が流れ電位が低下する。この際に、参照抵抗ではその選択スイッチのうち、制御信号ＲＳによってＳ２のみが選択される。適切なタイミングを持つセンスアンプイネーブル信号ＳＡＥによってセンスアンプＳＡが活性化されると、メモリセルの情報を反映したビット線に流れる電流と、参照用の抵抗ＲＲ２に流れる電流との差を、直接或いは等価な電圧値の差としてセンスアンプＳＡが識別する。この結果は、スイッチＳＬＳＢによってラッチ回路ＬＡＬに格納される。このようにして最初のステップでは、ＲＲ２とメモリセル情報の比較結果がＬＡＬに格納される。

ここで、もし、メモリセルの方が抵抗が高ければ、図２から、メモリセルの情報は“１１”か“０１”である。この時、ラッチ回路ＬＡＬには、“１”が格納される。この“１１”か“０１”を読み分けるには、この高い２つの抵抗の間の値の抵抗が参照用として必要である。これが、ＲＲ３である。一方、もし、メモリセルの方が低ければ、メモリセルの情報は“１０”か“００”である。この時、ラッチ回路ＬＡＬには、“０”が格納される。この“１０”か“００”を読み分けるには、この低い２つ抵抗の間の値の抵抗が参照用として必要である。これが、ＲＲ１である。

そこで、次のステップでは、ＣＲＳが、このＬＡＬに格納されている結果によって、ＲＲ３を選択するＳ３か、ＲＲ１を選択するＳ１かのいずれかを選択する。この参照抵抗を用いて、同様にメモリセルに流れる電流と、この参照抵抗に流れる電流の差がセンスアンプで検出される。この結果が、スイッチＳＭＳＢによってラッチ回路ＬＡＭに格納される。参照抵抗ＲＲ１又はＲＲ３と比較して、それぞれ、メモリセルの抵抗が高ければ“１”が、低ければ“０”が格納される。このようにして、このメモリセルに書き込まれていた情報は、２つのラッチ回路の情報より得ることができる。合成回路ＳＵＭは、高位ビットをＬＡＭの情報、低位ビットをＬＡＬの情報として取り出し、その情報をＩＯに出力する。なお、ここで、書き込みに際しての抵抗状態と２ビットデータの対応づけと一致させるには変換が必要であるが、抵抗状態は同じであるのでこれは容易に行うことができる。すなわち、この例であれば、ＬＡＭが１、ＬＡＬが１であれば、メモリセルは一番抵抗が高い状態、すなわち２つのＴＭＲ素子がどちらも反平行状態ということになる。ＬＡＭとＬＡＬの並びであらわせば、‘１１’となり、これが、図２では、ＲＡＰ１＋ＲＡＰ２に対応している。このように、読み出し時も２つのステップで行うが、書き込み時の下位ビットの情報を先に得て、その結果を用いて上位ビットの情報を得ていることが本実施の形態の特徴である。なお、図２等で説明した書き込み時の２ステップでは、図４７に示すように、ステップ１の書き換えで上位ビットを決定し、その後、ステップ２で下位ビットを決定する。よって、書き込まれた結果に対して、抵抗の大きい順でいえば、“１１”、“０１”、“１０”、“００”の順となる。これを図４８に示すように、図２０と図２で説明した読み出しでは、ＲＲ２を用いて行うステップ１の読み出しで、下位ビットが特定される。次いで、ステップ２では、この情報を用いて、ＲＲ１又はＲＲ３を選択して、上位ビットを特定する。

以上のように、本実施の形態１による半導体記憶装置では、例えば図２のビット割り付けに示すように、面積が大きい（書き込み電流が大きく、抵抗が小さい）ＴＭＲ素子（ＴＭＲ１）の情報を上位ビットに割り付け、面積が小さい（書き込み電流が小さく、抵抗が大きい）ＴＭＲ素子（ＴＭＲ２）の情報を下位ビットに割り付けている。そして、書き込み時には、面積が大きい（書き込み電流が大きい）ＴＭＲ素子（ＴＭＲ１）から順に書き込みを行い、読み出し時には、逆に、面積が小さい（抵抗が大きい）ＴＭＲ素子（ＴＭＲ２）から順に読み出しを行っている。この方式は、セル当りのビット数を更に拡張した場合にも同様となり、例えば、面積が大きいＴＭＲ素子から順番に上位ビットに割り付けを行い、面積が大きいＴＭＲ素子（上位ビット）から順に書き込みを行い、面積が小さいＴＭＲ素子（下位ビット）から順に読み出しを行うことで、適切な書き込みと効率的な読み出しが可能となる。図２のビット割り付けは、このような書き込み方式および読み出し方式を用いるのに適した割り付け方となっているが、必ずしもこれに限定されるものではなく、適宜変更することも勿論可能である。ただし、書き込み制御および読み出し制御を容易にするためには、ＴＭＲ素子のサイズが大きい順に従って、順次、上位ビットから（または下位ビットからでもよい）割り付けを行う方が望ましい。

以上、本実施の形態１の半導体記憶装置を用いることで、代表的には、磁気抵抗変化を利用して、製造が容易で、メモリセル面積が小さく、情報の書き込みや読み出しが簡便である多値半導体記憶装置を実現可能になる。

（実施の形態２）
実施の形態１で述べたように、多値の書き込み及び読み出しには、ビット列を適切に区切ったり、書き込みたい情報を書き込みパルスの電流の向きや値の情報に変えたり、読み出された抵抗情報をビット列に戻したりなどのデータ変換が必要である。ここまでは、メモリセルアレーの内部に複数のラッチを組み込んでこのような変換処理を行う構成例を中心に説明してきた。一方、他の有望な実施の形態として、メモリセルアレーはできるだけシンプルな形として、チップ上で、或いはチップ外で必要なデータ変換を行う方式が挙げられる。以下、この実施の形態について述べる。これは、高集積化が進む中で、メモリセルアレーはできるだけ高密度にしたいが、一度の書き込みなどの動作ですべてのメモリセルアレーが動作することは無く、データ変換は纏めて配置した方が、チップとしての集積度や性能を向上できるという特徴がある。

図２２は、本発明の実施の形態２による半導体記憶装置において、その全体構成の一例を示すブロック図である。図２２に示す半導体記憶装置は、例えば一つの半導体チップ上に形成され、メモリセルアレー領域（動作対象のメモリセルアレーおよびその直接周辺回路）の外部に多値動作に必要なデータを生成、変換する機能が組み込まれていることが主要な特徴となっている。メモリセルアレーＭＣＡは、ひとつのセルあたり複数のＴＭＲ素子と選択トランジスタを備えることで２ビット以上の情報に対応したメモリセルＭＣを多数有し、メモリセルはワード線ＷＬと、ビット線ＢＬ／ソース線ＳＬに接続される。ワード線及びビット線／ソース線は、代表的にそれぞれ１本ずつ示されている。ワードドライバＷＤＲは、ＸデコーダＸＤＥＣから出力される選択信号に基づいてワード線を駆動する。ビット線／ソース線の一端側には書き込みドライバＤＲとセンス回路・ラッチ回路ＳＡＬＡが設けられ、また、ビット線／ソース線はＹデコーダＹＤＥＣから出力される選択信号に基づいて選択され、読み出し時は選択されたビット線の情報がセンス回路・ラッチ回路へ送られる。ワードドライバＷＤＲ、書き込みドライバＤＲ、センス回路・ラッチ回路ＳＡＬＡは、直接周辺回路と呼ばれる。

Ｘデコーダ及びＹデコーダにはアドレスバッファＡＢＦからアドレス信号が供給される。書き込み、読み出しなどの動作に必要とされる動作電圧は、外部電源Ｖｃｃを元に、内部電源回路ＶＧＥＮで生成される。内部電源回路は、例えば、ワード線用電圧ＶＷやビット線／ソース線用電圧ＶＢ／Ｓ等を生成する。制御回路ＣＴＬはアクセス制御信号（ＣＥ、ＷＥ等）やクロック信号ＣＬＫを外部から受け、これに従ってメモリセルの書き込み制御や読み出し制御のために内部制御信号を発生し、メモリの内部回路を全体的に制御する。メモリセルから読み出され、所定の変換（後述）が行われた情報はメインアンプＭＡを介して入出力回路ＩＯＣへ送られ、Ｄｏｕｔへ出力される。

入出力回路は、Ｄｉｎから書き込みビット情報を取り込み、書き込みデータ変換回路ＷＤＣへ送る。図２２では、メモリセルアレーの領域の外に、書き込みデータ変換回路ＷＤＣと、読み出しデータ変換回路ＲＤＣと、これらで変換されたデータを一時的に蓄えておくバッファＢＦを備える。図１７、図２０に基づいて説明したメモリは、書き込み時、読み出し時に直接周辺回路のラッチ回路内に書き込むべきデ−タ又は、メモリセルから読み出されたデータを一時的に保持させ、メモリセルに書き込むべきデータ又は、外部に読み出すべきデータに変換するが、図２２に示されるメモリでは、メモリのチップ内に、それら機能を専用的に司るためにバッファＢＦを設け、このバッファにデータを一時的に保持させるようにしたものである。書き込み時、読み出し時における動作及びデータ変換のやり方は、これまでに説明した内容と同じであるが、データ変換にチップ上のバッファを用いる点が異なっている。なお、チップ上のメモリセルアレーは一般的にいくつかのブロック、又はバンクに分かれており、そのすべてが一度に活性化されることは無い。よって、このバッファは、直目しているメモリセルアレーブロック以外のメモリセルアレーブロックがその内部に備えているラッチ回路を利用しても良い。

図２３には、図２２とは異なる構成例が示される。この半導体記憶装置では、ＣＰＵを内蔵する。ＣＰＵは中央処理装置若しくはマイクロプロセッシングユニットに相当する回路ブロックを意味する。このＣＰＵは、これまでに説明した書き込みデ−タ変換、読み出しデータ変換、及びその時のデータの転送を制御する機能を実現する。それら機能を実現するためのＣＰＵの動作プログラムは、それに内蔵されたメモリ回路（ＴＭＲ素子を用いたものでも良い）若しくは図示を省略した別のオンチップ記憶装置に格納されている。

図２４には、図２２及び図２３に示される単一チップのメモリをマルチチップで構成する場合の例が示されている。すなわち、図２４に示す半導体記憶装置（半導体装置）は、例えば、３個のチップを積層搭載したような構成となっており、各チップは、それぞれ、本実施の形態のメモリ素子を用いた多値メモリチップ、ＣＰＵチップ、及び例えばＴＭＲ素子を用いた２値メモリチップとなっている。多値メモリチップは、図２３のメモリに対して中央演算処理機構を内蔵せず、或いは図１のメモリに対して書き込み変換回路と読み出し変換回路を備えていない回路構成を有する。書き込み動作と読み出し動作時におけるデータ変換の時は、データを２値メモリに転送し一時的に保持させ、それをＣＰＵがデータ変換を行ない、一つのメモリセルに対する４値の抵抗データの書き込み又は一つのメモリセルに格納された４値の抵抗データの読み出しを行なう。図２４においてＡは制御信号、Ｂはアドレスやデータのための信号線を意味する。

図２５に示される回路は、図２４に示される回路構成に含まれる２値メモリチップをＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）又はＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）に変えた点が相違される。この回路構成によれば、書き込み動作と読み出し動作時におけるデータ変換の時、デ−タはＳＲＡＭ／ＤＲＡＭに転送されて一時的に保持され、ＣＰＵがそのＳＲＡＭ／ＤＲＡＭに保持されたデータの前記変換を行ない、書き込み又は、読み出しを行なう。図２５においてＡは制御信号、Ｂはアドレスやデータのための信号線を意味する。

（実施の形態３）
本実施の形態による半導体記憶装置は、実施の形態１で述べたように１つのメモリセルに２ビット以上の記憶が可能な多値半導体記憶装置となっているが、２値の半導体記憶装置として使用することも可能である。また、多値メモリ領域と２値メモリ領域の混在も可能である。２値メモリ領域は、多値よりも読み書き動作のステップが少なく簡便であり、高速、或いは低電力な動作が可能であるので、所望の性能を実現するために、多値メモリとして使う場合と２値メモリとして使う場合を動作モードとして使い分けたり、或いは同一チップ上で、多値メモリ領域と２値メモリ領域を使い分けることは有用である。

図２６は、本発明の実施の形態３による半導体記憶装置において、その全体構成の一例を示すブロック図である。図２６の半導体記憶装置は、設定レジスタＲＥＧと、この情報に基づいて多値モードと２値モードの切替えを行う切替回路ＭＢＳＷと、この出力に応じて多値と２値の間のデータ変換を行うか否かが制御される多値／２値変換回路ＭＢＣを備えたことが特徴となっている。多値／２値変換回路は、多値モードが指定された場合には、実施の形態１で述べたように１個のメモリセルに例えば２ビットを割り当てるような制御を行い、２値モードが指定された場合には、後述するように１個のメモリセルに１ビットを割り当てるような制御を行う。なお、後述のように、多値と２値とのデータ変換を行う回路は図２６のようにアレーを直接制御する回路ブロックに埋め込まれている場合もあれば、チップ上の別の場所にある場合もある。いずれの場合も、多値モードなのか２値モードなのかの情報を格納するレジスタが設けられる。

２値モードとして或いは多値領域と２値領域の混在として、２値のメモリとして使用する時のメモリセルの特徴的な動作内容を次に説明する。図２７は、本実施の形態３の半導体記憶装置において、多値メモリを２値メモリとして使用する時のメモリセルの動作例をヒステリシスとして示したものである。メモリセルの構成としては例えば図１のものである。本実施の形態では、図１で示した２つのＴＭＲ素子の両方が反平行状態と、両方が平行状態の２つの状態を情報の記憶として用いる。すなわち、図２７の“１”とは、図１のＴＭＲ１とＴＭＲ２の面積の大きいほうを反平行状態へ書き込めるだけの電流を流し、よって面積の小さいほうも書き換えられてしまい、合成抵抗ＲＡＰ１＋ＲＡＰ２の値をもった状態である。また、“０”とは、ＴＭＲ１とＴＭＲ２の面積の大きいほうを平行状態へ書き込めるだけの電流を流し、よって面積の小さいほうも書き換えられてしまい、合成抵抗ＲＰ１＋ＲＰ２の値をもった状態である。図２７の方式を用いると、２つの状態の抵抗差を大きく取ることができ、読み出し動作を高速に行えるという特徴がある。また、２つの状態の抵抗差を大きく取れることから、例えば、高い信頼性が要求されるデータを格納する際等で有益となる。

図２８と図２９のそれぞれは、図２７とは異なる動作例をヒステリシスとして示したものである。メモリセルの構成としては例えば図１のものである。図２８と図２９では、図１で示した面積の小さなＴＭＲ２が反平行状態の場合と、平行状態の場合とを２値の記憶として用いる。この時、その抵抗値は、面積の大きなＴＭＲ１の状態が、平行状態なのか（図２８）、反平行状態なのか（図２９）とで異なる。どちらを選ぶかはチップ毎、或いは２値として使用する場合ごと、或いはチップ上の領域毎に決めることができる。一旦、ＴＭＲ１の状態を確定させた後は、面積の小さなＴＭＲ２のみを書き換えるので、小さな電流での制御が可能であるという特徴がある。

（実施の形態４）
前述した実施の形態１では、２ビット／セルの場合を例に説明を行ったが、これを拡張して、ＴＭＲ素子を直列にｎ段接続し、ｎビット／セルの記憶が可能なメモリセルを構築することもできる。ここでは、ＴＭＲ素子を３段接続し、３ビット／セルを構成した場合について説明する。図３０〜図３２のそれぞれは、本発明の実施の形態４による半導体記憶装置において、直列に接続する３つのＴＭＲ素子の各々のヒステリシスの一例を示したものである。それぞれの図において、（ａ）が実際の性質の模式図、（ｂ）がひとつの状態の抵抗の電流依存性を無視した簡略図、（ｃ）が回路記号である。３つのＴＭＲ素子をそれぞれＲ１、Ｒ２、Ｒ３とすると、図３０に示すＲ３は、最も面積が小さく、書き込みに必要な電流も最も小さい。図３１に示すＲ２は、Ｒ３よりは面積が大きいが、Ｒ１よりは小さい。図３２に示すＲ１は最も面積が大きく、よって書き込みに必要な電流も最も大きい。それぞれが、反平行化状態では抵抗値ＲＡＰ１、ＲＡＰ２、ＲＡＰ３を取り、また、平行化状態では抵抗値ＲＰ１、ＲＰ２、ＲＰ３を取る。

この３つのＴＭＲ素子を直列に接続し、図１の２つの直列の代わりに用いると、３ビット／セルとなる。この３つのＴＭＲ素子を直列に接続した場合のヒステリシスを図３３（ａ）に示す。ＴＭＲ素子はこれまでの回路記号で記すと図３３（ｂ）のようになる。前述の３つのＴＭＲ素子の抵抗と書き込みに必要な電流の大小を考慮すると図３３（ａ）の性質となるのである。このように８つの合成抵抗値の状態を取ることができる。これに３ビットの情報である８つの状態を対応づけることができる。よって、ひとつのメモリセルあたり３ビットの情報の書き込み及び読み出しが可能となるのである。これはメモリセルあたりｎビットに拡張することができる。このようにして、本実施の形態によれば、高密度のメモリセルを実現することができる。

図３４と図３５は、図３３のメモリセルにおける書き込みのステップを示した説明図である。これは、図２および図３の２ビットの例の拡張である。ただし、図２では、実施の形態１で述べたように、面積の大きいＴＭＲ素子の情報を上位ビットから順に割り付けたが、ここでは、その逆に、面積の大きいＴＭＲ素子の情報を下位ビットから順に割り付けた場合を示している。したがって、図２の場合と反対に、書き込みを行う際には、下位ビットから順に書き込みを行い、読み出しを行う際には、上位ビットから順に読み出しを行うことになる。

図３４では、まず、３つのＴＭＲ素子をすべて反平行にできるＩａｐ１を流す。合成抵抗は、ＲＡＰ１＋ＲＡＰ２＋ＲＡＰ３となる。これで、”１１１”の状態は実現できた。これがステップ１である。次に、図３と同様にこれとは逆向きの平行化の向きの電流での書き換えを行う。このステップ２では、電流の値は、Ｒ３のみを平行化できるＩｐ３の場合と、Ｒ２とＲ３の両方を平行化できるＩｐ２の場合とがある。これは、メモリセルに接続されているビット線／ソース線のドライバによってこの値をメモリセル毎に設定することができる。このステップ２の書き込みによって、合成抵抗ＲＡＰ１＋ＲＡＰ２＋ＲＰ３、又は合成抵抗ＲＡＰ１＋ＲＰ２＋ＲＰ３を実現できる。これらに各々“０１１”、“００１”の情報を関連づける。なお、Ｉｐ３とＩｐ２による書き込みは必要に応じてシーケンシャルに行っても良い。更に、合成抵抗ＲＡＰ１＋ＲＰ２＋ＲＰ３となったメモリセルに対してはステップ３として、もうひとつ別の状態に書き換えることができる。すなわち、再び電流の向きを変えて反平行化方向とし、Ｒ３のみを書き換えることができる電流Ｉａｐ３を加える。これによって、合成抵抗ＲＡＰ１＋ＲＰ２＋ＲＡＰ３の状態を作りだすことができる。これを“１０１”に関連付ける。以上のように、３つの抵抗をすべて反平行化した“１１１”の状態から、３つの状態を作り出せた。合計４つの状態である。残り４つの状態は、３つの抵抗すべてを平行化する書き込みをステップ１とする図３５に示す方法で実現できる。

まず、ステップ１として、図３５に示すように、３つのＴＭＲ素子をすべて平行化できるＩｐ１を流す。これによって実現する合成抵抗は、ＲＰ１＋ＲＰ２＋ＲＰ３である。これを“０００”の状態とする。次のステップでは、これと逆向きの反平行化の向きの電流で書き込みを行う。電流の値は、Ｒ３のみを反平行化できるＩａｐ３の場合と、Ｒ２とＲ３の両方を反平行化できるＩａｐ２の場合とがあり、メモリセルに接続されているビット線／ソース線のドライバによってこの値をメモリセル毎に設定することができる。これによる書き込みがステップ２であり、合成抵抗ＲＰ１＋ＲＰ２＋ＲＡＰ３、又は合成抵抗ＲＰ１＋ＲＡＰ２＋ＲＡＰ３を実現できる。これらに各々“１００”、“１１０”の情報を関連づける。合成抵抗ＲＰ１＋ＲＡＰ２＋ＲＡＰ３となったメモリセルに対してはステップ３として、再び電流の向きを変えて反平行化方向とし、Ｒ３のみを書き換えることができる電流Ｉａｐ３を加えて、新たな状態を作り出せる。これによって、合成抵抗ＲＰ１＋ＲＡＰ２＋ＲＰ３の状態を作りだすことができる。これを“０１０”に関連付ける。以上、３つの抵抗をすべて平行化した“０００”の状態から、３つの状態を作り出せた。合計４つの状態である。以上から、８つのすべて抵抗値が異なる状態を作り出せたので、ひとセルあたり３ビットの書き込みが可能となる。また、８つの抵抗値はすべて異なっているので読み出しも可能である。ｎ段のＴＭＲ素子を直列に接続して実現するｎビット／セルの動作も同様な方法で実現することができる。

（実施の形態５）
図３６〜図３８は、本発明の実施の形態５による半導体記憶装置に含まれるＴＭＲ素子の特性の一例を示すものであり、実施の形態１の場合と比較して、２つのＴＭＲ素子の縦方向の構造が異なるものである。すなわち、面積の小さなＴＭＲ２は半導体基板側がフリー層であるが、面積の大きなＴＭＲ１は半導体基板側が固定層である。これは逆の構造でも良い。この構造で２つのＴＭＲ素子と選択トランジスタを図１の如く、直列に接続してメモリセルを構成した場合のヒステリシスを図３８に示す。図３６がＴＭＲ２、図３７がＴＭＲ１のヒステリシスであり、図３８も含めて、それぞれ、（ａ）が実際の性質の模式図、（ｂ）がひとつの状態の抵抗の電流依存性を無視した簡略図、（ｃ）が回路記号である。図３８の（ｂ）に示すように、図１１とは、書き込みに要する電流の印加の順序に対する結果としての合成抵抗の結果、及びそれに至る経路が異なる。

この特徴から、本実施の形態では書き換え時の素子に印加される電圧を下げ、信頼性を上げることができるという特徴がある。すなわち、これまでの実施の形態ではステップ１の大きな電流での書き換えによって、抵抗値が最大となる両方のＴＭＲ素子が反平行の状態となっていた。しかしながら、本実施の形態ではそのような状態にならず、２つのＴＭＲ素子のうち片方が平行でもう片方が反平行の状態となる。よって、ＴＭＲ素子全体の合成抵抗はより低い値となり、電流×抵抗で発生する電圧は、これまでの実施の形態のものより低くなる。この電圧は、ＴＭＲ素子のトンネル絶縁膜に加わるので、この電圧は、低いほどトンネル絶縁膜のストレスが低減される。すなわち、本実施の形態のＴＭＲ素子の構成は、よりトンネル絶縁膜のストレスを低減し、安全性を高めることが可能となる。

（実施の形態６）
図３９は、本発明の実施の形態６による半導体記憶装置において、その全体構成の一例を示すブロック図である。図３９に示す半導体記憶装置は、ひとつのメモリセルアレーＭＣＡの中に、２値領域ＢＡＲと多値領域ＭＢＡＲが備わったことが特徴となっている。必ずしも限定されるものではないが、本実施の形態では、図２２の場合と同様に、チップ上のメモリセルアレー領域の外部に多値動作に必要なデータを生成、変換する機能を組み込んだ。これによってメモリセルアレーは簡便なものとなり、２値の書き込みと読み出し、及び多値の書き込みと読み出しとを実現することができる。

メモリセルアレーＭＣＡは、図２２、図２３、図２４、図２５、図３９のように多値動作に必要なデータを生成、変換する機能をメモリセルアレーの外に準備するか、メモリセルアレーの中に組み込むかで構成に変更はあるものの、図４０の構成例に示すように、そのビット線／ソース線を階層構造にすることで、より高密度かつ安定な動作を実現できる。ＭＣ１１１〜ＭＣ２２２はメモリセルであり、各メモリセルは図１に示すように選択トランジスタと複数のＴＭＲ素子とからなる。この図では、例えばＭＣ１１１，ＭＣ１１２のメモリセルアレーやＭＣ２１１，ＭＣ２１２のメモリセルアレーは、それぞれ下位のローカルビット線ＢＬ１１，ＢＬ２１とローカルソース線ＳＬ１１，ＳＬ２１とに接続されている。上位のビット線（グローバルビット線）がＧＢであり、これに複数の下位のビット線（ローカルビット線）ＢＬ１１〜ＢＬ２２とソース線（ローカルソース線）ＳＬ１１〜ＳＬ２２が準備されている。また、ＧＢに垂直な方向にも複数のローカルビット線とローカルソース線とが配置されているため、複数の選択信号線ＷＢＳ１１〜ＷＢＳ２２とＷＳＳ１１〜ＷＳＳ２２が用意されている。読み出しも同様であり、ＧＢに垂直な方向にも複数のローカルビット線とローカルソース線を選択するために、選択信号線ＲＳ１１〜ＲＳ２２が準備されている。

ローカルビット線とローカルソース線には、書き込みドライバが各々用意される。例えば、ＢＬ１１，ＳＬ１１に対してビット線ドライバＷＢ１１，ソース線ドライバＷＳ１１があり、ＢＬ１２，ＳＬ１２に対して同様にＷＢ１２，ＷＳ１２がある。これらのドライバの入力は一方はＧＢに接続され、他方は、選択信号線である、ＷＢＳ１１，ＷＳＳ１１，ＷＢＳ１２，ＷＳＳ１２などに接続されている。この時、各ローカルビット線とローカルソース線とメモリセルとで構成されたアレーを挟んで、ビット線ドライバとソース線ドライバが反対側に配置されている。また、読み出しのために、グローバルビット線とローカルビット線とを選択的に、及びローカルソース線を選択的に接地するＲＳ１１１〜ＲＳ２２２とが配置されており、その選択信号が、ＲＳ１１〜ＲＳ２２である。ＧＢには、センスアンプと書き込み用のデータラッチを兼ねるセンスアンプ／書き込みラッチＳＡ／ＤＬが接続されておりその起動信号がＳＡＡであり、入出力端子がＩＯである。このセンスアンプ動作の結果又は書き込み用のデータは、入出力線ＩＯとの間で、Ｙ選択信号ＹＳで制御されるスイッチを介してやり取りされる。このＩＯを介して、多値動作用に変換されたデータの受け渡しを行うこともあれば、これまでの実施の形態に図示したような回路を用いて、アレー内部で多値と２値の変換を行ったりする。

この図４０の構成例によれば、少数のメモリセル毎にローカルビット線とローカルソース線を配置するので、必要充分な書き込み電流をメモリセルに供給できる。ローカルビット線とローカルソース線の寄生容量が小さいので電力も小さく、また、ローカルビット線とローカルソース線の寄生抵抗も小さいので電圧降下も小さく低電圧での書き込みが可能となる。また、場所の依存性も本来小さな構成であることに加えて、アレーを挟んでビット線ドライバとソース線ドライバが反対側に配置されているため、電流経路のメモリセル位置依存を更に小さくすることができる。これによって、多値を実現するための、多くの抵抗差を精度良く実現できる。

（実施の形態７）
図４１は、本発明の実施の形態７による半導体記憶装置において、そのメモリセル構造の一例を示す断面図である。図４１に示す半導体記憶装置は、半導体基板活性領域３上に形成されＭＯＳＦＥＴ(トランジスタ)と積層された面積の異なる複数の磁気抵抗効果素子からなるメモリセルによって構成される。メモリセルを構成するトランジスタは、ゲート絶縁膜５、ゲート電極を有し、ゲート電極は紙面に垂直な方向にて複数のメモリセルで共有し、ワード線ＷＬを構成している。トランジスタのソースは、メモリセル面積縮小のためＸ方向に隣接するメモリセルと共有され、コンタクト孔７を介してソース線ＳＬに接続されている。ソース線ＳＬは、複数のメモリセル間で共有される。トランジスタのドレインは、コンタクト孔７、配線８および層間プラグ９を介して、下部電極１０に接続されている。下部電極１０上には、第１磁気抵抗効果素子１が配置され、その上端は第２の下部電極１１に接続されている。同様に、第２の下部電極１１上には、第２磁気抵抗効果素子２が配置され、その上端はビット線ＢＬに接続されている。ビット線ＢＬはＸ方向に延在して複数のメモリセル間で共有される。

第１磁気抵抗効果素子１、および、第２磁気抵抗効果素子２は、それぞれ強磁性層１ａ、２ａ、非磁性層１ｂ、２ｂ、強磁性層１ｃ、２ｃを有する。ここで、磁気抵抗効果素子１と２が同じ膜構成であり、かつ、互いに素子面積が異なるよう形成されていることが望ましい。このとき、成膜、製造が容易となり、信頼性を確保の上、書き込みしきい電流や素子抵抗を素子面積に依存して決めることが可能となる。また、この図４１の構造例は、前述した図７の構造例と比較して、各磁気抵抗効果素子１，２がある一つの素材（下部電極１０，１１）上に形成されている。これによって、ナノメートルレベルの薄膜を用いる磁気抵抗効果素子１，２において、その平坦化の実現も容易となる。なお、この構成例は２つの磁気抵抗効果素子であって、第１磁気抵抗効果素子１より第２磁気抵抗効果素子２の面積が大きい例を記載しているが、磁気抵抗効果素子を３つ以上積層してもよく、順序に関係なく互いの面積が異なっていれさえすればよい。更に、この図では、第１磁気抵抗効果素子１と第２磁気抵抗効果素子２は、縦方向（鉛直方向）に対し、それぞれ左右にずらした構成となっている。このようにすると、製作プロセスにおいて、後に作製する（上側に設けられる）磁気抵抗効果記憶素子が、先に作製した磁気抵抗効果記憶素子によるその上層のメタル層の平坦性の変化などの影響を受けにくくなるという特徴がある。同様な観点は、図６に対しても、その変形例として構成できるものである。

図４２は、図４１の構造例を用いたメモリセルの回路構成を示した図であり、簡単のため８個のメモリセルのみを示している。磁気抵抗効果素子は、その２つの強磁性層における磁化が平行と反平行で抵抗が変化する可変抵抗として記載している。読み出し動作の場合、例えばＷＬ２に１Ｖ、ＢＬ１に０．２Ｖ印加してメモリセルＣｅｌｌ２１を選択し、直列に接続された磁気抵抗効果素子１と２の直列抵抗を判定する。このとき、他のＷＬ、ＢＬ、および、ＳＬは０Ｖを印加し、他のメモリセルは非選択となっている。一方、書き込み動作の場合、例えばＷＬ２に１Ｖ、ＢＬ１に１Ｖ、ＳＬ１に０Ｖ印加し、他のＷＬ、ＢＬ、および、ＳＬは０Ｖ、または、ＷＬ２に１Ｖ，ＢＬ１に０Ｖ、ＳＬ１に１Ｖ印加し、他のＷＬ、ＳＬは０Ｖ、他のＢＬは１Ｖ印加することでメモリセルＣｅｌｌ２１を選択し、直列に接続された磁気抵抗効果素子１と２に双方向に電流を流すことで磁化の向きを変化させる。この実施の形態では、ビット線ＢＬとソース線ＳＬとを直交した例としている。これによって、金属配線間の絶縁を確保するためのプロセスが簡単なものとなる。また、ワード線上のメモリセルを、ビット線のみを切り替えることで特定の書き換え状態に高速に遷移させることができる。なお、図４２（図４１）の構成例は、図４０（図７）と異なり、ソース線ＳＬが、ワード線ＷＬと平行に延伸している点も特徴となっている。

以上、これまでの各実施の形態では、スピン注入書き込み方式にて説明したが、本実施の形態の考え方は、メモリ素子が電流量でその抵抗を変え、複数の素子で、その抵抗及び書き込みに必要な電流量が、図２で説明した関係のように異なっていれば良い。よって、ＴＭＲ素子に限るものではない。すなわち、図２を参照して、少なくとも各メモリ素子が採り得る２値の抵抗値の差分が、各メモリ素子毎に異なっていれば（つまり、（ＲＡＰ１−ＲＰ１）≠（ＲＡＰ２−ＲＰ２）であれば）、その合成抵抗の組み合わせによって４値を実現することができる。そして、その各メモリ素子毎に、２値の一方の抵抗値に書き込む際の電流方向と、他方の抵抗値に書き込む際の電流方向が異なり、かつ、各メモリ素子を所定の抵抗値に書き込む際の電流値がそれぞれ異なっていればよい。すなわち符号が異なれば電流値も異なるものとしてＩａｐ１≠Ｉａｐ２≠Ｉｐ１≠Ｉｐ２であればよい。そして、このような特性を備えた抵抗変化型の記憶素子に対して、第１の方向で、その抵抗を変化させるのに必要な電流が最大である素子のその最大電流と同じ値以上の第１の電流を流し、次いで、第１の電流とは反対の向きの第２の方向へ、第２の電流を、複数の記憶素子の内、最大電流が必要な記憶素子を除いた、少なくともひとつの記憶素子の抵抗状態を変化させるのに必要な分だけ流して書き込みを行う。

また、ＴＭＲ素子においても、同じＴＭＲ素子面積のもとで、例えば磁気抵抗効果素子毎にトンネル絶縁膜などの素子膜厚を変えて素子抵抗、および、ＴＭＲ比を変える、あるいは、長方形素子の縦横比や楕円形素子などのように素子形状を変え、形状異方性の効果によりしきい電流を変える、材料や膜構成、から素子毎に最適化する、垂直磁化膜を用いるなどの手法によっても本実施の形態の多値化は実現できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本実施の形態による半導体記憶装置は、不揮発かつ書き込み回数が多く、多値の書き込みが可能な混載メモリ又は単品メモリの分野に関する。

１，２ 磁気抵抗効果素子
１０，１１ 下部電極
１０２ 強磁性体膜
１０３ 反強磁性体膜
１０４ 強磁性体膜
１０５，１０７，１０８ 金属層
１０６ 強磁性体膜
１ａ，２ａ 強磁性層
１ｂ，２ｂ 非磁性層
１ｃ，２ｃ 強磁性層
３ 半導体基板活性領域
５ ゲート絶縁膜
７ コンタクト孔
８ 配線
９ 層間プラグ
ＡＢＦ アドレスバッファ
ＢＡＲ ２値領域
ＢＦ バッファ
ＢＬ ビット線
ＢＭ，ＵＭ 金属層
ＣＲＳ 制御回路
ＣＴＬ 制御回路
ＤＲ，ＤＲＢ，ＤＲＳ 書き込みドライバ
ＦＬ 自由層
ＧＢ グローバルビット線
ＩＯ 入出力線
ＩＯＣ 入出力回路
Ｌ ラッチ回路
ＬＡＬ，ＬＡＭ ラッチ回路
ＬＣ 制御論理回路
Ｍ 金属配線領域
ＭＡ メインアンプ
ＭＢ 非磁性体層
ＭＢＡＲ 多値領域
ＭＢＣ 多値／２値変換回路
ＭＢＳＷ 切替回路
ＭＣ メモリセル
ＭＣＡ メモリセルアレー
ＭＣＴ 選択トランジスタ
ＭＳ 参照セル
ＰＧ パルス生成回路
ＰＬ 固定層
ＲＤＣ 読み出しデータ変換回路
ＲＥＧ レジスタ
ＲＲ 参照抵抗
ＳＡ センスアンプ
ＳＡＬＡ センス回路・ラッチ回路
ＳＬ ソース線
ＳＵＭ 合成回路
Ｓｕｂ 半導体基板
ＴＢ トンネル障壁膜
ＴＭＲ トンネル磁気抵抗素子
Ｖ 金属接続領域
ＶＧＥＮ 内部電源回路
ＷＢ ビット線ドライバ
ＷＤＣ 書き込みデータ変換回路
ＷＤＲ ワードドライバ
ＷＬ ワード線
ＷＳ ソース線ドライバ
ＸＤＥＣ Ｘデコーダ
ＹＤＥＣ Ｙデコーダ
ＹＳ Ｙ系選択信号

Claims (23)

1. 第１方向に延伸するワード線と、
   前記第１方向と交わる第２方向に延伸するビット線と、
   前記第１方向または前記第２方向に延伸するソース線と、
   前記ワード線と前記ビット線の交点に配置されるメモリセルと、
   前記ビット線と前記ソース線を駆動する書き込み回路とを備え、
   前記メモリセルは、
   前記ワード線が活性化された際に前記ビット線と前記ソース線の間に電流経路を形成するスイッチ素子と、
   前記電流経路上に直列に挿入された第１および第２抵抗変化型記憶素子とを有し、
   前記第１抵抗変化型記憶素子の抵抗値を変化させるために必要な電流の大きさは、前記第２抵抗変化型記憶素子の抵抗値を変化させるために必要な電流の大きさより大きく、
   変化の前後における前記第１抵抗変化型記憶素子の抵抗値の差は、変化の前後における前記第２抵抗変化型記憶素子の抵抗値の差とは異なり、
   前記書き込み回路は、
   前記電流経路上の第３方向に第１の電流を流す第１の動作と、
   前記第１の動作の後に、前記第３方向とは反対の第４方向に、前記第１の電流よりも小さい第２の電流を流す第２の動作とを行うことを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記第１の動作において前記第１の電流を流す期間と、前記第２の動作において前記第２の電流を流す期間は、等しいことを特徴とする半導体記憶装置。
3. 請求項２記載の半導体記憶装置において、
   前記書き込み回路は、
   前記ビット線に接続され、電流の供給動作と引き抜き動作を選択でき、この供給動作と引き抜き動作に伴う電流値をそれぞれ２段階で設定可能な第１ビット線ドライバ回路と、
   前記ソース線に接続され、電流の供給動作と引き抜き動作を選択でき、この供給動作と引き抜き動作に伴う電流値をそれぞれ２段階で設定可能な第１ソース線ドライバ回路とを有し、
   前記第１の動作では、前記第１ビット線ドライバ回路と前記第１ソース線ドライバ回路の両方が大きい方の前記電流値に設定されると共に、一方が電流の供給動作、他方が電流の引き抜き動作を行い、
   前記第２の動作では、前記第１ビット線ドライバ回路と前記第１ソース線ドライバ回路の両方が小さい方の前記電流値に設定されると共に、一方が電流の引き抜き動作、他方が電流の供給動作を行うことを特徴とする半導体記憶装置。
4. 請求項３記載の半導体記憶装置において、
   前記第１ビット線ドライバ回路および前記第１ソース線ドライバ回路のそれぞれは、駆動に用いるトランジスタの数を変えることで前記２段階の前記電流値の設定を行うことを特徴とする半導体記憶装置。
5. 請求項１記載の半導体記憶装置において、
   前記メモリセルは、更に、前記電流経路上に直列に挿入された第３抵抗変化型記憶素子を有し、
   前記第３抵抗変化型記憶素子の抵抗値を変化させるために必要な電流の大きさは、前記第２抵抗変化型記憶素子の抵抗値を変化させるために必要な電流の大きさより小さく、
   変化の前後における前記第３抵抗変化型記憶素子の抵抗値の差は、変化の前後における前記第１および第２抵抗変化型記憶素子の抵抗値の差とは異なり、
   前記書き込み回路は、更に、前記第２の動作の後に、前記第３方向に、前記第２の電流よりも小さい第３の電流を流す第３の動作を行うことを特徴とする半導体記憶装置。
6. 請求項１記載の半導体記憶装置において、
   前記メモリセルは、前記第１抵抗変化型記憶素子の抵抗値と前記第２抵抗変化型記憶素子の抵抗値との組み合わせてよって、第１〜第４抵抗値（第１抵抗値＞第２抵抗値＞第３抵抗値＞第４抵抗値）のいずれか一つの抵抗値に書き込まれ、
   前記半導体記憶装置は、更に、
   前記第１抵抗値と第２抵抗値の間の抵抗値を持つ第１参照抵抗と、
   前記第２抵抗値と第３抵抗値の間の抵抗値を持つ第２参照抵抗と、
   前記第３抵抗値と第４抵抗値の間の抵抗値を持つ第３参照抵抗と、
   前記メモリセルに書き込まれた情報を読み出すと共に当該情報を前記第１〜第３参照抵抗を用いて判別する読み出し回路とを備え、
   前記読み出し回路は、前記メモリセルの抵抗値を前記第２参照抵抗の抵抗値と比較したのち、その比較結果に応じて前記メモリセルの抵抗値を前記第１参照抵抗の抵抗値と比較するか、あるいは前記第３参照抵抗の抵抗値と比較することを特徴とする半導体記憶装置。
7. 請求項１記載の半導体記憶装置において、更に、
   複数のメモリセルアレーと、
   前記書き込み回路の前記第１および第２の動作を制御する制御回路とを備え、
   前記複数のメモリセルアレーのそれぞれでは、前記メモリセルがマトリクス状に複数配置され、
   前記制御回路は、前記複数のメモリセルアレーで共有されていることを特徴とする半導体記憶装置。
8. 請求項１記載の半導体記憶装置において、
   前記第１および第２抵抗変化型記憶素子は、スピン注入磁化反転型のトンネル磁気抵抗素子であることを特徴とする半導体記憶装置。
9. 請求項８記載の半導体記憶装置において、
   前記第１抵抗変化型記憶素子と前記第２抵抗変化型記憶素子は、同一断面構造であり、前記第１抵抗変化型記憶素子の方が前記第２抵抗変化型記憶素子よりも大きい平面面積を備えることを特徴とする半導体記憶装置。
10. 第１方向に延伸するワード線と、
    前記第１方向と交わる第２方向に延伸するビット線と、
    前記第１方向または前記第２方向に延伸するソース線と、
    前記ワード線と前記ビット線の交点に配置されるメモリセルと、
    前記ビット線と前記ソース線を駆動する書き込み回路とを備え、
    前記メモリセルは、
    前記ワード線が活性化された際に前記ビット線と前記ソース線の間に電流経路を形成するスイッチ素子と、
    前記電流経路上に直列に挿入された第１および第２抵抗変化型記憶素子とを有し、
    前記第１抵抗変化型記憶素子の抵抗値を変化させるために必要な電流の印加時間は、前記第２抵抗変化型記憶素子の抵抗値を変化させるために必要な電流の印加時間より長く、
    変化の前後における前記第１抵抗変化型記憶素子の抵抗値の差は、変化の前後における前記第２抵抗変化型記憶素子の抵抗値の差とは異なり、
    前記書き込み回路は、
    前記電流経路上の第３方向に第１の期間電流を流す第１の動作と、
    前記第１の動作の後に、前記第３方向とは反対の第４方向に、前記第１の期間よりも短い第２の期間電流を流す第２の動作とを行うことを特徴とする半導体記憶装置。
11. 請求項１０記載の半導体記憶装置において、
    前記第１の動作において流す電流の大きさと、前記第２の動作において流す電流の大きさは、等しいことを特徴とする半導体記憶装置。
12. 請求項１１記載の半導体記憶装置において、
    前記書き込み回路は、
    前記ビット線に接続され、電流の供給動作と引き抜き動作を選択でき、この供給動作又は引き抜き動作を行う動作期間を２段階で設定可能な第２ビット線ドライバ回路と、
    前記ソース線に接続され、電流の供給動作と引き抜き動作を選択でき、この供給動作又は引き抜き動作を行う動作期間を２段階で設定可能な第２ソース線ドライバ回路とを有し、
    前記第１の動作では、前記第２ビット線ドライバ回路と前記第２ソース線ドライバ回路の両方が長い方の前記動作期間に設定されると共に、一方が電流の供給動作、他方が電流の引き抜き動作を行い、
    前記第２の動作では、前記第２ビット線ドライバ回路と前記第２ソース線ドライバ回路の両方が短い方の前記動作期間に設定されると共に、一方が電流の引き抜き動作、他方が電流の供給動作を行うことを特徴とする半導体記憶装置。
13. 請求項１０記載の半導体記憶装置において、
    前記メモリセルは、更に、前記電流経路上に直列に挿入された第３抵抗変化型記憶素子を有し、
    前記第３抵抗変化型記憶素子の抵抗値を変化させるために必要な電流の印加時間は、前記第２抵抗変化型記憶素子の抵抗値を変化させるために必要な印加時間より短く、
    変化の前後における前記第３抵抗変化型記憶素子の抵抗値の差は、変化の前後における前記第１および第２抵抗変化型記憶素子の抵抗値の差とは異なり、
    前記書き込み回路は、更に、前記第２の動作の後に、前記第３方向に、前記第２の期間よりも短い第３の期間電流を流す第３の動作を行うことを特徴とする半導体記憶装置。
14. 請求項１０記載の半導体記憶装置において、
    前記第１および第２抵抗変化型記憶素子は、スピン注入磁化反転型のトンネル磁気抵抗素子であることを特徴とする半導体記憶装置。
15. 請求項１４記載の半導体記憶装置において、
    前記第１抵抗変化型記憶素子と前記第２抵抗変化型記憶素子は、同一断面構造であり、前記第１抵抗変化型記憶素子の方が前記第２抵抗変化型記憶素子よりも大きい平面面積を備えることを特徴とする半導体記憶装置。
16. 第１方向に延伸するワード線と、
    前記第１方向と交わる第２方向に延伸するビット線と、
    前記第１方向または前記第２方向に延伸するソース線と、
    前記ワード線と前記ビット線の交点に配置されるメモリセルと、
    前記ビット線と前記ソース線を駆動する書き込み回路とを備え、
    前記メモリセルは、
    前記ワード線が活性化された際に前記ビット線と前記ソース線の間に電流経路を形成するスイッチ素子と、
    前記電流経路上に直列に挿入された第１および第２抵抗変化型記憶素子とを有し、
    前記第１抵抗変化型記憶素子の抵抗値を変化させるために必要な第１の電流の大きさは、前記第２抵抗変化型記憶素子の抵抗値を変化させるために必要な第２の電流の大きさより大きく、
    変化の前後における前記第１抵抗変化型記憶素子の抵抗値の差は、変化の前後における前記第２抵抗変化型記憶素子の抵抗値の差とは異なり、
    前記書き込み回路は、前記第１および第２抵抗変化型記憶素子の少なくとも一方に対して所定の電流を用いた書き込みを行うことで前記メモリセルに２値情報を記憶させる２値動作モードを備えることを特徴とする半導体記憶装置。
17. 請求項１６記載の半導体記憶装置において、
    前記書き込み回路は、前記２値動作モードの際に、前記第１の電流を用いた書き込みによって前記２値情報を記憶させることを特徴とする半導体記憶装置。
18. 請求項１６記載の半導体記憶装置において、
    前記書き込み回路は、前記２値動作モードの際に、初期状態として前記第１の電流を用いた書き込みを行ったのちは、前記第２の電流を継続して用いることで前記２値情報を記憶させることを特徴とする半導体記憶装置。
19. 請求項１６記載の半導体記憶装置において、
    前記書き込み回路は、更に、多値動作モードを備え、前記多値動作モードの際には、前記電流経路上の第３方向に前記第１の電流を流す第１の動作と、前記第１の動作の後に、前記第３方向とは反対の第４方向に前記第２の電流を流す第２の動作とを行うことを特徴とする半導体記憶装置。
20. 請求項１９記載の半導体記憶装置において、更に、
    前記書き込み回路を前記２値動作モードで動作させるか前記多値動作モードで動作させるかを設定するレジスタを有することを特徴とする半導体記憶装置。
21. 請求項１９記載の半導体記憶装置において、
    前記半導体記憶装置は、それぞれが前記書き込み回路と複数の前記メモリセルを含んだ第１および第２メモリ領域を備え、
    前記第１メモリ領域の前記書き込み回路は、前記２値動作モードで動作し、
    前記第２メモリ領域の前記書き込み回路は、前記多値動作モードで動作することを特徴とする半導体記憶装置。
22. 請求項１６記載の半導体記憶装置において、
    前記第１および第２抵抗変化型記憶素子は、スピン注入磁化反転型のトンネル磁気抵抗素子であることを特徴とする半導体記憶装置。
23. 請求項２２記載の半導体記憶装置において、
    前記第１抵抗変化型記憶素子と前記第２抵抗変化型記憶素子は、同一断面構造であり、前記第１抵抗変化型記憶素子の方が前記第２抵抗変化型記憶素子よりも大きい平面面積を備えることを特徴とする半導体記憶装置。

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