JP3527230B2 - 磁気メモリの駆動方法 - Google Patents

磁気メモリの駆動方法

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JP3527230B2
JP3527230B2 JP2002178745A JP2002178745A JP3527230B2 JP 3527230 B2 JP3527230 B2 JP 3527230B2 JP 2002178745 A JP2002178745 A JP 2002178745A JP 2002178745 A JP2002178745 A JP 2002178745A JP 3527230 B2 JP3527230 B2 JP 3527230B2
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明弘 小田川
三男 里見
康成 杉田
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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、磁気メモリとその
駆動方法に関し、さらにこのメモリを用いた磁気ランダ
ムアクセスメモリ（ＭＲＡＭ）等の磁気メモリ装置に関
する。
【０００２】
【従来の技術】トンネル磁気抵抗効果（ＴＭＲ）素子
は、トンネル（バリア）層とこれを挟持する一対の磁性
層を含んでいる。ＴＭＲ素子では、一対の磁性層におけ
る磁化方向の相対角度の相違に基づくスピントンネル効
果が利用される。スピンバルブ型のＴＭＲ素子には、一
対の磁性層として、磁化が相対的に回転しにくい固定磁
性層と、磁化が相対的に回転しやすい自由磁性層とが含
まれている。自由磁性層は、情報が磁化方向として記録
されるメモリ層として機能する。
【０００３】ＴＭＲ素子を磁気メモリとしてマトリック
ス状に配置したＭＲＡＭでは、高集積化の進行に伴っ
て、以下の問題が生じることが予想されている。 １．素子間隔の減少に伴う磁気クロストークにより生じ
る記録エラー。 ２．磁性体の微細化に伴う磁化反転磁界の増加および記
録電流の増大。 ３．配線の微細化に伴う記録電流の制限。 ４．配線の微細化に伴う抵抗上昇により生じる読み出し
時のＳ／Ｎの低下。
【０００４】これらの問題により、例えばGbit／in2以
上に至るまでに高い集積度の達成は困難であると考えら
れている。
【０００５】
【発明が解決しようとする課題】そこで、本発明の目的
は、高集積化しても上記のような問題が生じにくく、多
値化が可能な磁気メモリに適した磁気メモリの駆動方法
を提供することにある。
【０００６】
【０００７】
【０００８】
【課題を解決するための手段】本発明の駆動方法では、
メモリ層における磁化反転が、このメモリ層を厚さ方向
に通過する電流を含む複数の電流により生じる磁界によ
り行われる。この駆動方法を本発明の磁気メモリに適用
する場合は、上記電流が、上記２以上のメモリ層から選
ばれ、磁化反転の対象となる少なくとも１つの層を厚さ
方向に通過する。ただし、上記駆動方法は、基本的に
は、層の厚さ方向に電流を流しうるすべての磁気抵抗素
子、およびこれを用いた磁気メモリ、に適用が可能であ
り、ＴＭＲ素子に限らず、いわゆるＣＰＰ（Current Pe
rpendicular to Plane）−ＧＭＲ素子の駆動に用いても
よい。
【０００９】本発明によれば、円滑な磁化反転を実現で
きる。円滑な磁化反転は、集積度が高い磁気メモリにお
ける誤記録の低減に有効である。
【００１０】
【発明の実施の形態】本発明の磁気メモリでは、複数の
メモリ層から選ばれる第１層群の抵抗変化ΔＲ1と第２
層群の抵抗変化ΔＲ2とが互いに相違する。これらメモ
リ層群に含まれるメモリ層の数に制限はないが、第１層
群および第２層群がともに１つのメモリ層から構成され
ていてもよい。
【００１１】抵抗変化ΔＲ1と抵抗変化ΔＲ2との間には
（ただし、ΔＲ1＜ΔＲ2）、以下の関係式（１）が成立
することが好ましい。
【００１２】ΔＲ1×２≦ΔＲ2 （１） 式（１）の関係が成立すると、２つのメモリ層群からの
出力の分離が容易となる。
【００１３】本発明の磁気メモリは、２以上の磁気抵抗
素子（ＴＭＲ素子）が層の厚さ方向に積層された形態で
あってもよい。ＴＭＲ素子は、磁気メモリを構成するメ
モリ層とトンネル層とをそれぞれ少なくとも１つ含むこ
とになる。磁気メモリには、情報の書き込みのために２
以上の記録導線が配置される。この場合、上記２以上の
ＴＭＲ素子から選ばれ、互いに隣接する一対のＴＭＲ素
子の間に、上記２以上の記録導線から選ばれる少なくと
も１本の記録導線が配置されていることが好ましい。Ｔ
ＭＲ素子と少なくとも１本の記録導線とが、交互に配置
されていることがより好ましい。記録導線とメモリ層と
の距離が小さくなると、磁化反転に要する電流量を削減
できるからである。
【００１４】本発明の磁気メモリは、その一形態におい
て、層の厚さ方向に積層された２以上のＴＭＲ素子を含
み、この２以上のＴＭＲ素子が、互いに出力が相違する
２つのＴＭＲ素子を含む。
【００１５】この磁気メモリでは、各ＴＭＲ素子を挟持
するように記録導線を配置するとよい。Ｎ個のＴＭＲ素
子を含むメモリには、少なくとも（Ｎ＋１）本の記録導
線を配置するとよい。ただし、Ｎは２以上の整数であ
る。
【００１６】ＴＭＲ素子は、１つのメモリ層のみを含ん
でいてもよいが、２以上のメモリ層を含んでいてもよ
い。このＴＭＲ素子は、磁気メモリを構成するメモリ層
から選ばれる少なくとも２つを含むことになる。このＴ
ＭＲ素子は、少なくとも２つのトンネル層を含んでいて
もよい。この場合、１つのＴＭＲ素子に含まれる少なく
とも２つのメモリ層に、磁化反転により生じる抵抗変化
が互いに相違する２つのメモリ層が含まれていてもよ
い。
【００１７】本発明の磁気メモリは、その別の一形態に
おいて、層の厚さ方向に積層され、互いに出力が相違す
る少なくとも２つのメモリ層を含むＴＭＲ素子を備えて
いる。
【００１８】磁化反転により生じる抵抗変化が互いに相
違する２つのメモリ層を形成するためには、例えば、互
いに膜厚が相違する２つのトンネル層を形成するとよ
い。トンネル層の厚さに応じて、固定磁性層／トンネル
層／メモリ層（自由磁性層）として表記できる積層体の
トンネル抵抗は変化する。また、スピントンネル効果も
影響を受ける。トンネル抵抗が変化するため、磁化反転
に伴うトンネル抵抗変化率が一定であったとしても、抵
抗変化を変えることができる。トンネル層の膜厚の調整
は、メモリ層の磁化反転に伴う抵抗変化を制御する方法
の一つである。
【００１９】Ｎ個のメモリ層を含む場合、本発明の磁気
メモリは、最大２N段階の抵抗変化を提供できる。ただ
し、Ｎは２以上の整数である。換言すれば、本発明の磁
気メモリは、最大で２N値のメモリとなりうる。
【００２０】Ｎ番目のメモリ層における抵抗変化をΔＲ
N、ΔＲNの最小値をΔＲmin、ΔＲNの最大値をΔＲmax
と表示したときに、以下の関係式（２）が成立すること
が好ましい。
【００２１】ΔＲmax≧ΔＲmin×２N-1 （２） ただし、Ｎは２以上の整数である。
【００２２】さらに、Ｍ番目に小さいΔＲNをΔＲMと表
示したときに、以下の関係式（３）が成立することが好
ましい。
【００２３】ΔＲM×２≦ΔＲM+1 （３） ただし、Ｍは１以上（Ｎ−１）以下の整数である。
【００２４】磁気メモリに含まれる２以上のメモリ層の
厚さ方向に沿って定電流Ｉを通過させる場合には、Ｎ番
目のメモリ層の磁化反転に伴って出力変化ＩΔＲが生じ
る。関係式（２）および／または（３）が成立すると、
多値化を実現しながら、各メモリ層の磁化反転に伴う出
力変化を分離しやすくなる。
【００２５】なお、ＩΔＲminは検出限界以上に設定す
ることが好ましく、検出素子にもよるが、50 mV以上が
適当である。
【００２６】上記関係式において、Ｎは、特に制限され
ないが、動作速度、出力、コスト等を考慮すると、２〜
１０程度が好ましい。Ｎが大きくなり過ぎると、磁気メ
モリ全体の抵抗が高くなり、ＲＣ遅延等が無視できなく
なる。また、出力も低下し、積層数の増加に伴う層表面
のラフネスが大きくなって製造歩留まりが低下する。
【００２７】磁気メモリには、層の厚さ方向に隣接し、
磁化容易軸方向が互いに相違する一対のメモリ層が含ま
れることが好ましい。磁化容易軸方向がなす角度は２０
°以上９０°以下が好適である。磁化容易軸方向を調整
すると、各メモリ層の磁化反転を制御しやすくなり、誤
動作を防止しやすくなる。
【００２８】本発明の磁気メモリは、２以上のメモリ層
と電気的に接続された非線形素子により制御するとよ
い。非線形素子の例には、例えばスイッチ素子、整流素
子が含まれる。２以上のＴＭＲ素子を直列に接続し、各
ＴＭＲ素子の間に少なくとも１本の記録導線をＴＭＲ素
子と電気的に接続するように配置する場合、各記録導線
の間それぞれに、非線形素子、例えば整流素子を配置す
るとよい。各素子を導通する電流を制御しやすくなるか
らである。
【００２９】上記磁気メモリをＭＲＡＭ等の磁気メモリ
装置（メモリデバイス）として用いる場合、複数のメモ
リを層の面内方向に配置するとよい。このメモリ装置
は、層の面内方向に隣接し、磁化容易軸方向が互いに相
違する一対のメモリ層を含むことが好ましい。上記と同
様、磁化容易軸方向がなす角度は２０°以上９０°以下
が好適である。上記磁気メモリは、さらに例えばシステ
ムＬＳＩに利用できる。
【００３０】本発明の駆動方法では、少なくとも磁化反
転の対象とするメモリ層を、この層の厚さ方向に通過す
る電流が利用される。この第１電流に加えて、層の面内
方向に沿って流れ、上記磁化反転後の磁化方向に沿った
磁界を発生させる第２電流を用いてもよい。この場合
は、第１電流の印加を開始した後に、第２電流の印加を
開始するとよい。また、第１電流の印加を終了した後
に、第２電流の印加を終了するとよい。こうして電流印
加の開始および／または終了を調整すると、より円滑な
磁化反転を実現できる。第２電流により生じる磁界は、
メモリ層の面において、反転した後のメモリ層の磁化方
向と同一方向に作用することが好ましい。
【００３１】層の面内方向であって第２電流とは異なる
方向に沿って流れる第３電流により生じる磁界をさらに
印加してもよい。この場合も、第３電流の印加を開始し
た後に、第２電流の印加を開始するとよい。また、第３
電流の印加を終了した後に、第２電流の印加を終了する
とよい。上記と同様、円滑な磁化反転のためである。
【００３２】第１電流および第３電流は、同時に印加し
てもよく、同一の記録導線から分岐した電流としてもよ
い。第３電流から分岐して第１電流を供給する場合は、
第１電流が分岐する前の第３電流から生じる磁界と、第
１電流から生じる磁界とが、磁化反転の対象とするメモ
リ層における磁化方向を同一方向に回転させるように作
用させることが好ましい。
【００３３】また、２つの層における磁化反転を、少な
くとも、これら２つの層の間を伸長する導線を流れる電
流により生じる磁界を印加して、同時に反転させてもよ
い。
【００３４】以下、図面を参照しながら、本発明の形態
についてさらに説明する。
【００３５】図１（ａ）、（ｂ）に、本発明の磁気メモ
リに使用可能な磁気抵抗素子の構造を例示する。磁気抵
抗素子（ＴＭＲ素子）は、少なくとも、１つのトンネル
層２と、この層２を挟持する２つの強磁性層１，３とを
含んでいる（図１（ａ））。このＴＭＲ素子では、自由
磁性層（メモリ層）３における磁化方向の変化に伴い、
この磁化方向と固定磁性層１の磁化方向との間に磁化相
対角の変化が生じる。磁化相対角の変化は、これらの層
１，２，３を一部に含む回路の電圧変化または電流変化
として検出される。
【００３６】ＴＭＲ素子には、さらに他の層を付加して
もよく、例えばさらにバイアストンネル層４と非磁性導
電層５とを積層しても構わない（図１（ｂ））。バイア
ストンネル層４により、ＭＲ変化率のバイアス依存性を
改善できる。
【００３７】ＴＭＲ素子に、複数の固定磁性層または自
由磁性層を含ませてもよい。このようなＴＭＲ素子とし
ては、固定磁性層／トンネル層／自由磁性層／トンネル
層／固定磁性層、自由磁性層／トンネル層／固定磁性層
／トンネル層／自由磁性層のような積層体を含む素子が
挙げられる。
【００３８】自由磁性層（メモリ層）３は、一軸異方性
または多軸異方性を有することにより、磁化方向が２安
定状態または多安定状態となる。そして、外部から印加
される磁界が消失した後にも、磁化方向を情報として記
憶する。通常、磁化相対角が大きくなるほど高い磁気抵
抗変化率（ＭＲ変化率）が得られるため、自由磁性層３
には、磁化方向の２安定状態を導入すること、即ち一軸
異方性を付与して１つの磁化容易軸を設定することが好
ましい。２安定状態を導入すると、自由磁性層３の磁化
方向は、外部磁界により、固定磁性層１の磁化方向と平
行（同一方向）または反平行（反対方向）との間を反転
する。
【００３９】一軸異方性は、層の形状に由来する形状異
方性により導入できるが、これに限らず、他の方法によ
り付与してもよい。他の方法には、自由磁性層の磁界中
での熱処理、磁界中での成膜、斜め蒸着による異方性の
導入等が含まれる。
【００４０】固定磁性層１は、トンネル層２と反対側の
面において、高保磁力層、積層フェリ、反強磁性層等と
磁気的に結合させることにより、磁化方向を回転しにく
くすることが好ましい。
【００４１】高保磁力層は、CoPt, FePt, CoCrPt, CoTa
Pt, FeTaPt, FeCrPt等の保磁力が100 Oe以上である材料
から形成するとよい。反強磁性層は、PtMn、PtPdMn、Fe
Mn、IrMn、NiMn等のMn含有反強磁性材料から形成すると
よい。積層フェリは、磁性膜と非磁性膜の積層体である
が、磁性膜としては、例えばCoまたはFeCo, CoFeNi,CoN
i, CoZrTa, CoZrB CoZrNb等のCo合金を、非磁性膜とし
ては厚みが0.2〜1.1 nm程度のCu, Ag, Au, Ru, Rh, Ir,
Re, Osまたはこれらの金属の合金もしくは酸化物を、
それぞれ用いるとよい。
【００４２】両磁性層１，３は、少なくともトンネル層
の界面近傍において、以下の材料により形成することが
好ましい。
【００４３】Fe, Co, Ni, FeCo合金, NiFe合金、CoNi
合金またはNiFeCo合金；FeN, FeTiN, FeAlN, FeSiN,
FeTaN, FeCoN, FeCoTiN, FeCo(Al,Si)N, FeCoTaN等の式
TMAで示される化合物、ただし、TはFe, Co, Niから選ば
れる少なくとも１種、 MはMg, Ca, Ti, Zr, Hf, V, Nb,
Ta, Cr, Al, Si, Mg, Ge, Gaから選ばれる少なくとも
１種、ＡはN, B, O, F, Cから選ばれる少なくとも１
種；式(Co, Fe)Eで示される化合物、ただし、EはTi,
Zr, Hf, V, Nb, Ta, Cu, Bから選ばれる少なくとも１
種；FeCr, FeSiAl, FeSi,FeAl, FeCoSi, FeCoAl, FeC
oSiAl, FeCoTi, Fe(Ni)(Co)Pt, Fe(Ni)(Co)Pd, Fe(Ni)
(Co)Rh, Fe(Ni)(Co)Ir, Fe(Ni)(Co)Ru, FePt等に代表さ
れる式TL で示される化合物、ただし、TはFe,Co,Niから
選ばれる少なくとも１種、ＬはCu, Ag, Au, Pd, Pt, R
h, Ir, Ru, Os, Ru, Si, Ge, Al, Ga,Cr, Mo, W, V, N
b, Ta, Ti, Zr, Hf, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd,
Tb, Dy, Ho, Er, Tm, Yb, Luから選ばれる少なくとも
１種；Fe3O4、式XMnSbで示される材料（ただし、XはN
i, Cu, Ptから選ばれる少なくとも１種）, LaSrMnO, La
CaSrMnO, CrO2に代表されるハーフメタル材料；式QDJ
（ただし、ＱはSc, Y, ランタノイド, Ti, Zr, Hf, V,
Nb, Ta, Cr, Ni, Znから選ばれる少なくとも１種、Dは
V, Cr, Mn, Fe, Co, Niから選ばれる少なくとも１種、J
はC, N, O, F, Sから選ばれる少なくとも１種）、ある
いはGaMnN, AlMnN, GaAlMnN, AlBMnN等の式RDG （ただ
し、RはB, Al, Ga, Ga, Inから選ばれた１種、Dは上記
に同じ、GはC,N, O, P, Sから選ばれる少なくとも１
種）に代表される磁性半導体；ペロブスカイト型酸化
物、フェライト等のスピネル型酸化物、ガーネット型酸
化物；CaB6, CaMgB等のアルカリ土類金属の酸化物、
またはこれにLa等のランタノイドを添加した強磁性体。
【００４４】トンネル層２およびバイアストンネル層４
には、絶縁体または半導体であれば特に制限はないが、
Mg, Ti, Zr, Hf, V, Nb, Ta, Crを含むIIa〜VIa族（新I
UPAC表示では２〜６族）元素、La, Ceを含む ランタノ
イド、Zn, B, Al, Ga, Siを含むIIb〜Ivb族（１２〜１
４族）元素から選ばれる元素と、F, O, C, N, Bから選
ばれる少なくとも１種の元素との化合物が適当である。
代表的なトンネル層用絶縁体は、Alの酸化物、窒化物、
酸窒化物である。
【００４５】磁気抵抗素子は、実際には、基板１０上に
形成された多層膜の一部となる（図２）。例えば図１
（ｂ）に示した素子を挟持するように、一対の電極６，
９が配置され、これら電極間には層間絶縁膜８が配置さ
れる。
【００４６】多層膜は、従来から用いられてきた方法、
例えば、パルスレーザデポジション（ＰＬＤ）、イオン
ビームデポジション（ＩＢＤ）、クラスターイオンビー
ム、ＲＦ、ＤＣ、ＥＣＲ（Electron Cyclotron Resonan
ce）、ヘリコン、ＩＣＰ（Inductively Coupled Plasm
a）、対向ターゲット等の各種スパッタリング法、ＭＢ
Ｅ（Molecular Beam Epitaxy）、イオンプレーティング
法により成膜すればよい。これらいわゆるＰＶＤ（Phys
ical Vapor Deposition）法に加え、ＣＶＤ（Chemical
Vapor Deposition）法、メッキ法、ゾル−ゲル法等を用
いても構わない。
【００４７】トンネル層は、所定の金属または合金から
なる薄膜前駆体を、所定の元素、分子、イオン、ラジカ
ルを含む適当な雰囲気内で反応させ、具体的にはフッ
化、酸化、炭化、窒化、硼化等して、作製してもよい。
薄膜前駆体として、F, O, C, N, Bを化学量論比以下の
割合で含む不定比化合物を用いても構わない。
【００４８】例えばトンネル絶縁層としてAl2O3膜を成
膜する場合には、AlまたはAlOX（Ｘ≦1.5）を不活性ガ
ス雰囲気中またはAr＋O2雰囲気中で成膜し、次いでO2ま
たはO 2+不活性ガス中で酸化させて成膜するとよい。酸
化等は、プラズマを発生させて行ってもよい。
【００４９】形成した膜の微細加工の手段としては、半
導体プロセスやＧＭＲヘッド作製プロセス等で用いられ
る手法を適用すればよい。この手法には、イオンミリン
グ、ＲＩＥ（Reactive Ion Etching）、ＦＩＢ（Focuse
d Ion Beam）等の物理的または化学的エッチング法、微
細パターン形成のためのステッパー技術、ＥＢ法等を用
いたフォトリソグラフィー技術が含まれる。電極等の表
面の平坦化のために、ＣＭＰ（Chemical Mechanical Po
lishing）やクラスターイオンビームエッチングを用い
てもよい。
【００５０】本発明では、例えば、基板上に複数の磁気
抵抗素子１１，１２，１３を積層し、これらの素子の間
に、記録用の導線が配置される（図３（ａ），
（ｂ））。なお、図３（ａ），（ｂ）では、磁気抵抗素
子として、図１（ｂ）に示した素子が使用されている。
【００５１】これらの素子１１，１２，１３は電気的に
互いに直列に接続された素子群を構成し、この素子群
は、スイッチ素子５１であるMOSFETに接続される。スイ
ッチ素子に代えて、整流素子等、例えばダイオード、ク
ーロンブロッケイド素子、トンネルダイオード等を用い
てもよい。
【００５２】スイッチ素子や整流素子等の非線形素子
は、隣接する素子群を電気的に分離する役割を担う。非
線形素子を配置しない場合には、センス感度を保持する
ために、最大個数１万個程度のメモリセル集合体を１ブ
ロックとして、他のブロックと電気的に切り離す設計を
するとよい。
【００５３】素子１１への磁界の印加には、基本的に
は、ワード線３１およびビット線２１を使用すればよ
い。同様に、素子１２に対してはビット線２１とワード
線３２が、素子１３に対してはワード線３２とビット線
２２が使用される。このメモリでは、各素子を挟持する
ように、一対の記録導線（ワード線、ビット線）が配置
され、これら導線を流れる電流により生じる合成磁界が
各素子に印加される。
【００５４】ワード線３１，３２が伸長する方向とビッ
ト線２１，２２が伸長する方向とは互いに９０°の角度
をなし、互いにいわゆる「ねじれ」の位置にある。この
メモリでは、ワード線３１，３２は各素子と電気的に絶
縁されている。しかし、ビット線２１，２２は各素子と
電気的に接続されており、情報を読み出すためのセンス
線としても使用される。なお、ワード線、ビット線等の
導線は、Cu，Al等により形成するとよい。
【００５５】この形態のように、互いに直列に接続した
素子の間にワード線とビット線とを、交互に、かつ伸長
する方向が互いに直交するように介在させると、情報の
記録のための磁界を各素子に効率的に印加できる。
【００５６】記録導線は、単線に限らず、互いに平行に
伸長する複数の導線から構成してもよい（図４）。図４
のメモリでは、ワード線３１，３２およびビット線２
１，２２を、それぞれ２本の導線から構成している。こ
の形態は、単線路の記録導線を用いた形態（図３
（ａ），（ｂ））と比較して、高い記録周波数（例えば
２００ＭＨｚ以上）を用いた情報の記録に適している。
なお、複線路からなる記録導線では、少なくとも１本の
導線を定電位、例えばグランド電位に保持しておくとよ
い。
【００５７】情報の書き込みは、複数の素子について同
時に行ってもよい。複数ビットの記録情報の書き込みを
行う場合は、記録導線を共用しない素子１１，１３を選
択すると磁気クロストーク等による誤記録を防止しやす
いが、記録導線を共用する素子１１，１２（１２，１
３）の選択は、消費電力の観点から有利である。
【００５８】複数ビットを同時記録する際には、瞬間最
大消費電力が電源の許容量を上回ることも想定される。
この場合には、記録電流の非発生時間において電源と並
列に配置したコンデンサを充電し、情報の書き込み時
に、電源とコンデンサとから同時に、またはコンデンサ
のみから記録電流を供給すればよい。
【００５９】図３（ａ），（ｂ）、図４に示した磁気メ
モリに書き込み可能な情報量について、以下に検討す
る。電圧検知を例にとると、磁気抵抗素子の出力変化は
ΔＰ（ΔＰ＝Ｉ×ΔＲ：ΔＲは抵抗変化量）と表示でき
る。素子１１による出力変化をΔＰ1、素子１２による
出力変化をΔＰ2（ΔＰ2＝２ΔＰ1）、素子１３による
出力変化をΔＰ3（ΔＰ3＝３ΔＰ1）とすると、取りう
るメモリ値は７通りとなる（図５）。
【００６０】一方、素子１３による出力変化ΔＰ3を３
ΔＰ1ではなく４ΔＰ1とすると、取りうるメモリ値は８
（２3）通りとなる（図６）。
【００６１】ただし、図５、図６において、ΔＲは、検
出可能な最小出力値以上とする必要がある。最小のΔP
（Ｉ×ΔＲmin）は、50 mV以上とするとよい。出力検出
素子を安価に作製できるからである。
【００６２】互いに直列に接続されたＮ個のメモリ層か
ら得られるメモリ値は、最大で２N- 1となる。これを実
現するためには、最小出力変化ＩΔＲminに対し、最大
出力がＩΔＲmin×２N-1以上であることが好ましい。ま
た、Ｍ番目（ただし、Ｍは１以上（Ｎ−１）以下の整
数）に低い出力変化ＩΔＲMに対し、Ｍ＋１番目に低い
出力変化ＩΔＲM+1が、ＩΔＲM×２以上であることが好
ましい。
【００６３】各素子についてのΔＲは、測定バイアスま
たは測定電流でのＭＲ変化率と素子抵抗Ｒの積となる。
ΔＲの調整は、素子抵抗Ｒの調整、例えばトンネル絶縁
層の膜厚の制御により容易に行うことができる。
【００６４】なお、以上では、電圧検知について示した
が、電流検知の場合についても同様の関係を成立させれ
ばよい。
【００６５】磁気抵抗素子を積層するのではなく、１つ
の素子内において複数のメモリ層を積層することによっ
ても、メモリの多値化は実現できる（図７）。
【００６６】例えば図７に示したように、図１（ｂ）に
示した素子に、さらにトンネル層７２、自由磁性層（メ
モリ層）７３、バイアストンネル層７４を積層すれば、
１つの素子内に２つのメモリ層３，７３を含ませること
ができる。この素子では、固定磁性層１を中心として、
この両側に、トンネル層２，７２、自由磁性層３、７
２、バイアストンネル層４，７４が順次積層されてい
る。
【００６７】この素子のメモリ層３，７３に対しても、
互いに「ねじれ」の位置にあるビット線２１とワード線
３１とを用いて記録磁界を印加し、スイッチ素子５１を
用いて、このメモリの選択を行うとよい。この磁気抵抗
素子を図３（ａ）、（ｂ）に示したように積層してもよ
い。
【００６８】１つの素子に複数のメモリ層が存在する場
合、各メモリ層への個別の書き込みを容易にするため
に、メモリ層の保磁力（磁化反転磁界）を変化させても
よい。保磁力の調整は、材料、膜厚、結晶構造の制御に
よって、さらにはメモリ層の多層化によって行えばよ
い。外部磁界が印加される方向を考慮しつつ、メモリ層
に形状異方性を与えてもよい。
【００６９】１つの磁気抵抗素子内に存在する複数のメ
モリ層３，７３の保磁力が実質的に同一であっても、ビ
ット線２１およびワード線３１に対するメモリ層の位置
の相違を利用すれば、メモリ層への個別の書き込みは可
能である。メモリ層と記録導線との距離に応じて、磁化
反転に要する電流量は相違するからである。この操作の
具体例は、図１５を参照して後述する。
【００７０】１つの素子に含ませるメモリ層の数は、３
以上であってもよい。しかし、記録導線との距離が大き
くなりすぎないように、固定磁性層、自由磁性層、トン
ネル層を含む積層体１〜４，７２〜７４の厚さは、500n
m以下が好適である。
【００７１】磁気メモリからの出力の検出回路は、差動
増幅器を介して比較用メモリと接続することが好ましい
（図８）。このように、配線抵抗を含めた比較抵抗との
出力差を採用することにより、配線抵抗および基準素子
抵抗をキャンセルできる。この検出回路を用いると、高
Ｓ／Ｎ化が容易に実現できる。
【００７２】スイッチ素子５１に代えて、ダイオード、
トンネルダイオードに代表される整流素子５２，５３，
５４を用いても、同様のメモリを実現できる（図９
（ａ），（ｂ））。
【００７３】このメモリでは、整流素子５２，５３，５
４を、各記録導線の間に介在させているため、磁気抵抗
素子１１，１２，１３の抵抗変化を個別に読み出すこと
ができる。このメモリでは、センス線としても用いられ
るビット線２１，２２とともに、ワード線３１，３２も
情報の読み出しに用いられる。素子１１については、ワ
ード線３１とビット線２１との間の抵抗変化が、素子１
２については、ビット線２１とワード線３２との間の抵
抗変化が、素子１３については、ワード線３２とビット
線２２との間の抵抗変化が、電圧または電流変化として
読み出される。この形態では、素子が電気的に分離され
ているため、Ｓ／Ｎの向上を図りやすい。
【００７４】図４に示した素子においても、スイッチ素
子５１に代えて、整流素子５２を用いてもよい（図１
０）。
【００７５】本発明の磁気メモリは、上記に例示した構
成に限らず、素子またはメモリ層をさらに積層してもよ
く、適宜、配線を変更してもよい。
【００７６】以下、磁気メモリの面内方向における配置
について説明する。
【００７７】磁気メモリは、所定の数のメモリ列および
メモリ行を形成するように、マトリックス状に配置する
とよい（図１１）。磁気メモリ１０１，１０２・・・２０
１，２０２・・・３０１・・・３０３・・・は、ワード線３１，
１３１，２３１・・・とビット線２１，１２１，２２１・・・
との交点に配置される。これら記録導線への記録電流
は、それぞれに配置されたスイッチ素子７０，１７０，
２７０・・・７１，１７１，２７１・・・により制御される。
この制御は、いわゆる２電流一致方式により行われる。
図１１に示した例では、スイッチ素子７０，７１のみが
on状態となって、ワード線３１とビット線２１とが交差
する位置に配置された磁気メモリ１０１が選択され、こ
のメモリ１０１に記録磁界が印加される。
【００７８】スイッチ素子によるアドレッシングの時間
を高速化する場合、あるいは記録導線の間隔を狭める
と、記録導線の間に誘導結合電流または容量性結合電流
が発生し、磁気クロストークが生じることがある。この
磁気クロストークを抑制するためには、記録導線の間
に、結合線８１，１８１，２８１・・・９１，１９１，２
９１・・・を配置するとよい（図１２）。
【００７９】結合線は、層の厚さ方向に存在する記録導
線の間それぞれに配置するとよい（図１３）。即ち、例
えば、ビット線２１，２２の伸長方向に隣接する磁気メ
モリ１０１，２０１の間において、結合線８１，８２
は、それぞれ、ワード線３１，１３１の間、ワード線３
２，１３２の間に配置される。結合線８１，８２によ
り、隣接する一対の磁気抵抗素子１１，１１１（１２，
１１２；１３，１１３）における誤記録の発生を抑制で
きる。結合線は、所定の定電位、例えばグランド電位に
保持しておくとよい。
【００８０】上述のように、自由磁性層（メモリ層）に
は、情報の記録のために一軸異方性を付与するとよい。
一軸異方性が付与された自由磁性層におけるスイッチン
グ磁界曲線は、４回対称である理想的な形状ではなく
（図１４（ａ））、この曲線を磁化困難軸方向に引き伸
ばしたアステロイド曲線（図１４（ｂ））となることが
ある。この傾向は、軟磁性膜と高保磁力膜とを積層した
２層膜のように、膜面垂直方向における異方性が一様で
はないメモリ層、即ち少なくとも２つの磁性膜を含むメ
モリ層、において顕著となる。非磁性膜を挟む一対の磁
性膜が静磁結合した積層体からなるメモリ層において
は、スイッチング磁界曲線が多軸安定な形状になる場合
もある。
【００８１】図１４（ａ）に示した磁化スイッチング曲
線を有する２つのメモリ層の磁化容易軸を互いに所定の
角度αだけ傾けると、一方のスイッチング曲線内であっ
て他方の曲線外である磁化反転領域が出現する（図１７
（ａ））。図１７（ａ）における点Ａで示される磁界を
印加すると、スイッチング曲線がａで示されるメモリ層
においてのみ磁化反転が生じ、点Ｂで示される磁界を印
加すると、スイッチング曲線がｂで示されるメモリ層に
おいてのみ磁化反転が生じる。
【００８２】これを利用すると、磁気クロストークを抑
制しながら、所定のメモリ層への情報の記録を行うこと
ができる。なお、メモリ層の磁化容易軸が形状異方性に
依存している場合、磁化容易軸の角度αは、メモリ層３
ａ、３ｂの長手方向がなす角度により表示できる（図１
７（ｂ））。この場合、角度αの好ましい範囲は２０°
〜７０°である。なお、便宜的に素子の面形状を矩形と
して示したが、素子の面形状が矩形に限られるわけでは
ない（図１９（ｂ）〜図１９（ｅ））。
【００８３】同様に、図１４（ｂ）に示した磁化スイッ
チング曲線についても、２つのメモリ層の磁化容易軸を
互いに異ならせることにより、一方のメモリ層のみを磁
化反転できる磁界領域を出現させることができる（図１
５）。この場合、磁化容易軸がなす好ましい角度の範囲
は２０°〜９０°である。
【００８４】従って、磁気メモリをマトリックス状に配
列したメモリ装置において、互いに隣接するメモリ層の
磁化容易軸を互いに異なる方向、好ましくは２０°〜９
０°、より好ましくは２０°〜７０°の角度をなす方向
とすると、磁気クロストークを抑制できる（図１８）。
図１８に示したＭＲＡＭでは、各メモリ層２０１，２０
２，２０３・・・２１１，２１２，２１３・・・２２１，２２
２，２２３・・・が、層の面内方向について隣接するメモ
リ層の磁化容易軸方向と２０°〜７０°の角度をなすよ
うに配置されている。
【００８５】メモリ層は、さらに、層の面垂直方向（層
の厚さ方向）に隣接する磁化容易軸方向が互いに異なる
ように配置してもよい（図１６）。図１６に示したメモ
リ装置では、メモリ層がマトリックス状に配置された第
２段のメモリ層面１２０が、メモリ層がなす第１段およ
び第３段のメモリ層面１１０，１３０に挟持されてい
る。第２段のメモリ層面１２０に含まれるメモリ層１２
１、１２２，１２３・・・２２１，２２２，２２３・・・３２
１，３２２，３２３は、面内方向において隣接するメモ
リ層とのみならず、当該層と面垂直方向に隣接するメモ
リ層とも、磁化容易軸方向が互いに異なるように配置さ
れている。この配置によれば、メモリ層２２２は、これ
に隣接する上下左右すべてのメモリ層１２２，２２１，
２２３，３２２，２１２，２３２との間において、磁化
容易軸が互いに相違している。
【００８６】なお、図１６では、磁化スイッチング曲線
が図１４（ｂ）で表される場合を想定して、磁化容易軸
がなす角度αが９０°に設定されている。
【００８７】図１６、図１８では、メモリ層の面形状を
矩形としたが（図１９（ａ））、メモリ層の面形状はこ
れに限らない（図１９（ｂ）〜図１９（ｅ））。メモリ
層の形状を、頂角近傍が内側にせり出した曲線となるよ
うに変形した多角形（図１９（ｂ））、楕円（図１９
（ｃ））、内角が９０°を超える多角形（図１９
（ｄ）、図１９（ｅ））とすると、メモリの角形形状や
情報保持の信頼性が向上する。
【００８８】メモリ層の磁化反転は、通常、スイッチ素
子をoff状態にして行われる。スイッチ素子をon状態と
するのは、センス電流を流してメモリ層の磁化状態に応
じた出力変化を読み出す場合である。
【００８９】しかし、メモリ層を層の厚さ方向に通過す
る電流を用いると、メモリ層における磁化が回転する方
向を決定することができる（図２０（ａ））。図２０
（ａ）では、メモリ層（自由磁性層）３の磁化を反転さ
せる際に、スイッチ素子５１がon状態となって素子を層
の厚さ方向に通過する電流６３が流れ、これに伴い、メ
モリ層を面内方向に囲む磁界４３が発生する。この磁界
４３は、メモリ層における磁化の回転をより円滑にす
る。ビット線２１およびワード線３１にもそれぞれ層の
面内方向に電流６１，６２を流し、磁界４１，４２を発
生させてもよい。
【００９０】ワード線３１を流れる電流６２の印加は、
スイッチ素子５１を流れる電流６３の印加を開始（終
了）した後に、開始（終了）することが好ましい（図２
０（ｂ））。電流６３により発生する磁界４３は磁化の
回転を誘導し、電流６２により発生する磁界４２は回転
する磁化を所定方向に向けるからである。なお、この磁
気抵抗素子では、センス線を兼用するビット線２１から
スイッチ素子５１へと電流が分岐して供給されるため、
電流６１，６３は同時に流れることになる。
【００９１】図２０（ｂ）における時間Ｔ1では、メモ
リ層３の磁化方向３３を横切る方向（層の短手方向）に
磁界４１，４３が印加されて磁化方向３３が不安定とな
る（図２０（ｃ））。磁界４１のみでは、磁化反転の基
点となる磁化の乱れは層の両端で生じるが、磁界４３を
同時に印加することにより、一方の端部において磁化の
乱れがより生じやすくなる。この場合、磁化回転の方向
は、電流６３が通過する方向に沿って見た時に、換言す
れば図２０（ａ）の上方から見た時に、時計回り（右回
り）となる。こうして磁化方向の回転が始まる。
【００９２】時間Ｔ2では、さらに、当初の磁化方向と
逆向き（反平行）の磁界４２が印加され、時間Ｔ3では
磁界４１，４２の印加が終了して磁化方向３３が決定づ
けられる（図２０（ｃ））。
【００９３】反転した磁化を元に戻すためには、図２０
（ａ）において、ワード線３２を流れる電流６２を逆向
きにするとよい。磁化の回転を左回り（反時計回り）と
する場合は、電流６１，６３の向きを逆にすればよい。
【００９４】この素子においても、メモリ層３からの読
み出し動作は、電流６３により行うことができる。
【００９５】これらの書き込み／読み込み動作は、スイ
ッチ素子５１に代えて、整流素子５２を用いた場合（図
２１（ａ）、（ｂ））、これら素子を用いない場合（図
２２（ａ），（ｂ））において、同様である。図２１
（ｂ）、図２２（ｂ）は、センス電流６４による読み出
し動作を示す。
【００９６】以上のように、本発明の駆動方法は、１つ
のメモリ層を有する従来型のＴＭＲ素子に適用できる
が、層の厚さ方向に２以上のメモリ層が積層された磁気
メモリにも適用できる。この磁気メモリでは、メモリ層
の密度が高く、従来の駆動方法では所定のメモリ層にお
ける円滑な磁化反転が困難となることがあるから、上記
方法を適用したときの効果も大きい。
【００９７】上記で作製したメモリを用いれば、図２３
に基本回路を示したような、メモリ機能を搭載したプロ
グラマブルメモリ、あるいはリコンフィギュアブルメモ
リを作製できる。ここでは、図７に示したメモリ１００
を用いた例を示したが、使用可能な磁気メモリはこれに
限らない。
【００９８】図２３では、Vo=Vi×(Rv+Rc)／(Ri+Rv+Rc)
の関係が成立する。ここで、RcはFET2のon抵抗であり、
Rvは合計４つのトンネル層を含む積層体の抵抗である。
所定のメモリ層における磁化方向が固定磁性層における
磁化方向と平行なときのRvをRvp、反平行なときのRvをR
vapとし、反平行の時の抵抗が相対的に高いとすると、
負荷回路とのゲート電圧Vdと、磁気抵抗素子の抵抗の関
係を Vd＜Vo= Vi×(Rvap +Rc)／(Ri+Rvap+Rc) Vd＞Vo= Vi×(Rvp +Rc)／(Ri+Rvp+Rc) のようにすることで、不揮発性リコンフィギュアブルメ
モリとして用いることができる。
【００９９】この回路は、負荷回路として論理回路を用
いた場合は不揮発プログラマブル素子として、負荷回路
として表示回路を用いた場合は静止画像等の不揮発保存
のために使用できる。また、これら複数の機能を集積し
たシステムＬＳＩとして用いることも可能である。な
お、図２３のＦＥＴはそれぞれウエハ上に作製すること
が可能である。
【０１００】なお、以下の実施例に示すように、磁気メ
モリは磁気シールドによりパッケージするとよい。ＭＲ
ＡＭ等のメモリ装置およびシステムＬＳＩ等について
も、同様に磁気シールドを加えることが好ましい。外部
からの磁気ノイズによる誤動作を抑制できるからであ
る。磁気シールドは、汎用の磁性材料により形成すれば
足りる。
【０１０１】
【実施例】（実施例１）CMOS基板上に、図３に示したよ
うに３段の磁気抵抗素子からなる磁気メモリで集積メモ
リを作製した。集積メモリはセラミックパッケージに封
入し、パッケージ全体には、厚さ100μmのNiFe膜を磁気
シールドとしてメッキした。
【０１０２】磁気メモリは、図１１と同様、マトリック
ス状に配列し、さらに、メモリ列ごとに、比較のための
磁気メモリＲ１，Ｒ２，Ｒ３・・・を配置した（図２
４）。これらの磁気メモリも、３段からなる磁気抵抗素
子により構成した。磁気メモリは、２５６×２５６（磁
気抵抗素子の総数は２５６×２５６×３個）となるよう
に配列した。比較のための磁気メモリは２５６個配置し
た。
【０１０３】各磁気メモリにおいて、第１段目の磁気抵
抗素子として、以下に示す積層構造を作製した。
【０１０４】下部電極/Ta(3)/PtMn(20)/CoFe(3)/Ru(0.
9)/CoFe(3)/AlO(1.0)/NiFe(2)/ AlO(1.0)/CoFe(3)/Ru
(0.9)/CoFe(3)/PtMn(20)/Ta(3)/上部電極 ここで、カッコ内の数値は、単位はnmとする膜厚である
が、AlOの膜厚は、酸化前の金属Alの膜厚である（以下
において、同様）。
【０１０５】この素子では、トンネル層はAlOにより、
メモリ層はNiFeにより、それぞれ形成されている。PtMn
は、固定磁性層（CoFe/Ru/CoFe）の磁化を相対的に反転
しにくくするための反強磁性層である。
【０１０６】第２段目の磁気抵抗素子は、２層のAlO(1.
0)をそれぞれAlO(1.06)とした以外は、第１段目の素子
と同様にして作製した。
【０１０７】第３段目の磁気抵抗素子は、２層のAlO(1.
0)をそれぞれAlO(1.12)とした以外は、第１段目の素子
と同様にして作製した。
【０１０８】これらの素子を作製した後、５kOe、280℃
で１時間熱処理し、PtMnに一方向異方性を設定した。そ
の後、各素子における各層の面形状が、この一方向異方
性の向きが長手方向となるように加工した。即ち、図３
（ａ）における左右方向が各層の長手方向となるよう
に、素子の面形状を0.2μm×0.3μmとした。
【０１０９】各磁気抵抗素子からの出力は、配線抵抗や
ＣＭＯＳの抵抗を除き、１段目が40mV、２段目が80 m
V、３段目が160 mVであった。
【０１１０】ワード線とビット線との合成磁界により、
３段からなる一連の磁気メモリに３ビットずつメモリを
記録した。図３、図２４を参照して説明すると、まず、
書き込むべき磁気メモリ１０１のスイッチ素子７０，７
１をアドレッシングした。次いで、素子１１，１２の間
を伸長するビット線２１に電流を流し、これらの素子に
対して、素子の短手方向に磁界を印加しながら、ワード
線３１，３２に同時に電流を流し、素子１１，１２の磁
化反転を一度に行った。このように２以上の素子の磁化
反転を同時に行ったのは、消費電力を削減するためであ
る。
【０１１１】続いて、ビット線２２に電流を流し、素子
１３に対して短手方向に磁界を印加した後、ワード線３
２に電流を流し、素子１３の磁化反転を行った。
【０１１２】なお、ビット線およびワード線に電流を流
す時間（電流のパルス幅）は、25 nsec（ナノ秒）であ
り、ビット線からの電流パルスが素子に到達した10 nse
c後にワード線からのパルスが到達するように制御し
た。
【０１１３】次に、読み出し操作を示す。まず、磁気メ
モリ１０１およびこれに対応する比較磁気メモリＲ１に
対応するスイッチ素子７０，７１，ＲＳをアドレッシン
グした。次いで、磁気メモリ１０１および比較磁気メモ
リＲ１にセンス電流を流した。
【０１１４】両素子１０１，Ｒ１から得た出力Ｖmem、
Ｖrefを、図８に示した回路で増幅し、得られた出力値
が８通りのメモリ値のいずれであるかを判定した。
【０１１５】図２４に示した回路では、センス電流が、
読み出すべき磁気メモリと比較磁気メモリとに分流す
る。スイッチ素子を追加する必要があるが、バイアスの
変動や読み取り電圧の最小値を引き下げるために、磁気
メモリと比較磁気メモリとを別回路としてもよい。
【０１１６】さらに、複数の磁気メモリにおいて、同一
段にある磁気抵抗素子を同時に書き込んだ。ここでは、
素子１０１とともに、行または列方向に１つおきに素子
３０１・・・１０３・・・３０３・・・を選択した。このよう
に、行および列方向に隣接しない素子に同時に書き込む
と、磁気クロストークを抑制しながら、効率的な書き込
みが可能となり、消費電力も抑制できる。この場合は、
各配線に並列に設けたコンデンサ部（図示省略）の充放
電を利用することにより、電源の負担を軽減するとよ
い。
【０１１７】複数の素子への同時書き込みと、電流の分
流を抑制する読み取りとを組み合わせると、書き込みの
信号と読み取りの信号とが時間軸に対して異なることに
なる。この場合は、シフトレジスタやバッファメモリを
用いて、入出力の信号を制御する回路を併用するとよ
い。
【０１１８】（実施例２）CMOS基板上に、図７に示した
ような２つのメモリ層３，７３を有する磁気抵抗素子か
らなる磁気メモリを、マトリックス状に配列して集積メ
モリを作製した。集積メモリには、実施例１と同様の磁
気シールドを施した。ただし、図７に示した層のうち、
両端のバイアストンネル層４，７４の形成は省略した。
【０１１９】磁気メモリの配列は、実施例１と同様とし
た（図２４）。この集積メモリでは、メモリ総数が２５
６×２５６×２個となる。この集積メモリを１つのフレ
ームとして、合計８フレームのＭＲＡＭを作製した。
【０１２０】磁気抵抗素子は、以下の膜構成とした。
【０１２１】下部電極/Ta(3)/NiFeCr(4)/NiFe(2)/AlO
(1.0)/CoFe(3)/Ru(0.8)/CoFe(3)/ PtMn(20)/CoFe(3)/Ru
(0.8)/CoFe(3)/AlO(1.06)/NiFe(2)/NiFeCr(4)/Ta(3)/上
部電極 この素子では、トンネル層がAlOにより、メモリ層がNiF
eにより、それぞれ形成されている。
【０１２２】この多層膜に対しては、実施例１と同様の
熱処理と、一方向異方性を考慮した層の加工を行った
（図７における左右方向を層の長手方向とした）。
【０１２３】外部コイルによる均一磁界を印加して、Ｍ
Ｒ変化率を測定したところ、２つのメモリ層（NiFe）の
保磁力は同程度であった。各メモリ層の磁化反転による
出力変化は、配線抵抗やCMOSの抵抗を除き、下部電極側
のメモリ層７３について40mV、上部電極側のメモリ層３
について80mV程度であった。
【０１２４】これらの出力変化値は、以下に示すよう
に、形状異方性の大きさが異なるNiFe(6)およびNiFe(2)
を作製し、この多層膜におけるＭＲ曲線から求めた値で
ある。
【０１２５】下部電極/Ta(3)/NiFe(6)/AlO(1.0)/CoFe
(3)/Ru(0.8)/CoFe(3)/ PtMn(20)/CoFe(3)/Ru(0.8)/CoFe
(3)/AlO(1.06)/NiFe(2)/NiFeCr(4)/Ta(3)/上部電極 ワード線とビット線の合成磁界により、２つのメモリ層
３，７３に個別に書き込みを行った。これらメモリ層の
磁化スイッチ曲線は、いずれも、ほぼ図１４（ａ）に示
した形状である。しかし、メモリ層３，７３とビット線
２１またはワード線３１との相対的な距離の相違によ
り、電流に基づく磁化スイッチ曲線は、相対的に近い記
録導線の方向に引き伸ばされた形状となる（図２５）。
従って、点Ａに相当する合成電流を印加すると、磁化反
転するのは磁化スイッチング曲線ｐを有するメモリ層３
のみである。点Ｂの合成電流の印加によると、磁化スイ
ッチング曲線ｑを有するメモリ層７３のみにおいて磁化
方向が反転する。
【０１２６】これを利用すると、１つの磁気抵抗素子に
含まれる複数のメモリ層から選択した任意のメモリ層へ
の書き込みが可能となる。
【０１２７】書き込みおよび読み出しは、実施例１と同
様にして行うことができる。また、このＭＲＡＭでは、
８つの基本フレームで同時に１素子ずつについて読み出
しを行うことにより、合計２×８ビットのメモリの読み
出しを同時に行うことができる。
【０１２８】（実施例３）ガラス基板上に、図９に示し
たように３段の磁気抵抗素子からなる磁気メモリで集積
メモリを作製した。集積メモリには、実施例１と同様の
磁気シールドを施した。
【０１２９】磁気メモリは、図２４に示したように配列
した。磁気メモリは、２５６×２５６（磁気抵抗素子の
総数は２５６×２５６×３個）となるように配列し、こ
の磁気メモリ群を１フレームとして、合計８フレームの
ＭＲＡＭを作製した。
【０１３０】磁気抵抗素子の膜構成は、３つの素子すべ
てにおいて、以下のとおりとした。
【０１３１】下部電極/Ta(3)/PtMn(20)/CoFe(3)/Ru(0.
9)/CoFe(3)/AlO(1.0)/Fe(2)/AlO(1.3) /Ta(3)/上部電極 この素子では、トンネル層がAlOにより、メモリ層がFe
により、それぞれ形成されている。Taに接するAlOはバ
イアストンネル層である。
【０１３２】この多層膜に対しては、実施例１と同様の
熱処理と、一方向異方性を考慮した層の加工を行った
（図９（ａ）における左右方向を層の長手方向とし
た）。
【０１３３】各磁気抵抗素子の間には、それぞれ、順方
向側からpin構造を有するダイオードを整流素子５２，
５３，５４として作製した。ここで、pinの各層はＣＶ
Ｄ法により成膜した。p層は、0.5%B2H6 / H2 = 100 scc
m、 H2=100 sccm 、SiH4＝100 sccm の条件で作製し
た。i層はSiH4とH2により、n層は、0.5%PH3/H2=100 scc
m、 H2=100 sccm、 SiH4=50 sccm の条件で作製した。
ここで、「0.5%」はH2に対する割合を示す。なお、これ
らのダイオードと磁気抵抗素子または配線との間にはTi
バッファ層を形成した。
【０１３４】各磁気抵抗素子の出力は、配線抵抗やダイ
オード抵抗を除き、120mVであった。
【０１３５】各素子への書き込みは、実施例１と同様に
して行った。
【０１３６】図９、図２４を参照して読み出し動作を説
明する。まず、読み出すべき磁気メモリ１０１と比較磁
気メモリＲ１とをアドレッシングし、その後、ワード線
３１，３２をグランド電位に落とし、ビット線２２とワ
ード線３２との間、およびビット線２１とワード線３１
との間に同じ大きさのセンス電流を流した。以降は、実
施例１と同様にして、まず、素子１１のメモリ値を判定
し、続いて素子１２のメモリ値を判定した。こうして、
１つの磁気メモリ１０１を構成する２つの磁気抵抗素子
１１，１２のメモリ値を読み取った。
【０１３７】（実施例４）ガラス基板上に、図１０に示
した２つのメモリ層を有する磁気抵抗素子で集積メモリ
を作製した。集積メモリには、実施例１と同様の磁気シ
ールドを施した。
【０１３８】磁気メモリは、図２４に占めたように配列
した。磁気メモリは２５６×２５６（メモリ層の総数は
２５６×２５６×２個）となるように配列し、この磁気
メモリ群を１フレームとして、合計８フレームのＭＲＡ
Ｍを作製した。
【０１３９】磁気抵抗素子は、以下の膜構成とした。
【０１４０】下部電極/Ta(3)/AlO(1.3)/Fe(2)/AlO(1.0)
/CoFe(3)/Ru(0.8)/CoFe(3)/ PtMn(20)/CoFe(3)/Ru(0.
8)/CoFe(3)/AlO(1.06)/Fe(2)/AlO(1.3)/Ta(3)/上部電極 この素子では、トンネル層がAlOにより、メモリ層がFe
により、それぞれ形成されている。Taに接するAlOは、
バイアストンネル層である。
【０１４１】この多層膜に対しては、実施例１と同様の
熱処理と、一方向異方性を考慮した層の加工を行った
（図１０における左右方向を層の長手方向とした）。
【０１４２】外部コイルによる均一磁界を印加して、Ｍ
Ｒ変化率を測定したところ、２つのメモリ層（Fe）の保
磁力は同程度であった。各メモリ層の磁化反転による出
力変化は、配線抵抗やダイオードの抵抗を除き、下部電
極側のメモリ層７３について40mV、上部電極側のメモリ
層３について80mV程度であった。これらの出力変化は、
実施例２と同様にして求めた。
【０１４３】以下、実施例２と同様にして、一つの素子
を構成するメモリ層について個別に情報を書き込んだ、
また、センス線を兼用するビット線２１からワード線３
１へとセンス電流を流して、書き込んだ情報の読み出し
を行った。
【０１４４】（実施例５）CMOS基板上に、図３に示した
ような多段の磁気抵抗素子からなる磁気メモリで集積メ
モリを作製した。ただし、ここでは、素子の段数は２と
した。集積メモリには、実施例１と同様の磁気シールド
を施した。
【０１４５】磁気メモリは、図２４に示したように配列
した。磁気メモリは、２５６×２５６（磁気抵抗素子の
総数は２５６×２５６×２個）となるように配列した。
【０１４６】各磁気メモリにおいて、第１段の磁気抵抗
素子として、以下に示す積層構造を作製した。
【０１４７】下部電極/Ta(3)/PtMn(20)/CoFe(3)/Ru(0.
9)/CoFe(3)/AlO(1.0)/CoFe(0.5) /NiFe(2)/CoFe(0.5)/A
lO(1.0)/CoFe(3)/Ru(0.9)/CoFe(3)/PtMn(20) /Ta(3)/上
部電極 引き続き、第２段の磁気抵抗素子として、以下に示す積
層構造を作製した。
【０１４８】下部電極/Ta(3)/IrMn(20)/CoFe(3)/Ru(0.
9)/CoFe(3)/AlO(1.06)/CoFe(0.5) /NiFe(2)/CoFe(0.5)/
AlO(1.06)/CoFe(3)/Ru(0.9)/CoFe(3)/IrMn(20)/Ta(3)/
上部電極 これらの素子では、トンネル層はAlOにより、メモリ層
はCoFe(0.5) /NiFe(2)/CoFe(0.5)により、それぞれ形成
されている。
【０１４９】なお、第１段の素子は、成膜後、実施例１
と同様の条件でPtMnに一方向異方性を付与し、この一方
向異方性の方向が長手方向になるように、層の面形状を
0.2μm×0.3μmに加工した（図３（ａ）における左右方
向を長手方向とした）。
【０１５０】一方、第２段の素子は、IrMnを磁界中で成
膜することにより、PtMnと直交するように一方向異方性
を設け、その後、この一方向異方性の方向が長手方向に
なるように、層の面形状を0.2μm×0.3μmに加工した
（図３（ａ）における左右方向を短手方向とした）。こ
うして得た集積メモリを「メモリＡ」とする。
【０１５１】比較のために、上記と同様に第１段の素子
を作製し、さらに第２段の素子として、AlO(1)をAlO(1.
06)とした以外は第１段と同様にして、「メモリＢ」を
作製した。ただし、ここでは、第１段と第２段との間に
おいて、一方向異方性の方向および層の長手方向は一致
させた（図３（ａ）における左右方向を長手方向とし
た）。
【０１５２】上記両集積メモリにおいて、各磁気抵抗素
子の出力は、配線抵抗やＣＭＯＳの抵抗を除き、第１段
が60mV、第２段が120mVである。
【０１５３】こうして得た集積メモリについて、第１段
の素子に、ビット線２１により層の短手方向に磁界を印
加し、さらにワード線３１から磁界を印加して、磁化反
転を行う操作を繰り返した。この繰り返し反転後の第２
段の素子におけるメモリの誤記録の確率を測定したとこ
ろ、メモリＡでは１０-8／回、メモリＢでは１０-6／回
であった。ただし、誤記録には、読み出しの際の誤差に
よるものも含まれる。
【０１５４】追加のメモリを作製して検討したところ、
第１段の素子における長手方向と第２段の素子の長手方
向とが、互いに２０°以上９０°以下の角度をなしてい
ると、誤記録が明らかに低減した。面内方向に隣接する
素子の間においても、層の長手方向を互いに異ならせる
ことは、誤記録の減少に有効であった。
【０１５５】さらに、図２６に示したように、第１段の
素子１１１，１１２，２１１，２１２と、第２段の素子
１２１，１２２，２２１，２２２とが厚さ方向に互いに
重ならないように配置すると、読み取り精度が向上し
た。
【０１５６】引き続き、以下に示す素子を用い、上記と
同様にして、集積メモリを作製した。 ・メモリＩ 第１段 下部電極/Ta(3)/PtMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/Al
O(1.0) /NiFe(2)/Ru(0.9)/NiFe(4)/AlO(1.0)/CoFe(3)/P
tMn(20) /Ta(3)/上部電極 第２段 下部電極/Ta(3)/IrMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/Al
O(1.06) /NiFe(2)/Ru( 0.9)/ NiFe(4)/AlO(1.06)/CoFe(3)/PtMn(20) /Ta(3)/上
部電極・メモリII 第１段 下部電極/Ta(3)/PtMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/Al
O(1.0) /NiFe(2)/Ru(0.9)/NiFe(2)/Ru(0.9)/NiFe(2)/Al
O(1.0)/CoFe(3)/Ru(0.9)/CoFe(3) /PtMn(20)/Ta(3)/上
部電極 第２段 下部電極/Ta(3)/IrMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/Al
O(1.06) /NiFe(2)/Ru(0.9)/NiFe(2)/Ru(0.9)/NiFe(2)/A
lO(1.06)/CoFe(3)/Ru(0.9)/CoFe(3)/PtMn(20)/Ta(3)/上
部電極 ・メモリIII 第１段 下部電極/Ta(3)/PtMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/Al
O(1.0) /NiFe(1)/CoFe(1) /AlO(1.0)/CoFe(3)/Ru(0.9)/
CoFe(3)/PtMn(20)/Ta(3)/上部電極 第２段 下部電極/Ta(3)/IrMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/Al
O(1.06) /NiFe(1)/CoFe(1)/AlO(1.06)/CoFe(3)/Ru(0.9)
/CoFe(3)/PtMn(20)/Ta(3)/上部電極 ・メモリIV 第１段 下部電極/Ta(3)/PtMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/Al
O(1.0)/NiFe(2) /AlO(1.0)/CoFe(3)/Ru(0.9)/CoFe(3)/
PtMn(20) /Ta(3)/上部電極 第２段 下部電極/Ta(3)/IrMn(20)/CoFe(3)/Ru(0.9)/CoFe(3)/Al
O(1.06)/NiFe(2) /AlO(1.06)/CoFe(3)/Ru(0.9)/CoFe
(3)/PtMn(20) /Ta(3)/上部電極 メモリＩ〜IIIでは多層膜がメモリ層として用いられて
いる。メモリＩにおいてメモリ層はNiFe(2)/Ru(0.9)/ N
iFe(4)であり、メモリIIにおいてメモリ層はNiFe(2)/Ru
(0.9)/ NiFe(4)/Ru(0.9)/ NiFe(4)であり、メモリIIIに
おいてメモリ層はNiFe(1)/CoFe(1)である。これに対
し、メモリIVにおけるメモリ層はNiFe(2)である。
【０１５７】各メモリにおいて、第１段の素子は、成膜
後280℃、５kOeの雰囲気で１時間熱処理し、PtMnに一方
向異方性を付与した後、一方向異方性の方向が長手方向
になるように、各層の素子形状を0.2μm×0.3μmに加工
した（図３（ａ）の左右方向を長手とした）。
【０１５８】各メモリにといて、第２段の素子は、IrMn
を磁界中で成膜することにより、PtMnと直交する一方向
異方性を設けた後、この一方向異方性の方向が長手方向
となるように、各層の素子形状を0.2μm×0.3μmに加工
した（図３（ａ）の左右方向を短手方向とした）。
【０１５９】各素子の出力は、配線抵抗やCMOSの抵抗を
除き、第１段が60mV、第２段が120mVであった。
【０１６０】こうして得た各メモリについて、第１段の
素子に、ビット線２１により層の短手方向に磁界を印加
し、さらにワード線３１から磁界を印加して、磁化反転
を行う操作を繰り返した。この繰り返し反転後の第２段
の素子におけるメモリの誤記録の確率を測定したとこ
ろ、メモリＩ〜IIIでは10-8／回、メモリIVでは10-6／
回であった。ただし、誤記録には、読み出しの際の誤差
によるものも含まれる。
【０１６１】メモリＩ〜IIIのように、メモリ層が少な
くとも２種の磁性膜または少なくとも２種の磁性膜と少
なくとも１種の非磁性膜との多層膜であると、スイッチ
ング磁化曲線は単純な４回対称から崩れることになる。
この結果、誤記録が減少したものと考えられる。
【０１６２】（実施例６）CMOS基板上に、図２７に示し
た構成の磁気抵抗素子をマトリックス状に配置したＭＲ
ＡＭを作製し、記録方法について検討した。
【０１６３】磁気抵抗素子としては、以下の構成を採用
した。
【０１６４】下部電極/Ta(3)/AlO(1.3)/Fe(2)/AlO(1.0)
/CoFe(3)/Ru(0.9)/CoFe(3)/PtMn(20) /Ta(3)/上部電極 ここで、AlO(1.3)はバイアストンネル層４であり、Fe
(2)はメモリ層３であり、AlO(1.0)はトンネル層２であ
り、CoFe(3)/Ru(0.9)/CoFe(3)は固定磁性層１である。P
tMn(3)は、図示を省略する反強磁性層である。
【０１６５】多層膜は、成膜後、280℃、５kOeの雰囲気
で１時間熱処理し、PtMnに一方向異方性を付与した後、
この一方向異方性の方向が長手方向になるように、各層
の素子形状を0.1μm×0.15μmに加工した（図２７の左
右方向を長手方向とした）。
【０１６６】本実施例では、ワード線の位置を調整し
て、ワード線３１の上端とメモリ層３の下端との距離ｄ
を40〜100nmの範囲で適宜変更した複数の素子を作製し
た。
【０１６７】まず、ワード線３１およびビット線２１に
電流６１，６２を流して、発生した合成磁界によりメモ
リ層の磁化反転を試みた。ｄが大きくなるにつれて磁化
反転は困難となった。
【０１６８】さらに電流６３を流して磁化反転を行った
ところ、ｄの全範囲において、誤記録の確率は減少し
た。このとき、ビット線２１を流れる分岐前の電流６１
ａによる磁界の向きと電流６３による磁界の向きとは一
致させた。
【０１６９】ビット線２１を流れる電流６１ａ、６１ｂ
の向きを逆方向として、分岐前の電流による磁界の向き
と電流による磁界の向きとを逆にしたところ、誤記録減
少の効果は得られなかった。分岐後よりも相対的に大き
い分岐前のビット線を流れる電流による磁界が、メモリ
層を垂直に流れる電流による反転アシスト効果の発揮を
妨げたためと考えられる。
【０１７０】
【発明の効果】本発明によれば、多値化が可能で高集積
化に適した磁気メモリを提供できる。また、磁気メモリ
のメモリ層における磁化反転を円滑化できる。円滑な磁
化反転は、集積度が高い磁気メモリにおける誤記録の低
減に有効である。
【図面の簡単な説明】
【図１】 （ａ）、（ｂ）は、それぞれ、本発明の磁気
メモリに用いうる磁気抵抗素子の基本構成を示す断面図
である。
【図２】 本発明の磁気メモリに用いうる磁気抵抗素子
の基本構成を周辺の部材とともに示す断面図である。
【図３】 （ａ）、（ｂ）は、ともに本発明の磁気メモ
リの一形態を示す断面図であり、互いに９０°相違する
方向から観察した状態を示した図である。
【図４】 本発明の磁気メモリの別の一形態を示す断面
図である。
【図５】 本発明の磁気メモリにおけるメモリ値を説明
するための図面である。
【図６】 本発明の磁気メモリにおける最大メモリ値を
説明するための図面である。
【図７】 本発明の磁気メモリの一形態であって、複数
のメモリ層を含む磁気抵抗素子を用いた形態を示す断面
図である。
【図８】 本発明の磁気メモリから出力を取り出す方法
の一例を示すための回路図である。
【図９】 （ａ）、（ｂ）は、それぞれ、本発明の磁気
メモリのまた別の一形態を示す断面図である。
【図１０】 本発明の磁気メモリの一形態であって、複
数のメモリ層を含む磁気抵抗素子を用いた別の形態を示
す断面図である。
【図１１】 本発明の磁気メモリを面内方向に複数個配
列した磁気メモリ装置の一形態を示す平面図である。
【図１２】 本発明の磁気メモリ装置の別の一形態を示
す平面図である。
【図１３】 図１２の磁気メモリ装置における導線の位
置関係を説明するための断面図である。
【図１４】 （ａ）、（ｂ）は、それぞれ、メモリ層の
磁化スイッチング曲線の例を示す図である。
【図１５】 メモリ層の磁化スイッチング曲線と、磁化
反転を可能とする合成磁界との関係を説明するための図
である。
【図１６】 本発明の磁気メモリ装置における各メモリ
層の磁化容易軸の相対的な関係を示すための平面図であ
る。
【図１７】 （ａ）、（ｂ）は、メモリ層の磁化容易軸
がなす角度αによる磁化スイッチング曲線の傾きを示
し、さらにこの場合の合成磁界による磁化反転を説明す
るための図である。
【図１８】 本発明のメモリ装置において、面内方向に
配置されたメモリ層の磁界容易軸の関係の一例を示す平
面図である。
【図１９】 （ａ）〜（ｅ）は、それぞれ、メモリ層の
面形状の例を示すための平面図である。
【図２０】 （ａ）〜（ｃ）は、本発明の駆動方法の一
例を説明するための図面であり、（ａ）は磁気メモリの
断面図であり、（ｂ）は記録電流と時間との関係を示す
図であり、（ｃ）はメモリ層の平面図である。
【図２１】 （ａ）、（ｂ）は、本発明の駆動方法の別
の例を説明するための磁気メモリの断面図であり、
（ａ）は書き込み動作を、（ｂ）は読み出し動作をそれ
ぞれ示す。
【図２２】 （ａ）、（ｂ）は、本発明の駆動方法の別
の例を説明するための磁気メモリの断面図であり、
（ａ）は書き込み動作を、（ｂ）は読み出し動作をそれ
ぞれ示す。
【図２３】 本発明の磁気メモリを用いたシステムＬＳ
Ｉの一例を示す回路図である。
【図２４】 本発明の磁気メモリを面内方向に配置した
磁気メモリ装置の別の一例を示す平面図である。
【図２５】 ワード線を通過する電流IWおよびビット線
を通過する電流IBによる磁化反転を示すための磁化スイ
ッチング曲線である。
【図２６】 本発明の磁気メモリ装置における素子の配
置の別の例を示す平面図である。
【図２７】 本発明の実施例で作製した磁気メモリの断
面図である。
【符号の説明】
１ 固定磁性層 ２，７２ トンネル層 ３，７３ 自由磁性層（メモリ層） ４，７４ バイアストンネル層 ５ 非磁性導電層 ６，９ 電極 ８ 層間絶縁膜 １０ 基板 １１，１２，１３ 磁気抵抗素子 ２１，２２ ビット線 ３１，３２ ワード線 ４１，４２，４３ 磁界 ５１ スイッチ素子 ５２，５３，５４ 整流素子 ６１，６２，６３ 電流 ７０，７１，１７０，１７１，７２，１７２
スイッチ素子 １０１，１０２，１０３，２０１，２０２，２０３・・・
磁気メモリ １２１，２２１ ビット線 １３１，２３１ ワード線 ８１，８２，９１，１８１，１９１，２８１，２９１
結合線
フロントページの続き (72)発明者 里見 三男 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 杉田 康成 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 川島 良男 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開2001−229665（ＪＰ，Ａ) 特開 平11−354728（ＪＰ，Ａ) 特開2001−15611（ＪＰ，Ａ) 特開 平８−306014（ＪＰ，Ａ) 特開2002−246567（ＪＰ，Ａ) 特開2001−338487（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 層の厚さ方向に積層された２以上のメモ
    リ層と２以上のトンネル層とを含み、前記２以上のメモ
    リ層が電気的に直列に接続され、前記２以上のメモリ層
    から選ばれる少なくとも１つからなる第１層群における
    磁化反転により生じる抵抗変化と、前記２以上のメモリ
    層から選ばれる少なくとも１つからなる第２層群におけ
    る磁化反転により生じる抵抗変化とが互いに相違する磁
    気メモリの駆動方法であって、 前記２以上のメモリ層から選ばれる少なくとも１つの層
    における磁化反転を、当該少なくとも１つの層を厚さ方
    向に通過する電流を含む複数の電流により生じる磁界に
    より行う磁気メモリの駆動方法。
  2. 【請求項２】 前記複数の電流が、前記厚さ方向に流れ
    る電流を第１電流として、前記２以上のメモリ層の面内
    方向に沿って流れ、前記磁化反転後の磁化方向に沿った
    磁界を発生させる第２電流を含む請求項１に記載の磁気
    メモリの駆動方法。
  3. 【請求項３】 前記第１電流の印加を開始した後に、前
    記第２電流の印加を開始する請求項２に記載の磁気メモ
    リの駆動方法。
  4. 【請求項４】 前記複数の電流が、前記面内方向であっ
    て前記第２電流とは異なる方向に流れる第３電流をさら
    に含み、前記第３電流の印加を開始した後に、前記第２
    電流の印加を開始する請求項３に記載の磁気メモリの駆
    動方法。
  5. 【請求項５】 前記複数の電流が、前記面内方向であっ
    て前記第２電流とは異なる方向に流れる第３電流をさら
    に含み、前記第３電流から分岐して前記第１電流が供給
    される請求項２に記載の磁気メモリの駆動方法。
  6. 【請求項６】 前記２以上のメモリ層から選ばれる２つ
    の層における磁化反転を、少なくとも、前記２つの層の
    間を伸長する導線を流れる電流により生じる磁界を印加
    して、同時に反転させる請求項１に記載の磁気メモリの
    駆動方法。
  7. 【請求項７】 メモリ層を有する磁気メモリの駆動方法
    であって、 前記メモリ層における磁化反転を、当該メモリ層を厚さ
    方向に通過する電流を含む複数の電流により生じる磁界
    により行う磁気メモリの駆動方法。
  8. 【請求項８】 前記複数の電流が、前記厚さ方向に流れ
    る電流を第１電流として、前記メモリ層の面内方向に沿
    って流れ、前記磁化反転後の磁化方向に沿った磁界を発
    生させる第２電流を含む請求項７に記載の磁気メモリの
    駆動方法。
  9. 【請求項９】 前記第１電流の印加を開始した後に、前
    記第２電流の印加を開始する請求項８に記載の磁気メモ
    リの駆動方法。
  10. 【請求項１０】 前記複数の電流が、前記面内方向であ
    って前記第２電流とは異なる方向に流れる第３電流をさ
    らに含み、前記第３電流の印加を開始した後に、前記第
    ２電流の印加を開始する請求項９に記載の磁気メモリの
    駆動方法。
  11. 【請求項１１】 前記複数の電流が、前記面内方向であ
    って前記第２電流とは異なる方向に流れる第３電流をさ
    らに含み、前記第３電流から分岐して前記第１電流が供
    給される請求項９に記載の磁気メモリの駆動方法。
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