JP6962327B2 - 半導体装置およびそのプログラミング方法 - Google Patents

半導体装置およびそのプログラミング方法 Download PDF

Info

Publication number
JP6962327B2
JP6962327B2 JP2018539695A JP2018539695A JP6962327B2 JP 6962327 B2 JP6962327 B2 JP 6962327B2 JP 2018539695 A JP2018539695 A JP 2018539695A JP 2018539695 A JP2018539695 A JP 2018539695A JP 6962327 B2 JP6962327 B2 JP 6962327B2
Authority
JP
Japan
Prior art keywords
wiring
terminal
intermediate node
selection transistor
unit element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018539695A
Other languages
English (en)
Other versions
JPWO2018051931A1 (ja
Inventor
信 宮村
竜介 根橋
利司 阪本
幸秀 辻
旭 白
あゆ香 多田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of JPWO2018051931A1 publication Critical patent/JPWO2018051931A1/ja
Application granted granted Critical
Publication of JP6962327B2 publication Critical patent/JP6962327B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/78—Array wherein the memory cells of a group share an access device, all the memory cells of the group having a common electrode and the access device being not part of a word line or a bit line driver
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、半導体装置およびそのプログラミング方法に関する。特に、抵抗変化型不揮発素子を搭載した半導体装置およびそのプログラミング方法に関する。
半導体集積回路の微細化に伴って、電界効果トランジスタの集積度は３年間で４倍になるペースで増加し、集積回路の製造に必要なフォトマスクや設計検証コストが増加してきた。その結果、ユーザが予め固定機能をカスタムで設計するＡＳＩＣ（Application Specific Integrated Circuit）の開発コストも急激に増加している。このような状況下で、ＦＰＧＡ（Field Programmable Gate Array）のように、製造後の半導体チップに対して設計者が所望の回路を電気的にプログラムできる半導体装置に注目が集まっている。
ところで、ＦＰＧＡは、ＡＳＩＣと比べると、同じ機能を実現するために１桁以上多くのトランジスタを必要とするため、面積効率が悪く、かつ消費電力が増大するという問題点があった。このような問題点を解決するため、ＦＰＧＡのオーバーヘッドを低減し、省電力化・低電力化を目指す研究開発が行われている。上述の解決策の一つは、多層配線層の内部に抵抗変化素子（抵抗変化型不揮発素子ともよぶ）を搭載したプログラマブル配線を実現することである。このような抵抗変化素子としては、遷移金属酸化物を用いたＲｅＲＡＭ（Resistance Random Access Memory）や、イオン伝導体を用いたＮａｎｏ Ｂｒｉｄｇｅ（登録商標）などがある。
特許文献１には、固体イオン伝導体を用いた抵抗変化素子について開示されている。特許文献１の抵抗変化素子は、イオン伝導層と、そのイオン伝導層の対向面に接して配置される第１電極および第２電極とを備える。特許文献１の抵抗変化素子は、第２電極と比べてイオン化しやすい金属で第１電極を構成し、第１電極を構成する金属の金属イオンを含む電解質材料でイオン伝導層を構成する。特許文献１の抵抗変化素子では、印加電圧極性を変えることでイオン伝導体の抵抗値を変化させ、２つの電極間の導通状態を制御する。
図１４の例は、特許文献１の抵抗変化素子１１０をクロスバの母線の交点に配置したクロスバ回路１００である。図１４のクロスバ回路１００は、複数の第１の配線１２１〜１２６と、複数の第２の配線１３１〜１３６とが互いに交叉する位置に抵抗変化素子１１０を配置した構成を有する。図１４においては、ＯＮ状態の素子を塗りつぶしで示し、ＯＦＦ状態の素子を白抜きで示す。図１４のクロスバ回路１００は、対角線上の抵抗変化素子１１０をＯＮ状態にすることによって、クロスバとして結線された状態を示す。
また、特許文献２には、ＵＬＳＩ（Ultra-Large Scale Integration）に抵抗変化素子を用いるクロスバースイッチについて開示されている。特許文献２のクロスバースイッチでは、抵抗変化素子を直列に接続したユニット素子として利用することが開示されている。
図１７の例は、特許文献２のユニット素子２１０をクロスバの母線の交点に配置したクロスバ回路２００である。図１７のクロスバ回路２００は、複数の第１の配線２２１〜２２６と、複数の第２の配線２３１〜２３６とが互いに交叉する位置にユニット素子２１０を配置した構成を有する。図１７においては、ＯＮ状態の素子を塗りつぶしで示し、ＯＦＦ状態の素子を白抜きで示す。図１７のクロスバ回路２００では、ユニット素子２１０を構成する２つの抵抗変化素子を共にＯＮ状態とすることでユニット素子２１０をＯＮ状態とし、２つの抵抗変化素子を共にＯＦＦ状態とすることでユニット素子２１０をＯＦＦ状態とする。図１７のクロスバ回路２００は、対角線上のユニット素子２１０をＯＮ状態にすることによって、クロスバとして結線された状態を示す。
また、特許文献３には、不揮発抵抗素子を複数接続した抵抗ネットワークを二つ備える不揮発抵抗ネットワーク集合体について開示されている。特許文献３の不揮発抵抗ネットワーク集合体は、二つの抵抗ネットワークへの書き込み手段を用いて、二つの抵抗ネットワークの各々の合成抵抗値が異なるように書き込みを行う。
また、特許文献４には、抵抗変化型不揮発性記憶素子を用いた連想メモリセルについて開示されている。特許文献４の連想メモリセルは、入力データに応答して電流パスを選択する論理回路と、記憶データを記憶する抵抗変化型不揮発性記憶素子とを有し、入力データと記憶データとの論理演算結果によって抵抗値が変化する抵抗ネットワークを備える。また、特許文献４の連想メモリセルは、入力データと記憶データとの論理演算結果によって、マッチ線から入力される信号を出力するまでの遅延時間が変化する充放電回路を備える。
特開２００５−１０１５３５号公報 国際公開第２０１３／１９０７４１号 国際公開第２０１３／０４７２１３号 国際公開第２０１４／２０８０５１号
特許文献１の抵抗変化素子を用いたクロスバ回路には、以下のような問題点がある。
図１５は、図１４のクロスバ回路１００において、第１の配線１２３と第２の配線１３３との交点に位置する抵抗変化素子１１０に１ビットのオープン不良が発生した状態である。図１５のようなオープン不良が発生すると、第１の配線１２３からの入力が第２の配線１３３の出力に伝送されなくなる。
図１６は、図１４のクロスバ回路１００において、第１の配線１２５と第２の配線１３３との交点に位置する抵抗変化素子１１０に１ビットのショート不良が混入した状態である。図１６のようなショート不良が発生すると、第１の配線１２３からの入力と第１の配線１２５からの入力が衝突し、第２の配線１３３からの出力と第２の配線１３５からの出力が不定となる。
また、特許文献２の抵抗変化素子を用いたクロスバ回路には、以下のような問題点がある。
図１８は、図１７のクロスバ回路２００において、第１の配線２２３と第２の配線２３３との交点に位置するユニット素子２１０に１ビットのオープン不良が発生した状態である。図１８のようなオープン不良が発生すると、回路の誤動作につながる。図１９は、図１７のクロスバ回路２００において、第１の配線２２５と第２の配線２３３との交点に位置するユニット素子２１０に１ビットのショート不良が混入した状態である。図１９のようなショート不良が発生した場合は、クロスバ回路２００の回路動作に影響はない。
すなわち、特許文献１および２の抵抗変化素子を配置したクロスバ回路では、１ビットの不良によって動作しなくなる可能性があるという問題点があった。
また、特許文献３および特許文献４には、エラーを抑制する技術については開示されているが、エラーが発生した際に救済する技術については開示されていない。
本発明の目的は、上述した課題のいずれかを解決するために、抵抗変化素子の抵抗状態の反転を救済可能とする高信頼なクロスバ回路を提供することである。
本発明の一態様に係る半導体装置は、第一の方向に延伸される第一配線と、第一の方向と交叉する第二の方向に延伸される第二配線と、少なくとも二つの抵抗変化型の二端子素子が直列に接続されたユニット素子を少なくとも二つ並列に配置した構成を有し、第一配線および第二配線に接続されるユニット素子群と、第一配線を介してユニット素子群を構成する二端子素子の抵抗状態を変化させる第一プログラミングドライバと、ソース端子およびドレイン端子のうち一方の端子が第一配線に接続され、他方の端子が第一プログラミングドライバに接続される第一選択トランジスタと、第二配線を介してユニット素子群を構成する二端子素子の抵抗状態を変化させる第二プログラミングドライバと、ソース端子およびドレイン端子のうち一方の端子が第二配線に接続され、他方の端子が第二プログラミングドライバに接続される第二選択トランジスタとを備える。
本発明の一態様に係るプログラム方法においては、第一の方向に延伸される第一配線と、第一の方向と交叉する第二の方向に延伸される第二配線と、第一配線と対になって第一の方向に延伸される第三配線と、少なくとも二つの抵抗変化型の二端子素子が中間ノードを介して直列に接続されたユニット素子を少なくとも二つ並列に配置した少なくとも二つのユニット素子群とを含み、ユニット素子群が、第一配線と第二配線との間と、第三配線と第二配線との間とに配置されるクロスバ回路において、プログラム対象のユニット素子に関して、第一配線、第二配線および第三配線のうち少なくともいずれかと中間ノードとの間に基準値を超える電圧を印加して二端子素子の抵抗状態を変化させることによってプログラムを行う。
本発明によれば、抵抗変化素子の抵抗状態の反転を救済可能とする高信頼なクロスバ回路を提供することが可能になる。
本発明の第１の実施形態に係る半導体装置の構成を示す概念図である。 本発明の第１の実施形態に係る半導体装置に含まれるユニット素子群の構成を示す概念図である。 本発明の第１の実施形態に係る半導体装置に含まれるプログラミングドライバの構成を示す概念図である。 本発明の第１の実施形態に係る半導体装置の動作状態について説明するための図である。 本発明の第１の実施形態に係る半導体装置の動作状態について説明するための図である。 本発明の第１の実施形態に係る半導体装置の動作状態について説明するための図である。 本発明の第１の実施形態に係る半導体装置の動作状態について説明するための図である。 本発明の第１の実施形態に係る半導体装置に含まれるユニット素子群の変形例の構成を示す概念図である。 本発明の第２の実施形態に係る半導体装置の構成を示す概念図である。 本発明の第３の実施形態に係る半導体装置の構成を示す概念図である。 本発明の第３の実施形態に係る半導体装置に含まれるユニット素子群の構成を示す概念図である。 本発明の第４の実施形態に係る再構成論理回路の構成を示す概念図である。 本発明の第５の実施形態に係る再構成論理回路の構成を示す概念図である。 特許文献１の抵抗変化素子で構成したクロスバ回路の動作状態を示す概念図である。 特許文献１の抵抗変化素子で構成したクロスバ回路にオープン不良が発生した例を示す概念図である。 特許文献１の抵抗変化素子で構成したクロスバ回路にショート不良が発生した例を示す概念図である。 特許文献２の抵抗変化素子で構成したクロスバ回路の動作状態を示す概念図である。 特許文献２の抵抗変化素子で構成したクロスバ回路にオープン不良が発生した例を示す概念図である。 特許文献２の抵抗変化素子で構成したクロスバ回路にショート不良が発生した例を示す概念図である。
以下に、本発明を実施するための形態について図面を用いて説明する。ただし、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。なお、以下の実施形態の説明に用いる全図においては、特に理由がない限り、同様箇所には同一符号を付す。また、以下の実施形態において、同様の構成・動作に関しては繰り返しの説明を省略する場合がある。
（第１の実施形態）
まず、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。図１は、本実施形態の半導体装置１の構成を示す概念図である。図２は、図１の半導体装置１に含まれるユニット素子群１０の構成を示す概念図である。
図１のように、半導体装置１は、第一ユニット素子１１と第二ユニット素子１２とを含むユニット素子群１０、第一配線２１および第二配線２２を含む。また、半導体装置１は、中間ノード選択トランジスタ３０、第一選択トランジスタ３５、第二選択トランジスタ３６を含む。また、半導体装置１は、第一プログラミングドライバ４１、第二プログラミングドライバ４２および中間ノードプログラミングドライバ４５を含む。また、半導体装置１は、中間ノードプログラム線３３、第一デコード信号線５１および第二デコード信号線５２を含む。
半導体装置１は、アレイ状に配列された複数のユニット素子群１０が第一配線２１および第二配線２２に接続された構成を有するクロスバ回路である。第一配線２１は、第一の方向に延伸される。第二配線２２は、第一の方向と交叉する第二の方向に延伸される。
半導体装置１のアレイ構造は、二つの組によって構成される。第一の組は、第一配線２１、第一選択トランジスタ３５および第一デコード信号線５１を含む組である。第二の組は、第二配線２２、第二選択トランジスタ３６、第二デコード信号線５２、中間ノードプログラム線３３および中間ノード共通選択トランジスタ３４を含む組である。半導体装置１は、第一の組と第二の組を少なくとも一つずつ含めばよい。ただし、以下においては、半導体装置１が第一の組と第二の組を複数含む例について説明する。
半導体装置１は、複数の第一配線２１および複数の第二配線２２が平面視で互いに交叉するように配置された構成において、第一配線２１と第二配線２２とが交叉する位置にユニット素子群１０が配置された構成を有する。図１の例では、第一配線２１と第二配線２２とが、平面視において直角に交わるように構成される。なお、図１においては、半導体装置１の一部のみを示し、同様の構成は省略している。
ユニット素子群１０は、少なくとも二つの抵抗変化型の二端子素子（以下、抵抗変化素子とよぶ）が中間ノード１５を介して直列に接続された構成を有する。なお、抵抗変化素子は、抵抗変化型不揮発素子とも呼ばれる。
ユニット素子群１０は、第一ユニット素子１１と第二ユニット素子１２とが並列に接続された構成を有する。ユニット素子群１０は、第一配線２１と第二配線２２によって構成されるクロスバの交点に配置される。なお、クロスバ回路の設計に応じて、クロスバの全ての交点にユニット素子群１０を配置せず、ユニット素子群１０が配置されない交点が存在してもよい。
図２のように、第一ユニット素子１１は、抵抗変化素子１１−１と抵抗変化素子１１−２とが直列に接続された構成を有する。抵抗変化素子１１−１と抵抗変化素子１１−２とは、中間ノード１６を介して直列に接続される。同様に、第二ユニット素子１２は、抵抗変化素子１２−１と抵抗変化素子１２−２とが直列に接続された構成を有する。抵抗変化素子１２−１と抵抗変化素子１２−２とは、中間ノード１７を介して直列に接続される。抵抗変化素子１１−１、１１−２、１２−１および１２−２は、印加電圧が基準値を超えた際に抵抗状態が変化する抵抗変化型の二端子素子である。
第一ユニット素子１１の一端は、端子１８−１を介して第一配線２１に接続される。同様に、第二ユニット素子１２の一端は、端子１８−２を介して第一配線２１に接続される。そして、第一ユニット素子１１および第二ユニット素子１２の他端は、端子１９を介して第二配線２２に接続される。図示しないが、第一ユニット素子１１および第二ユニット素子１２の他端を第二配線２２に別々の端子で接続するように構成してもよい。
図２に示す中間ノード１６および中間ノード１７は、図１に示す中間ノード１５に接続される。図１のように、中間ノード１５は、中間ノード選択トランジスタ３０を介して、中間ノードプログラム線３３と第一デコード信号線５１とに接続される。
図１のように、中間ノード選択トランジスタ３０は、ユニット素子群１０ごとに配置される。中間ノード選択トランジスタ３０のソース端子およびドレイン端子の一方の端子は中間ノード１５に接続され、他方の端子は中間ノードプログラム線３３に接続される。中間ノード選択トランジスタ３０のゲート端子は、第一デコード信号線５１に接続される。
また、中間ノードプログラム線３３は、中間ノード共通選択トランジスタ３４を介して中間ノードプログラミングドライバ４５に接続される。
中間ノード共通選択トランジスタ３４のソース端子およびドレイン端子のうち一方の端子は、中間ノードプログラム線３３に接続される。中間ノード共通選択トランジスタ３４のソース端子およびドレイン端子のうち他方の端子は、中間ノードプログラミングドライバ４５に接続される。中間ノード共通選択トランジスタ３４のゲート端子は、第二デコード信号線５２に接続される。
第一選択トランジスタ３５のソース端子およびドレイン端子のうち一方の端子は、第一配線２１に接続される。第一選択トランジスタ３５のソース端子およびドレイン端子のうち他方の端子は、第一プログラミングドライバ４１に接続される。第一選択トランジスタ３５のゲート端子は、中間ノード選択トランジスタ３０のゲート端子と共通の第一デコード信号線５１に接続される。
第二選択トランジスタ３６のソース端子およびドレイン端子のうち一方の端子は、第二配線２２に接続される。第二選択トランジスタ３６のソース端子およびドレイン端子のうち他方の端子は、第二プログラミングドライバ４２に接続される。第二選択トランジスタ３６のゲート端子は、中間ノード共通選択トランジスタ３４のゲート端子と共通の第二デコード信号線５２に接続される。
第一プログラミングドライバ４１は、第一選択トランジスタ３５を介して第一配線２１に接続される。第一プログラミングドライバ４１は、第一配線２１を介してユニット素子群１０を構成する抵抗変化素子の抵抗状態を変化させる。
第二プログラミングドライバ４２は、第二選択トランジスタ３６を介して第二配線２２に接続される。第二プログラミングドライバ４２は、第二配線２２を介してユニット素子群１０を構成する抵抗変化素子の抵抗状態を変化させる。
中間ノードプログラミングドライバ４５は、中間ノード共通選択トランジスタ３４のソース端子またはドレイン端子に接続される。中間ノードプログラミングドライバ４５は、中間ノードプログラム線３３を介してユニット素子群１０を構成する抵抗変化素子の抵抗状態を変化させる。
ここで、第一プログラミングドライバ４１、第二プログラミングドライバ４２および中間ノードプログラミングドライバ４５の詳細について説明する。
図３は、第一プログラミングドライバ４１、第二プログラミングドライバ４２および中間ノードプログラミングドライバ４５を実現するプログラミングドライバ４００の構成を示す概念図である。プログラミングドライバ４００は、スイッチの抵抗状態を変化させる。プログラミングドライバ４００は、第一ユニット素子１１および第二ユニット素子１２のセット電圧Ｖset、リセット電圧Ｖrst、中間電圧Ｖmidおよびグランド電圧Ｇｎｄの供給状態とハイインピーダンス状態を提供する。
セット電圧Ｖset、リセット電圧Ｖrst、中間電圧Ｖmidおよびグランド電圧Ｇｎｄの各電源線は、定電流トランジスタ４０１、出力電圧選択トランジスタ４０２および出力トランジスタ４０３を経て、外部の選択スイッチ素子に接続される。
定電流トランジスタ４０１は、飽和領域においてゲート電圧を制御することによって、定電流源として動作する。定電流トランジスタ４０１は、電流制御端子４０４からの入力信号に従って、電流値を一定に制御する。
各出力電圧選択トランジスタ４０２は、セット電圧Ｖset、リセット電圧Ｖrst、中間電圧Ｖmidおよびグランド電圧Ｇｎｄのいずれか１つの電圧を選び出すためのトランジスタである。各出力電圧選択トランジスタ４０２は、いずれか１つのトランジスタがＯＮ状態となり、残りのトランジスタはＯＦＦ状態となるように、出力電圧選択端子４０５からの入力信号により制御される。
出力トランジスタ４０３は、プログラミングドライバ４００を電圧出力状態またはハイインピーダンス状態に設定する。出力トランジスタ４０３は、イネーブル端子４０６からの入力信号により制御される。
ここで、本発明の実施形態に係る半導体装置１に含まれるユニット素子群１０を動作させた際に不良が発生する例について図面を参照しながら説明する。図４〜図７は、ユニット素子群１０に関して、正常な場合の動作状態と、不良が発生した場合の動作状態とを比較するための概念図である。
図４には、第一ユニット素子１１および第二ユニット素子１２の一端が端子１８によって接続され、他端が端子１９によって接続される例を示す。ユニット素子群１０は、端子１８を介して第一配線２１に接続され、端子１９を介して第二配線２２に接続される。半導体装置１は、ユニット素子群１０を構成する４つの抵抗変化素子のうち任意の１つの抵抗変化素子にオープン不良またはショート不良が発生しても正常に動作する。
例えば、図４のように、全ての抵抗変化素子（抵抗変化素子１１−１、１１−２、１２−１、１２−２）がＯＦＦ状態である場合、ユニット素子群１０はＯＦＦとして動作する。また、図５のように、全ての抵抗変化素子（抵抗変化素子１１−１、１１−２、１２−１、１２−２）がＯＮ状態である場合、ユニット素子群１０はＯＮ状態として動作する。
ところで、図６のように、任意の１つの素子（図６では抵抗変化素子１２−２）にショート不良が発生しても、ユニット素子群１０はＯＦＦ状態を維持する。また、図７のように、任意の１つの素子（図７では抵抗変化素子１２−２）にオープン不良が発生しても、ユニット素子群１０はＯＮ状態を維持する。
以上のように、本実施形態によれば、ビットアクセスで素子状態を読み出す際に１ビット不良が発生しても、他の３ビットの抵抗状態から正しい抵抗状態を知ることが可能であり、不良ビットを期待値に書き戻すことができる。本実施形態においては、抵抗状態の検出と書き戻しモードを動作モードに含めることによって、クロスバ回路の冗長性が損なわれない。
また、２ビット不良においては、正しい抵抗状態を知ることはできないが、誤りの検出自身は可能である。すなわち、本実施形態のユニット素子群１０を用いれば、検出結果をシステムに報告することによって最低限の動作を確保するセーフモードを設けることが可能である。
図４〜図７では、ユニット素子の並列度が２の場合について述べたが、図８のように、ユニット素子の並列度は３以上であってもよい。図８の例は、並列度が３以上のユニット素子群１０−２である。図８の場合、より多くの抵抗変化素子に不良が発生しても、ユニット素子群１０は正常動作する。
以上のように、本実施形態のユニット素子群は、抵抗変化素子を直列に接続した複数のユニット素子を並列に接続した構造を有する。その結果、本実施形態のユニット素子群を用いたクロスバ回路は、抵抗変化型素子に１ビットのオープン不良やショート不良が発生しても正常に動作する。
ここで、半導体装置１を構成するアレイ状に配置されたユニット素子の全てがＯＦＦ状態であるときに、所望の第一配線２１と第二配線２２との交点に位置するユニット素子をＯＮ状態に遷移させる手順について説明する。ここでは、ユニット素子群１０に含まれる抵抗変化素子はバイポーラ型素子であると仮定する。また、各抵抗変化素子は、活性電極と不活性電極とを有する。抵抗変化素子を低抵抗状態に遷移させるためには、活性電極に高電位印加する。一方で、抵抗変化素子を高抵抗状態に遷移させるためには、不活性電極に高電位印加する。ここでは、各抵抗変化素子の活性電極を第一配線２１側および第二配線２２側のいずれかに接続し、各抵抗変化素子の不活性電極を中間ノード１５側に接続するものとする。
まず、第一プログラミングドライバ４１、第二プログラミングドライバ４２および中間ノードプログラミングドライバ４５が中間電圧Ｖmidを出力するように設定する。
次に、全ての第一デコード信号線５１により全ての第一選択トランジスタ３５を導通状態とし、全ての第一配線２１を中間電圧Ｖmidに設定する。また、全ての第二デコード信号線５２により全ての第二選択トランジスタ３６を導通状態とし、全ての第二配線２２を中間電圧Ｖmidに設定する。また、全ての第一デコード信号線５１および全ての第二デコード信号線５２により全ての中間ノード選択トランジスタ３０を導通状態とし、全ての中間ノード１５を中間電圧Ｖｍｉｄに設定する。
その上で、全ての第一選択トランジスタ３５と、全ての第二選択トランジスタ３６と、全ての中間ノード選択トランジスタ３０とを非導通状態とする。
そして、第一プログラミングドライバ４１をセット電圧Ｖset出力とし、中間ノードプログラミングドライバ４５をグランド電圧Ｇｎｄ出力とし、第二プログラミングドライバ４２をハイインピーダンス状態に設定する。
その後、プログラム対象のユニット素子に係る第一デコード信号線５１および第二デコード信号線５２に選択レベル（本例ではＨｉｇｈレベル）を与え、プログラム対象のユニット素子に接続された中間ノード選択トランジスタ３０が導通状態となるようにする。これにより、それぞれのユニット素子の第一配線２１側に接続された抵抗変化素子にセット電圧Ｖsetが印加される。以上の手順により、当該抵抗変化素子をＯＮ状態に遷移させることができる。
プログラム対象外のユニット素子では、中間ノード選択トランジスタ３０および中間ノード共通選択トランジスタ３４の少なくとも一方が非選択状態となる。その結果、中間ノード１５がＧｎｄ電位にバイアスされることはなく、プログラム電圧は印加されないため、意図しない誤書き込みは防止される。
引き続いて、それぞれのユニット素子の第二配線２２側に接続された抵抗変化素子のプログラムを同様の手順で行う。
すなわち、全ての第一選択トランジスタ３５と、全ての第二選択トランジスタ３６と、全ての中間ノード選択トランジスタ３０とを非導通状態に戻す。また、第一プログラミングドライバ４１、第二プログラミングドライバ４２および中間ノードプログラミングドライバ４５の設定を全て中間電圧Ｖmid出力に戻す。
その上で、全ての第一選択トランジスタ３５、全ての第二選択トランジスタ３６および全ての中間ノード選択トランジスタ３０を導通状態に設定し、全ての第一配線２１、全ての第二配線２２および全ての中間ノード１５を中間電圧Ｖmidに設定する。
その上で、第一プログラミングドライバ４１をハイインピーダンス状態とし、中間ノードプログラミングドライバ４５をＧｎｄ出力とし、第二プログラミングドライバ４２をＶset出力に設定する。
その後、プログラム対象のユニット素子の第一デコード信号線５１または第二デコード信号線５２に選択レベル（本例ではＨｉｇｈレベル）を与え、プログラム対象のユニット素子に接続された選択トランジスタが導通状態となるようにする。これにより、セット電圧Ｖsetがユニット素子の第二配線２２側に接続された抵抗変化素子に印加される。以上の手順により、当該抵抗変化素子をＯＮ状態に遷移させることができる。
以上の手順において、対象ユニット素子における抵抗変化素子が全てＯＮ状態となるため、プログラムを完了することができる。
本実施形態では、抵抗変化素子をバイポーラ型抵抗変化素子としたが、抵抗変化素子はユニポーラ型抵抗変化素子でもよく、ユニポーラ型抵抗変化素とバイポーラ型抵抗変化素子との組み合わせであってもよい。また、バイポーラ型抵抗変化素子の極性をそろえても、逆極性同士を接続してもよい。また、本例においてはユニット素子の並列度が二の場合について説明したが、ユニット素子の並列度は三以上であってもよい。
以上のように、本実施形態の半導体装置によれば、抵抗変化素子の抵抗状態の反転を救済可能とする高信頼なクロスバ回路を提供することができる。
(第２の実施形態)
次に、本発明の第２の実施形態に係る半導体装置について図面を参照しながら説明する。なお、第１の実施形態と同様の構成については詳細な説明は省略する。
図９は、本実施形態の半導体装置２の構成を示す概念図である。本実施形態の半導体装置２は、第１の実施形態の半導体装置１とは異なり、第一ユニット素子１１の中間ノード１６と、第二ユニット素子１２の中間ノード１７とを、個別に中間ノードプログラム線３３および第一デコード信号線５１に接続する。そのため、半導体装置２は、二つの中間ノード選択トランジスタ（第一中間ノード選択トランジスタ３１および第二中間ノード選択トランジスタ３２）を含む。
図９のように、第一ユニット素子１１の中間ノード１６は、第一中間ノード選択トランジスタ３１を介して、中間ノードプログラム線３３と第一デコード信号線５１とに接続される。第一中間ノード選択トランジスタ３１のソース端子およびドレイン端子のうち一方の端子は中間ノード１６に接続され、他方の端子は中間ノードプログラム線３３に接続される。第一中間ノード選択トランジスタ３１のゲート端子は、第一デコード信号線５１に接続される。
同様に、第二ユニット素子１２の中間ノード１７は、第二中間ノード選択トランジスタ３２を介して、中間ノードプログラム線３３と第一デコード信号線５１とに接続される。第二中間ノード選択トランジスタ３２のソース端子およびドレイン端子のうち一方の端子は中間ノード１７に接続され、他方の端子は中間ノードプログラム線３３に接続される。第二中間ノード選択トランジスタ３２のゲート端子は、第一デコード信号線５１に接続される。
以上のように、本実施形態の半導体装置においては、ユニット素子群を構成するユニット素子ごとに中間ノード選択トランジスタが配置される。本実施形態の半導体装置の構成であっても、ユニットセル群を構成する各抵抗変化素子の抵抗状態を同じ状態に設定できるので、第一の実施形態の半導体装置と同様の効果を得ることができる。
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置について図面を参照しながら説明する。なお、第１および第２の実施形態と同様の構成については詳細な説明は省略する。
図１０は、本実施形態の半導体装置３の構成を示す概念図である。図１１は、図１０の半導体装置３に含まれるユニット素子群１０の構成を示す概念図である。本実施形態の半導体装置３は、第１の実施形態の半導体装置１とは異なり、第一配線２１および第二配線２２に加えて、第三配線２３を有する。第三配線２３は、第一配線２１と対になって第一の方向に延伸される。
半導体装置３は、第２の実施形態の半導体装置２に、第三配線２３、第三選択トランジスタ３７、第三デコード信号線５３およびパストランジスタ６０を追加した構成を有する。
第三配線２３は、第一配線２１に併進させて対として配置される。第三配線２３は、第一配線２１と同様に、第二配線２２と交叉するように配置される。第一配線２１と第三配線２３とは、パストランジスタ６０によって接続される。
第一ユニット素子１１は、第一配線２１と第二配線２２との交点に配置される。第二ユニット素子１２は、第二配線２２と第三配線２３との交点に配置される。図１１のように、第一ユニット素子１１の一端は、端子１８−１を介して第一配線２１に接続される。一方、第二ユニット素子１２の一端は、端子１８−３を介して第三配線２３に接続される。第一ユニット素子１１および第二ユニット素子１２の他端は、端子１９を介して第二配線２２に接続される。
第一ユニット素子１１の中間ノード１６は、第一中間ノード選択トランジスタ３１を介して、中間ノードプログラム線３３と第一デコード信号線５１とに接続される。
第一中間ノード選択トランジスタ３１のソース端子およびドレイン端子のうち一方の端子は中間ノード１６に接続され、他方の端子は中間ノードプログラム線３３に接続される。第一中間ノード選択トランジスタ３１のゲート端子は、第一デコード信号線５１に接続される。
第二ユニット素子１２の中間ノード１７は、第二中間ノード選択トランジスタ３２を介して、中間ノードプログラム線３３と第三デコード信号線５３とに接続される。
第二中間ノード選択トランジスタ３２のソース端子およびドレイン端子のうち一方の端子は中間ノード１７に接続され、他方の端子は中間ノードプログラム線３３に接続される。第二中間ノード選択トランジスタ３２のゲート端子は、第三デコード信号線５３に接続される。
第一選択トランジスタ３５のソース端子およびドレイン端子のうち一方の端子は第一配線２１に接続され、他方の端子は第一プログラミングドライバ４１に接続される。第三選択トランジスタ３７のソース端子およびドレイン端子のうち一方の端子は第三配線２３に接続され、他方の端子は第一プログラミングドライバ４１に接続される。
パストランジスタ６０は、第一配線２１と第三配線２３とに接続される。半導体装置３をクロスバ回路として動作させる際（非プログラミング時）には、パストランジスタ６０を導通状態とする。パストランジスタ６０を導通状態にすることによって、第一配線２１と第三配線２３とは実質的に共通の信号線となる。一方、プログラミング時には、パストランジスタ６０を非導通状態とする。パストランジスタ６０を非導通状態にすれば、全ての抵抗変化素子が一意にアドレス可能な状態となり、各抵抗変化素子の動作状態を個別に設定できる。
本実施形態の半導体装置によれば、前述の第１の実施形態で示したプログラム方法と同様にユニット素子をプログラムできる。さらに、本実施形態の半導体装置によれば、ユニット素子ごとに個別にプログラムできる。すなわち、本実施形態の半導体装置では、第一配線および第一デコード信号線の組と、第三配線および第三デコード信号線の組とを別々にプログラムできる。そのため、全ての抵抗変化素子が一意にアドレス可能である点に特徴がある。この特徴は、書き込みディスターブの低減と抵抗状態の読み出し精度の向上に有効である。
また、本実施形態の半導体装置が提供するクロスバ回路としての機能を供する際には、パストランジスタを導通状態とする。このため、第一配線と第三配線とは、実質的に共通の信号線となり、クロスバの交点においてユニット素子が２つ並列に接続される実施形態１と等価な回路となる。そのため、本実施形態によれば、半導体装置が提供するクロスバ回路の信頼性を一層向上することができる。
（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体装置（以下、再構成論理回路とよぶ）について図面を参照しながら説明する。再構成論理回路４は、第１〜第３の実施形態で開示した半導体装置１〜３に含まれるクロスバ回路を用いる。
図１２のように、再構成論理回路４は、クロスバ回路５０１、パストランジスタ５０２、ルックアップテーブル回路５０３、フリップフロップ５０４、セレクタ５０５を含む。ルックアップテーブル回路５０３、フリップフロップ５０４およびセレクタ５０５は、ロジックブロック５０７を形成する。クロスバ回路５０１は入力５０８を持ち、クロスバ回路５０１によって、任意の入力をルックアップテーブル回路５０３に結線する。
ここで、図１２のクロスバ回路５０１においては、各実施形態で説明したクロスバ回路のうち、プログラムに必要な諸要素は省略して記載している。クロスバ回路５０１の結線機能は、抵抗変化素子を直列に接続したユニット素子のＯＮ／ＯＦＦによって実現する。
クロスバ回路５０１としての動作時においては、パストランジスタ５０２を導通状態とする。また、好適な例として、ロジックブロック５０７の出力５０６は、クロスバ回路５０１を介してルックアップテーブル回路５０３にフィードバックする。
本実施形態によれば、図１２に示すような回路を拡張し、多数連結することによって、より大規模な再構成回路としての機能を提供することができる。
（第５の実施形態）
次に、本発明の第５の実施形態に係る半導体装置（以下、再構成論理回路とよぶ）について図面を参照しながら説明する。再構成論理回路５は、ユニット素子の並列度を３とし、第４の実施形態のパストランジスタの代りにＴＭＲ（Triple Modular Redundant）回路を含む。例えば、ＴＭＲ回路は、Ａ、ＢおよびＣという３入力に対して、出力が（Ａ ａｎｄ Ｂ） ｏｒ （Ｂ ａｎｄ Ｃ） ｏｒ （Ｃ ａｎｄ Ａ）のような論理式で与えられる多数決論理を実現する回路である。
図１３のように、再構成論理回路５は、クロスバ回路５５１、ＴＭＲ回路５５２、ルックアップテーブル回路５５３、フリップフロップ５５４、セレクタ５５５を含む。ルックアップテーブル回路５５３、フリップフロップ５５４およびセレクタ５５５は、ロジックブロック５５７を形成する。クロスバ回路５５１は入力５５８を持ち、クロスバ回路５５１によって、任意の入力をルックアップテーブル回路５５３に結線する。
ここで、図１３のクロスバ回路５５１においては、各実施形態で説明したクロスバ回路のうち、プログラムに必要な諸要素は省略して記載している。クロスバ回路５５１の結線機能は、抵抗変化素子を直列に接続したユニット素子のＯＮ／ＯＦＦによって実現する。
クロスバ回路５５１としての動作時においては、ＴＭＲ回路５５２を導通状態とする。また、好適な例として、ロジックブロック５５７の出力５５６は、クロスバ回路５５１を介してルックアップテーブル回路５５３にフィードバックする。
本実施形態によれば、図１３に示すような回路を拡張し、多数連結することによって、より大規模な再構成回路としての機能を提供することができる。
本発明の各実施形態の半導体装置は、クロスバ回路に限らず、メモリ回路を有する半導体装置や、論理回路を有する半導体装置、あるいはそれらの回路や装置を搭載したボードやパッケージなどの配線に対しても適用できる。メモリ回路を有する半導体装置の一例としては、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）が挙げられる。また、メモリ回路を有する半導体装置の一例として、ＦｅＲＡＭ（Ferro Electric Random Access Memory）やＭＲＡＭ（Magnetic Random Access Memory）などが挙げられる。また、メモリ回路を有する半導体装置の一例として、フラッシュメモリやバイポーラトランジスタなどが挙げられる。また、論理回路を有する半導体装置としては、マイクロプロセッサなどが挙げられる。なお、本発明の各実施形態の手法は、上述の回路や半導体装置を搭載したボードやパッケージなどの配線に対しても適用することができる。
また、本発明の実施形態のユニット素子は、半導体装置に対して用いられる電子回路装置や光回路装置、ＭＥＭＳ（Micro Electro Mechanical Systems）などのスイッチング装置にも適用できる。
以上、実施形態を参照して本発明を説明してきたが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２０１６年９月１３日に出願された日本出願特願２０１６−１７８７３４を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１、２、３ 半導体装置
４ 再構成論理回路
１０ ユニット素子群
１１ 第一ユニット素子
１２ 第二ユニット素子
１５、１６、１７ 中間ノード
１８、１９ 端子
２１ 第一配線
２２ 第二配線
２３ 第三配線
３０ 中間ノード選択トランジスタ
３１ 第一中間ノード選択トランジスタ
３２ 第二中間ノード選択トランジスタ
３３ 中間ノードプログラム線
３４ 中間ノード共通選択トランジスタ
３５ 第一選択トランジスタ
３６ 第二選択トランジスタ
３７ 第三選択トランジスタ
４１ 第一プログラミングドライバ
４２ 第二プログラミングドライバ
４５ 中間ノードプログラミングドライバ
５１ 第一デコード信号線
５２ 第二デコード信号線
５３ 第三デコード信号線
６０ パストランジスタ
４００ プログラミングドライバ
４０１ 定電流トランジスタ
４０２ 出力電圧選択トランジスタ
４０３ 出力トランジスタ
４０４ 電流制御端子
４０５ 出力電圧選択端子
４０６ イネーブル端子
５０１ クロスバ回路
５０２ パストランジスタ
５０３ ルックアップテーブル回路
５０４ フリップフロップ
５０５ セレクタ
５０７ ロジックブロック

Claims (6)

  1. 再構成論理回路のクロスバ回路として用いられる半導体装置であって、
    第一の方向に延伸される第一配線と、
    前記第一の方向と交叉する第二の方向に延伸される第二配線と、
    少なくとも二つの抵抗変化型の二端子素子が直列に接続されたユニット素子を少なくとも二つ並列に配置した構成を有し、前記第一配線および前記第二配線に接続されるユニット素子群と、
    前記第一配線を介して前記ユニット素子群を構成する前記二端子素子の抵抗状態を変化させる第一プログラミングドライバと、
    ソース端子およびドレイン端子のうち一方の端子が前記第一配線に接続され、他方の端子が前記第一プログラミングドライバに接続される第一選択トランジスタと、
    前記第二配線を介して前記ユニット素子群を構成する前記二端子素子の抵抗状態を変化させる第二プログラミングドライバと、
    ソース端子およびドレイン端子のうち一方の端子が前記第二配線に接続され、他方の端子が前記第二プログラミングドライバに接続される第二選択トランジスタと、
    前記第一配線と対になって前記第一の方向に延伸される第三配線と、
    ソース端子およびドレイン端子のうち一方の端子が前記第三配線に接続され、他方の端子が前記第一プログラミングドライバに接続される第三選択トランジスタとを備え、
    前記ユニット素子群に含まれる前記ユニット素子は、前記第一配線および前記第二配線に接続される第一ユニット素子と、前記第一配線および前記第三配線に接続される第二ユニット素子とを含む半導体装置。
  2. 前記第二の方向に延伸される中間ノードプログラム線と、
    前記第一ユニット素子に対応付けて配置され、前記第一ユニット素子を構成する前記二端子素子間の中間ノードにソース端子およびドレイン端子のうち一方の端子が接続され、他方の端子が前記中間ノードプログラム線に接続される第一中間ノード選択トランジスタと、
    前記第二ユニット素子に対応付けて配置され、前記第二ユニット素子を構成する前記二端子素子間の前記中間ノードにソース端子およびドレイン端子のうち一方の端子が接続され、他方の端子が前記中間ノードプログラム線に接続される第二中間ノード選択トランジスタと、
    ソース端子およびドレイン端子のうち一方の端子が前記中間ノードプログラム線に接続される中間ノード共通選択トランジスタと、
    前記第一中間ノード選択トランジスタのゲート端子と、前記第一選択トランジスタのゲート端子とに共通に接続される第一デコード信号線と、
    前記中間ノード共通選択トランジスタのゲート端子と、前記第二選択トランジスタのゲート端子とに共通に接続される第二デコード信号線と、
    前記第二中間ノード選択トランジスタのゲート端子と、前記第三選択トランジスタのゲート端子とに共通に接続される第三デコード信号線と、
    前記中間ノード共通選択トランジスタのソース端子およびドレイン端子のうち他方の端子に接続される中間ノードプログラミングドライバとを備える請求項１に記載の半導体装置。
  3. 前記第一配線、前記第一選択トランジスタ、前記第一デコード信号線、前記第三配線、前記第三選択トランジスタおよび前記第三デコード信号線を含む組と、
    前記第二配線、前記第二選択トランジスタ、前記中間ノードプログラム線、前記第二デコード信号線および前記中間ノード共通選択トランジスタを含む組のうち少なくとも一方の組が複数設けられ、
    前記第一配線および前記第三配線の少なくともいずれかと前記第二配線とが交叉する箇所のうち少なくとも一箇所に、前記第一中間ノード選択トランジスタと前記第二中間ノード選択トランジスタと前記ユニット素子とを含む組が配置される請求項２に記載の半導体装置。
  4. 対を成す前記第一配線と前記第三配線とを接続するパストランジスタを備え、
    前記パストランジスタは、前記半導体装置をクロスバ回路として動作させる際に導通状態とされ、前記第一配線と前記第三配線との対が同電位となる請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記第一配線、前記第二配線、前記第三配線および前記ユニット素子群とを含むクロスバ回路の出力を入力とするルックアップテーブル回路と、
    前記ルックアップテーブル回路の出力を入力とするフリップフロップと、
    前記ルックアップテーブル回路の出力と前記フリップフロップの出力とを入力とするセレクタとを備え、
    前記クロスバ回路を経由させて前記セレクタからの出力を前記ルックアップテーブル回路に戻すことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 第一の方向に延伸される第一配線と、前記第一の方向と交叉する第二の方向に延伸される第二配線と、前記第一配線と対になって前記第一の方向に延伸される第三配線と、少なくとも二つの抵抗変化型の二端子素子が中間ノードを介して直列に接続されたユニット素子を少なくとも二つ並列に配置した少なくとも二つのユニット素子群とを含み、前記ユニット素子群が、前記第一配線と前記第二配線との間と、前記第三配線と前記第二配線との間とに配置される再構成論理回路のクロスバ回路において、
    プログラム対象の前記ユニット素子に関して、前記第一配線、前記第二配線および前記第三配線のうち少なくともいずれかと前記中間ノードとの間に、前記二端子素子の抵抗状態が変化する基準値を超える電圧を印加して前記二端子素子の抵抗状態を変化させることによって、前記ユニット素子の選択状態を遷移させることでプログラムを行うプログラミング方法。
JP2018539695A 2016-09-13 2017-09-11 半導体装置およびそのプログラミング方法 Active JP6962327B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016178734 2016-09-13
JP2016178734 2016-09-13
PCT/JP2017/032606 WO2018051931A1 (ja) 2016-09-13 2017-09-11 半導体装置およびそのプログラミング方法

Publications (2)

Publication Number Publication Date
JPWO2018051931A1 JPWO2018051931A1 (ja) 2019-06-24
JP6962327B2 true JP6962327B2 (ja) 2021-11-05

Family

ID=61620044

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018539695A Active JP6962327B2 (ja) 2016-09-13 2017-09-11 半導体装置およびそのプログラミング方法

Country Status (3)

Country Link
US (1) US10748614B2 (ja)
JP (1) JP6962327B2 (ja)
WO (1) WO2018051931A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201907685D0 (en) 2019-02-06 2019-07-17 Cirrus Logic Int Semiconductor Ltd Multi-level memristor elements
JP2023038019A (ja) * 2021-09-06 2023-03-16 キオクシア株式会社 半導体システム及び配線不良検出方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3480811B2 (ja) * 1997-07-15 2003-12-22 株式会社東芝 電圧駆動型電力用半導体装置
JP4356542B2 (ja) 2003-08-27 2009-11-04 日本電気株式会社 半導体装置
JP5242467B2 (ja) * 2009-03-19 2013-07-24 株式会社東芝 不揮発性メモリおよび再構成可能な回路
JPWO2011135984A1 (ja) * 2010-04-28 2013-07-18 株式会社日立製作所 半導体記憶装置
WO2012032937A1 (ja) * 2010-09-08 2012-03-15 日本電気株式会社 再構成可能回路
WO2012043502A1 (ja) 2010-09-28 2012-04-05 日本電気株式会社 半導体装置
JPWO2013018282A1 (ja) * 2011-07-29 2015-03-05 三洋電機株式会社 スイッチング装置、それを用いた太陽光発電システムおよび車両駆動システム
JP6098516B2 (ja) 2011-09-27 2017-03-22 日本電気株式会社 不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性を高めた不揮発論理ゲート
WO2013190741A1 (ja) * 2012-06-20 2013-12-27 日本電気株式会社 半導体装置およびプログラミング方法
JP6094582B2 (ja) * 2012-06-20 2017-03-15 日本電気株式会社 半導体装置およびプログラミング方法
WO2014208051A1 (ja) 2013-06-26 2014-12-31 日本電気株式会社 連想メモリセル及び連想メモリ
US10249643B2 (en) * 2014-06-25 2019-04-02 Nec Corporation Hard copied semiconductor device having a resistance-variable non-volatile element
WO2016042750A1 (ja) * 2014-09-18 2016-03-24 日本電気株式会社 クロスバースイッチ、これを用いた論理集積回路および半導体装置

Also Published As

Publication number Publication date
WO2018051931A1 (ja) 2018-03-22
US10748614B2 (en) 2020-08-18
US20190180818A1 (en) 2019-06-13
JPWO2018051931A1 (ja) 2019-06-24

Similar Documents

Publication Publication Date Title
JP6857794B2 (ja) 論理集積回路および半導体装置
JP6094582B2 (ja) 半導体装置およびプログラミング方法
JP6245171B2 (ja) 半導体装置およびプログラミング方法
CN110036484B (zh) 电阻式随机存取存储器单元
KR101402205B1 (ko) 비휘발성 메모리의 계층적 교차 어레이
US8558574B2 (en) Programmable logic device structure using third dimensional memory
JP6962327B2 (ja) 半導体装置およびそのプログラミング方法
WO2012032937A1 (ja) 再構成可能回路
US10044355B2 (en) Reconfigurable circuit with crossbar switches including non-volatile resistive switches
US10396798B2 (en) Reconfigurable circuit
JP2017037689A (ja) 半導体装置およびスイッチセルの書き換え方法
US20200381045A1 (en) Semiconductor device and error detection method
JP2017182848A (ja) 相補型スイッチユニットのプログラム方法、および半導体装置
JPWO2020158531A1 (ja) 記憶装置およびプログラミング方法
US10074421B2 (en) Crossbar switch type memory circuit, look-up table circuit, and programming method
JP7015568B2 (ja) 半導体装置
US10979053B2 (en) Logic integrated circuit
US20150263072A1 (en) Programmable logic device
RU2649657C1 (ru) Запоминающее устройство на основе комплементарной мемристорно-диодной ячейки
US9112492B2 (en) Non-volatile electronic logic module
WO2019049980A1 (ja) 再構成回路
JPWO2019208414A1 (ja) 論理集積回路および書き込み方法
JPWO2019159844A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200817

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210701

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210914

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210927

R150 Certificate of patent or registration of utility model

Ref document number: 6962327

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150