JP2023038019A - 半導体システム及び配線不良検出方法 - Google Patents

半導体システム及び配線不良検出方法 Download PDF

Info

Publication number
JP2023038019A
JP2023038019A JP2021144898A JP2021144898A JP2023038019A JP 2023038019 A JP2023038019 A JP 2023038019A JP 2021144898 A JP2021144898 A JP 2021144898A JP 2021144898 A JP2021144898 A JP 2021144898A JP 2023038019 A JP2023038019 A JP 2023038019A
Authority
JP
Japan
Prior art keywords
pad
wiring
semiconductor chip
controller
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021144898A
Other languages
English (en)
Inventor
耕一郎 井上
Koichiro Inoue
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021144898A priority Critical patent/JP2023038019A/ja
Priority to US17/679,857 priority patent/US20230073181A1/en
Priority to TW111120678A priority patent/TWI822081B/zh
Priority to CN202210790798.9A priority patent/CN115775586A/zh
Publication of JP2023038019A publication Critical patent/JP2023038019A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/859—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving monitoring, e.g. feedback loop
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】パッケージを取り外さずに、信号の不良の要因を簡易かつ正確に検出する。【解決手段】半導体システムは、第１半導体チップと、前記第１半導体チップの上方に積層された第２半導体チップと、前記第１半導体チップ及び前記第２半導体チップを制御するコントローラと、前記コントローラ、前記第１半導体チップ、及び前記第２半導体チップとの間で第１信号を伝送する第１配線と、前記コントローラと前記第１半導体チップとに接続され、前記第１配線を流れる電流を前記コントローラに帰還させる第２配線と、前記コントローラと前記第２半導体チップとに接続され、前記第１配線を流れる電流を前記コントローラに帰還させる第３配線と、を備える。【選択図】図１

Description

本発明の一実施形態は、半導体システム及び配線不良検出方法に関する。
半導体チップを積層した積層体を、他の半導体チップとボンディングワイヤで接続してパッケージングする積層化技術が急速に普及している。コントローラからボンディングワイヤで伝送される信号に何らかの不良が検出された場合に、パッケージを取り外さずに、信号の不良の要因を簡易かつ正確に検出することが求められている。
特開２０１７－２６４６３号公報
そこで、本発明の一実施形態では、パッケージを取り外さずに、信号の不良の要因を簡易かつ正確に検出できる半導体システム及び配線不良検出方法を提供するものである。
上記の課題を解決するために、本発明の一実施形態によれば、第１半導体チップと、前記第１半導体チップの上方に積層された第２半導体チップと、前記第１半導体チップ及び前記第２半導体チップを制御するコントローラと、前記コントローラ、前記第１半導体チップ、及び前記第２半導体チップとの間で第１信号を伝送する第１配線と、前記コントローラと前記第１半導体チップとに接続され、前記第１配線を流れる電流を前記コントローラに帰還させる第２配線と、前記コントローラと前記第２半導体チップとに接続され、前記第１配線を流れる電流を前記コントローラに帰還させる第３配線と、を備える、半導体システムが提供される。
第１の実施形態に係る半導体システム１の主要部を模式的に示す平面図。 第２の実施形態に係る半導体システム１ａの主要部を模式的に示す平面図。 半導体システム１、１ａの一具体例であるメモリシステム１０の概略構成を示すブロック図。 ３次元構造のＮＡＮＤフラッシュメモリセルアレイ１１０の一例を示す回路図。
以下、図面を参照して、半導体システム及び配線不良検出方法の実施形態について説明する。以下では、半導体システムの主要な構成部分を中心に説明するが、半導体システムには、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
（第１の実施形態）
図１は第１の実施形態に係る半導体システム１の主要部を模式的に示す平面図である。図１の半導体システム１は、積層された複数の半導体チップ２と、複数の半導体チップ２を制御するコントローラ３とを備えている。
複数の半導体チップ２のそれぞれは、パッケージングされていないベアチップである。半導体チップ２の種類は問わない。例えば、半導体チップ２はフラッシュメモリチップでもよい。
積層された複数の半導体チップ２のそれぞれには、複数のパッドＰ１，Ｐ２が設けられている。図１では、複数の半導体チップ２が同じ機能を持つチップを想定しており、各半導体チップ２に設けられるパッドＰ１、Ｐ２の位置、サイズ、数はすべての半導体チップ２で共通である。各半導体チップ２は、パッドＰ１、Ｐ２とボンディングワイヤＷ１、Ｗ２を介してコントローラ３と信号の送受を行う。後述するように、各半導体チップ２は２種類のパッドＰ１、Ｐ２を有する。このうち、パッドＰ１は各半導体チップ２に１個ずつ設けられ、パッドＰ２は１個以上設けられている。図１では、各半導体チップ２に複数のパッドＰ２が設けられる例を示している。
各半導体チップ２の複数のパッドＰ２は、コントローラ３からの信号を受信するためのパッドと、コントローラ３に信号を送信するためのパッドと、コントローラ３との間で双方向に信号を送受するパッドと、電源供給用のパッドとを有する。また、各半導体チップ２に１個ずつ設けられるパッドＰ１は、後述するように不良検出用のパッドである。
図１に示すように、複数の半導体チップ２は、不図示の支持基板上に少しずつずらして積層されている。ずらして積層する理由は、各半導体チップ２上のパッドＰ１、Ｐ２にボンディングワイヤＷ１、Ｗ２を接続しやすくするためである。複数の半導体チップ２の各パッドＰ１、Ｐ２にボンディングワイヤＷ１、Ｗ２を接続すると、半導体チップ２の積層数が増えるにしたがって、ボンディングワイヤＷ１、Ｗ２の配置スペースの確保が難しくなる。そこで、積層された複数の半導体チップ２の同種のパッド同士を、ＴＳＶ（Through Silicon Via）、バンプ、Ｃｕ－Ｃｕ接続などで積層方向に接合し、いずれか一つの半導体チップ２のパッドにボンディングワイヤＷ１を接続して、コントローラ３と信号の送受を行う。これにより、ボンディングワイヤＷ１の数を増やさずに、コントローラ３と複数の半導体チップ２間で信号の送受を行うことができる。従って、半導体チップ２の積層数を必要に応じて増やすことができる。
図１では、積層された複数の半導体チップ２の対応するパッドＰ１（又はＰ２）同士を配線で導通しているが、この斜め方向の線は、模式的に示したものであり、実際には、例えばビアやＣｕ－Ｃｕ接続と配線パターン等を組み合わせて実現される。
図１では、各半導体チップ２が３つのパッドＰ２を有する例を示しているが、パッドＰ２の数と、パッドＰ１、Ｐ２の配置場所と、パッドＰ２で送受される信号の種類は問わない。例えば、半導体チップ２がフラッシュメモリチップの場合、電源関連のパッド以外のパッドは、基本的にすべて、コントローラ３との間で信号の送受を行う。フラッシュメモリチップにおける代表的なパッドは、チップイネーブル信号ＣＥｎ用のパッドと、ライトイネーブル信号ＷＥｎ用のパッドと、リードイネーブル信号ＲＥｎ用のパッドと、アドレスラッチイネーブル信号ＡＬＥ用のパッドと、コマンドラッチイネーブル信号ＣＬＥ用のパッドなどである。チップイネーブル信号ＣＥｎは、フラッシュメモリチップをイネーブル状態にする信号である。ライトイネーブル信号ＷＥｎは、フラッシュメモリチップへのデータの書込タイミングを指定する信号である。リードイネーブル信号ＲＥｎは、フラッシュメモリチップからデータを読み出すタイミングを指定する信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号である。
このように、積層される複数の半導体チップ２のそれぞれに設けられるパッドＰ２の数や種類は任意であり、複数の半導体チップ２のうちいずれか一つの半導体チップ２におけるパッドＰ２とコントローラ３とはボンディングワイヤＷ１で接続されている。例えば、最上層に配置される半導体チップ２が有する複数のパッドＰ２を、それぞれボンディングワイヤＷ１でコントローラ３と接続してもよい。なお、図１に示すように、複数の半導体チップ２は、ずらして積層されているため、ボンディングワイヤＷ１が接続されるパッドＰ２を有する半導体チップ２は、必ずしも最上層に配置されている半導体チップ２とは限らない。
本明細書では、複数の半導体チップ２のそれぞれがコントローラ３との間で信号伝送を行うためのボンディングワイヤＷ１を第１配線Ｗ１と呼び、第１配線Ｗ１の不良を検出するためにコントローラ３と各半導体チップ２とを接続するボンディングワイヤＷ２を第２配線Ｗ２と呼ぶ。第１配線Ｗ１は、積層された複数の半導体チップ２のそれぞれが有する複数種類のパッドＰ２の数だけ設けられる。第２配線Ｗ２は、積層された半導体チップ２の数だけ設けられる。
また、本明細書では、複数の第２配線Ｗ２のそれぞれに接続される半導体チップ２上のパッドＰ１を第１パッドＰ１と呼び、第１配線Ｗ１と電気的に導通するパッドＰ２を第２パッドＰ２と呼ぶことがある。第２パッドＰ２は、既存の半導体チップ２に設けられるパッドであるのに対し、第１パッドＰ１は、不良検出用に新たに設けられたパッドである。第１パッドＰ１は半導体チップ２ごとに設けられて、対応する第２配線Ｗ２に接続される。第２パッドＰ２は各半導体チップ２に１つ以上設けられ、いずれか一つの半導体チップ２の第２パッドＰ２に第１配線Ｗ１が接続される。
このように、本実施形態による半導体システム１は、最小限の構成として、上述した複数の半導体チップ２とコントローラ３を備える他に、少なくとも１本の第１配線Ｗ１と、複数の第２配線Ｗ２とを有する。第１配線Ｗ１は、コントローラ３と複数の半導体チップ２との間で信号を伝送するための配線（ボンディングワイヤ）である。複数の第２配線Ｗ２は、コントローラ３と複数の半導体チップ２の第１パッドＰ１とを接続する配線（ボンディングワイヤ）であり、不良検出時に第１配線Ｗ１を流れる電流をコントローラ３に帰還させるものである。
コントローラ３は、複数の第２配線Ｗ２のうち１つを選択する切替器ＳＷを内蔵する。コントローラ３は、切替器ＳＷで選択された１本の第２配線Ｗ２に流れる電流に基づいて、この第２配線Ｗ２に繋がる第１配線Ｗ１の不良を検出する。第１配線Ｗ１の不良とは、より正確には、第１配線Ｗ１のコントローラ３側の端部から、第１配線Ｗ１を介して各半導体チップ２の第２パッドＰ２に至るまでの信号経路の不良である。不良の典型的な例は、短絡又は断線である。
後述するように、本実施形態では、コントローラ３が第１配線Ｗ１を介して各半導体チップ２の第２パッドＰ２に信号を送ると、その信号に応じた電流が、第１パッドＰ１から第２配線Ｗ２を介してコントローラ３に帰還されるようにしている。各半導体チップ２が複数の第２パッドＰ２を有する場合、コントローラ３は、コントローラ３への入力信号、又は後述する第１モードの選択後に任意の第１配線Ｗ１を選択するアドレス信号］に従って、任意の第２パッドＰ２を選択して、選択された第２パッドＰ２に繋がる第１配線Ｗ１の不良を検出することができる。
第２配線Ｗ２は、半導体チップ２ごとに別個に設けられるため、コントローラ３は、第２配線Ｗ２を介して帰還された電流により、どの半導体チップ２の信号経路が不良を起こしているかを把握できる。
コントローラ３は、積層された複数の半導体チップ２を、第１モードと第２モードに切り替えて制御することができる。第１モードは、信号伝送用の第１配線Ｗ１の不良を検出するモードである。第１モードが選択されると、コントローラ３は、複数の第２配線Ｗ２で帰還される電流を検出し、検出された電流により、複数の半導体チップ２のそれぞれの信号経路に不良があるか否かを検出する。より詳細には、コントローラ３は、第１モード時には、第１配線Ｗ１から、いずれかの第２パッドＰ２と、対応する第１パッドＰ１とを介して、対応する第２配線Ｗ２に流れる電流を検出する。
第２モードが選択されると、第１配線Ｗ１から複数の第２配線Ｗ２へと電流が流れる信号経路が遮断される。よって、コントローラ３は、第１配線Ｗ１を介して各半導体チップ２との間で信号を伝送して、各半導体チップ２に通常動作を行わせる。
上述したように、第１配線Ｗ１の一端はコントローラ３に接続され、他端はいずれかの半導体チップ２の第２パッドＰ２に接続されている。複数の半導体チップ２のそれぞれが有する複数の第２パッドＰ２同士は、電気的に導通している。不良検出時には、第１配線Ｗ１から複数の第２パッドＰ２のそれぞれに流れる電流は、対応する第１パッドＰ１を介して、対応する第２配線Ｗ２に流れる。
図１に示すように、複数の半導体チップ２のそれぞれは、第１パッドＰ１と第２パッドＰ２の間に配置される整流回路４を有する。整流回路４は、第１配線Ｗ１の電圧レベルが所定の閾値未満の場合には、第２パッドＰ２から第１パッドＰ１へと電流が流れる信号経路を遮断し、第１配線Ｗ１の電圧レベルが閾値以上の場合には、第２パッドＰ２から第１パッドＰ１への信号経路に電流を流す。所定の閾値とは、例えば、半導体チップ２の電源電圧よりも高い電圧である。これにより、コントローラ３が第１配線Ｗ１の電圧レベルを所定の閾値未満にした場合（上述した第２モード時）は、第１配線Ｗ１から第２パッドＰ２を介して第１パッドＰ１に電流が流れなくなるため、第２配線Ｗ２にも電流が流れなくなり、コントローラ３は第２配線Ｗ２の電流をモニタする必要がなくなる。一方、コントローラ３は、第１モード時には、意図的に第１配線Ｗ１の電圧レベルを所定の閾値以上にし、第１配線Ｗ１から第２パッドＰ２と第１パッドＰ１を介して、第２配線Ｗ２に電流が流れるようにする。
このように、第１モード時には、第１配線Ｗ１の電圧レベルを所定の閾値以上にする必要があるため、例えばコントローラ３の内部に不図示の昇圧回路を設けて、コントローラ３の電源電圧を昇圧回路で昇圧した電圧を第１モード時に第１配線Ｗ１に供給するようにしてもよい。あるいは、コントローラ３に第１モード時用の電圧を予め入力しておき、第１モード時には、入力された第１モード時用の電圧を第１配線Ｗ１に供給してもよい。
このように、整流回路４を設けることで、コントローラ３が第１配線Ｗ１の電圧レベルを高くしたときだけ、第１配線Ｗ１から整流回路４を通って第２配線Ｗ２に電流を帰還させることができる。従って、コントローラ３は第２配線Ｗ２の電流をモニタすることで、電圧レベルを高くした第１配線Ｗ１の不良検出を行うことができる。
整流回路４は、整流方向をそれぞれ一致させて直列接続された複数の第１ダイオードＤ１を有する。複数の第１ダイオードＤ１のうち一端側の第１ダイオードＤ１のアノードは、第２パッドＰ２に接続される。複数の第１ダイオードＤ１のうち他端側の第１ダイオードＤ１のカソードは、第１パッドＰ１に接続される。通常のダイオードの順方向電圧は０．６Ｖ程度であるため、半導体チップ２の電源電圧が例えば１．８Ｖ程度であれば、直列接続されるダイオードの数を例えば４個にする。これにより、上述した所定の閾値は約２．４Ｖに設定され、第１配線Ｗ１の電圧レベルが２．４Ｖ以上の場合に、第１配線Ｗ１からダイオードＤ１を介して第２配線Ｗ２に電流を流すことができる。
上述した説明では、第１配線Ｗ１から整流回路４を通って第２配線Ｗ２に電流を帰還させる例を説明したが、不良の種類によっては、第２配線Ｗ２の電流をモニタするだけでは不良を正しく検出できず、第２配線Ｗ２から整流回路４を通って第１配線Ｗ１に電流を帰還させることで、不良を検出できる場合がある。そこで、整流回路４は、複数の第２配線Ｗ２の電圧レベルが所定の閾値未満の場合には、複数の第１パッドＰ１から対応する第２パッドＰ２へと電流が流れる信号経路を遮断する。整流回路４は、複数の第２配線Ｗ２の少なくとも１本の電圧レベルが閾値以上の場合に、複数の第１パッドＰ１の少なくとも一つから対応する第２パッドＰ２への信号経路に電流を流す。この場合、整流回路４は、複数の第１ダイオードＤ１とは逆向きに直列接続された複数の第２ダイオードＤ２を有する。複数の第２ダイオードＤ２のうち一端側の第２ダイオードＤ２のカソードは、第２パッドＰ２に接続される。複数の第２ダイオードＤ２のうち他端側の第２ダイオードＤ２のアノードは、第１パッドＰ１に接続される。
図１に示すように、各半導体チップ２には、コントローラ３との間で信号伝送を行う複数種類の第２パッドＰ２が設けられている。この場合、コントローラ３と複数の半導体チップ２との間には、複数種類の第２パッドＰ２と電気的に導通する複数の第１配線Ｗ１が配置される。コントローラ３は、不良検出時に、第１配線Ｗ１のそれぞれから、対応する第２パッドＰ２と第１パッドＰ１を介して対応する第２配線Ｗ２に流れる電流を検出する。複数の第１配線Ｗ１のそれぞれに別個に整流回路４が接続される。各整流回路４は、第２配線Ｗ２の電圧レベルが所定の閾値未満の場合には、対応する第２パッドＰ２から第１パッドＰ１へと電流が流れる信号経路を遮断する。各整流回路４は、第２配線Ｗ２の電圧レベルが閾値以上の場合に、対応する第２パッドＰ２から第１パッドＰ１への信号経路に電流を流す。また、各整流回路４は、複数の第２配線Ｗ２の電圧レベルが所定の閾値未満の場合には、複数の第１パッドＰ１から対応する第２パッドＰ２へと電流が流れる信号経路を遮断する。各整流回路４は、複数の第２配線Ｗ２の少なくとも１本の電圧レベルが閾値以上の場合には、複数の第１パッドＰ１の少なくとも一つから対応する第２パッドＰ２への信号経路に電流を流してもよい。
半導体チップを積層した積層体を、他の半導体チップとボンディングワイヤで接続してパッケージングする積層化技術が急速に普及している。半導体チップの積層数が多い場合、積層された各半導体チップのパッドにボンディングワイヤを取り付けると、パッケージ内のワイヤ数が多くなりすぎるため、同種の信号については、複数の半導体チップのパッド同士を積層方向に導通させて、代表する半導体チップのパッドだけにボンディングワイヤを接続することで、ワイヤ数を減らす手法がある。この場合、コントローラからボンディングワイヤで伝送される信号に何らかの不良が検出された場合、パッケージの外側からは不良箇所を特定するのが困難になる。
図１に示す半導体システム１は、最小構成では、コントローラ３と、２つの半導体チップ２とを備えていればよい。以下では、これら２つの半導体チップ２を第１半導体チップ２ａ及び第２半導体チップ２ｂと呼ぶ。例えば、第１半導体チップ２ａ及び第２半導体チップ２ｂはそれぞれ、１つの第１パッドＰ１と、２つの第２パッドＰ２とを有する。以下では、第１半導体チップ２ａ内の２つの第２パッドＰ２を、第３パッドＰ２ａ、第５パッドＰ２ｃと呼び、第２半導体チップ２ｂ内の２つの第２パッドＰ２を、第４パッドＰ２ｂ、第６パッドＰ２ｄと呼ぶ。
上述したように、コントローラ３と各半導体チップ２は第１配線Ｗ１で信号伝送を行う。以下では、コントローラ３、第１半導体チップ２ａ内の第３パッドＰ２ａ、及び第２半導体チップ２ｂ内の第４パッドＰ２ｂとの間で第１信号を伝送する第１配線Ｗ１を第１配線Ｗ１ａと呼び、コントローラ３、第１半導体チップ２ａ内の第５パッドＰ２ｃ、及び第２半導体チップ２ｂ内の第６パッドＰ２ｄとの間で第１信号とは異なる第２信号を伝送する第１配線Ｗ１を第４配線Ｗ１ｂと呼ぶ。
上述したように、図１に示す半導体システム１内の各半導体チップ２は、第１パッドＰ１と、第２配線Ｗ２とを有する。以下では、第１半導体チップ２ａ内の第１パッドＰ１を第１パッドＰ１ａ、第１パッドＰ１ａに接続される第２配線Ｗ２を第２配線Ｗ２ａと呼ぶ。また、第２半導体チップ２ｂ内の第１パッドＰ１を第２パッドＰ１ｂと呼び、第２パッドＰ１ｂに接続される第２配線Ｗ２を第３配線Ｗ２ｂと呼ぶ。
上述したように、図１に示す半導体システム内の各半導体チップ２は整流回路４を有する。以下では、第１半導体チップ２ａ内の第１パッドＰ１ａと第３パッドＰ２ａの間に配置される整流回路４を第１整流回路４ａと呼び、第２半導体チップ２ｂ内の第２パッドＰ１ｂと第４パッドＰ２ｂの間に配置される整流回路４を第２整流回路４ｂと呼ぶ。また、第１半導体チップ２ａ内の第１パッドＰ１ａと第５パッドＰ２ｃの間に配置される整流回路４を第３整流回路４ｃと呼び、第２半導体チップ２ｂ内の第２パッドＰ１ｂと第６パッドＰ２ｄの間に配置される整流回路４を第４整流回路４ｄと呼ぶ。
上述したように、図１の整流回路４は、向きが互いに異なる複数のダイオードＤ１と複数のダイオードＤ２を有する。以下では、第１整流回路４ａ内の複数のダイオードＤ１を複数の第１ダイオードＤ１ａと呼び、第２整流回路４ｂ内の複数のダイオードＤ１を複数の第２ダイオードＤ１ｂと呼ぶ。また、以下では、第１整流回路４ａ内の複数のダイオードＤ２を複数の第３ダイオードＤ２ａと呼び、第２整流回路４ｂ内の複数のダイオードＤ２を複数の第４ダイオードＤ２ｂと呼ぶ。
このように、第１半導体チップ２ａは、第１パッドＰ１ａと、第３パッドＰ２ａと、第５パッドＰ２ｃと、複数の第１ダイオードＤ１ａ及び複数の第３ダイオードＤ２ａを有する第１整流回路４ａと、第１整流回路４ａと同じ構成の第３整流回路４ｃとを有する。第２半導体チップ２ｂは、第２パッドＰ１ｂと、第４パッドＰ２ｂと、第６パッドＰ２ｄと、複数の第２ダイオードＤ１ｂ及び複数の第４ダイオードＤ２ｂを有する第２整流回路４ｂと、第２整流回路４ｂと同じ構成の第４整流回路４ｄとを有する。コントローラ３は、第１配線Ｗ１ａを介して、第１半導体チップ２ａ及び第２半導体チップ２ｂとの間で第１信号を伝送する。第１半導体チップ２ａは、第１配線Ｗ１ａを流れる電流を第２配線Ｗ２ａにてコントローラ３に帰還させる。第２半導体チップ２ｂは、第１配線Ｗ１ａを流れる電流を第３配線Ｗ２ｂにてコントローラ３に帰還させる。また、コントローラ３は、第４配線Ｗ１ｂを介して、第１半導体チップ２ａ及び第２半導体チップ２ｂとの間で第２信号を伝送する。第１半導体チップ２ａは、第４配線Ｗ１ｂを流れる電流を第２配線Ｗ２ａにてコントローラ３に帰還させる。第２半導体チップ２ｂは、第４配線Ｗ１ｂを流れる電流を第３配線Ｗ２ｂにてコントローラ３に帰還させる。
第１の実施形態に係る半導体システム１では、積層された複数の半導体チップ２とコントローラ３との間で信号を伝送する第１配線Ｗ１の不良を検出するために、各半導体チップ２の第１パッドＰ１とコントローラ３とを接続する第２配線Ｗ２を設ける。そして、コントローラ３が第１配線Ｗ１に送った信号に応じた電流を、各第２配線Ｗ２からコントローラ３に帰還させる。これにより、第１配線Ｗ１のコントローラ３側の端部から、各半導体チップ２の第２パッドＰ２までの信号経路での短絡や断線等の不良を半導体チップ２ごとに個別に検出できる。よって、本実施形態によれば、積層された複数の半導体チップ２とコントローラ３との間の配線経路の不良箇所を簡易かつ正確に特定できる。
また、本実施形態では、第１配線Ｗ１と複数の第２配線Ｗ２の間に複数の整流回路４を設けているので、コントローラ３が第１配線Ｗ１に所定の閾値以上の電圧レベルの信号を供給した場合のみ、第１配線Ｗ１から第２配線Ｗ２に電流が流れる。そのため、動作モードの切替を行う切替回路を設けなくても、第１配線Ｗ１の電圧レベルを変えるだけで、第１配線Ｗ１の不良検出を行う第１モードと、複数の半導体チップ２を通常動作させる第２モードとを切り替えることができる。
（第２の実施形態）
第２の実施形態は、図１の整流回路４の代わりに切替回路５を設けるものである。図２は第２の実施形態に係る半導体システム１ａの主要部を模式的に示す平面図である。図２の半導体システム１ａは、図１と同様に、積層された複数の半導体チップ２と、コントローラ３とを備えている。
図２に示すように、複数の半導体チップ２のそれぞれは、複数種類の第２パッドＰ２と第１パッドＰ１とを電気的に導通するか否かを切り替える複数の切替回路５を有する。コントローラ３は、複数の切替回路５のうち一つを選択して、対応する第２パッドＰ２と第１パッドＰ１とを電気的に導通させて、第１パッドＰ１に流れる電流を検出する。
複数の切替回路５は、コントローラ３からの切替制御信号ＳＣに基づいて、対応する第２パッドＰ２と第１パッドＰ１とを電気的に導通するか否かを切り替える。コントローラ３と複数の半導体チップ２の間には、第１の実施形態に係る半導体システム１と同様に複数の第１配線Ｗ１と複数の第２配線Ｗ２が配置されることに加えて、切替制御信号ＳＣ用の第３配線Ｗ３が配置されている。切替制御信号ＳＣはすべての切替回路５の切替制御を行うことができるため、第３配線Ｗ３も１本だけでよい。コントローラ３は、切替制御信号ＳＣの論理を切替制御することにより、すべての切替回路５に対応する第２パッドＰ２と第１パッドＰ１を電気的に導通させるか否かを切り替えることができる。より具体的には、コントローラ３は、例えば切替制御信号ＳＣをハイレベルにすることで、各切替回路５を介して、対応する第２パッドＰ２と第１パッドＰ１を導通させることができる。この場合、第２パッドＰ２に繋がる第１配線Ｗ１上の信号に応じた電流が、第２パッドＰ２と第１パッドＰ１を介して、対応する第２配線Ｗ２に帰還される。
コントローラ３は、複数の第１配線Ｗ１に印加する電圧を個別に制御できるため、各第１配線Ｗ１の断線等の不良を個別に検出できる。第１の実施形態では、第１モード時に複数の第１配線Ｗ１に所定の閾値以上の電圧レベルの信号を供給したが、本実施形態では、第１モードと第２モードでは、複数の第１配線Ｗ１に供給する信号の電圧レベルに差異はない。このため、コントローラ３側の制御が容易になる。
複数の切替回路５の具体的な回路構成は問わない。図２の例では第１パッドＰ１と第２パッドＰ２の間に並列接続されたＮＭＯＳトランジスタＱ１及びＰＭＯＳトランジスタＱ２と、インバータ６とを有する。インバータ６には切替制御信号ＳＣが入力され、インバータ６の出力はＰＭＯＳトランジスタＱ２のゲートに入力される。ＮＭＯＳトランジスタＱ１のゲートには切替制御信号ＳＣが入力される。
図２に示す半導体システム１ａは、最小構成では、コントローラ３と、２つの半導体チップ２とを備えていればよい。以下では、これら２つの半導体チップ２を第１半導体チップ２ａ’及び第２半導体チップ２ｂ’と呼ぶ。以下では、図１の第１半導体チップ２ａと第２半導体チップ２ｂとの相違点を中心に説明する。
第１半導体チップ２ａ’は、図１の第１半導体チップ２ａ内の第１整流回路４ａと第３整流回路４ｃの代わりに、第１切替回路５ａと第２切替回路５ｂを有する。また、第２半導体チップ２ｂ’は、図１の第１半導体チップ２ｂ内の第２整流回路４ｂと第４整流回路４ｄの代わりに、第３切替回路５ｃと第４切替回路５ｄを有する。第１切替回路５ａは、第１パッドＰ１ａと第３パッドＰ２ａとを電気的に導通するか否かを切り替える。第２切替回路５ｂは、第１パッドＰ１ａと第５パッドＰ２ｃとを電気的に導通するか否かを切り替える。第３切替回路５ｃは、第２パッドＰ１ｂと第４パッドＰ２ｂとを電気的に導通するか否かを切り替える。第４切替回路５ｄは、第２パッドＰ１ｂと第６パッドＰ２ｄとを電気的に導通するか否かを切り替える。コントローラ３は、第１切替回路５ａを導通状態にして、第３パッドＰ２ａと第１パッドＰ１ａとを電気的に導通させて、第１パッドＰ１ａに流れる電流を検出する。コントローラ３は、第２切替回路５ｂを導通状態にして、第５パッドＰ２ｃと第１パッドＰ１ａとを電気的に導通させて、第１パッドＰ１ａに流れる電流を検出する。コントローラ３は、第３切替回路５ｃを導通状態にして、第４パッドＰ２ｂと第２パッドＰ１ｂとを電気的に導通させて、第２パッドＰ１ｂに流れる電流を検出する。コントローラ３は、第４切替回路５ｄを導通状態にして、第６パッドＰ２ｄと第２パッドＰ１ｂとを電気的に導通させて、第２パッドＰ１ｂに流れる電流を検出する。
このように、第２の実施形態では、コントローラ３と複数の半導体チップ２の間に配置される信号伝送用の複数の第１配線Ｗ１に電気的に接続される複数の第１パッドＰ１と第２パッドＰ２の間に複数の切替回路５を設ける。コントローラ３は、切替制御信号ＳＣにより、複数の切替回路５のいずれかを選択して、選択された切替回路５を介して、対応する第１配線Ｗ１からの電流を第２配線Ｗ２に帰還させることができる。
第２の実施形態では、第１パッドＰ１と第２パッドＰ２とを電気的に導通するか否かを切替回路５で切り替えるため、第１モード時に複数の第１配線Ｗ１の電圧レベルを第２モードよりも引き上げる必要がなくなり、コントローラ３の内部構成及び制御が複雑化するおそれはない。
なお、図２では、コントローラ３から出力される共通の切替制御信号ＳＣに基づいて、すべての切替回路５の切替制御を行っているが、切替回路５ごとに別個の切替制御信号ＳＣを設けてもよい。この場合、切替回路５の数に等しい数の第３配線Ｗ３がコントローラ３と複数の半導体チップ２の間に配置され、各第３配線Ｗ３を介して対応する切替制御信号ＳＣが各半導体チップ２に供給される。
（第３の実施形態）
上述した第１及び第２の実施形態に係る半導体システム１、１ａ内の積層された複数の半導体チップ２として、ＮＡＮＤフラッシュメモリチップを用いることができる。
図３は第１又は第２の実施形態に係る半導体システム１、１ａの一具体例であるメモリシステム１０の概略構成を示すブロック図である。図３のメモリシステム１０は、ＮＡＮＤフラッシュメモリ１００と、コントローラ２００と、ホスト機器３００とを備えている。ＮＡＮＤフラッシュメモリ１００は、複数のＮＡＮＤフラッシュメモリチップを積層した積層体である。
ＮＡＮＤフラッシュメモリ１００を構成する複数のフラッシュメモリチップのそれぞれは、メモリセルアレイ１１０を有する。メモリセルアレイ１１０内の各メモリセルは、データを不揮発に記憶する。複数のフラッシュメモリチップはいずれも同じ内部構成を有する。また、各フラッシュメモリチップは、コントローラインタフェース（Ｉ／Ｆ）回路１７０を有する。コントローラＩ／Ｆ回路１７０の内部には、図１及び図２に示したように、複数の第２パッドＰ２と、整流回路４又は切替回路５と、第１パッドＰ１とが設けられている。第２配線Ｗ２と第１パッドＰ１は、フラッシュメモリチップごとに設けられる。また、コントローラＩ／Ｆ回路１７０の内部に図２の第３パッドＰ３が設けられ、第３パッドＰ３に接続される第３配線Ｗ３が設けられる場合もある。
コントローラ２００は、ＮＡＮＤフラッシュメモリ１００との間で各種の信号を送受する。また、コントローラ２００は、ホストバス１２によってホスト機器３００に接続される。
コントローラ２００とＮＡＮＤフラッシュメモリ１００とは、各種の信号を送受するための複数の第１配線Ｗ１と複数の第２配線Ｗ２で接続されている。複数の第１配線Ｗ１は、上述したように、チップイネーブル信号ＣＥｎ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥなどを送受する。
コントローラ２００は、ＮＡＮＤフラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤフラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばパーソナルコンピュータ等の電子機器である。
コントローラ２００は、ホストインタフェース（Ｉ／Ｆ）回路２１０、内蔵メモリ（ＲＡＭ：Random Access Memory）２２０、プロセッサ（ＣＰＵ：Central Processing Unit）２３０、バッファメモリ２４０、ＮＡＮＤインタフェース（Ｉ／Ｆ）回路２５０、及びＥＣＣ（Error Checking and Correcting）回路２６０を備えている。
ホストＩ／Ｆ回路２１０は、ホストバス１２を介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。またＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。例えばＣＰＵ２３０は、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤＩ／Ｆ回路２５０に対して書き込み命令を発行する。読み出し及び消去の際も同様である。またＣＰＵ２３０は、ウェアレベリング等、ＮＡＮＤフラッシュメモリ１００を管理するための様々な処理を実行する。なお、以下で説明するコントローラ２００の動作はファームウェアをＣＰＵが実行することで実現されても良いし、またはハードウェアで実現されても良い。
ＮＡＮＤＩ／Ｆ回路２５０は、ＮＡＮＤフラッシュメモリ１００内のコントローラＩ／Ｆ回路１７０と各種の信号を送受し、ＮＡＮＤフラッシュメモリ１００との通信を司る。そしてＮＡＮＤＩ／Ｆ回路２５０は、ＣＰＵ２３０から受信した命令に基づき、種々の信号をＮＡＮＤフラッシュメモリ１００へ送信し、またＮＡＮＤフラッシュメモリ１００から受信する。バッファメモリ２４０は、書き込みデータや読み出しデータを一時的に保持する。
ＲＡＭ２２０は、例えばＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。そしてＲＡＭ２２０は、ＮＡＮＤフラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
ＥＣＣ回路２６０は、ＮＡＮＤフラッシュメモリ１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与する。データの読み出し時には読み出しデータに誤りが存在するか否かの判定を行い、読み出しデータに誤りが存在すると判定する場合、誤り訂正符号を用いて読み出しデータに対する誤り訂正処理を行う。
次に、ＮＡＮＤフラッシュメモリ１００の構成について説明する。ＮＡＮＤフラッシュメモリ１００は、上述したように、コントローラＩ／Ｆ回路１７０の他に、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、カラム制御回路１４０、レジスタ群１５０、及びシーケンサ１６０を備える。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図３では一例として４つのブロックＢＬＫ０～ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。
ロウデコーダ１２０は、ブロックＢＬＫ０～ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおけるロウ方向を選択する。ドライバ回路１３０は、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
カラム制御回路１４０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。そして、このデータをコントローラ２００に出力する。データの書き込み時には、コントローラ２００から受信した書き込みデータを、メモリセルアレイ１１０に転送する。
レジスタ群１５０は、アドレスレジスタやコマンドレジスタなどを有する。アドレスレジスタは、コントローラ２００から受信したアドレスを保持する。コマンドレジスタは、コントローラ２００から受信したコマンドを保持する。
シーケンサ１６０は、レジスタ群１５０に保持された種々の情報に基づき、ＮＡＮＤフラッシュメモリ１００全体の動作を制御する。
図３のＮＡＮＤフラッシュメモリ１００は、図１や図２に示すように、積層された複数のフラッシュメモリチップで構成される。積層数を増やすことで、ＮＡＮＤフラッシュメモリ１００のメモリ容量を任意に増やすことができる。
図４は３次元構造のＮＡＮＤフラッシュメモリセルアレイ１１０の一例を示す回路図である。図４は、３次元構造のＮＡＮＤフラッシュメモリセルアレイ１１０内の複数のブロックのうちの１つのブロックＢＬＫの回路構成を示している。ＮＡＮＤフラッシュメモリセルアレイ１１０の他のブロックも図４と同様の回路構成を有する。
図４に示すように、ブロックＢＬＫは、例えば４つのフィンガーＦＮＧ（ＦＮＧ０～ＦＮＧ３）を有する。また各々のフィンガーＦＮＧは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば縦続接続された８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを有する。本明細書では、各々のフィンガーＦＮＧをストリングＳｔと呼ぶ場合がある。
なお、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＴの個数は８個に限られない。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２の間に、その電流経路が直列接続されるようにして配置されている。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は、選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は、選択トランジスタＳＴ２の電流経路の一端に接続されている。
フィンガーＦＮＧ０～ＦＮＧ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。他方で、選択トランジスタＳＴ２のゲートは、複数のフィンガーＦＮＧ間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のフィンガーＦＮＧ０～ＦＮＧ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもフィンガーＦＮＧ０～ＦＮＧ３のそれぞれ毎に独立している。
ＮＡＮＤストリングＮＳを構成するメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲート電極には、それぞれワード線ＷＬ０～ＷＬ７が接続されており、また、同一のフィンガーＦＮＧ内の各ＮＡＮＤストリングＮＳ中のｉ番目のメモリセルトランジスタＭＴｉ（ｉ＝０～７）は、同一のワード線ＷＬｉ（ｉ＝０～７）によって共通接続されている。すなわち、ブロックＢＬＫ内の同一行のメモリセルトランジスタＭＴｉの制御ゲート電極は、同一のワード線ＷＬｉに接続される。
各ＮＡＮＤストリングＮＳは、ワード線ＷＬｉに接続するとともにビット線にも接続される。各ＮＡＮＤストリングＮＳ内の各メモリセルは、ワード線ＷＬｉ及びセレクトゲート線ＳＧＤ０～ＳＧＤ３を識別するアドレスとビット線を識別するアドレスとで識別可能である。上述した通り、同一のブロックＢＬＫ内にあるメモリセル（メモリセルトランジスタＭＴ）のデータは、一括して消去される。一方、データの読み出し及び書き込みは、物理セクタＭＳ単位で行われる。１物理セクタＭＳは、１つのワード線ＷＬｉに接続され、かつ１つのフィンガーＦＮＧに属する複数のメモリセルを含む。
コントローラ２００は、一つのフィンガーＦＮＧ内の１本のワード線ＷＬｉに接続されている全ＮＡＮＤストリングＮＳを単位として、書込み（プログラム）を行う。このため、コントローラ２００がプログラムを行うデータ量の単位は、４ビット×ビット線数になる。
リード動作及びプログラム動作時において、物理アドレスに応じて、１本のワード線ＷＬｉ及び１本のセレクトゲート線ＳＧＤが選択され、物理セクタＭＳが選択される。なお、本明細書では、メモリセルにデータを書き込むことを、必要に応じてプログラムと呼ぶ。
図３及び図４に示すように、コントローラ２００とＮＡＮＤフラッシュメモリ１００とは、複数の信号を送受する。このため、コントローラ２００とＮＡＮＤフラッシュメモリ１００とのボンディングワイヤ数が増える。また、ＮＡＮＤフラッシュメモリ１００を構成する各フラッシュメモリチップは、微細化が進むとともに、フラッシュメモリチップの積層数も増える傾向にある。このため、コントローラ２００からボンディングワイヤが断線や短絡等の不良を起こすと、その不良箇所を特定するのが著しく困難になる。
本実施形態に係るメモリシステム１０では、第１及び第２の実施形態に係る半導体システム１、１ａと同様に、複数の第１配線Ｗ１で送受される各信号に応じた電流を、各フラッシュメモリチップ内の第１パッドＰ１から第２配線Ｗ２を介してコントローラ２００に帰還させるため、コントローラ２００は、個々の第１配線Ｗ１が不良を起こしたか否かを簡易かつ正確に特定できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、１ａ 半導体システム、２ 半導体チップ、３ コントローラ、４ 整流回路、５ 切替回路、６ インバータ、１０ メモリシステム、１２ ホストバス、１００ ＮＡＮＤフラッシュメモリ、１１０ メモリセルアレイ、１２０ ロウデコーダ、１３０ ドライバ回路、１４０ カラム制御回路、１５０ レジスタ群、１６０ シーケンサ、１７０ コントローラインタフェース回路、２００ コントローラ、２１０ ホストインタフェース回路、２２０ 内蔵メモリ（ＲＡＭ）、２３０ プロセッサ（ＣＰＵ）、２４０ バッファメモリ、２５０ ＮＡＮＤインタフェース回路、２６０ ＥＣＣ回路、３００ ホスト機器

Claims (20)

  1. 第１半導体チップと、
    前記第１半導体チップの上方に積層された第２半導体チップと、
    前記第１半導体チップ及び前記第２半導体チップを制御するコントローラと、
    前記コントローラ、前記第１半導体チップ、及び前記第２半導体チップとの間で第１信号を伝送する第１配線と、
    前記コントローラと前記第１半導体チップとに接続され、前記第１配線を流れる電流を前記コントローラに帰還させる第２配線と、
    前記コントローラと前記第２半導体チップとに接続され、前記第１配線を流れる電流を前記コントローラに帰還させる第３配線と、を備える、半導体システム。
  2. 前記コントローラは、前記第２配線もしくは前記第３配線に流れる電流に基づいて、前記第１配線の不良を検出する、請求項１に記載の半導体システム。
  3. 前記コントローラは、前記第１配線の不良を検出する第１モード、もしくは、前記第１及び第２半導体チップを通常動作させる第２モードに切り替えて前記第１及び第２半導体チップを制御し、
    前記第１モード時に前記第１配線に供給する電圧レベルを、前記第２モード時に前記第１配線に供給する電圧レベルよりも高くする、請求項１又は２に記載の半導体システム。
  4. 前記第２モード時には、前記第１配線から前記第２及び第３配線へと電流が流れる信号経路は遮断される、請求項３に記載の半導体システム。
  5. 前記第１半導体チップは、前記第２配線の一端に接続される第１パッドを有し、
    前記第２半導体チップは、前記第３配線の一端に接続される第２パッドを有し、
    前記コントローラは、前記第１モード時には、前記第１配線から、前記第１パッドを介して、前記第２配線に流れる電流を検出し、
    前記コントローラは、前記第１モード時には、前記第１配線から、前記第２パッドを介して、前記第３配線に流れる電流を検出する、請求項３又は４に記載の半導体システム。
  6. 前記第１半導体チップは、前記第１配線と電気的に導通する第３パッドを備え、
    前記第２半導体チップは、前記第１配線と電気的に導通する第４パッドを備え、
    前記コントローラは、前記第１モード時には、前記第１配線から、前記第３パッドと前記第１パッドとを介して、前記第２配線に流れる電流を検出し、
    前記コントローラは、前記第１モード時には、前記第１配線から、前記第４パッドと前記第２パッドとを介して、前記第３配線に流れる電流を検出する、請求項５に記載の半導体システム。
  7. 前記第１配線の一端は前記コントローラに接続され、かつ前記第１配線の他端は前記第３又は第４パッドに接続され、
    前記第３パッドと前記第４パッドとは、電気的に導通しており、
    前記第１配線から、前記第１半導体チップの前記第３パッドに流れる電流は、前記第１パッドを介して、前記第２配線に流れ、
    前記第１配線から、前記第２半導体チップの前記第４パッドに流れる電流は、前記第２パッドを介して、前記第３配線に流れる、請求項６に記載の半導体システム。
  8. 前記第１半導体チップは、前記第１信号とは異なる第２信号を伝送する第５パッドを有し、
    前記第２半導体チップは、前記第２信号を伝送する第６パッドを有し、
    前記コントローラ、前記第１半導体チップ、及び前記第２半導体チップとの間には、前記第５及び第６パッドと電気的に導通する第４配線が配置され、
    前記コントローラは、前記第４配線から、前記第５パッドと前記第１パッドとを介して、前記第２配線に流れる電流を検出し、
    前記コントローラは、前記第４配線から、前記第６パッドと前記第２パッドとを介して、前記第３配線に流れる電流を検出する、請求項６又は７に記載の半導体システム。
  9. 前記第１半導体チップは、前記第１パッドと前記第３パッドの間に配置される第１整流回路を有し、
    前記第２半導体チップは、前記第２パッドと前記第４パッドの間に配置される第２整流回路を有し、
    前記第１整流回路は、前記第１配線の電圧レベルが所定の閾値未満の場合には、前記第３パッドから前記第１パッドへと電流が流れる信号経路を遮断し、前記第１配線の電圧レベルが前記閾値以上の場合には、前記第３パッドから前記第１パッドへの信号経路に電流を流し、
    前記第２整流回路は、前記第１配線の電圧レベルが所定の閾値未満の場合には、前記第４パッドから前記第２パッドへと電流が流れる信号経路を遮断し、前記第１配線の電圧レベルが前記閾値以上の場合には、前記第４パッドから前記第２パッドへの信号経路に電流を流す、請求項６乃至８のいずれか一項に記載の半導体システム。
  10. 前記第１半導体チップは、前記第１パッドと前記第５パッドとの間に配置される第３整流回路を有し、
    前記第２半導体チップは、前記第２パッドと前記第６パッドとの間に配置される第４整流回路を有し、
    前記第３整流回路は、前記第４配線の電圧レベルが所定の閾値未満の場合には、前記第５パッドから前記第１パッドへの電流を遮断し、前記第４配線の電圧レベルが前記閾値以上の場合に、前記第５パッドから前記第１パッドに電流を流し、
    前記第４整流回路は、前記第４配線の電圧レベルが所定の閾値未満の場合には、前記第６パッドから前記第２パッドへの電流を遮断し、前記第４配線の電圧レベルが前記閾値以上の場合に、前記第６パッドから前記第２パッドに電流を流す、請求項８に記載の半導体システム。
  11. 前記第１整流回路は、整流方向をそれぞれ一致させて直列接続された複数の第１ダイオードを有し、
    前記複数の第１ダイオードのうち一端側の第１ダイオードのアノードは、前記第３パッドに接続され、
    前記複数の第１ダイオードのうち他端側の第１ダイオードのカソードは、前記第１パッドに接続される、請求項９に記載の半導体システム。
  12. 前記第２整流回路は、整流方向をそれぞれ一致させて直列接続された複数の第２ダイオードを有し、
    前記複数の第２ダイオードのうち一端側の第２ダイオードのアノードは、前記第４パッドに接続され、
    前記複数の第２ダイオードのうち他端側の第２ダイオードのカソードは、前記第２パッドに接続される、請求項９に記載の半導体システム。
  13. 前記第１整流回路は、前記第２配線の電圧レベルが所定の閾値未満の場合には、前記第１パッドから前記第３パッドへと電流が流れる信号経路を遮断し、前記第２配線の電圧レベルが前記閾値以上の場合には、前記第１パッドから前記第３パッドへの信号経路に電流を流す、請求項９に記載の半導体システム。
  14. 前記第２整流回路は、前記第３配線の電圧レベルが所定の閾値未満の場合には、前記第２パッドから前記第４パッドへと電流が流れる信号経路を遮断し、前記第３配線の電圧レベルが前記閾値以上の場合には、前記第２パッドから前記第４パッドへの信号経路に電流を流す、請求項９に記載の半導体システム。
  15. 前記第１整流回路は、前記複数の第１ダイオードとは逆向きに直列接続された複数の第３ダイオードを有し、
    前記複数の第３ダイオードのうち一端側の第３ダイオードのカソードは、前記第３パッドに接続され、
    前記複数の第３ダイオードのうち他端側の第３ダイオードのアノードは、前記第１パッドに接続される、請求項１１に記載の半導体システム。
  16. 前記第２整流回路は、前記複数の第２ダイオードとは逆向きに直列接続された複数の第４ダイオードを有し、
    前記複数の第４ダイオードのうち一端側の第４ダイオードのカソードは、前記第４パッドに接続され、
    前記複数の第４ダイオードのうち他端側の第４ダイオードのアノードは、前記第２パッドに接続される、請求項１２に記載の半導体システム。
  17. 前記第１半導体チップは、前記第１パッドと前記第３パッドとを電気的に導通するか否かを切り替える第１切替回路と、前記第１パッドと前記第５パッドとを電気的に導通するか否かを切り替える第２切替回路と、を有し、
    前記第２半導体チップは、前記第２パッドと前記第４パッドとを電気的に導通するか否かを切り替える第３切替回路と、前記第２パッドと前記第６パッドとを電気的に導通するか否かを切り替える第４切替回路と、を有し、
    前記コントローラは、前記第１切替回路を導通状態にして、前記第３パッドと前記第１パッドとを電気的に導通させて、前記第１パッドに流れる電流を検出し、
    前記コントローラは、前記第２切替回路を導通状態にして、前記第５パッドと前記第１パッドとを電気的に導通させて、前記第１パッドに流れる電流を検出し、
    前記コントローラは、前記第３切替回路を導通状態にして、前記第４パッドと前記第２パッドとを電気的に導通させて、前記第２パッドに流れる電流を検出し、
    前記コントローラは、前記第４切替回路を導通状態にして、前記第６パッドと前記第２パッドとを電気的に導通させて、前記第２パッドに流れる電流を検出する、請求項８に記載の半導体システム。
  18. 前記第１及び第２半導体チップは、フラッシュメモリチップである、請求項１乃至１７のいずれか一項に記載の半導体システム。
  19. 第１半導体チップ、前記第１半導体チップの上方に積層された第２半導体チップ、前記第１半導体チップ及び前記第２半導体チップを制御するコントローラの間で第１配線を介して第１信号を伝送し、
    前記第１配線を流れる電流を、前記コントローラと前記第１半導体チップとに接続される第２配線及び前記コントローラと前記第２半導体チップとに接続される第３配線にて前記コントローラに帰還させることにより、前記第１配線の不良を検出する、配線不良検出方法。
  20. 前記第１半導体チップ、前記第２半導体チップ、前記コントローラの間で第４配線を介して、前記第１信号とは異なる第２信号を伝送し、
    前記第４配線を流れる電流を、前記第２配線及び前記第３配線にて前記コントローラに帰還させることにより、前記第４配線の不良を検出する、請求項１９に記載の配線不良検出方法。
JP2021144898A 2021-09-06 2021-09-06 半導体システム及び配線不良検出方法 Pending JP2023038019A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021144898A JP2023038019A (ja) 2021-09-06 2021-09-06 半導体システム及び配線不良検出方法
US17/679,857 US20230073181A1 (en) 2021-09-06 2022-02-24 Semiconductor system and wiring defect detecting method
TW111120678A TWI822081B (zh) 2021-09-06 2022-06-02 半導體系統及配線缺陷檢測方法
CN202210790798.9A CN115775586A (zh) 2021-09-06 2022-07-05 半导体系统及接线缺陷检测方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021144898A JP2023038019A (ja) 2021-09-06 2021-09-06 半導体システム及び配線不良検出方法

Publications (1)

Publication Number Publication Date
JP2023038019A true JP2023038019A (ja) 2023-03-16

Family

ID=85385665

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021144898A Pending JP2023038019A (ja) 2021-09-06 2021-09-06 半導体システム及び配線不良検出方法

Country Status (4)

Country Link
US (1) US20230073181A1 (ja)
JP (1) JP2023038019A (ja)
CN (1) CN115775586A (ja)
TW (1) TWI822081B (ja)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018032141A (ja) * 2016-08-23 2018-03-01 東芝メモリ株式会社 半導体装置
US10748614B2 (en) * 2016-09-13 2020-08-18 Nec Corporation Semiconductor device and programming method therefor
US10573375B1 (en) * 2018-08-28 2020-02-25 Intel Corporation Methods and circuitry for programming non-volatile resistive switches using varistors
KR20210100404A (ko) * 2020-02-06 2021-08-17 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법

Also Published As

Publication number Publication date
TW202312177A (zh) 2023-03-16
US20230073181A1 (en) 2023-03-09
CN115775586A (zh) 2023-03-10
TWI822081B (zh) 2023-11-11

Similar Documents

Publication Publication Date Title
US10580493B2 (en) Nonvolatile semiconductor memory device with a plurality of memory blocks and a shared block decoder
US10929024B2 (en) Solid state drive devices and storage systems having the same
CN113284817B (zh) 存储器装置、包括该存储器装置的存储器系统和操作方法
US7869240B2 (en) Semiconductor device and semiconductor memory tester
US10114690B2 (en) Multi-die status mode for non-volatile storage
US10943668B2 (en) Storage device for storing data using a resistive random access storage element
JP5106151B2 (ja) 積層型スタックｎａｎｄメモリ及び半導体装置
TWI655636B (zh) Semiconductor memory device
US20130051167A1 (en) Semiconductor memory device and defective cell relieving method
US20180294043A1 (en) Semiconductor integrated circuit device including test pads
US10762963B2 (en) Semiconductor memory device
JP3557022B2 (ja) 半導体記憶装置
US11256605B2 (en) Nonvolatile memory device
JP2023038019A (ja) 半導体システム及び配線不良検出方法
US20220284935A1 (en) Semiconductor memory device and memory system
CN112563278B (zh) 具有芯片到芯片接合结构的半导体装置
WO2021095469A1 (ja) ストレージシステム及びウェハ
JP2005302809A (ja) 半導体装置
US11004478B2 (en) Semiconductor memory device
US11469270B2 (en) Semiconductor storage device
US12079147B2 (en) Memory device for efficiently determining whether to perform re-training operation and memory system including the same
US20230307051A1 (en) Semiconductor memory device
US11315651B1 (en) Non-volatile memory device
US20240231697A1 (en) Memory devices that support selective setting data update and methods of operating same
TW201907525A (zh) 打線及測試方法及適應此方法的快閃記憶體裝置