CN115775586A - 半导体系统及接线缺陷检测方法 - Google Patents

半导体系统及接线缺陷检测方法 Download PDF

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Abstract

实施例提供一种半导体系统及一种接线缺陷检测方法，通过所述方法，可在不分离所述半导体系统的封装的情况下容易且准确地检测信号中的缺陷的原因。一种半导体系统包含：第一半导体芯片；第二半导体芯片，其堆叠于所述第一半导体芯片上方；控制器，其经配置以控制所述第一及第二半导体芯片；第一接线，其连接于所述控制器与所述第一及第二半导体芯片中的每一者之间，且第一信号将要通过其从所述控制器传输到所述第一及第二半导体芯片中的每一者；第二接线，其连接于所述控制器与所述第一半导体芯片之间，且流过所述第一接线到所述第一半导体芯片的所述第一信号的电流将要通过其返回到所述控制器；及第三接线，其连接于所述控制器与所述第二半导体芯片之间，且流过所述第一接线到所述第二半导体芯片的所述第一信号的电流将要通过其返回到所述控制器。

Description

半导体系统及接线缺陷检测方法
相关申请案的交叉参考
本申请案是基于且主张来自2021年9月6日申请的第2021-144898号日本专利申请案及2022年2月24日申请的第17/679857号美国专利申请案的优先权权益，所述申请案的全部内容以引用的方式并入本文中。
技术领域
本文中描述的实施例大体上涉及半导体系统及接线缺陷检测方法。
背景技术
半导体芯片通过其堆叠、使用接合线彼此连接并封装的堆叠技术已变得广泛使用。在其中在通过接合线从控制器传送的信号中检测到缺陷的情况中，需要在不分离封装的情况下容易且准确地检测所述信号中的缺陷的原因。
发明内容
实施例提供一种半导体系统及一种接线缺陷检测方法，通过所述方法，可在不分离所述半导体系统的封装的情况下容易且准确地检测信号中的缺陷的原因。
一般来说，根据一个实施例，一种半导体系统包含：第一半导体芯片；第二半导体芯片，其堆叠于所述第一半导体芯片上方；控制器，其经配置以控制所述第一及第二半导体芯片；第一接线，其连接于所述控制器与所述第一及第二半导体芯片中的每一者之间，且第一信号将要通过其从所述控制器传输到所述第一及第二半导体芯片中的每一者；第二接线，其连接于所述控制器与所述第一半导体芯片之间，且流过所述第一接线到所述第一半导体芯片的所述第一信号的电流将要通过其返回到所述控制器；及第三接线，其连接于所述控制器与所述第二半导体芯片之间，且流过所述第一接线到所述第二半导体芯片的所述第一信号的电流将要通过其返回到所述控制器。
附图说明
图1是示意性地说明根据第一实施例的半导体系统的主要组件的平面图。
图2是示意性地说明根据第二实施例的半导体系统的主要组件的平面图。
图3是说明存储器系统的轮廓的框图，所述存储器系统是根据第一及第二实施例的半导体系统的特定实例。
图4是说明具有三维结构的NAND快闪存储器单元阵列的实例的电路图。
具体实施方式
在下文中，半导体系统及接线缺陷检测方法的实施例将参考附图来描述。虽然将集中于半导体系统的主要组件进行描述，但半导体系统可具有本文中未说明或描述的组件或功能。本文在下文中的描述不希望排除本文中未说明或描述的组件或功能。
(第一实施例)
图1是示意性地说明根据第一实施例的半导体系统1的主要组件的平面图。图1的半导体系统1具备多个堆叠的半导体芯片2及控制多个半导体芯片2的控制器3。
多个半导体芯片2中的每一者是未封装的裸芯片。半导体芯片2可为任何类型。举例来说，半导体芯片2可为快闪存储器芯片。
多个堆叠的半导体芯片2中的每一者具备多个垫P1及P2。在图1中，假设多个半导体芯片2具有相同功能，且设置于每一半导体芯片2上的垫P1及P2的位置、大小及数目在全部半导体芯片2中是共同的。每一半导体芯片2通过垫P1及P2及接合线W1及W2将信号传输到控制器3/从控制器3接收信号。如稍后描述，每一半导体芯片2包含两种类型的垫P1及P2。有关垫的数目，每一半导体芯片2具备一个垫P1及一或多个垫P2。图1表示其中每一半导体芯片2具备多个垫P2的实例。
每一半导体芯片2的多个垫P2包含用于从控制器3接收信号的垫、用于将信号传输到控制器3的垫、用于双向地将信号传输到控制器3/从控制器3接收信号的垫及用于供应电力的垫。此外，单独设置于每一半导体芯片2上的垫P1是用于检测缺陷的垫，如稍后描述。
如图1中说明，多个半导体芯片2堆叠于支撑衬底(未说明)上同时稍微移位。移位原因是要促进接合线W1及W2连接到每一半导体芯片2上的垫P1及P2。当接合线W1及W2连接到多个半导体芯片2中的每一者上的垫P1及P2时，随着堆叠的半导体芯片2的数目增加，变得难以确保用于布置接合线W1及W2的空间。因此，在一些实施例中，多个堆叠的半导体芯片2上的相同类型的垫通过使用穿硅通路(TSV)、凸块、Cu-Cu连接或类似物在堆叠方向上彼此接合，且接合线W1连接到任一半导体芯片2的垫以将信号传输到控制器3/从控制器3接收信号。因此，无需增加接合线W1的数目，信号可在控制器3与多个半导体芯片2之间传输/接收。因此，堆叠的半导体芯片2的数目可根据需要增加。
在图1中，多个堆叠的半导体芯片2的对应垫P1(或P2)通过导线彼此电导通。然而，对角线是示意性的，且实际上由例如通路、Cu-Cu连接、接线模式及其它的组合来实施。
虽然图1表示其中每一半导体芯片2包含三个垫P2的实例。然而，垫P2的数目、垫P1及P2的布置位置及通过垫P2传输/接收的信号的类型是任意的。举例来说，当半导体芯片2是快闪存储器芯片时，除了与电力相关的垫外，所有垫基本上都将信号传输到控制器3/从控制器3接收信号。快闪存储器芯片中典型的垫包含用于芯片启用信号CEn的垫、用于写入启用信号WEn的垫、用于读取启用信号REn的垫、用于地址锁存启用信号ALE的垫、用于命令锁存启用信号CLE的垫及其它。芯片启用信号CEn是用于使快闪存储器芯片进入启用状态的信号。写入启用信号WEn是用于指定将数据写入到快闪存储器芯片的时序的信号。读取启用信号REn是用于指定用于从快闪存储器芯片读取数据的时序的信号。地址锁存启用信号ALE是用于指示信号DQ是地址的信号。命令锁存启用信号CLE是用于指示信号DQ是命令的信号。
如上文描述，设置于多个堆叠的半导体芯片2中的每一者上的垫P2的数目及类型是任意的，且多个半导体芯片2中的任一者上的垫P2及控制器3通过接合线W1彼此连接。举例来说，安置于最上层上的半导体芯片2的多个垫P2可分别通过接合线W1连接到控制器3。另外，如图1中说明，由于多个半导体芯片2被堆叠同时被移位，因此具有接合线W1所连接到的垫P2的半导体芯片2可能不一定是安置于最上层上的半导体芯片。
在本文中的描述中，用于在多个半导体芯片2中的每一者与控制器3之间传输信号的接合线W1将被称为第一接线W1，且用于将控制器3与每一半导体芯片2彼此连接以便检测第一接线W1中的缺陷的接合线W2将被称为第二接线W2。提供与设置于多个堆叠的半导体芯片2中的每一者上的多种类型的垫P2的数目一样多的第一接线W1。提供与堆叠的半导体芯片2的数目一样多的第二接线W2。
此外，在本文中的描述中，连接到多个第二接线W2中的每一者的半导体芯片2上的垫P1可被称为第一垫P1，且与第一接线W1电导通的垫P2可被称为第二垫P2。虽然第二垫P2是设置于半导体芯片2上的常规垫，但第一垫P1是经提供用于检测缺陷的非常规垫。第一垫P1经提供用于每一半导体芯片2，且连接到对应第二接线W2。一或多个第二垫P2设置于每一半导体芯片2上，且第一接线W1连接到半导体芯片2中的任一者的第二垫P2。
如上文描述，针对最小配置，除了上文描述的多个半导体芯片2及控制器3外，根据本实施例的半导体系统1具备至少一个第一接线W1及多个第二接线W2。第一接线W1是用于在控制器3与多个半导体芯片2之间传输信号的接线(接合线)。多个第二接线W2是用于将控制器3与多个半导体芯片2的第一垫P1彼此连接的接线(接合线)，且当执行缺陷检测时，使流过第一接线W1到控制器3的电流返回。
控制器3中具备开关SW，所述开关SW选择多个第二接线W2中的一者。基于电流流过由开关SW选择的第二接线W2，控制器3检测连接到第二接线W2的第一接线W1的缺陷。更准确地说，第一接线W1的缺陷是指通过第一接线W1从控制器3侧处的第一接线W1的端到每一半导体芯片2的第二垫P2的信号路径中的缺陷。缺陷的典型实例是短路或断开连接。
如稍后描述，在本实施例中，当控制器3通过第一接线W1向每一半导体芯片2的第二垫P2发送信号时，对应于信号的电流通过第二接线W2从第一垫P1返回到控制器3。当每一半导体芯片2具有多个第二垫P2时，控制器3可根据到控制器3的输入信号或用于在稍后将要描述的第一模式被选择之后选择任意第一接线W1的地址信号选择任意第二垫P2，且可检测连接到所选择的第二垫P2的第一接线W1的缺陷。
因为单独为每一半导体芯片2提供第二接线W2，因此控制器3可从通过第二接线W2返回的电流识别具有其中出现缺陷的信号路径的半导体芯片2。
控制器3可通过在第一模式与第二模式之间执行切换来控制多个堆叠的半导体芯片2。第一模式是用于检测用于信号传输的第一接线W1中的缺陷的模式。当第一模式被选择时，控制器3检测通过多个第二接线W2返回的电流，且基于检测到的电流检测多个相应半导体芯片2的信号路径中是否出现缺陷。更明确来说，在第一模式中，控制器3检测经由对应于任一第二垫P2的第一垫P1从第一接线W1流到对应第二接线W2的电流。
当第二模式被选择时，其中电流从第一接线W1流到多个第二接线W2的信号路径被切断。因此，控制器3通过第一接线W1将信号传输到每一半导体芯片2/从每一半导体芯片2传输信号，以使每一半导体芯片2执行正常操作。
如上文描述，每一第一接线W1的一端连接到控制器3，且其另一端连接到半导体芯片2中的任一者的第二垫P2。设置于多个半导体芯片2中的每一者上的多个第二垫P2彼此电导通。在缺陷检测期间，从第一接线W1流到多个第二垫P2中的每一者的电流通过对应第一垫P1流到对应第二接线W2。
如图1中说明，多个半导体芯片2中的每一者具备安置于第一垫P1与第二垫P2之间的整流电路4。当第一接线W1的电压电平小于预定阈值时，整流电路4切断其中电流从第二垫P2流到第一垫P1的信号路径，且当第一接线W1的电压电平等于或高于阈值时，整流电路4允许电流在信号路径中从第二垫P2流到第一垫P1。预定阈值是例如高于半导体芯片2的电源电压的电压。因此，当控制器3将第一接线W1的电压电平设置为小于预定阈值时(上文描述的第二模式)，电流不通过第二垫P2从第一接线W1流到第一垫P1，且因此，也不在第二接线W2中流动，使得控制器3无需监测第二接线W2的电流。同时，在第一模式中，控制器3有意地将第一接线W1的电压电平设置为等于或高于预定阈值，使得电流通过第二垫P2及第一垫P1从第一接线W1流到第二接线W2。
如上文描述，在第一模式中，第一接线W1的电压电平需要被设置为预定阈值或更高。因此，例如，升压电路(未说明)可设置于控制器3内部，以在第一模式期间将通过用升压电路使控制器3的电力电压升高获得的电压供应到第一接线W1。替代地，用于第一模式的电压可提前输入到控制器3，且用于第一模式的输入电压可在第一模式期间供应到第一接线W1。
通过以此方式提供整流电路4，仅当控制器3增加第一接线W1的电压电平时，电流才可通过整流电路4从第一接线W1流到第二接线W2。因此，通过监测第二接线W2的电流，控制器3可对其电压电平已增加的第一接线W1执行缺陷检测。
整流电路4具有多个第一二极管D1，其串联连接同时将其整流方向对准。第一二极管D1的阳极在多个经连接第一二极管D1的一端处连接到第二垫P2。第一二极管D1的阴极在多个经连接第一二极管D1的另一端处连接到第一垫P1。因为正常二极管的正向电压是约0.6V，因此当半导体芯片2的电力电压例如是约1.8V时，串联连接的二极管的数目被设置为例如4。因此，上述预定阈值被设置为约2.4V，且当第一接线W1的电压电平是2.4V或更多时，电流可被允许通过二极管D1从第一接线W1流到第二接线W2。
已描述其中电流通过整流电路4从第一接线W1流到第二接线W2的实例。然而，根据缺陷的类型，缺陷可能无法通过简单地监测第二接线W2的电流来正确地检测，且可凭借通过整流电路4使电流从第二接线W2返回到第一接线W1来检测。因此，当多个第二接线W2的电压电平小于预定阈值时，整流电路4切断其中电流从多个第一垫P1流到对应第二垫P2的信号路径。当多个第二接线W2中的至少一者的电压电平等于或高于阈值时，整流电路4允许电流在信号路径中从多个第一垫P1中的至少一者流到对应第二垫P2。在此情况中，整流电路4具有多个第二二极管D2，其在与多个第一二极管D1的方向相反的方向上串联连接。第二二极管D2的阴极在多个经连接第二二极管D2的一端处连接到第二垫P2。第二二极管D2的阳极在多个经连接第二二极管D2的另一端处连接到第一垫P1。
如图1中说明，每一半导体芯片2具备多种类型的第二垫P2用于相对于控制器3传输信号。在此情况中，多个第一接线W1布置于控制器3与多个半导体芯片2之间以与多种类型的第二垫P2电导通。在缺陷检测期间，控制器3检测通过对应第二垫P2及对应第一垫P1从每一第一接线W1流到对应第二接线W2的电流。整流电路4单独连接到多个第一接线W1中的每一者。当第二接线W2的电压电平小于预定阈值时，每一整流电路4切断其中电流从对应第二垫P2流到第一垫P1的信号路径。当第二接线W2的电压电平等于或高于阈值时，每一整流电路4允许电流在信号路径中从对应第二垫P2中流到对应第一垫P1。此外，当多个第二接线W2的电压电平小于预定阈值时，每一整流电路4切断其中电流从多个第一垫P1中的每一者流到对应第二垫P2的信号路径。当多个第二接线W2中的至少一者的电压电平等于或高于阈值时，每一整流电路4可允许电流在信号路径中从多个第一垫P1中的至少一者流到对应第二垫P2。
半导体芯片通过其堆叠、通过接合线彼此连接并封装的堆叠技术已变得广泛使用。在其中堆叠的半导体芯片的数目大的情况中，当接合线连接到每一堆叠的半导体芯片的垫时，封装中的导线的数目变得过大。因此，针对相同类型的信号，多个半导体芯片的垫可在堆叠方向上彼此导通，且接合线可仅连接到代表性半导体芯片的垫，借此减小导线的数目。在此情况中，当在从控制器传输到接合线的信号中检测到缺陷时，难以从封装外部识别有缺陷的位置。
针对最小配置，图1中说明的半导体系统1可具备控制器3及两个半导体芯片2。在下文中，两个半导体芯片2将被称为第一半导体芯片2a及第二半导体芯片2b。举例来说，第一半导体芯片2a及第二半导体芯片2b中的每一者具有一个第一垫P1及两个第二垫P2。在本文中的下文描述中，第一半导体芯片2a中的两个第二垫P2将被称为第三垫P2a及第五垫P2c，且第二半导体芯片2b中的两个第二垫P2将被称为第四垫P2b及第六垫P2d。
如上文描述，控制器3及每一半导体芯片2通过第一接线W1执行信号传输。在下文描述中，用于在控制器3与第一半导体芯片2a中的第三垫P2a/第二半导体芯片2b中的第四垫P2b之间传输第一信号的第一接线W1将被称为第一接线W1a，且用于在控制器3与第一半导体芯片2a中的第五垫P2c/第二半导体芯片2b中的第六垫P2d之间传输不同于第一信号的第二信号的第一接线W1将被称为第四接线W1b。
如上文描述，图1中说明的半导体系统1中的每一半导体芯片2具有第一垫P1及第二接线W2。在下文中，第一半导体芯片2a中的第一垫P1将被称为第一垫P1a，且连接到第一垫P1a的第二接线W2将被称为第二接线W2a。此外，第二半导体芯片2b中的第一垫P1将被称为第二垫P1b，且连接到第二垫P1b的第二接线W2将被称为第三接线W2b。
如上文描述，图1中说明的半导体系统中的每一半导体芯片2具有整流电路4。在下文中，安置于第一半导体芯片2a中的第一垫P1a与第三垫P2a之间的整流电路4将被称为第一整流电路4a，且安置于第二半导体芯片2b中的第二垫P1b与第四垫P2b之间的整流电路4将被称为第二整流电路4b。此外，安置于第一半导体芯片2a中的第一垫P1a与第五垫P2c之间的整流电路4将被称为第三整流电路4c，且安置于第二半导体芯片2b中的第二垫P1b与第六垫P2d之间的整流电路4将被称为第四整流电路4d。
如上文描述，图1的整流电路4具有多个二极管D1及多个二极管D2，其在方向上彼此不同。在下文中，第一整流电路4a中的多个二极管D1将被称为多个第一二极管D1a，且第二整流电路4b中的多个二极管D1将被称为多个第二二极管D1b。此外，在下文中，第一整流电路4a中的多个二极管D2将被称为多个第三二极管D2a，且第二整流电路4b中的多个二极管D2将被称为多个第四二极管D2b。
如上文描述，第一半导体芯片2a具备第一垫P1a、第三垫P2a、第五垫P2c、具有多个第一二极管D1a及多个第三二极管D2a的第一整流电路4a及具有与第一整流电路4a的配置相同的配置的第三整流电路4c。第二半导体芯片2b具备第二垫P1b、第四垫P2b、第六垫P2d、具有多个第二二极管D1b及多个第四二极管D2b的第二整流电路4b及具有与第二整流电路4b的配置相同的配置的第四整流电路4d。控制器3通过第一接线W1a向第一半导体芯片2a及第二半导体芯片2b传输第一信号。第一半导体芯片2a通过第二接线W2a使在第一接线W1a中流动的电流返回到控制器3。第二半导体芯片2b通过第三接线W2b使在第一接线W1a中流动的电流返回到控制器3。此外，控制器3通过第四接线W1b向第一半导体芯片2a及第二半导体芯片2b传输第二信号。第一半导体芯片2a通过第二接线W2a使在第四接线W1b中流动的电流返回到控制器3。第二半导体芯片2b通过第三接线W2b使在第四接线W1b中流动的电流返回到控制器3。
在根据第一实施例的半导体系统1中，为了检测用于在多个堆叠的半导体芯片2与控制器3之间传输信号的第一接线W1中的缺陷，提供用于将每一半导体芯片的第一垫P1及控制器3彼此连接的第二接线W2。接着，对应于由控制器3发送到第一接线W1的信号的电流从每一第二接线W2返回到控制器3。因此，可针对每一半导体芯片2个别地检测从控制器3侧处的第一接线W1的端到每一半导体芯片2的第二垫P2的信号路径中例如短路或断开连接的缺陷。因此，根据本实施例，多个堆叠的半导体芯片2与控制器3之间的接线路径中有缺陷的位置可被容易且准确地识别。
此外，在本实施例中，由于多个整流电路4被设置于第一接线W1与多个第二接线W2之间，因此仅当控制器3将具有等于或高于预定阈值的电压电平的信号供应到第一接线W1时，电流才从第一接线W1流到第二接线W2。因此，通过在不提供用于切换操作模式的开关电路的情况下简单地切换第一接线W1的电压电平，可在用于检测第一接线W1的缺陷的第一模式与用于正常操作多个半导体芯片2的第二模式之间实施切换。
(第二实施例)
在第二实施例中，提供开关电路5，而非图1的整流电路4。图2是示意性地说明根据第二实施例的半导体系统1a的主要组件的平面图。类似于图1，图2的半导体系统1a具备多个堆叠的半导体芯片2及控制器3。
如图2中说明，多个半导体芯片2中的每一者具有多个开关电路5，所述多个开关电路5就多种类型的第二垫P2及第一垫P1是否彼此电导通进行切换。控制器3选择多个开关电路5中的一者以使对应第二垫P2及第一垫P1彼此电导通，借此检测流过第一垫P1的电流。
多个开关电路5基于来自控制器3的开关控制信号SC就对应第二垫P2及第一垫P1是否彼此电导通进行切换。在控制器3与多个半导体芯片2之间，多个第一接线W1及多个第二接线W2如在第一实施例的半导体系统1中那样布置，且此外，安置用于开关控制信号SC的第三接线W3。由于开关控制信号SC能够对所有开关电路5执行开关控制，因此可提供仅一个第三接线W3。通过切换开关控制信号SC的逻辑，控制器3可就对应于所有开关电路5的第二垫P2及第一垫P1是否彼此电导通进行切换。更明确来说，控制器3可将开关控制信号SC设置为例如高电平，使得通过每一开关电路5，对应第二垫P2及第一垫P1可彼此电导通。在此情况中，对应于连接到第二垫P2的第一接线W1上的信号的电流通过第二垫P2及第一垫P1流到对应第二接线W2。
由于控制器3可个别地控制施加到多个第一接线W1的电压，因此可个别地检测每一第一接线W1中的例如断开连接或类似物的缺陷。在第一实施例中，具有等于或高于预定阈值的电压电平的信号在第一模式中被供应到多个第一接线W1。然而，在本实施例中，在第一及第二模式期间供应到多个第一接线W1的信号的电压电平中不存在差异。因此，促进控制器3侧处的控制。
多个开关电路5的特定电路配置不限于任何特定配置。图2的实例具有并联连接于第一垫P1及第二垫P2与反相器6之间的NMOS晶体管Q1及PMOS晶体管Q2。开关控制信号SC被输入到反相器6，且反相器6的输出被输入到PMOS晶体管Q2的栅极。开关控制信号SC被输入到NMOS晶体管Q1的栅极。
针对最小配置，图2中说明的半导体系统1a可具备控制器3及两个半导体芯片2。在下文中，两个半导体芯片2将被称为第一半导体芯片2a’及第二半导体芯片2b’。在下文中，将集中于与图1中的第一半导体芯片2a及第二半导体芯片2b的差异来进行描述。
第一半导体芯片2a’具有第一开关电路5a及第二开关电路5b，而非图1的第一半导体芯片2a中的第一整流电路4a及第三整流电路4c。此外，第二半导体芯片2b’具有第三开关电路5c及第四开关电路5d，而非图1的第一半导体芯片2b中的第二整流电路4b及第四整流电路4d。第一开关电路5a就第一垫P1a及第三垫P2a是否彼此电导通进行切换。第二开关电路5b就第一垫P1a及第五垫P2c是否彼此电导通进行切换。第三开关电路5c就第二垫P1b及第四垫P2b是否彼此电导通进行切换。第四开关电路5d就第二垫P1b及第六垫P2d是否彼此电导通进行切换。控制器3使第一开关电路5a进入导通状态以使第三垫P2a及第一垫P1a彼此电导通，借此检测流过第一垫P1a的电流。控制器3使第二开关电路5b进入导通状态以使第五垫P2c及第一垫P1a彼此电导通，借此检测流过第一垫P1a的电流。控制器3使第三开关电路5c进入导通状态以使第四垫P2b及第二垫P1b彼此电导通，借此检测流过第二垫P1b的电流。控制器3使第四开关电路5d进入导通状态以使第六垫P2d及第二垫P1b彼此电导通，借此检测流过第二垫P1b的电流。
如上文描述，在第二实施例中，多个开关电路5设置于电连接到经布置用于在控制器3与多个半导体芯片2之间进行信号传输的多个第一接线W1的多个第二垫P2与第一垫P1之间。控制器3通过开关控制信号SC选择多个开关电路5中的一者且通过所选择的开关电路5使来自对应第一接线W1的电流返回到第二接线W2。
在第二实施例中，由于开关电路5就第一垫P1及第二垫P2是否彼此电导通进行切换，因此在第一模式期间多个第一接线W1的电压电平无需升高到高于在第二模式中的电压电平，使得控制器3的内部配置及控制可能不会变得复杂化。
此外，在图2中，针对所有开关电路5的开关控制基于从控制器3输出的共同开关控制信号SC来执行。然而，单独开关控制信号SC可针对每一开关电路5形成。在此情况中，等于开关电路5的数目的数目个第三接线W3经布置于控制器3与多个半导体芯片2之间，且通过每一第三接线W3，对应开关控制信号SC被供应到每一半导体芯片2。
NAND快闪存储器芯片可在根据上文描述的第一及第二实施例的半导体系统1及1a中用作多个堆叠的半导体芯片2。
图3是说明存储器系统10的轮廓的框图，所述存储器系统10是根据第一或第二实施例的半导体系统1或1a的特定实例。图3的存储器系统10具备NAND快闪存储器100、控制器200及主机装置300。NAND快闪存储器100是堆叠的主体，其中堆叠多个NAND快闪存储器芯片。
组成NAND快闪存储器100的多个快闪存储器芯片中的每一者具有存储器单元阵列110。存储器单元阵列110中的每一存储器单元以非易失性方式存储数据。全部多个快闪存储器芯片都具有相同的内部配置。此外，每一快闪存储器芯片具有控制器接口(I/F)电路170。如图1及2中说明，多个第二垫P2、整流电路4或开关电路5及第一垫P1设置于控制器I/F电路170中。第二接线W2及第一垫P1经提供用于每一快闪存储器芯片。此外，在控制器I/F电路170中，可提供图2的第三垫P3，且第三接线W3可经提供为连接到第三垫P3。
控制器200将各种信号传输到NAND快闪存储器100/从NAND快闪存储器100接收各种信号。此外，控制器200通过主机总线12连接到主机装置300。
控制器200及NAND快闪存储器100通过多个第一接线W1及多个第二接线W2彼此连接用于传输/接收各种信号。如上文描述，多个第一接线W1传输/接收芯片启用信号CEn、写入启用信号WEn、读取启用信号REn、地址锁存启用信号ALE、命令锁存启用信号CLE及其它。
控制器200控制NAND快闪存储器100且响应于从主机装置300接收到的命令存取NAND快闪存储器100。主机装置300是例如电子装置，例如个人计算机或类似物。
控制器200具备主机接口(I/F)电路210、内置存储器(随机存取存储器(RAM))220、处理器(中央处理单元(CPU))230、缓冲器存储器240、NAND接口(I/F)电路250及错误检查及校正(ECC)电路260。
主机I/F电路210经由主机总线12连接到主机装置300且将从主机装置300接收到的命令及数据传送到CPU 230及缓冲器存储器240中的每一者。此外，响应于来自CPU 230的命令，主机I/F电路210将缓冲器存储器240中的数据传送到主机装置300。
CPU 230控制整个控制器200的操作。举例来说，当从主机装置300接收到写入命令时，CPU 230作为响应向NAND I/F电路250发出写入命令。这同样适用于读取命令及擦除命令。此外，CPU 230执行用于管理NAND快闪存储器100的各种过程，例如损耗均衡或类似物。另外，下文描述的控制器200的操作可以CPU执行固件的方式实施，或可由硬件实施。
NAND I/F电路250将各种信号传输到NAND快闪存储器100中的控制器I/F电路170/从控制器I/F电路170接收各种信号，以便执行与NAND快闪存储器100的通信。此外，基于从CPU 230接收到的命令，NAND I/F电路250向NAND快闪存储器100传输各种信号及从NAND快闪存储器100接收各种信号。缓冲器存储器240临时存储写入或读取数据。
RAM 220是半导体存储器，例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)或类似物，且用作CPU 230的工作区域。RAM 220存储用于管理NAND快闪存储器100的固件、各种管理表及其它。
ECC电路260对将要存储于NAND快闪存储器100中的数据执行错误检测过程及错误校正过程。即，针对数据写入，ECC电路260产生错误校正码(ECC)并指派所产生的ECC来写入数据。针对数据读取，ECC电路260确定在读取数据中是否存在错误，且当确定在读取数据中存在错误时，ECC电路260通过使用ECC对读取的数据执行错误校正过程。
接着将描述NAND快闪存储器100的配置。如上文描述，除了控制器I/F电路170外，NAND快闪存储器100还具备存储器单元阵列110、行解码器120、驱动器电路130、列控制电路140、寄存器组150及定序器160。
存储器单元阵列110具备包含与行及列相关联的多个非易失性存储器单元的多个块BLK。图3说明例如四个块BLK0到BLK3。接着，存储器单元阵列110存储从控制器200传送的数据。
行解码器120选择块BLK0到BLK3中的一者，且在所选择的块BLK中进一步选择行方向。驱动器电路130经由行解码器120向所选择的块BLK供应电压。
在数据读取期间，列控制电路140感测从存储器单元阵列110读取的数据，并执行必要的算术运算。接着，列控制电路140将数据输出到控制器200。在数据写入期间，列控制电路140将从控制器200接收到的写入数据传送到存储器单元阵列110。
寄存器组150具有地址寄存器、命令寄存器及其它。地址寄存器存储从控制器200接收到的地址。命令寄存器存储从控制器200接收到的命令。
定序器160基于存储于寄存器组150中的各种类型的信息控制整个NAND快闪存储器100的操作。
如图1或2中说明，图3的NAND快闪存储器100经配置有多个堆叠的快闪存储器芯片。通过增加堆叠的层的数目，可增加NAND快闪存储器100的存储器容量。
图4是说明具有三维结构的NAND快闪存储器单元阵列110的实例的电路图。图4表示具有三维结构的NAND快闪存储器单元阵列110中的多个块当中的一个块BLK的电路配置。NAND快闪存储器单元阵列110的其它块具有与图4中说明的相同的电路配置。
如图4中说明，块BLK具有例如四个指部FNG(FNG0到FNG3)。此外，每一指部FNG包含多个NAND串NS。每一NAND串NS具有级联连接的例如8个存储器单元晶体管MT(MT0到MT7)、及选择晶体管ST1及ST2。在本文中的描述中，每一指部FNG可被称为串单元SU。
此外，NAND串NS中的存储器单元晶体管MT的数目不限于8。存储器单元晶体管MT经布置使得其电流路径串联连接于选择晶体管ST1与ST2之间。存储器单元晶体管MT7的电流路径在串联连接的一端处连接到选择晶体管ST1的电流路径的一端，且存储器单元晶体管MT0的电流路径在串联连接的另一端处连接到选择晶体管ST2的电流路径的一端。
相应指部FNG0到FNG3中的选择晶体管ST1的栅极分别共同连接到选择栅极线SGD0到SGD3。同时，选择晶体管ST2的栅极跨多个指部FNG共同连接到同一选择栅极线SGS。此外，同一块BLK中的存储器单元晶体管MT0到MT7的控制栅极分别共同耦合到字线WL0到WL7。即，虽然字线WL0到WL7及选择栅极线SGS跨同一块BLK中的多个指部FNG0到FNG3共同连接，但即使在同一块BLK中，选择栅极线SGD也分别独立地用于指部FNG0到FNG3。
字线WL0到WL7分别连接到组成NAND串NS的存储器单元晶体管MT0到MT7的控制栅极电极，且同一指部FNG内的相应NAND串NS中的第i存储器单元晶体管MTi(i＝0到7)由同一字线WLi(i＝0到7)共同连接。即，块BLK的同一行中的存储器单元晶体管MTi的控制栅极电极连接到同一字线WLi。
每一NAND串NS连接到字线WLi，且还连接到位线。每一NAND串NS中的每一存储器单元可通过识别字线WLi及选择栅极线SGD0到SGD3的地址及识别位线的地址来识别。如上文描述，同一块BLK中的存储器单元(存储器单元晶体管MT)的数据被共同擦除。同时，数据读取及数据写入在物理扇区MG的单元中执行。一个物理扇区MG包含连接到一个字线WLi且属于一个指部FNG的多个存储器单元。
控制器200在连接到一个指部FNG内的一个字线WLi的所有NAND串NS的单元中执行写入(编程)。因此，其中控制器200执行编程的数据量的单元是4个位x位线的数目。
在读取操作及编程操作期间，一个字线WLi及一个选择栅极线SGD根据物理地址来选择，且一个物理扇区MG被选择。在本文中的描述中，在必要时，将数据写入到存储器单元被称为编程。
如图3及4中说明，控制器200及NAND快闪存储器100传输/接收多个信号。因此，控制器200与NAND快闪存储器100之间的接合线的数目增加。此外，随着配置NAND快闪存储器100的每一快闪存储器芯片微型化，堆叠的快闪存储器芯片的数目也趋向于增加。因此，当在来自控制器200的接合线中出现例如断开连接、短路或类似物的缺陷时，识别有缺陷的位置变得明显困难。
在根据本实施例的存储器系统10中，对应于传输到多个第一接线W1/从多个第一接线W1接收到的每一信号的电流通过第二接线W2从每一快闪存储器芯片中的第一垫P1返回到控制器200，如在根据第一及第二实施例的半导体系统1及1a中那样，使得控制器200可容易且准确地识别在个别第一接线W1中是否出现缺陷。
虽然已描述某些实施例，但这些实施例已仅举例来说呈现且不希望限制本公开的范围。实际上，本文中描述的新颖实施例可以各种其它形式体现；此外，可在不背离本公开的精神的情况下对本文中描述的实施例的形式作出各种省略、替代及改变。所附权利要求书及其等效物希望涵盖如将落在本公开的范围及精神内的此类形式或修改。
符号说明
1、1a:半导体系统
2:半导体芯片
3:控制器
4:整流电路
5:开关电路
6:反相器
10:存储器系统
12:主机总线
100:NAND快闪存储器
110:存储器单元阵列
120:行解码器
130:驱动器电路
140:列控制电路
150:寄存器组
160:定序器
170:控制器I/F电路
200:控制器
210:主机接口(I/F)电路
220:内置存储器(随机存取存储器(RAM))
230:处理器(中央处理单元(CPU))
240:缓冲器存储器
250:NAND接口(I/F)电路
260:错误检查及校正(ECC)电路
300:主机装置。

Claims (20)

1.一种半导体系统，其包括：
第一半导体芯片；
第二半导体芯片，其堆叠于所述第一半导体芯片上方；
控制器，其经配置以控制所述第一及第二半导体芯片；
第一接线，其连接于所述控制器与所述第一及第二半导体芯片中的每一者之间，且第一信号将要通过其从所述控制器传输到所述第一及第二半导体芯片中的每一者；
第二接线，其连接于所述控制器与所述第一半导体芯片之间，且流过所述第一接线到所述第一半导体芯片的所述第一信号的电流将要通过其返回到所述控制器；及
第三接线，其连接于所述控制器与所述第二半导体芯片之间，且流过所述第一接线到所述第二半导体芯片的所述第一信号的电流将要通过其返回到所述控制器。
2.根据权利要求1所述的半导体系统，其中所述控制器经配置以基于流过所述第二或第三接线的所述电流检测所述第一接线的缺陷。
3.根据权利要求1所述的半导体系统，其中
所述控制器经配置以将供应到所述第一接线的电压电平设置为在操作所述第一及第二半导体芯片的缺陷检测模式中高于在操作所述第一及第二半导体芯片的正常模式中。
4.根据权利要求3所述的半导体系统，其中在所述正常模式期间，其中所述电流从所述第一接线流到所述第二或第三接线的信号路径被切断。
5.根据权利要求4所述的半导体系统，其中
所述第一半导体芯片包含连接到所述第二接线的一端的第一垫，且所述第二半导体芯片包含连接到所述第三接线的一端的第二垫，且
在所述缺陷检测模式期间，所述控制器检测通过所述第一垫从所述第一接线流到所述第二接线的所述电流，且检测通过所述第二垫从所述第一接线流到所述第三接线的所述电流。
6.根据权利要求5所述的半导体系统，其中
所述第一半导体芯片包含与所述第一接线电导通的第三垫，且所述第二半导体芯片包含与所述第一接线电导通的第四垫，且
在所述缺陷检测模式期间，所述控制器检测通过所述第三垫及所述第一垫从所述第一接线流到所述第二接线的所述电流，且检测通过所述第四垫及所述第二垫从所述第一接线流到所述第三接线的所述电流。
7.根据权利要求6所述的半导体系统，其中
所述第一接线的一端连接到所述控制器，且所述第一接线的相对端连接到所述第三或第四垫，且所述第三及第四垫彼此电导通，且
从所述第一接线流到所述第一半导体芯片的所述第三垫的所述电流通过所述第一垫流到所述第二接线，且从所述第一接线流到所述第二半导体芯片的所述第四垫的所述电流通过所述第二垫流到所述第三接线。
8.根据权利要求7所述的半导体系统，其进一步包括：
第四接线，其连接于所述控制器与所述第一及第二半导体芯片中的每一者之间，且不同于所述第一信号的第二信号将要通过其从所述控制器传输到所述第一及第二半导体芯片中的每一者，其中
所述第一半导体芯片包含连接到所述第四接线的第五垫，且所述第二半导体芯片包含连接到所述第四接线的第六垫，且
所述控制器检测通过所述第五垫及所述第一垫从所述第四接线流到所述第二接线及通过所述第六垫及所述第二垫从所述第四接线流到所述第三接线的所述第二信号的电流。
9.根据权利要求8所述的半导体系统，其中
所述第一半导体芯片包含所述第一垫与所述第三垫之间的第一整流电路，所述第一整流电路在所述第一接线的所述电压电平小于预定阈值时切断从所述第三垫到所述第一垫的电流流动，且在所述第一接线的所述电压电平等于或高于所述阈值时允许从所述第三垫到所述第一垫的所述电流流动，且
所述第二半导体芯片包含所述第二垫与所述第四垫之间的第二整流电路，所述第二整流电路在所述第一接线的所述电压电平小于预定阈值时切断从所述第四垫到所述第二垫的电流流动，且在所述第一接线的所述电压电平等于或高于所述阈值时允许从所述第四垫到所述第二垫的所述电流流动。
10.根据权利要求9所述的半导体系统，其中
所述第一半导体芯片包含所述第一垫与所述第五垫之间的第三整流电路，所述第三整流电路在所述第四接线的电压电平小于预定阈值时切断从所述第五垫到所述第一垫的电流流动，且在所述第四接线的所述电压电平等于或高于所述阈值时允许从所述第五垫到所述第一垫的所述电流流动，且
所述第二半导体芯片包含所述第二垫与所述第六垫之间的第四整流电路，所述第四整流电路在所述第四接线的所述电压电平小于预定阈值时切断从所述第六垫到所述第二垫的电流流动，且在所述第四接线的所述电压电平等于或高于所述阈值时允许从所述第六垫到所述第二垫的所述电流流动。
11.根据权利要求9所述的半导体系统，其中
所述第一整流电路包含串联连接的多个第一二极管，其具有在相同方向上对准的整流方向，
第一二极管的阳极在所述多个第一二极管的一端处连接到所述第三垫，且
第一二极管的阴极在所述多个第一二极管的相对端处连接到所述第一垫。
12.根据权利要求11所述的半导体系统，其中
所述第一整流电路包含多个第三二极管，其具有在与串联连接的所述多个第一二极管的方向相反的方向上对准的整流方向，
第三二极管的阴极在所述多个第三二极管的一端处连接到所述第三垫，且
第三二极管的阳极在所述多个第三二极管的相对端处连接到所述第一垫。
13.根据权利要求9所述的半导体系统，其中
所述第二整流电路包含串联连接的多个第二二极管，其具有在相同方向上对准的整流方向，
第二二极管的阳极在所述多个第二二极管的一端处连接到所述第四垫，且
第二二极管的阴极在所述多个第二二极管的相对端处连接到所述第二垫。
14.根据权利要求13所述的半导体系统，其中
所述第二整流电路包含多个第四二极管，其具有在与串联连接的所述多个第二二极管的方向相反的方向上对准的整流方向，
第四二极管的阴极在所述多个第四二极管的一端处连接到所述第四垫，且
第四二极管的阳极在所述多个第四二极管的相对端处连接到所述第二垫。
15.根据权利要求9所述的半导体系统，其中
所述第一整流电路在所述第二接线的电压电平小于预定阈值时切断从所述第一垫到所述第三垫的电流流动，且在所述第二接线的所述电压电平等于或高于所述阈值时允许从所述第一垫到所述第三垫的所述电流流动。
16.根据权利要求9所述的半导体系统，其中
所述第二整流电路在所述第三接线的电压电平小于预定阈值时切断从所述第二垫到所述第四垫的电流流动，且在所述第三接线的所述电压电平等于或高于所述阈值时允许从所述第二垫到所述第四垫的所述电流流动。
17.根据权利要求8所述的半导体系统，其中
所述第一半导体芯片包含：第一开关电路，其经配置以就所述第一垫及所述第三垫是否彼此电导通进行切换；及第二开关电路，其经配置以就所述第一垫及所述第五垫是否彼此电导通进行切换，且所述第二半导体芯片包含：第三开关电路，其经配置以就所述第二垫及所述第四垫是否彼此电导通进行切换；及第四开关电路，其经配置以就所述第二垫及所述第六垫是否彼此电导通进行切换，且
所述控制器使所述第一开关电路进入导通状态以使所述第三垫及所述第一垫电导通且检测在所述第一垫中流动的所述电流，使所述第二开关电路进入所述导通状态以使所述第五垫及所述第一垫电导通且检测在所述第一垫中流动的所述电流，使所述第三开关电路进入所述导通状态以使所述第四垫及所述第二垫电导通且检测在所述第二垫中流动的所述电流，及使所述第四开关电路进入所述导通状态以使所述第六垫及所述第二垫电导通且检测在所述第二垫中流动的所述电流。
18.根据权利要求1所述的半导体系统，其中所述第一及第二半导体芯片是快闪存储器芯片。
19.一种接线缺陷检测方法，其包括：
通过第一接线将第一信号从控制器传输到第一半导体芯片及堆叠于所述第一半导体芯片上方的第二半导体芯片，所述控制器经配置以控制所述第一及第二半导体芯片；及
凭借通过连接于所述控制器与所述第一半导体芯片之间的第二接线及连接于所述控制器与所述第二半导体芯片之间的第三接线使在所述第一接线中流动的所述第一信号的电流返回到所述控制器来检测所述第一接线的缺陷。
20.根据权利要求19所述的接线缺陷检测方法，其进一步包括：
通过第四接线将不同于所述第一信号的第二信号从所述控制器传输到所述第一半导体芯片及所述第二半导体芯片；及
凭借通过所述第二接线及所述第三接线将在所述第四接线中流动的所述第二信号的电流返回到所述控制器来检测所述第四接线的缺陷。
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