WO2018051931A1 - 半導体装置およびそのプログラミング方法 - Google Patents

半導体装置およびそのプログラミング方法 Download PDF

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信 宮村
竜介 根橋
阪本　利司
幸秀 辻
旭 白
あゆ香 多田
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日本電気株式会社
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    • G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies

Definitions

  • the present invention relates to a semiconductor device and a programming method thereof.
  • the present invention relates to a semiconductor device having a variable resistance nonvolatile element and a programming method thereof.
  • the FPGA requires more than one digit more transistors in order to realize the same function, so that there is a problem that the area efficiency is poor and the power consumption is increased.
  • a variable resistance element also referred to as a variable resistance nonvolatile element
  • Examples of such a resistance change element include ReRAM (Resistance Random Access Memory) using a transition metal oxide and Nano Bridge (registered trademark) using an ionic conductor.
  • Patent Document 1 discloses a resistance change element using a solid ion conductor.
  • the variable resistance element of Patent Document 1 includes an ion conductive layer, and a first electrode and a second electrode that are disposed in contact with the opposing surface of the ion conductive layer.
  • the first electrode is made of a metal that is more easily ionized than the second electrode
  • the ion conductive layer is made of an electrolyte material containing metal ions of the metal that forms the first electrode.
  • the resistance value of the ion conductor is changed by changing the polarity of the applied voltage, and the conduction state between the two electrodes is controlled.
  • FIG. 14 is a crossbar circuit 100 in which the variable resistance element 110 of Patent Document 1 is arranged at the intersection of busbars of the crossbar.
  • the crossbar circuit 100 of FIG. 14 has a configuration in which the resistance change element 110 is arranged at a position where the plurality of first wirings 121 to 126 and the plurality of second wirings 131 to 136 cross each other.
  • the elements in the ON state are indicated by solid colors, and the elements in the OFF state are indicated by white lines.
  • the crossbar circuit 100 of FIG. 14 shows a state connected as a crossbar by turning on the variable resistance element 110 on the diagonal line.
  • Patent Document 2 discloses a crossbar switch using a resistance change element in ULSI (Ultra-Large Scale Integration).
  • ULSI Ultra-Large Scale Integration
  • FIG. 17 is a crossbar circuit 200 in which the unit elements 210 of Patent Document 2 are arranged at the intersections of crossbar buses.
  • the crossbar circuit 200 of FIG. 17 has a configuration in which unit elements 210 are arranged at positions where a plurality of first wirings 221 to 226 and a plurality of second wirings 231 to 236 cross each other.
  • the elements in the ON state are indicated by solid lines, and the elements in the OFF state are indicated by white lines.
  • the unit element 210 is turned on by turning on both the two resistance change elements constituting the unit element 210, and the unit element is turned off by turning both the two resistance change elements off. 210 is turned off.
  • the crossbar circuit 200 of FIG. 17 shows a state connected as a crossbar by turning on the unit elements 210 on the diagonal line.
  • Patent Document 3 discloses a non-volatile resistance network aggregate including two resistance networks in which a plurality of non-volatile resistance elements are connected.
  • the non-volatile resistance network assembly of Patent Document 3 performs writing so that the combined resistance value of each of the two resistance networks is different by using writing means for the two resistance networks.
  • Patent Document 4 discloses an associative memory cell using a variable resistance nonvolatile memory element.
  • the associative memory cell of Patent Document 4 includes a logic circuit that selects a current path in response to input data, and a variable resistance nonvolatile memory element that stores storage data, and performs logical operations on the input data and the storage data.
  • a resistance network whose resistance value varies depending on the result is provided.
  • the associative memory cell of Patent Document 4 includes a charge / discharge circuit in which a delay time until a signal input from the match line is output is changed according to a logical operation result of input data and storage data.
  • the crossbar circuit using the resistance change element of Patent Document 1 has the following problems.
  • FIG. 15 shows a state where a 1-bit open failure has occurred in the resistance change element 110 located at the intersection of the first wiring 123 and the second wiring 133 in the crossbar circuit 100 of FIG.
  • an open failure as shown in FIG. 15 occurs, the input from the first wiring 123 is not transmitted to the output of the second wiring 133.
  • FIG. 16 shows a state in which a 1-bit short defect is mixed in the resistance change element 110 located at the intersection of the first wiring 125 and the second wiring 133 in the crossbar circuit 100 of FIG.
  • a short circuit defect as shown in FIG. 16 occurs, the input from the first wiring 123 and the input from the first wiring 125 collide, and the output from the second wiring 133 and the output from the second wiring 135 are Indefinite.
  • FIG. 18 shows a state in which a 1-bit open failure has occurred in the unit element 210 located at the intersection of the first wiring 223 and the second wiring 233 in the crossbar circuit 200 of FIG.
  • an open defect as shown in FIG. 18 occurs, it leads to a malfunction of the circuit.
  • FIG. 19 shows a state in which a 1-bit short defect is mixed in the unit element 210 located at the intersection of the first wiring 225 and the second wiring 233 in the crossbar circuit 200 of FIG.
  • a short circuit defect as shown in FIG. 19 occurs, the circuit operation of the crossbar circuit 200 is not affected.
  • Patent Document 3 and Patent Document 4 disclose a technique for suppressing an error, but do not disclose a technique for relieving when an error occurs.
  • An object of the present invention is to provide a highly reliable crossbar circuit capable of relieving inversion of the resistance state of a resistance change element in order to solve any of the above-described problems.
  • a semiconductor device includes a first wiring extending in a first direction, a second wiring extending in a second direction crossing the first direction, and at least two resistance change types.
  • a unit element group connected to the first wiring and the second wiring, and the unit element group via the first wiring.
  • a first programming driver that changes the resistance state of the two-terminal elements constituting the first terminal, and one of the source terminal and the drain terminal is connected to the first wiring, and the other terminal is connected to the first programming driver.
  • the crossbar circuit that includes the unit element group, and the unit element group is disposed between the first wiring and the second wiring, and between the third wiring and the second wiring Programming is performed by applying a voltage exceeding a reference value between at least one of the first wiring, the second wiring, and the third wiring and the intermediate node to change the resistance state of the two-terminal element.
  • FIG. 1 is a conceptual diagram showing a configuration of a semiconductor device according to a first embodiment of the present invention. It is a conceptual diagram which shows the structure of the unit element group contained in the semiconductor device which concerns on the 1st Embodiment of this invention. It is a conceptual diagram which shows the structure of the programming driver contained in the semiconductor device which concerns on the 1st Embodiment of this invention. It is a figure for demonstrating the operation state of the semiconductor device which concerns on the 1st Embodiment of this invention. It is a figure for demonstrating the operation state of the semiconductor device which concerns on the 1st Embodiment of this invention. It is a figure for demonstrating the operation state of the semiconductor device which concerns on the 1st Embodiment of this invention. It is a figure for demonstrating the operation state of the semiconductor device which concerns on the 1st Embodiment of this invention.
  • FIG. 10 is a conceptual diagram showing an operating state of a crossbar circuit configured with a resistance change element of Patent Document 2.
  • FIG. 10 is a conceptual diagram illustrating an example in which a short circuit failure has occurred in a crossbar circuit configured with a resistance change element of Patent Document 2.
  • FIG. 1 is a conceptual diagram showing the configuration of the semiconductor device 1 of the present embodiment.
  • FIG. 2 is a conceptual diagram showing the configuration of the unit element group 10 included in the semiconductor device 1 of FIG.
  • the semiconductor device 1 includes a unit element group 10 including a first unit element 11 and a second unit element 12, a first wiring 21 and a second wiring 22.
  • the semiconductor device 1 includes an intermediate node selection transistor 30, a first selection transistor 35, and a second selection transistor 36.
  • the semiconductor device 1 includes a first programming driver 41, a second programming driver 42, and an intermediate node programming driver 45.
  • the semiconductor device 1 also includes an intermediate node program line 33, a first decode signal line 51, and a second decode signal line 52.
  • the semiconductor device 1 is a crossbar circuit having a configuration in which a plurality of unit element groups 10 arranged in an array are connected to a first wiring 21 and a second wiring 22.
  • the first wiring 21 is extended in the first direction.
  • the second wiring 22 is extended in a second direction that intersects the first direction.
  • the array structure of the semiconductor device 1 is composed of two sets.
  • the first set is a set including the first wiring 21, the first selection transistor 35, and the first decode signal line 51.
  • the second set includes the second wiring 22, the second selection transistor 36, the second decode signal line 52, the intermediate node program line 33, and the intermediate node common selection transistor 34.
  • the semiconductor device 1 may include at least one of the first group and the second group. However, an example in which the semiconductor device 1 includes a plurality of first sets and second sets will be described below.
  • the semiconductor device 1 includes a unit element at a position where the first wiring 21 and the second wiring 22 cross each other in a configuration in which the plurality of first wirings 21 and the plurality of second wirings 22 cross each other in plan view.
  • the group 10 is arranged.
  • the first wiring 21 and the second wiring 22 are configured to intersect at a right angle in plan view.
  • FIG. 1 only a part of the semiconductor device 1 is shown, and the same configuration is omitted.
  • the unit element group 10 has a configuration in which at least two resistance change type two-terminal elements (hereinafter referred to as resistance change elements) are connected in series via an intermediate node 15.
  • the variable resistance element is also called a variable resistance nonvolatile element.
  • the unit element group 10 has a configuration in which a first unit element 11 and a second unit element 12 are connected in parallel.
  • the unit element group 10 is arranged at the intersection of the crossbar constituted by the first wiring 21 and the second wiring 22.
  • the unit element group 10 may not be arranged at all the intersections of the crossbar, and there may be an intersection where the unit element group 10 is not arranged.
  • the first unit element 11 has a configuration in which a resistance change element 11-1 and a resistance change element 11-2 are connected in series. Resistance change element 11-1 and resistance change element 11-2 are connected in series via intermediate node 16.
  • the second unit element 12 has a configuration in which a resistance change element 12-1 and a resistance change element 12-2 are connected in series. Resistance change element 12-1 and resistance change element 12-2 are connected in series via intermediate node 17.
  • the resistance change elements 11-1, 11-2, 12-1 and 12-2 are resistance change type two-terminal elements whose resistance state changes when the applied voltage exceeds a reference value.
  • first unit element 11 is connected to the first wiring 21 via the terminal 18-1.
  • second unit element 12 is connected to the first wiring 21 via the terminal 18-2.
  • the other ends of the first unit element 11 and the second unit element 12 are connected to the second wiring 22 via the terminal 19.
  • the other ends of the first unit element 11 and the second unit element 12 may be connected to the second wiring 22 by separate terminals.
  • the intermediate node 16 and the intermediate node 17 shown in FIG. 2 are connected to the intermediate node 15 shown in FIG. As shown in FIG. 1, the intermediate node 15 is connected to the intermediate node program line 33 and the first decode signal line 51 via the intermediate node selection transistor 30.
  • the intermediate node selection transistor 30 is arranged for each unit element group 10. One of the source terminal and the drain terminal of the intermediate node selection transistor 30 is connected to the intermediate node 15, and the other terminal is connected to the intermediate node program line 33. The gate terminal of the intermediate node selection transistor 30 is connected to the first decode signal line 51.
  • intermediate node program line 33 is connected to the intermediate node programming driver 45 through the intermediate node common selection transistor 34.
  • One terminal of the source terminal and the drain terminal of the intermediate node common selection transistor 34 is connected to the intermediate node program line 33.
  • the other terminal of the source terminal and the drain terminal of the intermediate node common selection transistor 34 is connected to the intermediate node programming driver 45.
  • the gate terminal of the intermediate node common selection transistor 34 is connected to the second decode signal line 52.
  • One terminal of the source terminal and the drain terminal of the first selection transistor 35 is connected to the first wiring 21.
  • the other terminal of the source terminal and the drain terminal of the first selection transistor 35 is connected to the first programming driver 41.
  • the gate terminal of the first selection transistor 35 is connected to the first decode signal line 51 that is common with the gate terminal of the intermediate node selection transistor 30.
  • One terminal of the source terminal and the drain terminal of the second selection transistor 36 is connected to the second wiring 22.
  • the other terminal of the source terminal and the drain terminal of the second selection transistor 36 is connected to the second programming driver 42.
  • the gate terminal of the second selection transistor 36 is connected to the second decode signal line 52 common to the gate terminal of the intermediate node common selection transistor 34.
  • the first programming driver 41 is connected to the first wiring 21 via the first selection transistor 35.
  • the first programming driver 41 changes the resistance state of the variable resistance element that constitutes the unit element group 10 via the first wiring 21.
  • the second programming driver 42 is connected to the second wiring 22 via the second selection transistor 36.
  • the second programming driver 42 changes the resistance state of the variable resistance element that forms the unit element group 10 via the second wiring 22.
  • the intermediate node programming driver 45 is connected to the source terminal or drain terminal of the intermediate node common selection transistor 34.
  • the intermediate node programming driver 45 changes the resistance state of the resistance change elements constituting the unit element group 10 via the intermediate node program line 33.
  • FIG. 3 is a conceptual diagram showing a configuration of a programming driver 400 that realizes the first programming driver 41, the second programming driver 42, and the intermediate node programming driver 45.
  • the programming driver 400 changes the resistance state of the switch.
  • the programming driver 400 provides a supply state and a high impedance state of the set voltage V set , the reset voltage V rst , the intermediate voltage V mid, and the ground voltage Gnd of the first unit element 11 and the second unit element 12.
  • Each power line of the set voltage V set , the reset voltage V rst , the intermediate voltage V mid, and the ground voltage Gnd is connected to an external selection switch element via a constant current transistor 401, an output voltage selection transistor 402, and an output transistor 403. .
  • the constant current transistor 401 operates as a constant current source by controlling the gate voltage in the saturation region.
  • the constant current transistor 401 controls the current value to be constant according to the input signal from the current control terminal 404.
  • Each output voltage selection transistor 402 is a transistor for selecting one of the set voltage V set , the reset voltage V rst , the intermediate voltage V mid, and the ground voltage Gnd. Each output voltage selection transistor 402 is controlled by an input signal from the output voltage selection terminal 405 so that any one transistor is turned on and the remaining transistors are turned off.
  • the output transistor 403 sets the programming driver 400 to a voltage output state or a high impedance state.
  • the output transistor 403 is controlled by an input signal from the enable terminal 406.
  • FIG. 4 to 7 are conceptual diagrams for comparing the operation state when the unit element group 10 is normal and the operation state when a defect occurs.
  • FIG. 4 shows an example in which one end of the first unit element 11 and the second unit element 12 is connected by a terminal 18 and the other end is connected by a terminal 19.
  • the unit element group 10 is connected to the first wiring 21 through the terminal 18 and is connected to the second wiring 22 through the terminal 19.
  • the semiconductor device 1 operates normally even if an open failure or a short failure occurs in any one of the four variable resistance elements constituting the unit element group 10.
  • the unit element group 10 when all the resistance change elements (resistance change elements 11-1, 11-2, 12-1, 12-2) are in the OFF state, the unit element group 10 operates as OFF. As shown in FIG. 5, when all the resistance change elements (resistance change elements 11-1, 11-2, 12-1, 12-2) are in the ON state, the unit element group 10 operates in the ON state. .
  • the unit element group 10 maintains the OFF state. Further, as shown in FIG. 7, even if an open failure occurs in any one element (resistance change element 12-2 in FIG. 7), the unit element group 10 maintains the ON state.
  • the redundancy of the crossbar circuit is not impaired by including the resistance state detection and the write back mode in the operation mode.
  • the correct resistance state cannot be known, but the error detection itself is possible. That is, if the unit element group 10 of this embodiment is used, it is possible to provide a safe mode that ensures the minimum operation by reporting the detection result to the system.
  • FIG. 8 is a unit element group 10-2 having a parallel degree of 3 or more.
  • the unit element group 10 operates normally even if defects occur in more variable resistance elements.
  • the unit element group of the present embodiment has a structure in which a plurality of unit elements in which resistance change elements are connected in series are connected in parallel.
  • the crossbar circuit using the unit element group of this embodiment operates normally even if a 1-bit open failure or short-circuit failure occurs in the resistance variable element.
  • the variable resistance element included in the unit element group 10 is a bipolar element.
  • Each resistance change element has an active electrode and an inactive electrode. In order to make the variable resistance element transition to the low resistance state, a high potential is applied to the active electrode. On the other hand, in order to change the resistance change element to the high resistance state, a high potential is applied to the inactive electrode.
  • the active electrode of each resistance change element is connected to either the first wiring 21 side or the second wiring 22 side, and the inactive electrode of each resistance change element is connected to the intermediate node 15 side.
  • the first programming driver 41, the second programming driver 42, and the intermediate node programming driver 45 are set to output an intermediate voltage Vmid .
  • all the first selection transistors 35 are turned on by all the first decode signal lines 51, and all the first wirings 21 are set to the intermediate voltage Vmid .
  • all the second selection transistors 36 are turned on by all the second decode signal lines 52, and all the second wirings 22 are set to the intermediate voltage Vmid .
  • all intermediate node selection transistors 30 are turned on by all first decode signal lines 51 and all second decode signal lines 52, and all intermediate nodes 15 are set to the intermediate voltage Vmid .
  • the first programming driver 41 is set to the set voltage V set output
  • the intermediate node programming driver 45 is set to the ground voltage Gnd output
  • the second programming driver 42 is set to the high impedance state.
  • a selection level (High level in this example) is given to the first decode signal line 51 and the second decode signal line 52 related to the unit element to be programmed, and the intermediate node selection transistor 30 connected to the unit element to be programmed Try to be in a conductive state.
  • the set voltage V set is applied to the resistance change element connected to the first wiring 21 side of each unit element.
  • At least one of the intermediate node selection transistor 30 and the intermediate node common selection transistor 34 is in a non-selected state.
  • the intermediate node 15 is not biased to the Gnd potential and the program voltage is not applied, so that unintentional erroneous writing is prevented.
  • the resistance change element connected to the second wiring 22 side of each unit element is programmed in the same procedure.
  • all the first selection transistors 35, all the second selection transistors 36, and all the intermediate node selection transistors 30 are returned to the non-conductive state. Also, the settings of the first programming driver 41, the second programming driver 42, and the intermediate node programming driver 45 are all returned to the intermediate voltage Vmid output.
  • all the first selection transistors 35, all the second selection transistors 36, and all the intermediate node selection transistors 30 are set in a conductive state, and all the first wirings 21, all the second wirings 22, and all the The intermediate node 15 is set to the intermediate voltage Vmid .
  • the first programming driver 41 is set to a high impedance state
  • the intermediate node programming driver 45 is set to Gnd output
  • the second programming driver 42 is set to V set output.
  • a selection level (High level in this example) is applied to the first decode signal line 51 or the second decode signal line 52 of the unit element to be programmed, and the selection transistor connected to the unit element to be programmed becomes conductive.
  • the set voltage Vset is applied to the resistance change element connected to the second wiring 22 side of the unit element.
  • variable resistance element is a bipolar variable resistance element, but the variable resistance element may be a unipolar variable resistance element or a combination of a unipolar variable resistance element and a bipolar variable resistance element. Further, the polarities of the bipolar variable resistance elements may be aligned or the opposite polarities may be connected. In this example, the case where the parallelism of the unit elements is 2 has been described, but the parallelism of the unit elements may be 3 or more.
  • FIG. 9 is a conceptual diagram showing a configuration of the semiconductor device 2 of the present embodiment.
  • the semiconductor device 2 of the present embodiment is different from the semiconductor device 1 of the first embodiment in that the intermediate node 16 of the first unit element 11 and the intermediate node 17 of the second unit element 12 are individually set as intermediate node programs.
  • the line 33 and the first decode signal line 51 are connected. Therefore, the semiconductor device 2 includes two intermediate node selection transistors (a first intermediate node selection transistor 31 and a second intermediate node selection transistor 32).
  • the intermediate node 16 of the first unit element 11 is connected to the intermediate node program line 33 and the first decode signal line 51 via the first intermediate node selection transistor 31.
  • One terminal of the source terminal and the drain terminal of the first intermediate node selection transistor 31 is connected to the intermediate node 16, and the other terminal is connected to the intermediate node program line 33.
  • the gate terminal of the first intermediate node selection transistor 31 is connected to the first decode signal line 51.
  • the intermediate node 17 of the second unit element 12 is connected to the intermediate node program line 33 and the first decode signal line 51 via the second intermediate node selection transistor 32.
  • One of the source terminal and the drain terminal of the second intermediate node selection transistor 32 is connected to the intermediate node 17, and the other terminal is connected to the intermediate node program line 33.
  • the gate terminal of the second intermediate node selection transistor 32 is connected to the first decode signal line 51.
  • the intermediate node selection transistor is arranged for each unit element constituting the unit element group. Even in the configuration of the semiconductor device of the present embodiment, the resistance state of each variable resistance element constituting the unit cell group can be set to the same state, so that the same effect as the semiconductor device of the first embodiment can be obtained. it can.
  • FIG. 10 is a conceptual diagram showing a configuration of the semiconductor device 3 of the present embodiment.
  • FIG. 11 is a conceptual diagram showing the configuration of the unit element group 10 included in the semiconductor device 3 of FIG.
  • the semiconductor device 3 of the present embodiment has a third wiring 23 in addition to the first wiring 21 and the second wiring 22.
  • the third wiring 23 is paired with the first wiring 21 and extends in the first direction.
  • the semiconductor device 3 has a configuration in which a third wiring 23, a third selection transistor 37, a third decode signal line 53, and a pass transistor 60 are added to the semiconductor device 2 of the second embodiment.
  • the third wiring 23 is translated into the first wiring 21 and arranged as a pair. Similar to the first wiring 21, the third wiring 23 is arranged to cross the second wiring 22. The first wiring 21 and the third wiring 23 are connected by a pass transistor 60.
  • the first unit element 11 is arranged at the intersection of the first wiring 21 and the second wiring 22.
  • the second unit element 12 is disposed at the intersection of the second wiring 22 and the third wiring 23. As shown in FIG. 11, one end of the first unit element 11 is connected to the first wiring 21 via the terminal 18-1. On the other hand, one end of the second unit element 12 is connected to the third wiring 23 via a terminal 18-3. The other ends of the first unit element 11 and the second unit element 12 are connected to the second wiring 22 via the terminal 19.
  • the intermediate node 16 of the first unit element 11 is connected to the intermediate node program line 33 and the first decode signal line 51 via the first intermediate node selection transistor 31.
  • One terminal of the first intermediate node selection transistor 31 is connected to the intermediate node 16, and the other terminal is connected to the intermediate node program line 33.
  • the gate terminal of the first intermediate node selection transistor 31 is connected to the first decode signal line 51.
  • the intermediate node 17 of the second unit element 12 is connected to the intermediate node program line 33 and the third decode signal line 53 via the second intermediate node selection transistor 32.
  • One terminal of the source terminal and the drain terminal of the second intermediate node selection transistor 32 is connected to the intermediate node 17, and the other terminal is connected to the intermediate node program line 33.
  • the gate terminal of the second intermediate node selection transistor 32 is connected to the third decode signal line 53.
  • One terminal of the source terminal and the drain terminal of the first selection transistor 35 is connected to the first wiring 21, and the other terminal is connected to the first programming driver 41.
  • One terminal of the source terminal and the drain terminal of the third selection transistor 37 is connected to the third wiring 23, and the other terminal is connected to the first programming driver 41.
  • the pass transistor 60 is connected to the first wiring 21 and the third wiring 23.
  • the pass transistor 60 is turned on.
  • the pass transistor 60 is turned off. If the pass transistor 60 is turned off, all the variable resistance elements can be uniquely addressed, and the operation state of each variable resistance element can be set individually.
  • the unit element can be programmed in the same manner as the programming method shown in the first embodiment. Furthermore, according to the semiconductor device of the present embodiment, each unit element can be individually programmed. That is, in the semiconductor device of this embodiment, the set of the first wiring and the first decoding signal line and the set of the third wiring and the third decoding signal line can be programmed separately. Therefore, it is characterized in that all variable resistance elements can be uniquely addressed. This feature is effective for reducing the write disturb and improving the read accuracy of the resistance state.
  • the pass transistor is turned on.
  • the first wiring and the third wiring are substantially common signal lines, and are a circuit equivalent to the first embodiment in which two unit elements are connected in parallel at the intersection of the crossbars. Therefore, according to this embodiment, the reliability of the crossbar circuit provided by the semiconductor device can be further improved.
  • the reconfiguration logic circuit 4 uses a crossbar circuit included in the semiconductor devices 1 to 3 disclosed in the first to third embodiments.
  • the reconfigurable logic circuit 4 includes a crossbar circuit 501, a pass transistor 502, a lookup table circuit 503, a flip-flop 504, and a selector 505.
  • Lookup table circuit 503, flip-flop 504 and selector 505 form a logic block 507.
  • the crossbar circuit 501 has an input 508, and an arbitrary input is connected to the lookup table circuit 503 by the crossbar circuit 501.
  • connection function of the crossbar circuit 501 is realized by ON / OFF of unit elements in which resistance change elements are connected in series.
  • the pass transistor 502 is turned on.
  • the output 506 of the logic block 507 is fed back to the lookup table circuit 503 via the crossbar circuit 501.
  • the function as a larger reconfigurable circuit can be provided by expanding and connecting a large number of circuits as shown in FIG.
  • the reconfigurable logic circuit 5 has a unit element parallelism of 3, and includes a TMR (Triple Modular Redundant) circuit instead of the pass transistor of the fourth embodiment.
  • TMR Triple Modular Redundant
  • the TMR circuit realizes the majority logic in which the output is given by a logical expression such as (A and B) or (B and C) or (C and A) for three inputs A, B and C. Circuit.
  • the reconfiguration logic circuit 5 includes a crossbar circuit 551, a TMR circuit 552, a look-up table circuit 553, a flip-flop 554, and a selector 555.
  • Lookup table circuit 553, flip-flop 554 and selector 555 form a logic block 557.
  • the crossbar circuit 551 has an input 558, and an arbitrary input is connected to the lookup table circuit 553 by the crossbar circuit 551.
  • connection function of the crossbar circuit 551 is realized by ON / OFF of unit elements in which resistance change elements are connected in series.
  • the TMR circuit 552 is turned on.
  • the output 556 of the logic block 557 is fed back to the lookup table circuit 553 via the crossbar circuit 551.
  • the semiconductor device according to each embodiment of the present invention is not limited to a crossbar circuit, and is not limited to a semiconductor device having a memory circuit, a semiconductor device having a logic circuit, or a wiring such as a board or package on which these circuits or devices are mounted Is also applicable.
  • a semiconductor device having a memory circuit a DRAM (Dynamic Random Access Memory) or an SRAM (Static Random Access Memory) can be given.
  • examples of a semiconductor device having a memory circuit include FeRAM (Ferro Electric Random Access Memory) and MRAM (Magnetic Random Access Memory).
  • Examples of a semiconductor device having a memory circuit include a flash memory and a bipolar transistor.
  • a semiconductor device having a logic circuit a microprocessor or the like can be given.
  • the method of each embodiment of the present invention can also be applied to wiring such as a board or a package on which the above-described circuit or semiconductor device is mounted.
  • the unit element of the embodiment of the present invention can also be applied to a switching device such as an electronic circuit device, an optical circuit device, or a MEMS (Micro Electro Mechanical Systems) used for a semiconductor device.
  • a switching device such as an electronic circuit device, an optical circuit device, or a MEMS (Micro Electro Mechanical Systems) used for a semiconductor device.
  • MEMS Micro Electro Mechanical Systems

Abstract

抵抗変化素子の抵抗状態の反転を救済可能とする高信頼なクロスバ回路を提供するために、抵抗変化型の二端子素子が直列に接続されたユニット素子を二つ並列に配置した構成を有し、第一配線および第二配線に接続されるユニット素子群と、第一配線を介してユニット素子群を構成する二端子素子の抵抗状態を変化させる第一プログラミングドライバと、第一配線と第一プログラミングドライバに接続される第一選択トランジスタと、第二配線を介してユニット素子群を構成する二端子素子の抵抗状態を変化させる第二プログラミングドライバと、第二配線と第二プログラミングドライバに接続される第二選択トランジスタとを備える半導体装置とする。

Description

半導体装置およびそのプログラミング方法
　本発明は、半導体装置およびそのプログラミング方法に関する。特に、抵抗変化型不揮発素子を搭載した半導体装置およびそのプログラミング方法に関する。
　半導体集積回路の微細化に伴って、電界効果トランジスタの集積度は３年間で４倍になるペースで増加し、集積回路の製造に必要なフォトマスクや設計検証コストが増加してきた。その結果、ユーザが予め固定機能をカスタムで設計するＡＳＩＣ（Application Specific Integrated Circuit）の開発コストも急激に増加している。このような状況下で、ＦＰＧＡ（Field Programmable Gate Array）のように、製造後の半導体チップに対して設計者が所望の回路を電気的にプログラムできる半導体装置に注目が集まっている。
　ところで、ＦＰＧＡは、ＡＳＩＣと比べると、同じ機能を実現するために１桁以上多くのトランジスタを必要とするため、面積効率が悪く、かつ消費電力が増大するという問題点があった。このような問題点を解決するため、ＦＰＧＡのオーバーヘッドを低減し、省電力化・低電力化を目指す研究開発が行われている。上述の解決策の一つは、多層配線層の内部に抵抗変化素子（抵抗変化型不揮発素子ともよぶ）を搭載したプログラマブル配線を実現することである。このような抵抗変化素子としては、遷移金属酸化物を用いたＲｅＲＡＭ（Resistance Random Access Memory）や、イオン伝導体を用いたＮａｎｏ　Ｂｒｉｄｇｅ（登録商標）などがある。
　特許文献１には、固体イオン伝導体を用いた抵抗変化素子について開示されている。特許文献１の抵抗変化素子は、イオン伝導層と、そのイオン伝導層の対向面に接して配置される第１電極および第２電極とを備える。特許文献１の抵抗変化素子は、第２電極と比べてイオン化しやすい金属で第１電極を構成し、第１電極を構成する金属の金属イオンを含む電解質材料でイオン伝導層を構成する。特許文献１の抵抗変化素子では、印加電圧極性を変えることでイオン伝導体の抵抗値を変化させ、２つの電極間の導通状態を制御する。
　図１４の例は、特許文献１の抵抗変化素子１１０をクロスバの母線の交点に配置したクロスバ回路１００である。図１４のクロスバ回路１００は、複数の第１の配線１２１～１２６と、複数の第２の配線１３１～１３６とが互いに交叉する位置に抵抗変化素子１１０を配置した構成を有する。図１４においては、ＯＮ状態の素子を塗りつぶしで示し、ＯＦＦ状態の素子を白抜きで示す。図１４のクロスバ回路１００は、対角線上の抵抗変化素子１１０をＯＮ状態にすることによって、クロスバとして結線された状態を示す。
　また、特許文献２には、ＵＬＳＩ（Ultra-Large Scale Integration）に抵抗変化素子を用いるクロスバースイッチについて開示されている。特許文献２のクロスバースイッチでは、抵抗変化素子を直列に接続したユニット素子として利用することが開示されている。
　図１７の例は、特許文献２のユニット素子２１０をクロスバの母線の交点に配置したクロスバ回路２００である。図１７のクロスバ回路２００は、複数の第１の配線２２１～２２６と、複数の第２の配線２３１～２３６とが互いに交叉する位置にユニット素子２１０を配置した構成を有する。図１７においては、ＯＮ状態の素子を塗りつぶしで示し、ＯＦＦ状態の素子を白抜きで示す。図１７のクロスバ回路２００では、ユニット素子２１０を構成する２つの抵抗変化素子を共にＯＮ状態とすることでユニット素子２１０をＯＮ状態とし、２つの抵抗変化素子を共にＯＦＦ状態とすることでユニット素子２１０をＯＦＦ状態とする。図１７のクロスバ回路２００は、対角線上のユニット素子２１０をＯＮ状態にすることによって、クロスバとして結線された状態を示す。
　また、特許文献３には、不揮発抵抗素子を複数接続した抵抗ネットワークを二つ備える不揮発抵抗ネットワーク集合体について開示されている。特許文献３の不揮発抵抗ネットワーク集合体は、二つの抵抗ネットワークへの書き込み手段を用いて、二つの抵抗ネットワークの各々の合成抵抗値が異なるように書き込みを行う。
　また、特許文献４には、抵抗変化型不揮発性記憶素子を用いた連想メモリセルについて開示されている。特許文献４の連想メモリセルは、入力データに応答して電流パスを選択する論理回路と、記憶データを記憶する抵抗変化型不揮発性記憶素子とを有し、入力データと記憶データとの論理演算結果によって抵抗値が変化する抵抗ネットワークを備える。また、特許文献４の連想メモリセルは、入力データと記憶データとの論理演算結果によって、マッチ線から入力される信号を出力するまでの遅延時間が変化する充放電回路を備える。
特開２００５－１０１５３５号公報 国際公開第２０１３／１９０７４１号 国際公開第２０１３／０４７２１３号 国際公開第２０１４／２０８０５１号
　特許文献１の抵抗変化素子を用いたクロスバ回路には、以下のような問題点がある。
　図１５は、図１４のクロスバ回路１００において、第１の配線１２３と第２の配線１３３との交点に位置する抵抗変化素子１１０に１ビットのオープン不良が発生した状態である。図１５のようなオープン不良が発生すると、第１の配線１２３からの入力が第２の配線１３３の出力に伝送されなくなる。
　図１６は、図１４のクロスバ回路１００において、第１の配線１２５と第２の配線１３３との交点に位置する抵抗変化素子１１０に１ビットのショート不良が混入した状態である。図１６のようなショート不良が発生すると、第１の配線１２３からの入力と第１の配線１２５からの入力が衝突し、第２の配線１３３からの出力と第２の配線１３５からの出力が不定となる。
　また、特許文献２の抵抗変化素子を用いたクロスバ回路には、以下のような問題点がある。
　図１８は、図１７のクロスバ回路２００において、第１の配線２２３と第２の配線２３３との交点に位置するユニット素子２１０に１ビットのオープン不良が発生した状態である。図１８のようなオープン不良が発生すると、回路の誤動作につながる。図１９は、図１７のクロスバ回路２００において、第１の配線２２５と第２の配線２３３との交点に位置するユニット素子２１０に１ビットのショート不良が混入した状態である。図１９のようなショート不良が発生した場合は、クロスバ回路２００の回路動作に影響はない。
　すなわち、特許文献１および２の抵抗変化素子を配置したクロスバ回路では、１ビットの不良によって動作しなくなる可能性があるという問題点があった。
　また、特許文献３および特許文献４には、エラーを抑制する技術については開示されているが、エラーが発生した際に救済する技術については開示されていない。
　本発明の目的は、上述した課題のいずれかを解決するために、抵抗変化素子の抵抗状態の反転を救済可能とする高信頼なクロスバ回路を提供することである。
　本発明の一態様に係る半導体装置は、第一の方向に延伸される第一配線と、第一の方向と交叉する第二の方向に延伸される第二配線と、少なくとも二つの抵抗変化型の二端子素子が直列に接続されたユニット素子を少なくとも二つ並列に配置した構成を有し、第一配線および第二配線に接続されるユニット素子群と、第一配線を介してユニット素子群を構成する二端子素子の抵抗状態を変化させる第一プログラミングドライバと、ソース端子およびドレイン端子のうち一方の端子が第一配線に接続され、他方の端子が第一プログラミングドライバに接続される第一選択トランジスタと、第二配線を介してユニット素子群を構成する二端子素子の抵抗状態を変化させる第二プログラミングドライバと、ソース端子およびドレイン端子のうち一方の端子が第二配線に接続され、他方の端子が第二プログラミングドライバに接続される第二選択トランジスタとを備える。
　本発明の一態様に係るプログラム方法においては、第一の方向に延伸される第一配線と、第一の方向と交叉する第二の方向に延伸される第二配線と、第一配線と対になって第一の方向に延伸される第三配線と、少なくとも二つの抵抗変化型の二端子素子が中間ノードを介して直列に接続されたユニット素子を少なくとも二つ並列に配置した少なくとも二つのユニット素子群とを含み、ユニット素子群が、第一配線と第二配線との間と、第三配線と第二配線との間とに配置されるクロスバ回路において、プログラム対象のユニット素子に関して、第一配線、第二配線および第三配線のうち少なくともいずれかと中間ノードとの間に基準値を超える電圧を印加して二端子素子の抵抗状態を変化させることによってプログラムを行う。
　本発明によれば、抵抗変化素子の抵抗状態の反転を救済可能とする高信頼なクロスバ回路を提供することが可能になる。
本発明の第１の実施形態に係る半導体装置の構成を示す概念図である。 本発明の第１の実施形態に係る半導体装置に含まれるユニット素子群の構成を示す概念図である。 本発明の第１の実施形態に係る半導体装置に含まれるプログラミングドライバの構成を示す概念図である。 本発明の第１の実施形態に係る半導体装置の動作状態について説明するための図である。 本発明の第１の実施形態に係る半導体装置の動作状態について説明するための図である。 本発明の第１の実施形態に係る半導体装置の動作状態について説明するための図である。 本発明の第１の実施形態に係る半導体装置の動作状態について説明するための図である。 本発明の第１の実施形態に係る半導体装置に含まれるユニット素子群の変形例の構成を示す概念図である。 本発明の第２の実施形態に係る半導体装置の構成を示す概念図である。 本発明の第３の実施形態に係る半導体装置の構成を示す概念図である。 本発明の第３の実施形態に係る半導体装置に含まれるユニット素子群の構成を示す概念図である。 本発明の第４の実施形態に係る再構成論理回路の構成を示す概念図である。 本発明の第５の実施形態に係る再構成論理回路の構成を示す概念図である。 特許文献１の抵抗変化素子で構成したクロスバ回路の動作状態を示す概念図である。 特許文献１の抵抗変化素子で構成したクロスバ回路にオープン不良が発生した例を示す概念図である。 特許文献１の抵抗変化素子で構成したクロスバ回路にショート不良が発生した例を示す概念図である。 特許文献２の抵抗変化素子で構成したクロスバ回路の動作状態を示す概念図である。 特許文献２の抵抗変化素子で構成したクロスバ回路にオープン不良が発生した例を示す概念図である。 特許文献２の抵抗変化素子で構成したクロスバ回路にショート不良が発生した例を示す概念図である。
　以下に、本発明を実施するための形態について図面を用いて説明する。ただし、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。なお、以下の実施形態の説明に用いる全図においては、特に理由がない限り、同様箇所には同一符号を付す。また、以下の実施形態において、同様の構成・動作に関しては繰り返しの説明を省略する場合がある。
　（第１の実施形態）
　まず、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。図１は、本実施形態の半導体装置１の構成を示す概念図である。図２は、図１の半導体装置１に含まれるユニット素子群１０の構成を示す概念図である。
　図１のように、半導体装置１は、第一ユニット素子１１と第二ユニット素子１２とを含むユニット素子群１０、第一配線２１および第二配線２２を含む。また、半導体装置１は、中間ノード選択トランジスタ３０、第一選択トランジスタ３５、第二選択トランジスタ３６を含む。また、半導体装置１は、第一プログラミングドライバ４１、第二プログラミングドライバ４２および中間ノードプログラミングドライバ４５を含む。また、半導体装置１は、中間ノードプログラム線３３、第一デコード信号線５１および第二デコード信号線５２を含む。
　半導体装置１は、アレイ状に配列された複数のユニット素子群１０が第一配線２１および第二配線２２に接続された構成を有するクロスバ回路である。第一配線２１は、第一の方向に延伸される。第二配線２２は、第一の方向と交叉する第二の方向に延伸される。
　半導体装置１のアレイ構造は、二つの組によって構成される。第一の組は、第一配線２１、第一選択トランジスタ３５および第一デコード信号線５１を含む組である。第二の組は、第二配線２２、第二選択トランジスタ３６、第二デコード信号線５２、中間ノードプログラム線３３および中間ノード共通選択トランジスタ３４を含む組である。半導体装置１は、第一の組と第二の組を少なくとも一つずつ含めばよい。ただし、以下においては、半導体装置１が第一の組と第二の組を複数含む例について説明する。
　半導体装置１は、複数の第一配線２１および複数の第二配線２２が平面視で互いに交叉するように配置された構成において、第一配線２１と第二配線２２とが交叉する位置にユニット素子群１０が配置された構成を有する。図１の例では、第一配線２１と第二配線２２とが、平面視において直角に交わるように構成される。なお、図１においては、半導体装置１の一部のみを示し、同様の構成は省略している。
　ユニット素子群１０は、少なくとも二つの抵抗変化型の二端子素子（以下、抵抗変化素子とよぶ）が中間ノード１５を介して直列に接続された構成を有する。なお、抵抗変化素子は、抵抗変化型不揮発素子とも呼ばれる。
　ユニット素子群１０は、第一ユニット素子１１と第二ユニット素子１２とが並列に接続された構成を有する。ユニット素子群１０は、第一配線２１と第二配線２２によって構成されるクロスバの交点に配置される。なお、クロスバ回路の設計に応じて、クロスバの全ての交点にユニット素子群１０を配置せず、ユニット素子群１０が配置されない交点が存在してもよい。
　図２のように、第一ユニット素子１１は、抵抗変化素子１１－１と抵抗変化素子１１－２とが直列に接続された構成を有する。抵抗変化素子１１－１と抵抗変化素子１１－２とは、中間ノード１６を介して直列に接続される。同様に、第二ユニット素子１２は、抵抗変化素子１２－１と抵抗変化素子１２－２とが直列に接続された構成を有する。抵抗変化素子１２－１と抵抗変化素子１２－２とは、中間ノード１７を介して直列に接続される。抵抗変化素子１１－１、１１－２、１２－１および１２－２は、印加電圧が基準値を超えた際に抵抗状態が変化する抵抗変化型の二端子素子である。
　第一ユニット素子１１の一端は、端子１８－１を介して第一配線２１に接続される。同様に、第二ユニット素子１２の一端は、端子１８－２を介して第一配線２１に接続される。そして、第一ユニット素子１１および第二ユニット素子１２の他端は、端子１９を介して第二配線２２に接続される。図示しないが、第一ユニット素子１１および第二ユニット素子１２の他端を第二配線２２に別々の端子で接続するように構成してもよい。
　図２に示す中間ノード１６および中間ノード１７は、図１に示す中間ノード１５に接続される。図１のように、中間ノード１５は、中間ノード選択トランジスタ３０を介して、中間ノードプログラム線３３と第一デコード信号線５１とに接続される。
　図１のように、中間ノード選択トランジスタ３０は、ユニット素子群１０ごとに配置される。中間ノード選択トランジスタ３０のソース端子およびドレイン端子の一方の端子は中間ノード１５に接続され、他方の端子は中間ノードプログラム線３３に接続される。中間ノード選択トランジスタ３０のゲート端子は、第一デコード信号線５１に接続される。
　また、中間ノードプログラム線３３は、中間ノード共通選択トランジスタ３４を介して中間ノードプログラミングドライバ４５に接続される。
　中間ノード共通選択トランジスタ３４のソース端子およびドレイン端子のうち一方の端子は、中間ノードプログラム線３３に接続される。中間ノード共通選択トランジスタ３４のソース端子およびドレイン端子のうち他方の端子は、中間ノードプログラミングドライバ４５に接続される。中間ノード共通選択トランジスタ３４のゲート端子は、第二デコード信号線５２に接続される。
　第一選択トランジスタ３５のソース端子およびドレイン端子のうち一方の端子は、第一配線２１に接続される。第一選択トランジスタ３５のソース端子およびドレイン端子のうち他方の端子は、第一プログラミングドライバ４１に接続される。第一選択トランジスタ３５のゲート端子は、中間ノード選択トランジスタ３０のゲート端子と共通の第一デコード信号線５１に接続される。
　第二選択トランジスタ３６のソース端子およびドレイン端子のうち一方の端子は、第二配線２２に接続される。第二選択トランジスタ３６のソース端子およびドレイン端子のうち他方の端子は、第二プログラミングドライバ４２に接続される。第二選択トランジスタ３６のゲート端子は、中間ノード共通選択トランジスタ３４のゲート端子と共通の第二デコード信号線５２に接続される。
　第一プログラミングドライバ４１は、第一選択トランジスタ３５を介して第一配線２１に接続される。第一プログラミングドライバ４１は、第一配線２１を介してユニット素子群１０を構成する抵抗変化素子の抵抗状態を変化させる。
　第二プログラミングドライバ４２は、第二選択トランジスタ３６を介して第二配線２２に接続される。第二プログラミングドライバ４２は、第二配線２２を介してユニット素子群１０を構成する抵抗変化素子の抵抗状態を変化させる。
　中間ノードプログラミングドライバ４５は、中間ノード共通選択トランジスタ３４のソース端子またはドレイン端子に接続される。中間ノードプログラミングドライバ４５は、中間ノードプログラム線３３を介してユニット素子群１０を構成する抵抗変化素子の抵抗状態を変化させる。
　ここで、第一プログラミングドライバ４１、第二プログラミングドライバ４２および中間ノードプログラミングドライバ４５の詳細について説明する。
　図３は、第一プログラミングドライバ４１、第二プログラミングドライバ４２および中間ノードプログラミングドライバ４５を実現するプログラミングドライバ４００の構成を示す概念図である。プログラミングドライバ４００は、スイッチの抵抗状態を変化させる。プログラミングドライバ４００は、第一ユニット素子１１および第二ユニット素子１２のセット電圧Ｖset、リセット電圧Ｖrst、中間電圧Ｖmidおよびグランド電圧Ｇｎｄの供給状態とハイインピーダンス状態を提供する。
　セット電圧Ｖset、リセット電圧Ｖrst、中間電圧Ｖmidおよびグランド電圧Ｇｎｄの各電源線は、定電流トランジスタ４０１、出力電圧選択トランジスタ４０２および出力トランジスタ４０３を経て、外部の選択スイッチ素子に接続される。
　定電流トランジスタ４０１は、飽和領域においてゲート電圧を制御することによって、定電流源として動作する。定電流トランジスタ４０１は、電流制御端子４０４からの入力信号に従って、電流値を一定に制御する。
　各出力電圧選択トランジスタ４０２は、セット電圧Ｖset、リセット電圧Ｖrst、中間電圧Ｖmidおよびグランド電圧Ｇｎｄのいずれか１つの電圧を選び出すためのトランジスタである。各出力電圧選択トランジスタ４０２は、いずれか１つのトランジスタがＯＮ状態となり、残りのトランジスタはＯＦＦ状態となるように、出力電圧選択端子４０５からの入力信号により制御される。
　出力トランジスタ４０３は、プログラミングドライバ４００を電圧出力状態またはハイインピーダンス状態に設定する。出力トランジスタ４０３は、イネーブル端子４０６からの入力信号により制御される。
　ここで、本発明の実施形態に係る半導体装置１に含まれるユニット素子群１０を動作させた際に不良が発生する例について図面を参照しながら説明する。図４～図７は、ユニット素子群１０に関して、正常な場合の動作状態と、不良が発生した場合の動作状態とを比較するための概念図である。
　図４には、第一ユニット素子１１および第二ユニット素子１２の一端が端子１８によって接続され、他端が端子１９によって接続される例を示す。ユニット素子群１０は、端子１８を介して第一配線２１に接続され、端子１９を介して第二配線２２に接続される。半導体装置１は、ユニット素子群１０を構成する４つの抵抗変化素子のうち任意の１つの抵抗変化素子にオープン不良またはショート不良が発生しても正常に動作する。
　例えば、図４のように、全ての抵抗変化素子（抵抗変化素子１１－１、１１－２、１２－１、１２－２）がＯＦＦ状態である場合、ユニット素子群１０はＯＦＦとして動作する。また、図５のように、全ての抵抗変化素子（抵抗変化素子１１－１、１１－２、１２－１、１２－２）がＯＮ状態である場合、ユニット素子群１０はＯＮ状態として動作する。
　ところで、図６のように、任意の１つの素子（図６では抵抗変化素子１２－２）にショート不良が発生しても、ユニット素子群１０はＯＦＦ状態を維持する。また、図７のように、任意の１つの素子（図７では抵抗変化素子１２－２）にオープン不良が発生しても、ユニット素子群１０はＯＮ状態を維持する。
　以上のように、本実施形態によれば、ビットアクセスで素子状態を読み出す際に１ビット不良が発生しても、他の３ビットの抵抗状態から正しい抵抗状態を知ることが可能であり、不良ビットを期待値に書き戻すことができる。本実施形態においては、抵抗状態の検出と書き戻しモードを動作モードに含めることによって、クロスバ回路の冗長性が損なわれない。
　また、２ビット不良においては、正しい抵抗状態を知ることはできないが、誤りの検出自身は可能である。すなわち、本実施形態のユニット素子群１０を用いれば、検出結果をシステムに報告することによって最低限の動作を確保するセーフモードを設けることが可能である。
　図４～図７では、ユニット素子の並列度が２の場合について述べたが、図８のように、ユニット素子の並列度は３以上であってもよい。図８の例は、並列度が３以上のユニット素子群１０－２である。図８の場合、より多くの抵抗変化素子に不良が発生しても、ユニット素子群１０は正常動作する。
　以上のように、本実施形態のユニット素子群は、抵抗変化素子を直列に接続した複数のユニット素子を並列に接続した構造を有する。その結果、本実施形態のユニット素子群を用いたクロスバ回路は、抵抗変化型素子に１ビットのオープン不良やショート不良が発生しても正常に動作する。
　ここで、半導体装置１を構成するアレイ状に配置されたユニット素子の全てがＯＦＦ状態であるときに、所望の第一配線２１と第二配線２２との交点に位置するユニット素子をＯＮ状態に遷移させる手順について説明する。ここでは、ユニット素子群１０に含まれる抵抗変化素子はバイポーラ型素子であると仮定する。また、各抵抗変化素子は、活性電極と不活性電極とを有する。抵抗変化素子を低抵抗状態に遷移させるためには、活性電極に高電位印加する。一方で、抵抗変化素子を高抵抗状態に遷移させるためには、不活性電極に高電位印加する。ここでは、各抵抗変化素子の活性電極を第一配線２１側および第二配線２２側のいずれかに接続し、各抵抗変化素子の不活性電極を中間ノード１５側に接続するものとする。
　まず、第一プログラミングドライバ４１、第二プログラミングドライバ４２および中間ノードプログラミングドライバ４５が中間電圧Ｖmidを出力するように設定する。
　次に、全ての第一デコード信号線５１により全ての第一選択トランジスタ３５を導通状態とし、全ての第一配線２１を中間電圧Ｖmidに設定する。また、全ての第二デコード信号線５２により全ての第二選択トランジスタ３６を導通状態とし、全ての第二配線２２を中間電圧Ｖmidに設定する。また、全ての第一デコード信号線５１および全ての第二デコード信号線５２により全ての中間ノード選択トランジスタ３０を導通状態とし、全ての中間ノード１５を中間電圧Ｖｍｉｄに設定する。
　その上で、全ての第一選択トランジスタ３５と、全ての第二選択トランジスタ３６と、全ての中間ノード選択トランジスタ３０とを非導通状態とする。
　そして、第一プログラミングドライバ４１をセット電圧Ｖset出力とし、中間ノードプログラミングドライバ４５をグランド電圧Ｇｎｄ出力とし、第二プログラミングドライバ４２をハイインピーダンス状態に設定する。
　その後、プログラム対象のユニット素子に係る第一デコード信号線５１および第二デコード信号線５２に選択レベル（本例ではＨｉｇｈレベル）を与え、プログラム対象のユニット素子に接続された中間ノード選択トランジスタ３０が導通状態となるようにする。これにより、それぞれのユニット素子の第一配線２１側に接続された抵抗変化素子にセット電圧Ｖsetが印加される。以上の手順により、当該抵抗変化素子をＯＮ状態に遷移させることができる。
　プログラム対象外のユニット素子では、中間ノード選択トランジスタ３０および中間ノード共通選択トランジスタ３４の少なくとも一方が非選択状態となる。その結果、中間ノード１５がＧｎｄ電位にバイアスされることはなく、プログラム電圧は印加されないため、意図しない誤書き込みは防止される。
　引き続いて、それぞれのユニット素子の第二配線２２側に接続された抵抗変化素子のプログラムを同様の手順で行う。
　すなわち、全ての第一選択トランジスタ３５と、全ての第二選択トランジスタ３６と、全ての中間ノード選択トランジスタ３０とを非導通状態に戻す。また、第一プログラミングドライバ４１、第二プログラミングドライバ４２および中間ノードプログラミングドライバ４５の設定を全て中間電圧Ｖmid出力に戻す。
　その上で、全ての第一選択トランジスタ３５、全ての第二選択トランジスタ３６および全ての中間ノード選択トランジスタ３０を導通状態に設定し、全ての第一配線２１、全ての第二配線２２および全ての中間ノード１５を中間電圧Ｖmidに設定する。
　その上で、第一プログラミングドライバ４１をハイインピーダンス状態とし、中間ノードプログラミングドライバ４５をＧｎｄ出力とし、第二プログラミングドライバ４２をＶset出力に設定する。
　その後、プログラム対象のユニット素子の第一デコード信号線５１または第二デコード信号線５２に選択レベル（本例ではＨｉｇｈレベル）を与え、プログラム対象のユニット素子に接続された選択トランジスタが導通状態となるようにする。これにより、セット電圧Ｖsetがユニット素子の第二配線２２側に接続された抵抗変化素子に印加される。以上の手順により、当該抵抗変化素子をＯＮ状態に遷移させることができる。
　以上の手順において、対象ユニット素子における抵抗変化素子が全てＯＮ状態となるため、プログラムを完了することができる。
　本実施形態では、抵抗変化素子をバイポーラ型抵抗変化素子としたが、抵抗変化素子はユニポーラ型抵抗変化素子でもよく、ユニポーラ型抵抗変化素とバイポーラ型抵抗変化素子との組み合わせであってもよい。また、バイポーラ型抵抗変化素子の極性をそろえても、逆極性同士を接続してもよい。また、本例においてはユニット素子の並列度が二の場合について説明したが、ユニット素子の並列度は三以上であってもよい。
　以上のように、本実施形態の半導体装置によれば、抵抗変化素子の抵抗状態の反転を救済可能とする高信頼なクロスバ回路を提供することができる。
　(第２の実施形態)
　次に、本発明の第２の実施形態に係る半導体装置について図面を参照しながら説明する。なお、第１の実施形態と同様の構成については詳細な説明は省略する。
　図９は、本実施形態の半導体装置２の構成を示す概念図である。本実施形態の半導体装置２は、第１の実施形態の半導体装置１とは異なり、第一ユニット素子１１の中間ノード１６と、第二ユニット素子１２の中間ノード１７とを、個別に中間ノードプログラム線３３および第一デコード信号線５１に接続する。そのため、半導体装置２は、二つの中間ノード選択トランジスタ（第一中間ノード選択トランジスタ３１および第二中間ノード選択トランジスタ３２）を含む。
　図９のように、第一ユニット素子１１の中間ノード１６は、第一中間ノード選択トランジスタ３１を介して、中間ノードプログラム線３３と第一デコード信号線５１とに接続される。第一中間ノード選択トランジスタ３１のソース端子およびドレイン端子のうち一方の端子は中間ノード１６に接続され、他方の端子は中間ノードプログラム線３３に接続される。第一中間ノード選択トランジスタ３１のゲート端子は、第一デコード信号線５１に接続される。
　同様に、第二ユニット素子１２の中間ノード１７は、第二中間ノード選択トランジスタ３２を介して、中間ノードプログラム線３３と第一デコード信号線５１とに接続される。第二中間ノード選択トランジスタ３２のソース端子およびドレイン端子のうち一方の端子は中間ノード１７に接続され、他方の端子は中間ノードプログラム線３３に接続される。第二中間ノード選択トランジスタ３２のゲート端子は、第一デコード信号線５１に接続される。
　以上のように、本実施形態の半導体装置においては、ユニット素子群を構成するユニット素子ごとに中間ノード選択トランジスタが配置される。本実施形態の半導体装置の構成であっても、ユニットセル群を構成する各抵抗変化素子の抵抗状態を同じ状態に設定できるので、第一の実施形態の半導体装置と同様の効果を得ることができる。
　（第３の実施形態）
　次に、本発明の第３の実施形態に係る半導体装置について図面を参照しながら説明する。なお、第１および第２の実施形態と同様の構成については詳細な説明は省略する。
　図１０は、本実施形態の半導体装置３の構成を示す概念図である。図１１は、図１０の半導体装置３に含まれるユニット素子群１０の構成を示す概念図である。本実施形態の半導体装置３は、第１の実施形態の半導体装置１とは異なり、第一配線２１および第二配線２２に加えて、第三配線２３を有する。第三配線２３は、第一配線２１と対になって第一の方向に延伸される。
　半導体装置３は、第２の実施形態の半導体装置２に、第三配線２３、第三選択トランジスタ３７、第三デコード信号線５３およびパストランジスタ６０を追加した構成を有する。
　第三配線２３は、第一配線２１に併進させて対として配置される。第三配線２３は、第一配線２１と同様に、第二配線２２と交叉するように配置される。第一配線２１と第三配線２３とは、パストランジスタ６０によって接続される。
　第一ユニット素子１１は、第一配線２１と第二配線２２との交点に配置される。第二ユニット素子１２は、第二配線２２と第三配線２３との交点に配置される。図１１のように、第一ユニット素子１１の一端は、端子１８－１を介して第一配線２１に接続される。一方、第二ユニット素子１２の一端は、端子１８－３を介して第三配線２３に接続される。第一ユニット素子１１および第二ユニット素子１２の他端は、端子１９を介して第二配線２２に接続される。
　第一ユニット素子１１の中間ノード１６は、第一中間ノード選択トランジスタ３１を介して、中間ノードプログラム線３３と第一デコード信号線５１とに接続される。
　第一中間ノード選択トランジスタ３１のソース端子およびドレイン端子のうち一方の端子は中間ノード１６に接続され、他方の端子は中間ノードプログラム線３３に接続される。第一中間ノード選択トランジスタ３１のゲート端子は、第一デコード信号線５１に接続される。
　第二ユニット素子１２の中間ノード１７は、第二中間ノード選択トランジスタ３２を介して、中間ノードプログラム線３３と第三デコード信号線５３とに接続される。
　第二中間ノード選択トランジスタ３２のソース端子およびドレイン端子のうち一方の端子は中間ノード１７に接続され、他方の端子は中間ノードプログラム線３３に接続される。第二中間ノード選択トランジスタ３２のゲート端子は、第三デコード信号線５３に接続される。
　第一選択トランジスタ３５のソース端子およびドレイン端子のうち一方の端子は第一配線２１に接続され、他方の端子は第一プログラミングドライバ４１に接続される。第三選択トランジスタ３７のソース端子およびドレイン端子のうち一方の端子は第三配線２３に接続され、他方の端子は第一プログラミングドライバ４１に接続される。
　パストランジスタ６０は、第一配線２１と第三配線２３とに接続される。半導体装置３をクロスバ回路として動作させる際（非プログラミング時）には、パストランジスタ６０を導通状態とする。パストランジスタ６０を導通状態にすることによって、第一配線２１と第三配線２３とは実質的に共通の信号線となる。一方、プログラミング時には、パストランジスタ６０を非導通状態とする。パストランジスタ６０を非導通状態にすれば、全ての抵抗変化素子が一意にアドレス可能な状態となり、各抵抗変化素子の動作状態を個別に設定できる。
　本実施形態の半導体装置によれば、前述の第１の実施形態で示したプログラム方法と同様にユニット素子をプログラムできる。さらに、本実施形態の半導体装置によれば、ユニット素子ごとに個別にプログラムできる。すなわち、本実施形態の半導体装置では、第一配線および第一デコード信号線の組と、第三配線および第三デコード信号線の組とを別々にプログラムできる。そのため、全ての抵抗変化素子が一意にアドレス可能である点に特徴がある。この特徴は、書き込みディスターブの低減と抵抗状態の読み出し精度の向上に有効である。
　また、本実施形態の半導体装置が提供するクロスバ回路としての機能を供する際には、パストランジスタを導通状態とする。このため、第一配線と第三配線とは、実質的に共通の信号線となり、クロスバの交点においてユニット素子が２つ並列に接続される実施形態１と等価な回路となる。そのため、本実施形態によれば、半導体装置が提供するクロスバ回路の信頼性を一層向上することができる。
　（第４の実施形態）
　次に、本発明の第４の実施形態に係る半導体装置（以下、再構成論理回路とよぶ）について図面を参照しながら説明する。再構成論理回路４は、第１～第３の実施形態で開示した半導体装置１～３に含まれるクロスバ回路を用いる。
　図１２のように、再構成論理回路４は、クロスバ回路５０１、パストランジスタ５０２、ルックアップテーブル回路５０３、フリップフロップ５０４、セレクタ５０５を含む。ルックアップテーブル回路５０３、フリップフロップ５０４およびセレクタ５０５は、ロジックブロック５０７を形成する。クロスバ回路５０１は入力５０８を持ち、クロスバ回路５０１によって、任意の入力をルックアップテーブル回路５０３に結線する。
　ここで、図１２のクロスバ回路５０１においては、各実施形態で説明したクロスバ回路のうち、プログラムに必要な諸要素は省略して記載している。クロスバ回路５０１の結線機能は、抵抗変化素子を直列に接続したユニット素子のＯＮ／ＯＦＦによって実現する。
　クロスバ回路５０１としての動作時においては、パストランジスタ５０２を導通状態とする。また、好適な例として、ロジックブロック５０７の出力５０６は、クロスバ回路５０１を介してルックアップテーブル回路５０３にフィードバックする。
　本実施形態によれば、図１２に示すような回路を拡張し、多数連結することによって、より大規模な再構成回路としての機能を提供することができる。
　（第５の実施形態）
　次に、本発明の第５の実施形態に係る半導体装置（以下、再構成論理回路とよぶ）について図面を参照しながら説明する。再構成論理回路５は、ユニット素子の並列度を３とし、第４の実施形態のパストランジスタの代りにＴＭＲ（Triple Modular Redundant）回路を含む。例えば、ＴＭＲ回路は、Ａ、ＢおよびＣという３入力に対して、出力が（Ａ ａｎｄ Ｂ） ｏｒ （Ｂ ａｎｄ Ｃ） ｏｒ （Ｃ ａｎｄ Ａ）のような論理式で与えられる多数決論理を実現する回路である。
　図１３のように、再構成論理回路５は、クロスバ回路５５１、ＴＭＲ回路５５２、ルックアップテーブル回路５５３、フリップフロップ５５４、セレクタ５５５を含む。ルックアップテーブル回路５５３、フリップフロップ５５４およびセレクタ５５５は、ロジックブロック５５７を形成する。クロスバ回路５５１は入力５５８を持ち、クロスバ回路５５１によって、任意の入力をルックアップテーブル回路５５３に結線する。
　ここで、図１３のクロスバ回路５５１においては、各実施形態で説明したクロスバ回路のうち、プログラムに必要な諸要素は省略して記載している。クロスバ回路５５１の結線機能は、抵抗変化素子を直列に接続したユニット素子のＯＮ／ＯＦＦによって実現する。
　クロスバ回路５５１としての動作時においては、ＴＭＲ回路５５２を導通状態とする。また、好適な例として、ロジックブロック５５７の出力５５６は、クロスバ回路５５１を介してルックアップテーブル回路５５３にフィードバックする。
　本実施形態によれば、図１３に示すような回路を拡張し、多数連結することによって、より大規模な再構成回路としての機能を提供することができる。
　本発明の各実施形態の半導体装置は、クロスバ回路に限らず、メモリ回路を有する半導体装置や、論理回路を有する半導体装置、あるいはそれらの回路や装置を搭載したボードやパッケージなどの配線に対しても適用できる。メモリ回路を有する半導体装置の一例としては、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）が挙げられる。また、メモリ回路を有する半導体装置の一例として、ＦｅＲＡＭ（Ferro Electric Random Access Memory）やＭＲＡＭ（Magnetic Random Access Memory）などが挙げられる。また、メモリ回路を有する半導体装置の一例として、フラッシュメモリやバイポーラトランジスタなどが挙げられる。また、論理回路を有する半導体装置としては、マイクロプロセッサなどが挙げられる。なお、本発明の各実施形態の手法は、上述の回路や半導体装置を搭載したボードやパッケージなどの配線に対しても適用することができる。
　また、本発明の実施形態のユニット素子は、半導体装置に対して用いられる電子回路装置や光回路装置、ＭＥＭＳ（Micro Electro Mechanical Systems）などのスイッチング装置にも適用できる。
　以上、実施形態を参照して本発明を説明してきたが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１６年９月１３日に出願された日本出願特願２０１６－１７８７３４を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１、２、３　　半導体装置
　４　　再構成論理回路
　１０　　ユニット素子群
　１１　　第一ユニット素子
　１２　　第二ユニット素子
　１５、１６、１７　　中間ノード
　１８、１９　　端子
　２１　　第一配線
　２２　　第二配線
　２３　　第三配線
　３０　　中間ノード選択トランジスタ
　３１　　第一中間ノード選択トランジスタ
　３２　　第二中間ノード選択トランジスタ
　３３　　中間ノードプログラム線
　３４　　中間ノード共通選択トランジスタ
　３５　　第一選択トランジスタ
　３６　　第二選択トランジスタ
　３７　　第三選択トランジスタ
　４１　　第一プログラミングドライバ
　４２　　第二プログラミングドライバ
　４５　　中間ノードプログラミングドライバ
　５１　　第一デコード信号線
　５２　　第二デコード信号線
　５３　　第三デコード信号線
　６０　　パストランジスタ
　４００　　プログラミングドライバ
　４０１　　定電流トランジスタ
　４０２　　出力電圧選択トランジスタ
　４０３　　出力トランジスタ
　４０４　　電流制御端子
　４０５　　出力電圧選択端子
　４０６　　イネーブル端子
　５０１　　クロスバ回路
　５０２　　パストランジスタ
　５０３　　ルックアップテーブル回路
　５０４　　フリップフロップ
　５０５　　セレクタ
　５０７　　ロジックブロック

Claims (10)

  1. 　第一の方向に延伸される第一配線と、
    　前記第一の方向と交叉する第二の方向に延伸される第二配線と、
    　少なくとも二つの抵抗変化型の二端子素子が直列に接続されたユニット素子を少なくとも二つ並列に配置した構成を有し、前記第一配線および前記第二配線に接続されるユニット素子群と、
    　前記第一配線を介して前記ユニット素子群を構成する前記二端子素子の抵抗状態を変化させる第一プログラミングドライバと、
    　ソース端子およびドレイン端子のうち一方の端子が前記第一配線に接続され、他方の端子が前記第一プログラミングドライバに接続される第一選択トランジスタと、
    　前記第二配線を介して前記ユニット素子群を構成する前記二端子素子の抵抗状態を変化させる第二プログラミングドライバと、
    　ソース端子およびドレイン端子のうち一方の端子が前記第二配線に接続され、他方の端子が前記第二プログラミングドライバに接続される第二選択トランジスタとを備える半導体装置。
  2. 　前記第二の方向に延伸される中間ノードプログラム線と、
    　前記ユニット素子群ごとに配置され、前記ユニット素子を構成する前記二端子素子間の中間ノードにソース端子およびドレイン端子のうち一方の端子が接続され、他方の端子が前記中間ノードプログラム線に接続される中間ノード選択トランジスタと、
    　ソース端子およびドレイン端子のうち一方の端子が前記中間ノードプログラム線に接続される中間ノード共通選択トランジスタと、
    　前記中間ノード選択トランジスタのゲート端子と、前記第一選択トランジスタのゲート端子とに共通に接続される第一デコード信号線と、
    　前記中間ノード共通選択トランジスタのゲート端子と、前記第二選択トランジスタのゲート端子とに共通に接続される第二デコード信号線と、
    　前記中間ノード共通選択トランジスタのソース端子およびドレイン端子のうち他方の端子に接続され、前記中間ノードプログラム線を介して前記ユニット素子群を構成する前記二端子素子の抵抗状態を変化させる中間ノードプログラミングドライバとを備える請求項１に記載の半導体装置。
  3. 　前記第一配線、前記第一選択トランジスタおよび前記第一デコード信号線を含む組と、前記第二配線、前記第二選択トランジスタ、前記第二デコード信号線、前記中間ノードプログラム線および前記中間ノード共通選択トランジスタを含む組のうち少なくとも一方の組が複数設けられ、
    　前記第一配線と前記第二配線とが交叉する箇所のうち少なくとも一箇所に、前記中間ノード選択トランジスタと前記ユニット素子群とを含む組が配置される請求項２に記載の半導体装置。
  4. 　前記中間ノード選択トランジスタは、前記ユニット素子群を構成する前記ユニット素子ごとに配置される請求項３に記載の半導体装置。
  5. 　前記第一配線と対になって前記第一の方向に延伸される第三配線と、
    　ソース端子およびドレイン端子のうち一方の端子が前記第三配線に接続され、他方の端子が前記第一プログラミングドライバに接続される第三選択トランジスタとを備え、
    　前記ユニット素子群に含まれる前記ユニット素子は、前記第一配線および前記第二配線に接続される第一ユニット素子と、前記第一配線および前記第三配線に接続される第二ユニット素子とを含む請求項１に記載の半導体装置。
  6. 　前記第二の方向に延伸される中間ノードプログラム線と、
    　前記第一ユニット素子に対応付けて配置され、前記第一ユニット素子を構成する前記二端子素子間の中間ノードにソース端子およびドレイン端子のうち一方の端子が接続され、他方の端子が前記中間ノードプログラム線に接続される第一中間ノード選択トランジスタと、
    　前記第二ユニット素子に対応付けて配置され、前記第二ユニット素子を構成する前記二端子素子間の前記中間ノードにソース端子およびドレイン端子のうち一方の端子が接続され、他方の端子が前記中間ノードプログラム線に接続される第二中間ノード選択トランジスタと、
    　ソース端子およびドレイン端子のうち一方の端子が前記中間ノードプログラム線に接続される中間ノード共通選択トランジスタと、
    　前記第一中間ノード選択トランジスタのゲート端子と、前記第一選択トランジスタのゲート端子とに共通に接続される第一デコード信号線と、
    　前記中間ノード共通選択トランジスタのゲート端子と、前記第二選択トランジスタのゲート端子とに共通に接続される第二デコード信号線と、
    　前記第二中間ノード選択トランジスタのゲート端子と、前記第三選択トランジスタのゲート端子とに共通に接続される第三デコード信号線と、
    　前記中間ノード共通選択トランジスタのソース端子およびドレイン端子のうち他方の端子に接続される中間ノードプログラミングドライバとを備える請求項５に記載の半導体装置。
  7. 　前記第一配線、前記第一選択トランジスタ、前記第一デコード信号線、前記第三配線、前記第三選択トランジスタおよび前記第三デコード信号線を含む組と、
    　前記第二配線、前記第二選択トランジスタ、前記中間ノードプログラム線、前記第二デコード信号線および前記中間ノード共通選択トランジスタを含む組のうち少なくとも一方の組が複数設けられ、
    　前記第一配線および前記第三配線の少なくともいずれかと前記第二配線とが交叉する箇所のうち少なくとも一箇所に、前記第一中間ノード選択トランジスタと前記第二中間ノード選択トランジスタと前記ユニット素子とを含む組が配置される請求項６に記載の半導体装置。
  8. 　対を成す前記第一配線と前記第三配線とを接続するパストランジスタを備え、
    　前記パストランジスタは、非プログラミング時に導通状態となり、前記第一配線と前記第三配線との対が同電位となる請求項５乃至７のいずれか一項に記載の半導体装置。
  9. 　前記第一配線、前記第二配線、前記第三配線および前記ユニット素子群とを含むクロスバ回路の出力を入力とするルックアップテーブル回路と、
    　前記ルックアップテーブル回路の出力を入力とするフリップフロップと、
    　前記ルックアップテーブル回路の出力と前記フリップフロップの出力とを入力とするセレクタとを備え、
    　前記クロスバ回路を経由させて前記セレクタからの出力を前記ルックアップテーブル回路に戻すことを特徴とする請求項５乃至８のいずれか一項に記載の半導体装置。
  10. 　第一の方向に延伸される第一配線と、前記第一の方向と交叉する第二の方向に延伸される第二配線と、前記第一配線と対になって前記第一の方向に延伸される第三配線と、少なくとも二つの抵抗変化型の二端子素子が中間ノードを介して直列に接続されたユニット素子を少なくとも二つ並列に配置した少なくとも二つのユニット素子群とを含み、前記ユニット素子群が、前記第一配線と前記第二配線との間と、前記第三配線と前記第二配線との間とに配置されるクロスバ回路において、
    　プログラム対象の前記ユニット素子に関して、前記第一配線、前記第二配線および前記第三配線のうち少なくともいずれかと前記中間ノードとの間に基準値を超える電圧を印加して前記二端子素子の抵抗状態を変化させることによってプログラムを行うプログラミング方法。
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