JPH01284121A - ディジタル・アナログ変換回路 - Google Patents
ディジタル・アナログ変換回路Info
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- JPH01284121A JPH01284121A JP11522288A JP11522288A JPH01284121A JP H01284121 A JPH01284121 A JP H01284121A JP 11522288 A JP11522288 A JP 11522288A JP 11522288 A JP11522288 A JP 11522288A JP H01284121 A JPH01284121 A JP H01284121A
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- Japan
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- current
- transistor
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- resistor
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- Pending
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- 238000006243 chemical reaction Methods 0.000 title claims description 23
- 238000010586 diagram Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 241000272201 Columbiformes Species 0.000 description 1
- 206010011469 Crying Diseases 0.000 description 1
- 241000600169 Maro Species 0.000 description 1
- 210000000436 anus Anatomy 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、量子化された信号をアナログ信号に変換する
ためのディジタル・アナログ変換回路に関する。
ためのディジタル・アナログ変換回路に関する。
〔従来の技術J
従来ディジタル・アナログ変換回路(以下D/A変換回
路と称す、)には、変換速度が高速の分野において、重
み抵抗又はラダー抵抗と能動素子を組み合わせた形式の
ものが用いられている。
路と称す、)には、変換速度が高速の分野において、重
み抵抗又はラダー抵抗と能動素子を組み合わせた形式の
ものが用いられている。
その形式については、4種類に分類される。
1)重み抵抗と帰還型反転増幅器によって構成されたも
の。
の。
2)重み抵抗とトランジスターによる定電流回路と、帰
還型反転増幅器によって構成されたもの。
還型反転増幅器によって構成されたもの。
3)ラダー抵抗と帰還型反転増幅器によって構成された
もの。
もの。
4)ラダー抵抗とトランジスターによる定電流回路と、
帰還型反転増幅器によって構成されたもの。
帰還型反転増幅器によって構成されたもの。
[発明が解決しようとする課題及び目的1上述のような
型式のD/A変換器では、出力回路として帰還型反転増
幅器を必要とする。
型式のD/A変換器では、出力回路として帰還型反転増
幅器を必要とする。
ところが、高速な変換速度を要するD/A変換回路にお
いては、この帰還型反転増幅器の実現にかなり難かしい
問題がある。帰還型反転増幅器に対して、変換周期内で
の短かいセトリング時間と、高スルーレートが要求され
るからである。
いては、この帰還型反転増幅器の実現にかなり難かしい
問題がある。帰還型反転増幅器に対して、変換周期内で
の短かいセトリング時間と、高スルーレートが要求され
るからである。
また、ラダー抵抗(R−2R)を使用するものでは素子
数が多(、特に個別部品で構成する場合には素子のバラ
ツキの制御や実装面積の増加の点に問題がある。
数が多(、特に個別部品で構成する場合には素子のバラ
ツキの制御や実装面積の増加の点に問題がある。
参考文献・・・・ rA−D/D−A変換回路の設計」
長橋芳行著 CQ出版社 本発明はこのような問題点を解決すべくなされたもので
あって、その目的とするところは部品点数が少なく、高
速セトリング時間と高スルーレート性能を有する高価な
帰還型増幅器を使用することなく、アナログ出力電圧に
任意のオフセット電圧を付加できる高速D/A変換回路
を実現することにある。
長橋芳行著 CQ出版社 本発明はこのような問題点を解決すべくなされたもので
あって、その目的とするところは部品点数が少なく、高
速セトリング時間と高スルーレート性能を有する高価な
帰還型増幅器を使用することなく、アナログ出力電圧に
任意のオフセット電圧を付加できる高速D/A変換回路
を実現することにある。
〔課題を解決するための手段1
本発明のディジタル・アナログ変換回路は、a)Nビッ
ト量子化されたディジタル信号をアナログ信号に変換す
るディジタル・アナログ変換回路において、 b)Nビットの入力端子に一端が接続される重み付けさ
れたN個の抵抗器と、 C)該N個の抵抗器の他端に一端が接続されるN個のダ
イオードと、 d)該N個のダイオードの他端がエミッターに接続され
るトランジスターと、 e)該トランジスターのエミッターに接続される可変抵
抗器と、 f)前記トランジスターのベースに基準電圧を与える固
定電圧源と、 g)前記トランジスターのコレクターに一端が接続され
る負荷抵抗器と、 h)該負荷抵抗器の他端に接続される固定電圧源とを備
える。
ト量子化されたディジタル信号をアナログ信号に変換す
るディジタル・アナログ変換回路において、 b)Nビットの入力端子に一端が接続される重み付けさ
れたN個の抵抗器と、 C)該N個の抵抗器の他端に一端が接続されるN個のダ
イオードと、 d)該N個のダイオードの他端がエミッターに接続され
るトランジスターと、 e)該トランジスターのエミッターに接続される可変抵
抗器と、 f)前記トランジスターのベースに基準電圧を与える固
定電圧源と、 g)前記トランジスターのコレクターに一端が接続され
る負荷抵抗器と、 h)該負荷抵抗器の他端に接続される固定電圧源とを備
える。
[作 用1
本発明は以上の構成を有するので、以下のような作用を
有する。
有する。
トランジスターのエミッター電位は、ベース電位が固定
されていることによって、エミッター電流の大きさに関
係なく固定電位にあるとみなせる。そのため、重み付け
されたN個の抵抗器を流れる電流値はそれぞれの抵抗値
に反比例する。
されていることによって、エミッター電流の大きさに関
係なく固定電位にあるとみなせる。そのため、重み付け
されたN個の抵抗器を流れる電流値はそれぞれの抵抗値
に反比例する。
トランジスターのコレクター電流は重み付けされた抵抗
を流れる電流の総和であり、このコレクター電流をコレ
クターに接続される負荷抵抗器によって電圧を変換し、
D/A変換動作を得る。
を流れる電流の総和であり、このコレクター電流をコレ
クターに接続される負荷抵抗器によって電圧を変換し、
D/A変換動作を得る。
さらに、エミッターに接続された可変抵抗器の大きさを
変化させることによって、ベース電位の固定されたトラ
ンジスターのエミッター電流を変化させ、負荷抵抗器に
おける電圧降下を変化させることが可能であり、D/A
変換出力信号にオフセット電位を与えることができる。
変化させることによって、ベース電位の固定されたトラ
ンジスターのエミッター電流を変化させ、負荷抵抗器に
おける電圧降下を変化させることが可能であり、D/A
変換出力信号にオフセット電位を与えることができる。
以下に本発明について、実施例に基づいて説明する。
第1図は本発明のD/A変換回路の構成図である。
Nビット量子化されたディジタル信号が、ディジタル入
力端子101〜IONより入力される。
力端子101〜IONより入力される。
ここでNは整数である。
重み付は抵抗器111〜IINは、それぞれの入力信号
の重みによって抵抗比が決定される。
の重みによって抵抗比が決定される。
通常、入力信号は自然2進数であるので、MSBの抵抗
値をRとすると、以下でR14・R18・Rというよう
に21・Rとなる0mは2進数の位を表わす整数であり
、MSBではm=oである。
値をRとすると、以下でR14・R18・Rというよう
に21・Rとなる0mは2進数の位を表わす整数であり
、MSBではm=oである。
ダイオード121〜12Nは、入力電流の逆流防止用で
ある。即ち“H”レベル入力からの電流の流入を防いで
いる。第1図では、入力端子に向かって流れ出す方向の
電流が能動を示している。
ある。即ち“H”レベル入力からの電流の流入を防いで
いる。第1図では、入力端子に向かって流れ出す方向の
電流が能動を示している。
もし、入力端子から流れ込む方向の電流を能動とするな
らば、ダイオード121〜12Nを逆方向に接続し、ト
ランジスター130をPNPに変更する。
らば、ダイオード121〜12Nを逆方向に接続し、ト
ランジスター130をPNPに変更する。
トランジスター130は、ベースに接続された固定電圧
源]、 31によってエミッター電位が固定されている
。
源]、 31によってエミッター電位が固定されている
。
重み付は抵抗器111〜]、 I Nを流れる電流は、
トランジスター130をエミッター電位とディジタル入
力端子101〜IONの“L“レベルの電位によって決
まる。
トランジスター130をエミッター電位とディジタル入
力端子101〜IONの“L“レベルの電位によって決
まる。
入力が“L”レベルの時には、重み付は抵抗器111〜
IINの両端の電位差はそれぞれ等しいので、電流値は
その抵抗値に反比例する。
IINの両端の電位差はそれぞれ等しいので、電流値は
その抵抗値に反比例する。
従って、各枝路電流は重み付は抵抗器111〜11Nに
よって重み付けされる。
よって重み付けされる。
トランジスター130のエミッター電流はほぼコレクタ
ー電流に等しいから、重み付けされた電流の総和が負荷
抵抗器132を流れて電圧に変換され、アナログ出力端
子134に表われる。
ー電流に等しいから、重み付けされた電流の総和が負荷
抵抗器132を流れて電圧に変換され、アナログ出力端
子134に表われる。
固定電圧源133は、アナログ出力電圧の基準を与える
。
。
可変抵抗器135は、トランジスター130のエミッタ
ー電流にバイアス電流を与え、コレクター側の負荷抵抗
器132において電圧降下を発生させる。従って、この
可変抵抗器135の値を変化させることにより、アナロ
グ出力端子134におけるアナログ出力電圧に任意のオ
フセット電位を加えることができる。
ー電流にバイアス電流を与え、コレクター側の負荷抵抗
器132において電圧降下を発生させる。従って、この
可変抵抗器135の値を変化させることにより、アナロ
グ出力端子134におけるアナログ出力電圧に任意のオ
フセット電位を加えることができる。
第2図に具体的な回路図を示す。
第3図はそのディジタル・アナログ変換特性である。
■、・V2・vl・voは、4ビツト量子化された自然
2進コードによるディジタル信号である。これらは、C
−MOSあるいはTTLによるバッファを経てD/A変
換回路に入力される。
2進コードによるディジタル信号である。これらは、C
−MOSあるいはTTLによるバッファを経てD/A変
換回路に入力される。
■、がMSB、V、がLSBであルノテ、コノコードが
示す値Vは、 V=2” −Vs +2” −Vs +2’ −
V+ +2°・voである。(V、〜。は0あるいは1
である。) 重み付は抵抗器211〜214は、それぞれR−2R−
2”R・2”Rとfする。
示す値Vは、 V=2” −Vs +2” −Vs +2’ −
V+ +2°・voである。(V、〜。は0あるいは1
である。) 重み付は抵抗器211〜214は、それぞれR−2R−
2”R・2”Rとfする。
ダイオード221〜224とトランジスター230の極
性は、バッファー201〜204がTTLの場合は第2
図のとおりである。
性は、バッファー201〜204がTTLの場合は第2
図のとおりである。
トランジスター230のベースには、抵抗器242・2
41とデ・カップリング・コンデンサー243による固
定電圧源が接続される。
41とデ・カップリング・コンデンサー243による固
定電圧源が接続される。
従って、重み付は抵抗器211〜214を流れる電流工
、・I2・工、・工。は次式のとおりである。
、・I2・工、・工。は次式のとおりである。
I、=K・1/R
Ia=K・1/2R
1、=K・1/4R
■。=K・1/8R
ここで、K=Eref−(Vbe+Vo)である。
ただし、Eref : トランジスター230のベース
電位 Vbe :ベース・エミッター間電圧降下 ■+1 :ダイオード順方向電圧降下このIs〜工@
の電流は、V、−Voの各ビットに対応した重み付けが
なされており、Is+I 、+I l+I。の電流が負
荷抵抗器250を流れることによって、D/A変換され
たアナログ電圧を得ることができる。
電位 Vbe :ベース・エミッター間電圧降下 ■+1 :ダイオード順方向電圧降下このIs〜工@
の電流は、V、−Voの各ビットに対応した重み付けが
なされており、Is+I 、+I l+I。の電流が負
荷抵抗器250を流れることによって、D/A変換され
たアナログ電圧を得ることができる。
可変抵抗器244は、トランジスター230のエミッタ
ー電流にバイアス電流を与えている。
ー電流にバイアス電流を与えている。
トランジスター230のベース電位Erefは与えられ
ているので、トランジスター230のコレクター電流は
エミッター電流Iv++とばば等しく、 I v++= (Er e f−Vb e) / Rv
* である。
ているので、トランジスター230のコレクター電流は
エミッター電流Iv++とばば等しく、 I v++= (Er e f−Vb e) / Rv
* である。
ただし、Vbe:ベース・エミッター間電圧降下
RVII :可変抵抗器244の値
前述のI=I*+Iz+I++IoとIVllは、負荷
抵抗器250に合成されて流れることによって電圧に変
換され、アナログ出力端子260から取り出される。
抵抗器250に合成されて流れることによって電圧に変
換され、アナログ出力端子260から取り出される。
Iv*による負荷抵抗器250における電圧降下は、ア
ナログ出力電圧EOに任意のオフセット電圧E or”
I v++・RLを与える。
ナログ出力電圧EOに任意のオフセット電圧E or”
I v++・RLを与える。
このオフセット電圧E。、を変化させるためには、可変
抵抗器244の値Rvllを変化させれば良い。
抵抗器244の値Rvllを変化させれば良い。
トランジスター270は、バッファーである。
第2図の回路のディジタル・アナログ変換特性は次式の
とおりである。
とおりである。
−(Eref−(Vbe+Vo))
vo))
ただし、ll:cc:電源端子261の電位EO:アナ
ログ出力端子260の出力 電位 Eref : トランジスター230のベース電位 Vbe :ベース・エミッター間電圧降下vD:ダイオ
ード順方向電圧降下 V、〜v0;ディジタル入力論理 (0又は1) RL;負荷抵抗器250の値 R;重み付は抵抗器211の値 第3図に、上式のディジタル・アナログ変換特性を示す
。
ログ出力端子260の出力 電位 Eref : トランジスター230のベース電位 Vbe :ベース・エミッター間電圧降下vD:ダイオ
ード順方向電圧降下 V、〜v0;ディジタル入力論理 (0又は1) RL;負荷抵抗器250の値 R;重み付は抵抗器211の値 第3図に、上式のディジタル・アナログ変換特性を示す
。
【発明の効果]
以上、説明したように本発明によれば、重み付は抵抗器
と単一のベース接地トランジスターとの組み合わせによ
ってD/A変換動作を行なっているので、少ない素子数
でアナログ出力電圧に任意のオフセット電圧を付加可能
なり/A変換回路を構成できる上に、高速な帰還型増幅
器を使用しないので、回路の小型化と低価格化及び動作
の安定化による信軌性の向上を図ることができる。
と単一のベース接地トランジスターとの組み合わせによ
ってD/A変換動作を行なっているので、少ない素子数
でアナログ出力電圧に任意のオフセット電圧を付加可能
なり/A変換回路を構成できる上に、高速な帰還型増幅
器を使用しないので、回路の小型化と低価格化及び動作
の安定化による信軌性の向上を図ることができる。
第1図は本発明のD/A変換回路の構成を示す図。
第2図は本発明のD/A変換回路の一実施例を示す具体
的な回路図。 第3図は本発明のD/A変換回路の変換特性を示す図。 101〜ION・・・ディジタル入力端子111−11
N・・・重み付は抵抗器 121〜12N・・・ダイオード 130・・・・・・・トランジスター 131・・・・・・・固定電圧源 132・・・・・・・負荷抵抗器 133・・・・・・・固定電圧源 134・・・・・・・アナログ出力端子135・・・・
・・・可変抵抗器 以上 /9/ル/ρM 省ソ゛ダル縁鳩j ツノIN//N lみ付・1j埃器 /ユ/八ρ八−り゛イオード /30 /、ラシレ゛λクー/31)肛を
堂ル導 /ハ 皇司ノ幻り器 /3jII ’lJt+斤瑯 /9≠ アす02゛汰坤拓にシ/W
vT¥隠)M番 第1図 第2図 [×骨[覇−CVb西)j〕 0246 δ lO+2 11 1桓泣まろ 第3図
的な回路図。 第3図は本発明のD/A変換回路の変換特性を示す図。 101〜ION・・・ディジタル入力端子111−11
N・・・重み付は抵抗器 121〜12N・・・ダイオード 130・・・・・・・トランジスター 131・・・・・・・固定電圧源 132・・・・・・・負荷抵抗器 133・・・・・・・固定電圧源 134・・・・・・・アナログ出力端子135・・・・
・・・可変抵抗器 以上 /9/ル/ρM 省ソ゛ダル縁鳩j ツノIN//N lみ付・1j埃器 /ユ/八ρ八−り゛イオード /30 /、ラシレ゛λクー/31)肛を
堂ル導 /ハ 皇司ノ幻り器 /3jII ’lJt+斤瑯 /9≠ アす02゛汰坤拓にシ/W
vT¥隠)M番 第1図 第2図 [×骨[覇−CVb西)j〕 0246 δ lO+2 11 1桓泣まろ 第3図
Claims (1)
- 【特許請求の範囲】 a)Nビット量子化されたディジタル信号をアナログ信
号に変換するディジタル・アナログ変換回路において、 b)Nビットの入力端子に一端が接続される重み付けさ
れたN個の抵抗器と、 c)該N個の抵抗器の他端に一端が接続されるN個のダ
イオードと、 d)該N個のダイオードの他端がエミッターに接続され
るトランジスターと、 e)該トランジスターのエミッターに接続される可変抵
抗器と、 f)前記トランジスターのベースに基準電圧を与える固
定電圧源と、 g)前記トランジスターのコレクターに一端が接続され
る負荷抵抗器と、 h)該負荷抵抗器の他端に接続される固定電圧源とを備
えるディジタル・アナログ変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11522288A JPH01284121A (ja) | 1988-05-11 | 1988-05-11 | ディジタル・アナログ変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11522288A JPH01284121A (ja) | 1988-05-11 | 1988-05-11 | ディジタル・アナログ変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01284121A true JPH01284121A (ja) | 1989-11-15 |
Family
ID=14657385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11522288A Pending JPH01284121A (ja) | 1988-05-11 | 1988-05-11 | ディジタル・アナログ変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01284121A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0786950A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | Daコンバータ |
-
1988
- 1988-05-11 JP JP11522288A patent/JPH01284121A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0786950A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | Daコンバータ |
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