JPH05191289A - 電流加算方式ｄ／ａコンバータ - Google Patents
電流加算方式ｄ／ａコンバータInfo
- Publication number
- JPH05191289A JPH05191289A JP2445092A JP2445092A JPH05191289A JP H05191289 A JPH05191289 A JP H05191289A JP 2445092 A JP2445092 A JP 2445092A JP 2445092 A JP2445092 A JP 2445092A JP H05191289 A JPH05191289 A JP H05191289A
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Abstract
(57)【要約】
【目的】 製造上のバラツキによる積分直線性誤差の増
大を抑えることが可能な高精度の電流加算方式Ｄ／Ａコ
ンバータを提供する。 【構成】 複数個の定電流源セル１のマトリクスにおい
て、ディジタル入力信号に応じて定電流源セル１を離散
的にスイッチングするようにデコーダ２，３を構成し、
各セル１を離散的にスイッチングすることにより、定電
流源セル１の電流値のバラツキに起因する積分直線性誤
差の増大をキャンセルする。
大を抑えることが可能な高精度の電流加算方式Ｄ／Ａコ
ンバータを提供する。 【構成】 複数個の定電流源セル１のマトリクスにおい
て、ディジタル入力信号に応じて定電流源セル１を離散
的にスイッチングするようにデコーダ２，３を構成し、
各セル１を離散的にスイッチングすることにより、定電
流源セル１の電流値のバラツキに起因する積分直線性誤
差の増大をキャンセルする。
Description
【０００１】
【産業上の利用分野】本発明は、Ｄ／Ａコンバータに関
し、特に電流加算方式Ｄ／Ａコンバータに関する。
し、特に電流加算方式Ｄ／Ａコンバータに関する。
【０００２】
【従来の技術】マトリクス状に配置されて電流加算方式
Ｄ／Ａコンバータを構成する複数個の定電流源セル（カ
レントセル）は、従来、例えば４ビットマトリクスの場
合、図５に示すように、ディジタル入力信号に応じてマ
トリクスの右上端のセルから左方向へ順次スイッチング
されて電流を流していくようになっていた。
Ｄ／Ａコンバータを構成する複数個の定電流源セル（カ
レントセル）は、従来、例えば４ビットマトリクスの場
合、図５に示すように、ディジタル入力信号に応じてマ
トリクスの右上端のセルから左方向へ順次スイッチング
されて電流を流していくようになっていた。
【０００３】この電流加算方式Ｄ／Ａコンバータにおい
ては、理想的には、これらのセルは全て同じ電流量であ
る必要があるが、実際には、製造上のバラツキが生じ、
これに起因して図６（Ａ）に示すような１次的（直線
的）な電流量のバラツキを持つことが多い。
ては、理想的には、これらのセルは全て同じ電流量であ
る必要があるが、実際には、製造上のバラツキが生じ、
これに起因して図６（Ａ）に示すような１次的（直線
的）な電流量のバラツキを持つことが多い。
【０００４】
【発明が解決しようとする課題】したがって、従来の電
流加算方式Ｄ／Ａコンバータのように、マトリクスの右
側から左側へ、上部から下部へと順次スイッチングを行
っていくと、この１次的なバラツキがそのまま積分さ
れ、図６（Ｂ）に示すような２次曲線的な、大きなＩ．
Ｌ．Ｅ．（積分直線性誤差）を生じるという問題があっ
た。
流加算方式Ｄ／Ａコンバータのように、マトリクスの右
側から左側へ、上部から下部へと順次スイッチングを行
っていくと、この１次的なバラツキがそのまま積分さ
れ、図６（Ｂ）に示すような２次曲線的な、大きなＩ．
Ｌ．Ｅ．（積分直線性誤差）を生じるという問題があっ
た。
【０００５】本発明は、上述した点に鑑みてなされたも
のであって、製造上のバラツキによる積分直線性誤差の
増大を抑えることが可能な高精度の電流加算方式Ｄ／Ａ
コンバータを提供することを目的とする。
のであって、製造上のバラツキによる積分直線性誤差の
増大を抑えることが可能な高精度の電流加算方式Ｄ／Ａ
コンバータを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明による電流加算方
式Ｄ／Ａコンバータは、ディジタル入力信号のビット数
に対応した数だけマトリクス状に配置された複数個の定
電流源セルと、ディジタル入力信号に応じて複数個の定
電流源セルを離散的にスイッチングするスイッチング回
路とを具備した構成となっている。
式Ｄ／Ａコンバータは、ディジタル入力信号のビット数
に対応した数だけマトリクス状に配置された複数個の定
電流源セルと、ディジタル入力信号に応じて複数個の定
電流源セルを離散的にスイッチングするスイッチング回
路とを具備した構成となっている。
【０００７】
【作用】複数個の定電流源セルのマトリクスにおいて、
各々のセルに製造上１次的な電流量のバラツキが生じて
も、複数個の定電流源セルを離散的にスイッチングする
ことで、バラツキの成分が高次的に見え、結果として定
電流源セルの電流値のバラツキに起因するＩ．Ｌ．Ｅ．
（積分直線性誤差）をキャンセルできる。
各々のセルに製造上１次的な電流量のバラツキが生じて
も、複数個の定電流源セルを離散的にスイッチングする
ことで、バラツキの成分が高次的に見え、結果として定
電流源セルの電流値のバラツキに起因するＩ．Ｌ．Ｅ．
（積分直線性誤差）をキャンセルできる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図２は、出力振幅の調整機能を有するＤ／
Ａコンバータの基本構成を示す回路図であり、簡単のた
めに、例えば４ビットの電流加算方式のＤ／Ａコンバー
タを例に示す。図において、Ｄ／Ａコンバータ２１は、
各々のゲートが共通接続された同サイズの１６個の定電
流源用ＦＥＴＱ1 〜Ｑ16を有している。
に説明する。図２は、出力振幅の調整機能を有するＤ／
Ａコンバータの基本構成を示す回路図であり、簡単のた
めに、例えば４ビットの電流加算方式のＤ／Ａコンバー
タを例に示す。図において、Ｄ／Ａコンバータ２１は、
各々のゲートが共通接続された同サイズの１６個の定電
流源用ＦＥＴＱ1 〜Ｑ16を有している。
【０００９】これら定電流源用ＦＥＴＱ1 〜Ｑ16のソー
スは、デコーダ（図示せず）のデコード出力によりスイ
ッチング制御される１６個の電流スイッチＳ1 〜Ｓ16を
介して出力抵抗器Ｒ1 に接続されている。そして、電流
スイッチＳ1 〜Ｓ16と出力抵抗器Ｒ1 との接続点Ｐ1 か
ら、アナログ出力が導出される構成となっている。
スは、デコーダ（図示せず）のデコード出力によりスイ
ッチング制御される１６個の電流スイッチＳ1 〜Ｓ16を
介して出力抵抗器Ｒ1 に接続されている。そして、電流
スイッチＳ1 〜Ｓ16と出力抵抗器Ｒ1 との接続点Ｐ1 か
ら、アナログ出力が導出される構成となっている。
【００１０】このＤ／Ａコンバータ２１の出力振幅は振
幅制御部２２によって調整される。この振幅制御部２２
は、定電流源用ＦＥＴＱ1 〜Ｑ16と同サイズでかつこれ
ら定電流源用ＦＥＴＱ1 〜Ｑ16とベースが共通接続され
たバイアス用ＦＥＴＱA を有している。このバイアス用
ＦＥＴＱA はバイアス用抵抗器Ｒ2 とともに、電源ライ
ンと接地間に直列接続されている。
幅制御部２２によって調整される。この振幅制御部２２
は、定電流源用ＦＥＴＱ1 〜Ｑ16と同サイズでかつこれ
ら定電流源用ＦＥＴＱ1 〜Ｑ16とベースが共通接続され
たバイアス用ＦＥＴＱA を有している。このバイアス用
ＦＥＴＱA はバイアス用抵抗器Ｒ2 とともに、電源ライ
ンと接地間に直列接続されている。
【００１１】また、可変抵抗器ＶＲによって設定される
基準電圧が、非反転（＋）入力端子に印加されるオペア
ンプＯＰが設けられており、このオペアンプＯＰはその
反転（−）入力端子がバイアス用ＦＥＴＱA のソースと
バイアス用抵抗器Ｒ2 の接続点Ｐ2 に接続され、その出
力端子がバイアス用ＦＥＴＱA のベースに接続されるこ
とによって負帰還増幅器を構成している。
基準電圧が、非反転（＋）入力端子に印加されるオペア
ンプＯＰが設けられており、このオペアンプＯＰはその
反転（−）入力端子がバイアス用ＦＥＴＱA のソースと
バイアス用抵抗器Ｒ2 の接続点Ｐ2 に接続され、その出
力端子がバイアス用ＦＥＴＱA のベースに接続されるこ
とによって負帰還増幅器を構成している。
【００１２】かかる構成のＤ／Ａコンバータにおいて、
そのフルスケール値、すなわち電流スイッチＳ1 〜Ｓ16
が全てオン（閉）したときのＰ１の電圧は、ＦＥＴ１個
の電流値をＩ、抵抗器Ｒ1 の抵抗値をＲとすると、１６
Ｉ・Ｒとなる。ここで、バイアス用抵抗器Ｒ2 の抵抗値
を１６Ｒに設定すると、Ｐ２の電圧はＰ１の電圧と等し
くなり、Ｐ２にフルスケール値が現れる。
そのフルスケール値、すなわち電流スイッチＳ1 〜Ｓ16
が全てオン（閉）したときのＰ１の電圧は、ＦＥＴ１個
の電流値をＩ、抵抗器Ｒ1 の抵抗値をＲとすると、１６
Ｉ・Ｒとなる。ここで、バイアス用抵抗器Ｒ2 の抵抗値
を１６Ｒに設定すると、Ｐ２の電圧はＰ１の電圧と等し
くなり、Ｐ２にフルスケール値が現れる。
【００１３】そして、このＰ２の電圧をオペアンプＯＰ
の反転入力ｂとし、フルスケール値を決定する可変抵抗
器ＶＲで与えられる基準電圧をオペアンプＯＰの非反転
入力ａとし、オペアンプＯＰの出力ｃをバイアス用ＦＥ
ＴＱA のベースに供給することにより、オペアンプＯＰ
の非反転入力ａと反転入力ｂが等しくなるように出力ｃ
が変化し、その結果フルスケール値が制御されることに
なる。
の反転入力ｂとし、フルスケール値を決定する可変抵抗
器ＶＲで与えられる基準電圧をオペアンプＯＰの非反転
入力ａとし、オペアンプＯＰの出力ｃをバイアス用ＦＥ
ＴＱA のベースに供給することにより、オペアンプＯＰ
の非反転入力ａと反転入力ｂが等しくなるように出力ｃ
が変化し、その結果フルスケール値が制御されることに
なる。
【００１４】図１は、本発明の一実施例を示すブロック
図であり、上述した如き構成の電流加算方式Ｄ／Ａコン
バータに適用した例を示す。なお、本実施例では、簡単
のため、例えば８ビットのＤ／Ａコンバータの例を示
す。図において、８ビットに対応して６４個の定電流源
セル１がマトリクス状に配置されている。
図であり、上述した如き構成の電流加算方式Ｄ／Ａコン
バータに適用した例を示す。なお、本実施例では、簡単
のため、例えば８ビットのＤ／Ａコンバータの例を示
す。図において、８ビットに対応して６４個の定電流源
セル１がマトリクス状に配置されている。
【００１５】一方、ディジタル入力信号の上位６ビット
は、３ビットずつデコーダ２，３でデコードされ、さら
にそのデコード出力がラッチ回路４，５でラッチされ、
６４個の定電流源セル１のスイッチングを行う。また、
下位２ビットはラッチ回路６でラッチされ、それぞれ定
電流源セル１の電流量の１／２と１／４の重み付けをさ
れたセルを直接スイッチングする。
は、３ビットずつデコーダ２，３でデコードされ、さら
にそのデコード出力がラッチ回路４，５でラッチされ、
６４個の定電流源セル１のスイッチングを行う。また、
下位２ビットはラッチ回路６でラッチされ、それぞれ定
電流源セル１の電流量の１／２と１／４の重み付けをさ
れたセルを直接スイッチングする。
【００１６】かかる電流加算方式Ｄ／Ａコンバータで
は、特性の殆どはマトリクスセルの特性で決定される。
このマトリクスセルのスイッチングにおいて、本発明で
は、ディジタル入力信号に応じて定電流源セル１を離散
的にスイッチングするようにデコーダ２，３が構成され
ている。
は、特性の殆どはマトリクスセルの特性で決定される。
このマトリクスセルのスイッチングにおいて、本発明で
は、ディジタル入力信号に応じて定電流源セル１を離散
的にスイッチングするようにデコーダ２，３が構成され
ている。
【００１７】例えば、簡単のため、４ビットのマトリク
ス（上位２ビット、下位２ビット）を考えた場合、例え
ば図３に示すような順序で離散的にスイッチングを行う
と、製造上のバラツキの成分が図４（Ａ）に示すように
高次的に見えるため、結果として、図４（Ｂ）に示すよ
うに、定電流源セル１の電流値のバラツキに起因する
Ｉ．Ｌ．Ｅ．（積分直線性誤差）を抑圧できることにな
る。
ス（上位２ビット、下位２ビット）を考えた場合、例え
ば図３に示すような順序で離散的にスイッチングを行う
と、製造上のバラツキの成分が図４（Ａ）に示すように
高次的に見えるため、結果として、図４（Ｂ）に示すよ
うに、定電流源セル１の電流値のバラツキに起因する
Ｉ．Ｌ．Ｅ．（積分直線性誤差）を抑圧できることにな
る。
【００１８】なお、上記実施例では、ディジタル入力信
号に応じて定電流源セル１を離散的にスイッチングする
ようにデコーダ２，３を構成した場合について説明した
が、そのスイッチング制御をなすスイッチング回路はデ
コーダ２，３に限定されるものではなく、要は、マトリ
クスセルのスイッチングにおいて、各セルを離散的にス
イッチングできる構成のものであれば良い。
号に応じて定電流源セル１を離散的にスイッチングする
ようにデコーダ２，３を構成した場合について説明した
が、そのスイッチング制御をなすスイッチング回路はデ
コーダ２，３に限定されるものではなく、要は、マトリ
クスセルのスイッチングにおいて、各セルを離散的にス
イッチングできる構成のものであれば良い。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
複数個の定電流源セルのマトリクスにおいて、これら各
セルを離散的にスイッチングするようにしたことによ
り、各々のセルに製造上１次的な電流量のバラツキが生
じても、そのバラツキの成分が高次的に見えるため、定
電流源セルの電流値のバラツキに起因する積分直線性誤
差を抑制できることになる。
複数個の定電流源セルのマトリクスにおいて、これら各
セルを離散的にスイッチングするようにしたことによ
り、各々のセルに製造上１次的な電流量のバラツキが生
じても、そのバラツキの成分が高次的に見えるため、定
電流源セルの電流値のバラツキに起因する積分直線性誤
差を抑制できることになる。
【図１】本発明の一実施例を示すブロック図である。
【図２】電流加算方式Ｄ／Ａコンバータの基本構成を示
す回路図である。
す回路図である。
【図３】本発明による離散的スイッチングの順序を示す
図である。
図である。
【図４】本発明に係る離散的スイッチングによる特性図
であり、（Ａ）は製造上の定電流源セルの電流値のバラ
ツキを、（Ｂ）はこれに起因する積分直線性誤差をそれ
ぞれ示す。
であり、（Ａ）は製造上の定電流源セルの電流値のバラ
ツキを、（Ｂ）はこれに起因する積分直線性誤差をそれ
ぞれ示す。
【図５】従来のスイッチング順序を示す図である。
【図６】従来のスイッチングによる特性図であり、
（Ａ）は製造上の定電流源セルの電流値のバラツキを、
（Ｂ）はこれに起因する積分直線性誤差をそれぞれ示
す。
（Ａ）は製造上の定電流源セルの電流値のバラツキを、
（Ｂ）はこれに起因する積分直線性誤差をそれぞれ示
す。
１ 定電流源セル ２，３ デコーダ ４，５，６ ラッチ回路 ２１ Ｄ／Ａコンバータ ２２ 振幅制御部
Claims (1)
- 【請求項１】 ディジタル入力信号のビット数に対応し
た数だけマトリクス状に配置された複数個の定電流源セ
ルと、 前記ディジタル入力信号に応じて前記複数個の定電流源
セルを離散的にスイッチングするスイッチング回路とを
具備したことを特徴とする電流加算方式Ｄ／Ａコンバー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2445092A JPH05191289A (ja) | 1992-01-14 | 1992-01-14 | 電流加算方式ｄ／ａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2445092A JPH05191289A (ja) | 1992-01-14 | 1992-01-14 | 電流加算方式ｄ／ａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05191289A true JPH05191289A (ja) | 1993-07-30 |
Family
ID=12138497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2445092A Pending JPH05191289A (ja) | 1992-01-14 | 1992-01-14 | 電流加算方式ｄ／ａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05191289A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939902A (en) * | 1997-01-30 | 1999-08-17 | Nec Corporation | Integrating circuit internally included in semiconductor device |
| EP1168628A2 (en) * | 2000-06-28 | 2002-01-02 | Matsushita Electric Industrial Co., Ltd. | Current adding type D/A converter |
| US6433721B2 (en) | 2000-06-23 | 2002-08-13 | Matsushita Electric Industrial Co., Ltd. | Current source cell arrangement, method of selecting current source cell and current addition type digital-to-analog converter |
-
1992
- 1992-01-14 JP JP2445092A patent/JPH05191289A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939902A (en) * | 1997-01-30 | 1999-08-17 | Nec Corporation | Integrating circuit internally included in semiconductor device |
| US6433721B2 (en) | 2000-06-23 | 2002-08-13 | Matsushita Electric Industrial Co., Ltd. | Current source cell arrangement, method of selecting current source cell and current addition type digital-to-analog converter |
| EP1168628A2 (en) * | 2000-06-28 | 2002-01-02 | Matsushita Electric Industrial Co., Ltd. | Current adding type D/A converter |
| US6452527B2 (en) | 2000-06-28 | 2002-09-17 | Matsushita Electric Industrial Co., Ltd. | Current adding type D/A converter |
| EP1168628A3 (en) * | 2000-06-28 | 2004-01-28 | Matsushita Electric Industrial Co., Ltd. | Current adding type D/A converter |
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