JP5062751B2 - トリムｄａｃ回路、デジタル−アナログ変換器、デジタル−アナログ変換器の出力の線形性を向上させる方法、電子回路を調整する方法、電子回路 - Google Patents

Description

発明の背景
この発明は、デジタル−アナログ変換器（ＤＡＣ）のような、デジタル入力を有する回路の、実用的でコンパクトなデジタル方式で制御されるトリムを提供することに関する。より特定的には、この発明は、回路における２つ以上の素子または場所にトリムを適用することに関する。しばしば、この種の回路は、ある入力コードステータスについては出力に対し強い影響を有し、他のコードステータスについては非常に弱い影響を有する素子またはトリム場所を含む。

先行技術
ＤＡＣにおいて生じるこの問題をよりよく理解するために、ＤＡＣの簡潔な説明が提示される。そして、上述の問題とＤＡＣとの間の関係が論じられる。

ＤＡＣは、コンピュータまたは他の別個の回路からの２値信号を、比例したアナログ電圧レベルに変換する。ＤＡＣは、計器、モータコントローラ、またはオーディオ回路のようなアナログ装置を駆動するために通例用いられる。

２値的に重み付けされた抵抗器ネットワークＤＡＣは、デジタルビットをデジタル信号からアナログ信号に変換する最も簡単な方法である。図１に示す回路１００について、２値信号は、アナログスイッチ１０２、１０４、１０６および１０８を駆動するゲーティング回路１１８に与えられる。００００の２値信号がスイッチに与えられると、すべてのスイッチが開放しているので、オペアンプ１２２に電圧は印加されない。この時点で、出力は０ボルトである。０００１の２値信号が与えられると、スイッチ１０２が閉鎖して、抵抗器１１０に１０ボルトが印加される。オペアンプ１２２の入力が仮想接地を表わすので、８０００オーム抵抗器１１０には１０ボルトがかかる。これにより、１０Ｖ／８０００オーム、すなわち、１．２５ミリアンペアが８０００オームフィードバック抵抗器１２０に流れる。オームの法則によって、抵抗１２０にかかる電圧は８００オーム×１．２５ミリアンペア、すなわち１ボルトである。

２値信号が００１０に変化すると、スイッチ１０２が開放してスイッチ１０４が閉鎖する。これにより、２．５ミリアンペア（１０ボルト／４０００オーム）が抵抗器１２０に流れる。すると、抵抗器１２０にかかる電圧は、８００オーム×２．５ミリアンペア、すなわち２ボルトである。２値０１００は、出力に４ボルトをもたらし、以下同様となる。

しかしながら、２値的に重み付けされた抵抗器ネットワークＤＡＣは、４ビットを超える分解能を要求する用途には実用的ではない。なぜならば、要求される抵抗器値の範囲は非常に大きく、正確に製造することが困難であるからである。したがって、ほとんどの用途においては、Ｒ−２Ｒラダーネットワークが、選択されるＤＡＣとなる。

Ｒ−２Ｒラダーネットワークは、図２に示される２値ラダーとして公知である種類のネットワークにおいて配置される、２つの異なる抵抗値しか有しない抵抗器によって、２値的に重み付けされた電圧を生成することができる。この回路において、アナログスイッチ２０２、２０４、２０６および２０８を駆動するのに一連のラッチ２０４が用いられる。

Ｒ−２Ｒラダーは、個々のスイッチが閉鎖された場合に、Ｒ−２Ｒラダーの各「段」が
仮想接地ノードに電流を与えるように動作する。抵抗器２１０、２１２、２１４、２１６、２１８、２２０、２２２および２２４の配置により、連続した段の各々によって与えられる電流が２値的に重み付けされる。こうして、ラダーを下る連続したスイッチの各々は、接続されると電流を生成し、この電流は、上のスイッチの出力の半分の出力電圧を生成する。

たとえば、２値００００がラッチ２４０に送信されると、これはすべてのスイッチを開放し、ＶＲＥＦを出力から切断する。これは、オペアンプ２３０の出力に０ボルトをもたらす。１０００の２値信号がスイッチ２０２を閉鎖し、こうしてＭＳＢ（最上位ビット）を活性化させる。オームの法則によって、抵抗器２１０を通る電流は、出力に５ボルトの信号をもたらす。０１００の信号はスイッチ２０２を開放し、スイッチ２０４を閉鎖して、出力に２．５ボルトの信号をもたらす。

２値的に重み付けされた抵抗器ネットワークＤＡＣに対する２値ラダー設計の主な利点とは、抵抗器値を２つしか有しない抵抗器の使用である。その結果、さらなる「段」を単にラダーに追加することにより事実上どのような数のビットをも処理することは、簡単なことである。

電圧スイッチング（ＶＯＵＴ）モードで動作する抵抗器ラダーＤＡＣにおいて、別々のビットは、抵抗器ラダーを通って出力までに、別々の伝搬遅延を有する。これらの別々の伝搬遅延は、典型的には、大きなメジャーキャリーグリッチインパルス誤りを生成する。メジャーキャリーは、ＭＳＢ（最上位ビット）がオフに切換えられて、すべてのＬＳＢ（最下位ビット）がオンに切換えられる場合に生じる。

この影響を減じるために、従来は、１６ビットＤＡＣの４つの最上位ビットを、すべてが出力に対してほぼ同じ伝搬遅延を有する１５の等価に重み付けされたセグメントにセグメント化した。これらの１５の等価に重み付けされたビットは、通例、２値符号化に対してサーモメータコード化と呼ばれる。なぜならば、４ビットサーモメータコードは、４ビット入力の１６の起こり得る値を表わす１５の別個の遷移を、すなわち、００００から１１１１までを有するからである。これらのビットは、２値的に重み付けされた信号ではなく、連続的に重み付けされた信号をもたらすので、連続するセグメント間で抵抗器を必要としない。ＤＡＣにおける任意の数のビットをサーモメータ符号化することができる。

ＭＳＢをサーモメータ符号化されたビットの１つの群にセグメント化する別の理由は、任意の１つのラダー素子に対する転送機能の感度を減じるためである。

上述のように、１６ビットのＤＡＣは、その４つのＭＳＢを、各々が４，０９６ＬＳＢの重みを有する１５の等価のＭＳＢセグメントに分解され得る。そのようなＤＡＣは一般にレーザトリムを用いる。すなわち、レーザを用いてＤＡＣにおける抵抗器の抵抗を調整して、小さな電圧の加算または減算を実現し、ＤＡＣの出力から、より線形である結果を得る（変換器の理想的なアナログ出力に、より密接に対応する結果）。トリム範囲とトリム感度との間の要求される広い比率を達成するために、連続的トリム抵抗器トリムタブが、すなわち、予め定められた構成または形状の抵抗器の一部をレーザを用いて選択的に形成することが、典型的には行なわれる。いくつかの先行技術のＤＡＣは、１つの抵抗素子が、または複雑な抵抗器ネットワークにおいては複数の抵抗素子が、ＤＡＣのセグメントの最適抵抗値に対応する合計抵抗値を得るためにレーザによって選択的に完全に開放される、「リンクトリム」をも用いる。

先行技術の問題
連続的タブトリムの問題は、それらが典型的には遅いことである。いつトリムを停止するかを、すなわちいつレーザによる抵抗器の焼きを停止するかを決定するためには、レーザ位置の小さな増分の各々の後で、新しく正確に誤りを測定しなければならない。別の問題は、抵抗器タブトリムがポストトリムドリフトを被りやすいことである。これらの問題は、ＭＳＢセグメントの数が多いとさらに悪化する。

リンクトリムは一般的により速く、ポストトリムドリフトを被りにくいが、それらははるかに多くの領域を消費する。なぜならば、要求されるトリム範囲および分解能を達成するために、大きなビットのリンクトリムが、すなわち複雑な抵抗器ネットワークにおいては複数の抵抗器が、必要となるからである。領域の犠牲は、トリム重みにおける広い範囲を達成するためにさらなる素子が必要なので、数ビットよりも大きいトリムが用いられる場合より大きくなる。

実用的でコンパクトな、デジタル方式で制御される、ＤＡＣのトリムを提供することが望ましいであろう。

一度に、たとえば、好ましくは実質的に同時に、２つ以上の素子または場所に対してトリムを適用する回路および方法を提供することもまた望ましいであろう。

発明の概要
この発明の目的は、実用的でコンパクトな、デジタル方式で制御される、ＤＡＣのトリムを提供することである。

この発明のさらなる目的は、一度に、たとえば、好ましくは実質的に同時に、２つ以上の素子または場所に対してトリムを適用する回路および方法を提供することである。

この発明は、ＤＡＣにおける複数の抵抗器セグメントを調整することにより、ＤＡＣの出力を調整するための回路を含む。回路は好ましくは、プログラマブル読出専用メモリ（ＲＯＭ）を含む。ＲＯＭは、複数のマルチビットデジタルワードを含む。デジタルワードの各々は、複数の可変インピーダンス構造を制御し得る。複数の可変インピーダンス構造の各々は、ＤＡＣにおける抵抗器セグメントを調整するよう構成され得る。

以下の、この開示の実施例の詳細な説明は、以下の図面とともに読まれると、最良に理解されるであろう。図中、形状は必ずしも縮尺通りにではなく、該当する特徴を最もよく例示するように描かれる。

発明の詳細な説明
この発明の一実施例においては、提案される回路および方法は、好ましくはタブトリムのトリム時間およびポストトリムドリフトの問題を実質的になくすものである、完全にリンクに基づくトリムを用いる。過剰な領域およびキャパシタンスを避けるために、好ましくはＭＳＢセグメントの微細トリムが、１４の８ビットワードを含むＲＯＭをプログラミングすることにより行なわれる。したがって、ＲＯＭは、コンパクトな８ビットトリムＤＡＣ構造を制御する。トリムＤＡＣは単一のセグメントをトリムすることが要求されるトリムリンク構造よりも複雑で大きいが、すべてのセグメントをトリムすることが要求されるであろう１５のそのようなトリム構造よりもはるかに小さい。

１６ビットＤＡＣを用いるこの発明の１つの例示的な実施例においては、好ましくはＲ
ＯＭワードは４つのＤＡＣ ＭＳＢである、Ｄ１５、Ｄ１４、Ｄ１３およびＤ１２の状態に基づいて選択される。Ｓ０、Ｓ１、…、Ｓ１４、Ｓ１５と称する、考えられる１６の状態がある。状態Ｓ０およびＳ１５について、それぞれ、１５のＭＳＢセグメントのすべてがローまたはハイに結合されているが、これはこの発明に従ったトリムＤＡＣを無効にさせ得る。

この発明が解決する１つの困難な問題は、単一のトリムＤＡＣに基づくトリムを、電圧切換抵抗器ラダーＤＡＣのセグメント化されたＭＳＢに適用する実用的な方法が存在しないように思われることである。回路が受動的であって、極めて小さなフルスケールの誤差および０スケールの誤差を有するので、トリムは１つ以上の既存の抵抗器セグメントを調整することにより適用されなければならない。しかしながら、任意の単一の抵抗器セグメントにおけるばらつきに対するＶｏｕｔの感度は、ＤＡＣ転送機能のいくつかの領域においては高く、他のものにおいては非常に低い。

図３は、この発明に従った回路についての簡略化されたブロック図である。図３は、どのようにトリムＤＡＣ３１６がＲＳ１およびＲＳ１５セグメント３１２および３１４に結合するかを示す（１５のＳＤＡＣセグメントのうち、ＲＳ１、ＲＳ２、ＲＳ１４、およびＲＳ１５のみを示す）。トリムＤＡＣ３１６は、ＲＯＭ３１８とデコード３２０とを含む。トリムＤＡＣ３１６はまた、４つのＭＳＢ３０５（ビットＤ１２−Ｄ１５）から入力を受けてＭＳＢの状態を識別するよう構成される。ＭＳＢのそれぞれの状態は、トリムＤＡＣ３０６に格納されるＲＯＭワードのうちのいずれを選択すべきかを判断するために必要な情報を提供する。代替的な実施例においては、好ましくは、トリムＤＡＣ３１６は、異なった相補的なＭＳＢセグメントの対について、たとえば、ＲＳ１ ３１２とＲＳ１５ ３１４の対（図示あり）、ＲＳ２ ３１３とＲＳ１４ ３１５との対（図示あり）、ＲＳ３とＲＳ１４との対（図示せず）などについて実現される。トリムＤＡＣ３１６はまた、可変抵抗器３１７および３１９（好ましくは、それらがトリムしている抵抗器の抵抗を調整するように実現される）を含んでもよく、これらはＲＯＭ３１８からの信号によってセットされる。任意の好適な態様またはインピーダンスタイプで実現され得る可変抵抗器３１７および３１９は、ＤＡＣの出力の非線形性を訂正するために用いられる。

４Ａから４Ｄを含む図４は、それぞれ、図３に示されるＲＳＢ（４Ａ）、ＲＳ１（４Ｂ）、ＲＳ８（４Ｃ）、またはＲＳ１５の値（４Ｄ）を大まかに調整（トリム）することのＤＡＣ線形性に対する影響を示す。

この発明に従った１つの好ましい実施例においては、トリムＤＡＣ３１６は、ＲＳ１とＲＳ１５との双方を好ましくは実質的に同時にトリム／調整するが、相補的な態様で行なう。たとえば、ＲＳ１ ３１２がより低い抵抗を有するようにトリムされる場合に、ＲＳ１５ ３１４がより高い抵抗を有するようトリムされ、逆もまた同じである。

上述のように、これは好ましくは、単一の８ビットＲＯＭワードによって制御される１対の可変抵抗器回路３１７および３１９によって、この発明に従って達成される。回路３１７および３１９は、好ましくは２の補数で符号化された入力を受けるので、ミッドスケールはトリムなしに対応し、＋／−フルスケールは、それぞれＩＮＬトリムの−３．８ＬＳＢおよび＋３．８ＬＳＢに対応する。

図５は、トリムＤＡＣ３１６によって達成され得る、考えられる微細トリム調整を示す。グラフの上位および下位エンベロープ５０２および５０４は、トリムＤＡＣコードが＋ＦＳ（フルスケール）または−ＦＳに保持された場合に生成されるＩＮＬトリムを示す。５０６間の１４の領域は、ＤＡＣコードの範囲を表わし、ここでトリムＤＡＣ３１６は１４のＲＯＭワードの各々によって制御され、示される領域５０６の各々における個々のラ
イン５０８は考えられるＲＯＭコードの任意の組を表わす。

この発明の一実施例においては、（任意の好適な数のビットで構成され得る）８ビットトリムＤＡＣ３１６は、２つのＭＳＢ、３つのミドルビット、および３つのＬＳＢセクションに分割される。好ましくはこれらの異なったセクションの各々は、ＲＳ１／ＲＳ１５抵抗器構造における異なったタップポイントに結合する（好ましくはそれらで実現される）。これは、可変抵抗器回路においては避けることが難しいビット相互作用を最小化する役割を果たす。

制御されたＲｓｗ送信スイッチ構造は、トリムＤＡＣ抵抗値をセットするために入力（ＲＯＭ）コードによって制御されることに留意されたい。そのようなＲｓｗ送信スイッチ構造は、ここに引用によりその全体を援用する「デジタル−アナログ変換器（ＤＡＣＳ）におけるスイッチ抵抗制御のためのシステムおよび方法」と題する、同時係属中の米国特許出願に開示される。送信スイッチ構造は、平行なＮチャネルとＰチャネルとの対を有する。スイッチをオンに切換えるには、スイッチのゲートはＶＧＮおよびＶＧＰに結合し得る。一実施例においては、送信スイッチ構造はＳＷ＿１ＳおよびＳＷ＿１５Ｓノードに結合し、これらのノードはＳ１およびＳ１５デジタル入力に依存して、ＲＥＦＨＩまたはＲＥＦＬＯのいずれかに駆動される。

この実施例においては、ＳＷ＿ノードがＲＥＦＨＩにプルされると、Ｐチャネル送信スイッチ装置はオンして（Ｖゲート＝ＶＧＰ）、ＲｔｆをトラッキングするＲｓｗを有する。Ｎチャネルスイッチは負のＶＧＳを有し、オフしてもよい。

ＳＷ＿ノードがＲＥＦＬＯにプルされると、Ｎチャネル送信スイッチ装置はオンして（Ｖゲート＝ＶＧＮ）、ＲｔｆをトラッキングするＲｓｗを有する。Ｐチャネルスイッチは正のＶＧＳを有し、かつオフしている。

図６から図８は、送信スイッチ構造についてのこの発明の使用をさらに例示する回路を示す。

図６は、抵抗器３１２および抵抗器３１７のより詳細な図を示す。抵抗器３１２は好ましくはＲＯＭ３１８からのデジタル制御により制御される。

図７は、抵抗器３１７の一実現例のより詳細な図である。好ましくは、デジタル制御はスイッチ３１７Ａ−Ｄに入力される。

図８は、図７におけるスイッチ３１７Ａ−Ｄのうちの１つまたはすべてを実現するために用い得る例示的な回路８４６の詳細な概略図を示す。

回路８４６は、好ましくは制御信号８４８とバッファ８５０とを含む。バッファ８５０は、Ｖｃｃ（電源電圧）と接地とに結合され得る。制御信号８４８は、好ましくはＰチャネルドライバ８５２およびＮチャネルドライバ８５４の動作を制御する。制御信号に依存して、ＶＧＰ（高い基準ゲート電圧）がＰチャネルトランジスタ８５６のゲートに結合されて、これがＡを出力ノード８６０に結合するか、またはＶＧＮ（低い基準ゲート電圧）がＮチャネルトランジスタ８５８のゲートに結合されて、これがＢを出力ノード８６０に結合する。繰返すと、回路８４６は、図７に示されるスイッチ３１７Ａ−Ｄのうちの１つ、いくつかまたはすべてを実現するために用い得る回路の一実施例の詳細な概略図である。

発明の代替的な用途
その全体をここに引用により援用する、共通に譲渡された米国特許第６，９７３，１７８号に示されているように、抵抗器ストリングＤＡＣまたは補間ＤＡＣにおいて用いられるタップ化抵抗器ストリング回路は、上述の電圧スイッチング抵抗器ラダーの場合に非常に類似した、個々の抵抗器素子に対する転送機能の感度の挙動を示す。したがって、抵抗器ストリングＤＡＣおよび補間ＤＡＣの双方において、好ましくはこの発明を成功して適用することができる。典型的には、抵抗器ストリングは、セグメント化されたＶｏｕｔ抵抗器ラダーにおいてよりもはるかに多い抵抗器素子を有するので、特に線形性が低いレベルにトリムされるべき場合に、この発明に従って構成されたＲＯＭおよびトリムＤＡＣがより魅力あるものとなっている。

この発明を実現するための１つの方策は、ＶＲＥＦ／Ｒストリングに対して比例して電流基準を生成して、合計が抵抗器ストリングにおける接地近傍およびＤＡＣＲＥＦ近傍の訂正信号となるように相補的電流出力ＤＡＣを用いることである。

第２の方法は、２００７年２月６日に出願された同時係属中の「デジタル−アナログ変換器（ＤＡＣＳ）におけるスイッチ抵抗制御のためのシステムおよび方法」と題する特許出願に開示されるものであって、しかしながら高キャパシタンスドライブ、高速グリッチ回復バッファアンプを有しないものである、Ｒｔｆ回路をトラッキングするＲｓｗを必要とする。これらを用いて、頂部の（少ない）抵抗器素子と底部の（少ない）抵抗器素子とに結合された簡潔な可変抵抗器トリムＤＡＣを形成することができる。

この発明に従った電子回路の別の実施例においては、１組の電子素子を含む回路が提供され得る。これらの素子は、等価に重み付けされても不等価に重み付けされてもよい。抵抗器の組は、そのような素子の組の例である。好ましくは、素子は、好ましく予め定められた動作範囲に渡る出力信号をもたらすために用いられる。

この発明のこの実施例において、素子のうちの１つを調整することは、電子回路に対する転送機能に対して不均一な影響をもたらし得る。すなわち、素子のうちの１つについての調整による影響が、不釣合いに大きな態様で動作範囲の一方の端部での出力信号に影響する一方で、不釣合いに小さな態様で、動作範囲の他方の端部での出力信号に影響し得る。または、出力信号に対する影響の分布は、電子回路の操作範囲に対する他の何らかの不均一な分布であり得る。

したがって、この発明の一実施例は、好ましくは実質的に同時に電子回路の２つの素子を調整することは、電子回路の予め定められた動作範囲に渡り、実質的に均一な効果をもたらすことを提供する。好ましくは、そのような均一な効果は、最小の数の調整を用いて、回路の予め定められた動作範囲に渡り電子回路の転送機能を平滑化する役割を果たす。

この発明の１つの特定の実施例においては、好ましくは、調整される２つの素子は、電子回路における素子の配置に関し反対の位置に置かれる。たとえば、調整される素子のうちの一方は素子の群の一方の端部にあることにより、電子回路の動作範囲の一端に最大の効果をもたらし、素子のうちの他方は、電子回路の動作範囲の他端における最大の効果をもたらし得る。

この実施例のさらに別の局面においては、２つ（またはそれ以上）の素子に対する調整の各々を、単一のデジタルワードを用いて得てもよい。これに代えて、２つ（またはそれ以上の）デジタル素子に対する調整の双方を、１つのデジタルワードを用いて実質的に同時に得てもよい。この発明の他の実施例においては、好ましくは、たとえば選択された抵抗器リンクを溶融させる（fusing）か、選択された抵抗器リンクをブローさせる（blowing）か、当該技術分野において公知である電子回路における抵抗器に対する他の好適な調
整を用いることによって抵抗を調整することにより、調整を得てもよい。

この回路のより特定的な実施例は、トリムが第１のセグメントに対して設けられてもよく、トリムがセグメント化された変換器の最後のセグメントに対して設けられてもよい、セグメント化されたデジタル−アナログ変換器として実現されてもよい。この発明の別の特定の実施例においては、回路はストリングデジタル−アナログ変換器として実現されてもよく、トリムはストリングにおける最初のまたは「トップの」抵抗器に適用され、トリムはストリングの最後の、または「底部の」抵抗器に対して適用されてもよい。

上に説明した実施例においては、この発明を実施する際にわかっているベストモードを説明し、当業者がこの発明をこのような実施例において、およびこの発明の特定の用途または使用によって必要となるさまざまな変形例において、実施できるようにすることがさらに意図される。

したがって、この説明がここに開示される形態にこの発明を限定することは意図されない。また、添付の特許請求の範囲は、代替的な実施例を含むと解釈されることが意図される。

従来の２値的に重み付けされた抵抗器ネットワークＤＡＣの概略図である。 従来のセグメント化されたラダーネットワークＤＡＣの概略図である。 この発明に従ったＲ−２ＲラダーネットワークＤＡＣの一部の概略図である。 いくつかの選択されたトリム場所でのフルスケールトリムのＤＡＣ線形性に対する影響を示す図である。 この発明に従ったフルスケールトリムの一実施例の影響を示す図である。 図５の一部をより詳細に示す概略図である。 図６の一部をより詳細に示す図である。 図７の一部をより詳細に示す図である。

符号の説明

３１６ トリムＤＡＣ、３０２ デコード。

Claims (10)

1. デジタル−アナログ変換器（ＤＡＣ）であって、
   各々が一方端で前記デジタル−アナログ変換器の共通ノードに接続される複数の抵抗器セグメントと、
   前記複数の抵抗器セグメントを調整することにより、前記ＤＡＣの出力を調整するトリムＤＡＣ回路とを備え、
   前記トリムＤＡＣ回路は、プログラマブル読出専用メモリ（ＲＯＭ）を含み、前記ＲＯＭは複数のマルチビットデジタルワードを含み、
   前記トリムＤＡＣ回路はさらに、前記抵抗セグメントに対応して対応の抵抗セグメントと並列に接続されて前記マルチビットデジタルワードに基づいて前記抵抗セグメントを調整する複数の可変抵抗器を備え、
   前記トリムＤＡＣ回路は、前記複数の抵抗器セグメントの対を相補的に調整する、デジタル−アナログ変換器。
2. 前記マルチビットデジタルワードの各々は、２つの前記可変抵抗器を制御する、請求項１に記載のデジタル−アナログ変換器。
3. マルチビットデジタルワードの各々は、８ビットデジタルワードである、請求項１に記載のデジタル−アナログ変換器。
4. 前記ＤＡＣの最上位ビットの群は、対応の等価セグメントの群にサーモメータ符号化される、請求項１に記載のデジタル−アナログ変換器。
5. 前記マルチビットデジタルワードの各々はＤＡＣ転送機能の特定の領域内の前記ＤＡＣの出力を調整するように選択され
   前記マルチビットデジタルワード各々の値を変更することにより得られるＤＡＣ出力の調整範囲は、前記ＤＡＣ転送機能にわたって均一である、請求項１記載のデジタル−アナログ変換器。
6. デジタル−アナログ変換器（ＤＡＣ）の出力の線形性を向上させる方法であって、前記ＤＡＣは、各々が前記デジタル−アナログ変換器の共通ノードにその一端で接続される複数の抵抗器セグメントを備え、
   ＤＡＣの非線形性を判断するステップと、
   前記ＤＡＣの非線形性の判断に応答して、複数のマルチビットデジタルワードを生成するステップと、
   前記複数のマルチビットデジタルワードを用いて少なくとも２つの可変抵抗器を調整するステップとを含み、各前記可変抵抗器は前記デジタル−アナログ変換器の抵抗器セグメントに対応して対応の抵抗器セグメントと並列に接続されて抵抗器セグメントを調整し、
   前記複数の抵抗器セグメントの対を相補的に調整するステップを備える、方法。
7. 前記ＤＡＣの非線形性の判断に応答して、８ビットデジタルワードを生成するステップをさらに含む、請求項６に記載の方法。
8. 前記ＤＡＣの最上位ビットの群をサーモメータ符号化するステップをさらに含む、請求項６に記載の方法。
9. 前記ＤＡＣはＲ−２Ｒラダ―ネットワークＤＡＣであり、前記方法は、前記Ｒ−２Ｒラダ―ネットワークの線形性を向上させるステップをさらに備える、請求項６に記載の方法。
10. 前記ＤＡＣは、Ｒ−２Ｒラダ―ネットワークである、請求項１記載のデジタル−アナログ変換器。

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