JP2002261610A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【課題】 Ａ／Ｄ変換器の基準電圧を変化させてオフセ
ットの調整を行う場合、フルスケールを変化させずにオ
フセットのみ変化させるためには、上限基準電圧と下限
基準電圧の両方を誤差無く同じ変化量を変化させる必要
があり、非常に困難であった。 【解決手段】 Ａ／Ｄ変換器にオフセット制御電圧Ｖof
とフルスケール制御電圧Ｖfsを入力し、Ａ／Ｄ変換器内
部に設けた加算回路および減算回路より両制御電圧を上
限基準電圧Ｖtopと下限基準電圧Ｖbotに変換する。これ
により、Ａ／Ｄ変換器のオフセットはオフセット制御電
圧Ｖofに、フルスケールはフルスケール制御電圧Ｖfsに
それぞれ独立に依存し、オフセット、フルスケールの調
整が非常に容易に、高精度で行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号をデ
ジタル信号に変換するＡ／Ｄ変換器に関するものであ
り、特に、フルスケール、オフセットを調整可能なＡ／
Ｄ変換器に関するものである。

【０００２】

【従来の技術】図８に従来のＡ／Ｄ変換器の一例を示
す。図８において、１はＡ／Ｄ変換器、２はアナログ信
号入力端子、７７は上限基準電圧入力端子、７８は下限
基準電圧入力端子、３，４，５，６はラダー抵抗、７，
８，９は比較器、１０はエンコーダ、１１はラッチ回
路、１２は変換クロック入力端子、１３，１４はデータ
出力端子である。

【０００３】ここで、上限基準電圧入力端子７７に上限
基準電圧Ｖtopを、下限基準電圧入力端子７８に下限基
準電圧Ｖbotを入力すると、同じ抵抗値からなるラダー
抵抗３，４，５，６により下限基準電圧Ｖbotと上限基
準電圧Ｖtopとの差分電圧が４等分に分圧された電圧が
３つの比較器７，８，９に入力され、アナログ信号入力
端子２に入力される入力電圧との比較を行い、エンコー
ダ１０に比較結果を出力する。エンコーダ１０において
エンコードされた信号は、変換クロック入力端子１２に
入力される周波数でラッチされ、２bitの最終出力デー
タとして出力される。なお、本例は分解能２bitのＡ／
Ｄ変換器である。

【０００４】ここで、Ａ／Ｄ変換器のフルスケールは、
上限基準電圧と下限基準電圧の差により、また、Ａ／Ｄ
変換器のオフセット（最小変換入力電圧）は下限基準電
圧により決定される。よって、Ａ／Ｄ変換器に供給する
上限基準電圧および下限基準電圧を変化させることで、
フルスケールおよびオフセットを任意に変化させること
が可能である。例えば、図９（ａ）に示すように、上限
基準電圧Ｖtopを３．０〔Ｖ〕、下限基準電圧Ｖbotを
２．０〔Ｖ〕とする。フルスケールを変化させたい場合
は、下限基準電圧Ｖbotは変化させずに、上限基準電圧
Ｖtopのみを変化させれば良い。同図（ｂ）のように上
限基準電圧を３．０〔Ｖ〕から２．９〔Ｖ〕に変化させ
ると、オフセットは変化することなく、フルスケールの
みを変化させることができる。

【０００５】次に、オフセットを変化させたい場合は、
同図（ｃ）のように上限基準電圧を３．０〔Ｖ〕から
３．１〔Ｖ〕に、下限基準電圧を２．０〔Ｖ〕から２．
１〔Ｖ〕に変化させると、フルスケールは変化せずに、
オフセットは２．０〔Ｖ〕から２．１〔Ｖ〕に上昇す
る。

【０００６】

【発明が解決しようとする課題】ところが、例えば、図
１０に示すように、可変抵抗器により上限基準電圧Ｖto
pと下限基準電圧Ｖbotを供給する場合に、図９の（ａ）
から（ｃ）に示すように、フルスケールは変化させずオ
フセットのみ変化させようとすると、上限基準電圧と下
限基準電圧ともに同じ変化量０．１〔Ｖ〕を変化させな
ければならない。変化量が少しでも異なるとフルスケー
ルに変化が生じてしまう。しかし、可変抵抗器により誤
差無く同じ変化量を変化させることは非常に困難であ
る。

【０００７】それはすなわち、オフセット（最小変換入
力電圧）は下限基準電圧Ｖbotの関数となっており、フ
ルスケールは上限基準電圧Ｖtopと下限基準電圧Ｖbotの
両方の関数となっているからである。下限基準電圧Ｖbo
tを調整するときにフルスケールとオフセットの双方が
変化するからである。フルスケールの方が目標値に丁度
に合致している状態で、オフセットの方の微調整を行う
には、下限基準電圧Ｖbotを調整する必要があるが、オ
フセットが丁度目標値に合致したときには、フルスケー
ルの方が目標値から外れてしまうといった具合である。
このような状況のために、フルスケールとオフセットの
両方の調整が非常にむずかしく、多くの時間を要するも
のとなっている。

【０００８】Ａ／Ｄ変換器における複数の比較器の基準
電圧を上限基準電圧と下限基準電圧との差分電圧の分圧
で作る場合、フルスケールとオフセットとが重要な２つ
の要素となる。フルスケールは下限基準電圧と上限基準
電圧との差分電圧であり、その本質は２点間の幅である
ということである。オフセットは下限基準電圧に対応す
るが、その本質は点の位置（座標値）であるということ
である。

【０００９】これをベクトル的に考えると、フルスケー
ルはベクトルの長さに対応し、オフセットはベクトルの
始点に対応する。ベクトルの長さは、ベクトルの始点と
終点の座標値の差分として捉えることができる。

【００１０】従来の技術にあっては、ベクトル始点の座
標値調整によってオフセットを可変するが、それによっ
て同時にフルスケールも変化してしまう。フルスケール
を変えることなくオフセットのみを調整するにはベクト
ル始点の座標値調整とベクトル終点の座標値調整とを並
行して行われなければならないが、ベクトル始点とベク
トル終点との間にリンク（連動）はなく、一方の座標点
を動かすときに他方の座標点は不動のままであるため
に、座標点とは次元を異にするベクトル長さすなわちフ
ルスケールへの影響が生じていたのである。そのように
したのは、とりもなおさず回路構成が簡単であるからと
推定される。しかしながら、フルスケール不変でのオフ
セット調整における上記のような作業性の悪さを招いて
いるのも大きな問題である。

【００１１】本発明は上記した課題の解決を図るべく創
作したものであって、フルスケールおよびオフセットの
調整において、迅速・容易にそして高精度に調整するこ
とが可能なＡ／Ｄ変換器を提供することを目的としてい
る。

【００１２】

【課題を解決するための手段】そこで本発明では、オフ
セット制御電圧Ｖofなるオフセットを決定するための第
１の制御電圧と、フルスケール制御電圧なるフルスケー
ルを決定するための第２の制御電圧とをＡ／Ｄ変換器に
供給し、Ａ／Ｄ変換器内部回路において、上限基準電圧
と下限基準電圧に変換し、オフセット調整とフルスケー
ル調整を互いに独立した状態で行えるようにする。

【００１３】すなわち、本発明のＡ／Ｄ変換器にあって
は、オフセット調整については、フルスケールに変化を
及ぼすことなくオフセットを決定する第１の制御電圧
（オフセット制御電圧Ｖof）を用いてオフセット調整を
行い、フルスケール調整については、オフセットに変化
を及ぼすことなくフルスケールを決定する第２の制御電
圧（フルスケール制御電圧）を用いてフルスケール調整
を行うように構成する。

【００１４】本発明では、フルスケールとオフセットと
の互いに次元を異にする２つの要素を直接かつ個別的に
調整するように工夫する。しかも、最終的には、上限基
準電圧と下限基準電圧とを生成して分圧回路に印加する
ようにする必要がある。そのための工夫として、第１の
制御電圧（オフセット制御電圧Ｖof）および第２の制御
電圧（フルスケール制御電圧）を入力して上限基準電圧
と下限基準電圧とに変換する変換回路を構成する。

【００１５】上限基準電圧をＶtop、下限基準電圧をＶb
otで表し、両者をｍ対ｎで内分したときの内分値（平均
値の場合はｍ＝ｎ）をｘで表し、下限基準電圧Ｖbotと
内分値との差分をｙで表す。

【００１６】 ｘ＝（ｍ・Ｖtop＋ｎ・Ｖbot）／（ｍ＋ｎ） ……………………………（１） ｙ＝ｍ（Ｖtop−Ｖbot）／（ｍ＋ｎ） ……………………………………（２） 変形して、 Ｖtop＝（ｍ・ｘ＋ｎ・ｙ）／ｍ ………………………………………… （３） Ｖbot＝ｘ−ｙ ……………………………………………………………… （４） Ｖtop−Ｖbot＝｛（ｍ＋ｎ）／ｍ｝・ｙ ……………………………… （５） なお、ｍ＝ｎのときは、 ｘ＝（Ｖtop＋Ｖbot）／２ …………………………………………………（６） ｙ＝（Ｖtop−Ｖbot）／２ …………………………………………………（７） 変形して、 Ｖtop＝ｘ＋ｙ ……………………………………………………………… （８） Ｖbot＝ｘ−ｙ ……………………………………………………………… （９） Ｖtop−Ｖbot＝２・ｙ ……………………………………………………（１０） （Ｖtop＋Ｖbot）／２＝ｘ ………………………………………………（１１） 説明の簡単化のため、ここではｍ＝ｎの場合を中心に説
明する。ｘとｙからＶtopとＶbotとを生成することが可
能である。数式（８）より、ｘとｙとを加算することに
より、Ｖtopを生成することができ、数式（９）より、
ｘとｙの差分をとることにより、Ｖbotを生成すること
ができる。ｘをオフセット制御電圧（Ｖof）として捉
え、ｙをフルスケール制御電圧（Ｖfs）として捉えるこ
とができる。フルスケールに相当する差分（Ｖtop−Ｖb
ot）はｙすなわちＶfsのみに依存し、ｘすなわちＶofか
らは独立している。また、ＶtopとＶbotとの中点（Ｖto
p＋Ｖbot）／２はｘすなわちＶofのみに依存し、ｙすな
わちＶfsからは独立している。一般なｍ対ｎの場合も同
様である。

【００１７】上限基準電圧Ｖtopをオフセット制御電圧
Ｖofとフルスケール制御電圧Ｖfsとの加算手段で合成
し、下限基準電圧Ｖbotをオフセット制御電圧Ｖofとフ
ルスケール制御電圧Ｖfsとの減算手段で合成すればよ
い。そのような電圧の変換回路を構成すればよい。この
電圧の変換回路としては、所期の機能を持つものであれ
ば、どのようなものであってもよい。

【００１８】以上のように、第１の制御電圧（オフセッ
ト制御電圧Ｖof）の調整を通じてオフセットをフルスケ
ール変化から独立して調整することができ、また、第２
の制御電圧（フルスケール制御電圧）の調整を通じてフ
ルスケールをオフセット変化から独立して調整すること
ができる。したがって、Ａ／Ｄ変換器におけるオフセッ
ト調整およびフルスケール調整を、迅速・容易にそして
高精度に調整することが可能となる。

【００１９】以上のことは、次のような場合に有効であ
る。例えば、１０bitデジタル映像信号は、０から１０
２３のデジタル値で表され、映像信号の黒レベルが６４
に規定されている。映像信号をＡ／Ｄ変換する場合に、
黒レベルを変化させずに、フルスケールの調整を行う場
合に、オフセット制御電圧Ｖofを黒レベル６４に相当す
る電圧に固定し、フルスケール制御電圧Ｖfsを変化させ
ることで、容易に調整を行うことができる。

【００２０】

【発明の実施の形態】本発明のＡ／Ｄ変換器における第
１の技術手段は、オフセットを決定する第１の制御電圧
（オフセット制御電圧）と、フルスケールを決定する第
２の制御電圧（フルスケール制御電圧）を入力して前記
第１および第２の制御電圧を２種類の基準電圧に変換す
る変換回路を備え、オフセットとフルスケールとを互い
に独立的に可変可能に構成してある。この第１の技術手
段による作用については、上記の〔課題を解決するため
の手段〕の項で説明したのと実質的に同様のものとな
る。

【００２１】本発明のＡ／Ｄ変換器の第２の技術手段に
おいては、前記２種類の基準電圧は、Ａ／Ｄ変換器の上
限基準電圧と下限基準電圧とするものである。Ａ／Ｄ変
換器における複数の比較器の基準電圧をラダー抵抗など
の分圧回路で構成するときに、その分圧回路の上限基準
電圧と下限基準電圧として有効となる。

【００２２】本発明のＡ／Ｄ変換器の第３の技術手段に
おいては、前記変換回路は、前記第１の制御電圧と前記
第２の制御電圧の加算を行う加算回路と、前記第１の制
御電圧と前記第２の制御電圧の減算を行う減算回路から
構成されるものである。これは、上記第１の技術手段を
より具体的レベルで記述したものに相当する。前記の変
換回路を比較的簡単に構成することができる。

【００２３】本発明のＡ／Ｄ変換器の第４の技術手段に
おいては、前記変換回路は、前記第１の制御電圧と第１
の係数を乗じた前記第２の制御電圧の加算を行う加算回
路と、前記第１の制御電圧と第２の係数を乗じた前記第
２の制御電圧の減算を行う減算回路から構成され、前記
第１の係数と前記第２の係数は等しいものである。

【００２４】本発明のＡ／Ｄ変換器の第５の技術手段に
おいては、前記変換回路は、前記第１の制御電圧と第１
の係数を乗じた前記第２の制御電圧の加算を行う加算回
路と、前記第１の制御電圧と第２の係数を乗じた前記第
２の制御電圧の減算を行う減算回路から構成され、前記
第１の係数と前記第２の係数は異なるものである。

【００２５】これら第４の技術手段と第５の技術手段
は、前記変換回路の別の形態について記述しており、第
１の係数と第２の係数は、前述のｍ，ｎに相当するもの
であり、ｍ＝ｎであってもよいし、ｍ≠ｎであってもよ
い。使用目的や使用条件の違いに応じて係数を選択する
ことにより、Ａ／Ｄ変換処理を最適化することができ
る。

【００２６】本発明のＡ／Ｄ変換器の第６の技術手段に
おいては、前記加算回路および前記減算回路は、オペア
ンプと抵抗から構成されている。前述の変換回路を構成
する加算回路、減算回路を比較的簡単に構成することが
できる。

【００２７】本発明のＡ／Ｄ変換器の第７の技術手段
は、前記第１の係数および前記第２の係数は可変となっ
ている。オフセット調整およびフルスケール調整を高精
度に行うことができる。

【００２８】本発明のＡ／Ｄ変換器の第８の技術手段
は、係数選択用入力端子と係数選択回路を具備し、前記
係数選択用入力端子に入力される信号により、前記第１
の係数として複数の係数の中から１つの係数を選択し、
前記第２の係数として複数の係数の中から１つの係数を
選択するように構成してある。第１および第２の係数を
Ａ／Ｄ変換器の外部から簡単に可変することができる。

【００２９】本発明のＡ／Ｄ変換器の第９の技術手段
は、前記係数選択回路はセレクタとデコーダから構成さ
れている。

【００３０】（具体的な実施の形態）以下、本発明にか
かわるＡ／Ｄ変換器の具体的な実施の形態を図面に基づ
いて説明する。

【００３１】（実施の形態１）図１は、本発明を適用し
た実施の形態１のＡ／Ｄ変換器の一構成を表す回路図で
ある。図１において、１はＡ／Ｄ変換器、２はアナログ
信号入力端子、３，４，５，６はラダー抵抗、７，８，
９は比較器、１０はエンコーダ、１１はラッチ回路、１
２は変換クロック入力端子、１３，１４はデータ出力端
子、１５はフルスケール制御電圧入力端子、１６はオフ
セット制御電圧入力端子、１７，１８はオペアンプ、１
９，２０，２１，２２，２３，２４，２５，２６は同じ
抵抗値を持つ抵抗である。

【００３２】本実施の形態では、フルスケール制御電圧
Ｖfsとオフセット制御電圧ＶofをＡ／Ｄ変換器に入力
し、第１のオペアンプ１７および抵抗１９，２０，２
１，２２からなる加算回路と、第２のオペアンプ１８お
よび抵抗２３，２４，２５，２６からなる減算回路によ
り基準電圧への変換を行う。

【００３３】フルスケール制御電圧入力端子１５に入力
するフルスケール制御電圧をＶfs、オフセット制御電圧
入力端子１６に入力するオフセット制御電圧をＶofとす
ると、第１のオペアンプ１７は、オフセット制御電圧Ｖ
ofとフルスケール制御電圧Ｖfsの和を出力し、それを上
限基準電圧Ｖtopとしてラダー抵抗に印加する。

【００３４】 Ｖtop＝Ｖof＋Ｖfs ………………………………………………………（１２） 第２のオペアンプ１８は、オフセット制御電圧Ｖofから
フルスケール制御電圧Ｖfsを差し引いたものを出力し、
それを下限基準電圧Ｖbotとしてラダー抵抗に印加す
る。

【００３５】 Ｖbot＝Ｖof−Ｖfs ………………………………………………………（１３） 次に、動作について図２を用いて説明する。例えば、図
２（ａ）に示すようにＶfs＝０．５〔Ｖ〕、Ｖof＝２．
５〔Ｖ〕とすると、上限基準電圧Ｖtopは３．０
〔Ｖ〕、下限基準電圧Ｖbotは２．０〔Ｖ〕となり、Ａ
／Ｄ変換のフルスケールを決定する上限基準電圧Ｖtop
と下限基準電圧Ｖbotの差は１．０〔Ｖ〕、Ａ／Ｄ変換
器のセンターレベルを決定する上限基準電圧Ｖtopと下
限基準電圧Ｖbotの平均値は２．５〔Ｖ〕となる。

【００３６】次に、同図（ｂ）のようにオフセット制御
電圧Ｖofは２．５〔Ｖ〕のままで、フルスケール制御電
圧Ｖfsを０．５〔Ｖ〕から０．４〔Ｖ〕に変化させる
と、上限基準電圧Ｖtopは２．９〔Ｖ〕、下限基準電圧
Ｖbotは２．１〔Ｖ〕になる。よって、平均値は２．５
〔Ｖ〕のままで、上限基準電圧Ｖtopと下限基準電圧Ｖb
otとの差は０．８〔Ｖ〕となり、Ａ／Ｄ変換のセンター
レベルは変わらずに、センターレベルを中心にフルスケ
ールが変化することとなる。

【００３７】逆に、フルスケール制御電圧Ｖfsは０．５
〔Ｖ〕のままで、オフセット制御電圧Ｖofを２．５
〔Ｖ〕から２．６〔Ｖ〕に変化させると、上限基準電圧
Ｖtopは３．１〔Ｖ〕、下限基準電圧Ｖbotは２．１
〔Ｖ〕になる。よって、上限基準電圧Ｖtopと下限基準
電圧Ｖbotとの差は１．０〔Ｖ〕のままで、平均値は
２．６〔Ｖ〕となり、フルスケールは変わらずに、セン
ターレベルのみ変化することとなる。

【００３８】以上は次のようにも説明できる。

【００３９】上限基準電圧Ｖtopと下限基準電圧Ｖbotの
差は、Ｖtop−Ｖbot＝（Ｖof＋Ｖfs）−（Ｖof−Ｖfs）
＝２Ｖfs …………（１４）となり、本実施の形態のＡ
／Ｄ変換器は、フルスケール制御電圧Ｖfsの２倍のフル
スケールを持つ。また、オフセット制御電圧Ｖofには依
存せず、フルスケール制御電圧Ｖfsのみに依存する。

【００４０】次に、上限基準電圧Ｖtopと下限基準電圧
Ｖbotの平均値は、 （Ｖtop＋Ｖbot）／２＝｛（Ｖof＋Ｖfs）＋（Ｖof−Ｖfs）｝／２ ＝Ｖof………………………………………………（１５） となり、本実施の形態のＡ／Ｄ変換器のセンターレベル
は、オフセット制御電圧Ｖofと等しい。また、フルスケ
ール制御電圧Ｖfsには依存せず、オフセット制御電圧Ｖ
ofのみに依存する。

【００４１】つまり、オフセット用基準電圧Ｖofを変化
させると、フルスケールは変化させずにＡ／Ｄ変換のオ
フセットのみを変化させることができ、フルスケール制
御電圧Ｖfsを変化させると、オフセットを変化させず
に、センターレベルを中心にフルスケールのみを変化さ
せることができる。

【００４２】よって、フルスケールとオフセットとを互
いに独立的に可変できるため、非常に調整が容易にな
り、高精度で短時間に調整することが可能となる。

【００４３】なお、本発明において、フルスケール制御
電圧Ｖfsとオフセット制御電圧Ｖofから上限基準電圧Ｖ
topと下限基準電圧Ｖbotに変換する回路は、実施の形態
１の回路構成でなくてもよく、同じ演算を行う異なる回
路構成でも実現できる。

【００４４】（実施の形態２）図３は、本発明を適用し
た実施の形態２のＡ／Ｄ変換器の一構成を表す回路図で
ある。図３において、１はＡ／Ｄ変換器、２はアナログ
信号入力端子、３，４，５，６はラダー抵抗、７，８，
９は比較器、１０はエンコーダ、１１はラッチ回路、１
２は変換クロック入力端子、１３，１４はデータ出力端
子、１５はフルスケール制御電圧入力端子、２７，２８
はオフセット制御電圧入力端子、１７，１８はオペアン
プ、３１，３２，３５，３６は同じ抵抗値を持つ抵抗、
２９，３０，３３，３４は外部接続抵抗である。なお、
本実施の形態は、実施の形態１において、抵抗２０，２
１，２４，２６をＡ／Ｄ変換器の外側に設置することに
より、任意の抵抗値を選択することを可能としている。
また、フルスケール制御電圧Ｖfsとオフセット制御電圧
ＶofをＡ／Ｄ変換器に入力し、第１のオペアンプ１７お
よび抵抗２９，３０，３１，３２からなる加算回路と、
第２のオペアンプ１８および抵抗３３，３４，３５，３
６からなる減算回路により基準電圧への変換を行う。

【００４５】以下の説明においては、実施の形態１と重
複する個所は説明を省略する。

【００４６】Ａ／Ｄ変換器内部にある抵抗３１，３２，
３５，３６は同じ抵抗値Ｒ１からなる。また、外部接続
抵抗２９，３０には同じ抵抗値Ｒ２を持つ抵抗を取り付
け、外部接続抵抗３３，３４には同じ抵抗値Ｒ３を持つ
抵抗を取り付ける。また、その他の構成については、実
施の形態１と同じである。

【００４７】フルスケール制御電圧をＶfs、オフセット
制御電圧をＶofとすると、第１のオペアンプ１７の出力
は次式のようになり、それを上限基準電圧Ｖtopとして
ラダー抵抗に印加する。

【００４８】 Ｖtop＝Ｖof＋（Ｒ２／Ｒ１）・Ｖfs …………………………………（１６） 同じく、第２のオペアンプ１８の出力は次式のようにな
り、それを下限基準電圧Ｖbotとしてラダー抵抗に印加
する。

【００４９】 Ｖbot＝Ｖof−（Ｒ３／Ｒ１）・Ｖfs …………………………………（１７） 次に、動作について図４を用いて説明する。例えば、Ｒ
１＝１０００〔Ω〕、Ｒ２＝８００〔Ω〕、Ｒ３＝２０
０〔Ω〕とし、図４の（ａ）に示すように、Ｖfs＝１．
０〔Ｖ〕、Ｖof＝２．２〔Ｖ〕とすると、上限基準電圧
Ｖtopは３．０〔Ｖ〕、下限基準電圧Ｖbotは２．０
〔Ｖ〕となる。これは、図２の（ａ）と同じ状態であ
る。

【００５０】次に、図４（ｂ）のようにオフセット制御
電圧Ｖofは２．２〔Ｖ〕のままで、フルスケール制御電
圧Ｖfsを１．０〔Ｖ〕から０．８〔Ｖ〕に変化させる
と、フルスケールを決定する上限基準電圧Ｖtopと下限
基準電圧Ｖbotの差が、オフセット制御電圧Ｖofの２．
２〔Ｖ〕を中心に０．８倍（１．０〔Ｖ〕から０．８
〔Ｖ〕）となり、オフセット制御電圧Ｖofを中心に、フ
ルスケールが変化することとなる。

【００５１】以上は次のようにも説明できる。

【００５２】上限基準電圧Ｖtopと下限基準電圧Ｖbotの
差は、 Ｖtop−Ｖbot＝｛Ｖof＋（Ｒ２／Ｒ１）・Ｖfs｝ −｛Ｖof−（Ｒ３／Ｒ１）・Ｖfs｝ ＝｛（Ｒ２＋Ｒ３）／Ｒ１｝・Ｖfs ……………………（１８） ここで、 Ｒ２＋Ｒ３＝Ｒ１ …………………………………………………………（１９） となるように、外部抵抗Ｒ２，Ｒ３を選択すると、数式
（１８）の右辺はＶfsとなり、本実施の形態のＡ／Ｄ変
換器のフルスケールはフルスケール制御電圧Ｖfsと等し
くなる。

【００５３】また、上限基準電圧Ｖtop、下限基準電圧
Ｖbotとオフセット制御電圧Ｖofの関係は、 （Ｒ２・Ｖbot＋Ｒ３・Ｖtop）／（Ｒ２＋Ｒ３）＝Ｖof ……………（２０） となる。ここで、オフセット制御電圧Ｖofは、上限基準
電圧Ｖtopと下限基準電圧ＶbotをＲ２：Ｒ３で内分した
ものである。つまり、オフセット制御電圧Ｖofを保った
まま、フルスケール制御電圧Ｖfsを変化させた場合に
は、オフセット制御電圧Ｖofを中心にＲ２：Ｒ３の比率
を保ったまま、フルスケールが変化することとなる。ま
た、フルスケールは、オフセット制御電圧Ｖofには依存
せず、フルスケール制御電圧Ｖfsのみに依存する。

【００５４】次に、図４（ｃ）に示すように、フルスケ
ール制御電圧Ｖfsは１．０〔Ｖ〕のままで、オフセット
制御電圧Ｖofを２．２〔Ｖ〕から２．３〔Ｖ〕に変化さ
せると、上限基準電圧Ｖtopは３．１〔Ｖ〕、下限基準
電圧Ｖbotは２．１〔Ｖ〕になる。よって、上限基準電
圧Ｖtopと下限基準電圧Ｖbotとの差は１．０〔Ｖ〕のま
まで、フルスケールは変わらずに、オフセットのみ変化
することとなる。

【００５５】つまり、オフセット制御電圧Ｖofを変化さ
せると、フルスケールは変化させずにＡ／Ｄ変換のオフ
セットのみを変化させることができ、フルスケール制御
電圧Ｖfsを変化させると、オフセットを変化させずに、
オフセット制御電圧Ｖofを中心にフルスケールのみを変
化させることができる。

【００５６】よって、フルスケールおよびオフセットを
互いに独立的に可変できるため、非常に調整が容易にな
り、高精度で短時間に調整することが可能となる。

【００５７】また、本発明は、オフセット制御電圧Ｖof
を中心にフルスケールのみ変化させることが可能なた
め、次のような場合に有効である。１０bitデジタル映
像信号は、０から１０２３のデジタル値で表され、映像
信号の黒レベルが６４に規定されている。映像信号をＡ
／Ｄ変換する場合に、黒レベルを変化させずに、フルス
ケールの調整を行う場合に、オフセット制御電圧Ｖofを
黒レベル６４に相当する電圧に固定し、フルスケール制
御電圧Ｖfsを変化させることで、容易に調整を行うこと
ができる。

【００５８】なお、本発明において、フルスケール制御
電圧Ｖfsとオフセット制御電圧Ｖofから上限基準電圧Ｖ
topと下限基準電圧Ｖbotに変換する回路は、実施の形態
２の回路構成でなくとも、同じ演算を行う異なる回路構
成でも実現できる。

【００５９】（実施の形態３）図５は、本発明を適用し
た実施の形態３のＡ／Ｄ変換器の一構成を表す回路図で
ある。図５において、１はＡ／Ｄ変換器、２はアナログ
信号入力端子、３，４，５，６はラダー抵抗、７，８，
９は比較器、１０はエンコーダ、１１はラッチ回路、１
２は変換クロック入力端子、１３，１４はデータ出力端
子、１５はフルスケール制御電圧入力端子、１６はオフ
セット制御電圧入力端子、３７，３８，３９，４０はオ
ペアンプ、抵抗４２，４３，４４，４５，４６，４８，
４９，５０，５１，５２は同じ抵抗値を持つ抵抗、４
１，４７は外部接続抵抗である。

【００６０】本実施の形態では、フルスケール制御電圧
Ｖfsとオフセット制御電圧ＶofをＡ／Ｄ変換器に入力
し、オペアンプ３７，３８により上限基準電圧Ｖtopへ
の変換を行い、オペアンプ３９，４０により下限基準電
圧Ｖbotへの変換を行い、実施の形態２と同様の効果を
得るものである。実施の形態２においては、外部接続抵
抗を４個使用する必要があったが、本実施の形態では２
個であるため、抵抗のばらつきや抵抗値の温度特性の影
響による誤差がより少なくなる。

【００６１】以下の説明においては、実施の形態２と重
複する個所は説明を省略する。

【００６２】Ａ／Ｄ変換器内部にある抵抗４２，４３，
４４，４５，４６，４８，４９，５０，５１，５２は同
じ抵抗値Ｒ１からなり、また、外部接続抵抗４１には抵
抗値Ｒ２を持つ抵抗を取り付け、外部接続抵抗４７には
抵抗値Ｒ３を持つ抵抗を取り付ける。また、その他の構
成については、実施の形態１と同じである。

【００６３】オペアンプ３７はフルスケール制御電圧Ｖ
fsに抵抗４１，４２から決定されるゲインを乗じること
となり、オペアンプ３７の出力は、 （−Ｒ２／Ｒ１）・Ｖfs …………………………………………………（２１） となる。その後、オペアンプ３８からなる減算回路の反
転入力端子に、抵抗４５を介して入力される。オペアン
プ３８の非反転入力端子にはオフセット制御電圧Ｖofが
抵抗４３を介して入力される。抵抗４３，４４，４５，
４６は同じ抵抗値Ｒ１であるため、オペアンプ３８の出
力は数式（１６）となり、上限基準電圧Ｖtopとしてラ
ダー抵抗に印加される。

【００６４】オペアンプ３９はフルスケール制御電圧Ｖ
fsに抵抗４７，４８から決定されるゲインを乗じること
となり、オペアンプ３９の出力は、 （−Ｒ３／Ｒ１）・Ｖfs …………………………………………………（２２） となる。その後、オペアンプ４０からなる加算回路の非
反転入力端子に抵抗５０を介して入力される。また、オ
フセット制御電圧Ｖofも抵抗４９を介して入力される。
抵抗４９，５０，５１，５２は同じ抵抗値Ｒ１を持つた
め、オペアンプ４０の出力は数式（１７）となり、下限
基準電圧Ｖbotとしてラダー抵抗に印加される。

【００６５】本実施の形態の動作は実施の形態２と同様
であり、オフセット制御電圧Ｖofを変化させると、フル
スケールは変化させずにＡ／Ｄ変換のオフセットのみを
変化させることができ、フルスケール制御電圧Ｖfsを変
化させると、オフセットを変化させずに、オフセット制
御電圧Ｖofを中心にフルスケールのみを変化させること
ができる。

【００６６】よって、フルスケールおよびオフセットを
互いに独立的に可変できるため非常に調整が容易にな
り、高精度で短時間に調整することが可能となる。

【００６７】なお、本発明において、フルスケール制御
電圧Ｖfsとオフセット制御電圧Ｖofから上限基準電圧Ｖ
topと下限基準電圧Ｖbotに変換する回路は、実施の形態
３の回路構成でなくとも、同じ演算を行う異なる回路構
成でも実現できる。

【００６８】（実施の形態４）図６は、本発明を適用し
た実施の形態４のＡ／Ｄ変換器の一構成を表す回路図で
ある。図６において、１はＡ／Ｄ変換器、２はアナログ
信号入力端子、３，４，５，６はラダー抵抗、７，８，
９は比較器、１０はエンコーダ、１１はラッチ回路、１
２は変換クロック入力端子、１３，１４はデータ出力端
子、１５はフルスケール制御電圧入力端子、１７，１８
はオペアンプ、１９，２２，２３，２５は同じ抵抗値を
持つ抵抗、５３，５４，５５，５６はオフセット制御電
圧入力端子、５７，６１は同じ抵抗値を持つ抵抗、５
８，６２は同じ抵抗値を持つ抵抗、５９，６３は同じ抵
抗値を持つ抵抗、６０，６４は同じ抵抗値を持つ抵抗、
６５，６６，６７，６８，６９，７０はオペアンプゲイ
ン用端子である。

【００６９】本実施の形態では、実施の形態２におい
て、Ａ／Ｄ変換器の外部に接続していた任意に選択可能
な抵抗の代わりに、数種類の抵抗をＡ／Ｄ変換器内部に
設け、オフセット制御電圧Ｖofの入力端子、およびオペ
アンプゲイン用端子を選択することで、ゲインの変化の
割合を選択的に変化させるものである。これが特許請求
の範囲にいう「係数選択用入力端子」「係数選択回路」
に相当する。

【００７０】以下の説明においては、実施の形態２と重
複する個所は説明を省略する。

【００７１】本実施の形態では、Ａ／Ｄ変換器内部にあ
る抵抗１９，２２，２３，２５は同じ抵抗値Ｒ１からな
り、抵抗５７，６１は抵抗値Ｒ２ａ、抵抗５８，６２は
抵抗値Ｒ２ｂ，抵抗５９，６３は抵抗値Ｒ３ａ，抵抗６
０，６４は抵抗値Ｒ３ｂからなる。

【００７２】オフセット制御電圧入力端子は５３，５
４，５５，５６と複数箇所あり、例えば、図６に示すよ
うに、入力端子５３，５５にオフセット制御電圧Ｖofを
入力する。また、オペアンプゲイン用端子も第１のオペ
アンプ１７のフィードバック抵抗としてＲ２ａを選択す
るように、端子６５と端子６６を短絡する。すると、第
１のオペアンプ１７の出力電圧は次式のようになり、こ
れを上限基準電圧Ｖtopとしてラダー抵抗に印加する。

【００７３】 Ｖtop＝Ｖof＋（Ｒ２a／Ｒ１）・Ｖfs …………………………………（２３） 同じく、第２のオペアンプ１８のフィードバック抵抗と
してＲ３ａを選択するように、端子６８と端子６９を短
絡する。すると、第２のオペアンプ１８の出力電圧は次
式のようになり、これを下限基準電圧Ｖbotとしてラダ
ー抵抗に印加する。

【００７４】 Ｖbot＝Ｖof−（Ｒ３a／Ｒ１）・Ｖfs …………………………………（２４） ここで、数式（２３）は、数式（１６）のＲ２をＲ２ａ
に、数式（２４）は、数式（１７）のＲ３をＲ３ａに置
き換えたものである。

【００７５】また、逆に、入力端子５４，５６にオフセ
ット制御電圧Ｖofを入力し、第１のオペアンプ１７，１
８のフィードバック抵抗としてＲ２ｂ，Ｒ３ｂを選択す
るように、オペアンプゲイン用端子の６５と６７および
６８と７０を短絡すると、第１のオペアンプ１７の出力
電圧は次式のようになり、これを上限基準電圧Ｖtopと
してラダー抵抗に印加する。

【００７６】 Ｖtop＝Ｖof＋（Ｒ２ｂ／Ｒ１）・Ｖfs ………………………………（２５） 第２のオペアンプ１８の出力電圧は次式のようになり、
これを下限基準電圧Ｖbotとしてラダー抵抗に印加す
る。

【００７７】 Ｖbot＝Ｖof−（Ｒ３ｂ／Ｒ１）・Ｖfs ………………………………（２６） となり、数式（２５）は、数式（１６）のＲ２をＲ２ｂ
に、数式（２６）は、数式１７）のＲ３をＲ３ｂに置き
換えたものとなる。

【００７８】つまり、本実施の形態では、２つの選択肢
からゲインの変化の割合を選択することができる。

【００７９】以上より、本実施の形態では、数種類の抵
抗をＡ／Ｄ変換器内部に設け、オフセット制御電圧Ｖof
の入力端子およびオペアンプゲイン用端子を選択するこ
とで、ゲインの変化の割合を選択的に変化させることが
できる。

【００８０】なお、本実施の形態では、ゲインの変化の
割合の選択肢を２としたが、２以上の複数の選択肢を設
定できることは明らかである。また、本発明を実施の形
態２に示すような構成の異なる回路に適応できることは
明らかである。

【００８１】（実施の形態５）図７は、本発明を適用し
た実施の形態５のＡ／Ｄ変換器の一構成を表す回路図で
ある。図７において、１はＡ／Ｄ変換器、２はアナログ
信号入力端子、３，４，５，６はラダー抵抗、７，８，
９は比較器、１０はエンコーダ、１１はラッチ回路、１
２は変換クロック入力端子、１３，１４はデータ出力端
子、１５はフルスケール制御電圧入力端子、１６はオフ
セット制御電圧入力端子、１７，１８はオペアンプ、１
９，２２，２３，２５は同じ抵抗値を持つ抵抗、５７，
６１は同じ抵抗値を持つ抵抗、５８，６２は同じ抵抗値
を持つ抵抗、５９，６３は同じ抵抗値を持つ抵抗、６
０，６４は同じ抵抗値を持つ抵抗、７１はデコード信号
入力端子、７２はデコーダ、７３，７４，７５，７６は
セレクタである。

【００８２】本実施の形態では、実施の形態４におい
て、オフセット基準電圧の入力端子およびオペアンプゲ
イン用端子を選択することで、複数の選択肢からゲイン
の変化の割合を選択するものであったものを、デコーダ
とセレクタを設けることで、実施の形態４と同様の効果
を得るものである。

【００８３】以下の説明においては、実施の形態４と重
複する個所は説明を省略する。

【００８４】デコーダ７２は、デコード信号入力端子７
１の信号をデコードし、セレクタ７３，７４，７５，７
６を切り替える。セレクタ７３は、オフセット制御電圧
入力端子１６を抵抗５７か抵抗５８のどちらに接続する
かを切り替え、セレクタ７５は、オフセット制御電圧入
力端子１６を抵抗５９か抵抗６０のどちらに接続するか
を切り替える。また、セレクタ７４は、第１のオペアン
プ１７のフィードバック抵抗として抵抗６１か抵抗６２
を選択し、セレクタ７６は、第２のオペアンプ１８のフ
ィードバック抵抗として抵抗６３か抵抗６４を選択す
る。

【００８５】例えば、デコード信号入力端子７１にハイ
レベルが入力されると、デコーダ７２はセレクタ７３，
７４，７５，７６を、それぞれ抵抗５７，６１，５９，
６３を選択するように切り替える。すると、第１のオペ
アンプ１７の出力は数式（２３）、第２のオペアンプ１
８の出力は数式（２４）となる。逆に、デコード信号入
力端子７１にロウレベルが入力されると、デコーダ７２
はセレクタ７３，７４，７５，７６を、それぞれ抵抗５
８，６２，６０，６４を選択するように切り替える。す
ると、第１のオペアンプ１７の出力は数式（２５）、第
２のオペアンプ１８の出力は数式（２６）となる。

【００８６】よって、本実施の形態では、２つの選択肢
からゲインの変化の割合を選択することができ、実施の
形態４と同様の効果を得る。

【００８７】以上より、本実施の形態では、数種類の抵
抗をＡ／Ｄ変換器内部に設け、デコードの入力端子に信
号を入力し、デコードによりセレクタを切り替えること
で、ゲインの変化の割合を選択的に変化させることがで
きる。

【００８８】なお、本実施の形態では、セレクタの切り
替えを、デコーダを用いずに、セレクタに接続された外
部端子をロウレベルや、ハイレベルに固定することで行
ってもよい。また、ゲインの変化の割合の選択肢を２と
したが、２以上の複数の選択肢を設定できることは明ら
かである。また、本発明を実施の形態２のような構成の
異なる回路に適応できることは明らかである。

【００８９】なお、本発明による全ての実施の形態にお
いて、分解能２bitの並列比較型Ａ／Ｄ変換器を例に取
ったが、それに限るものではない。

【００９０】

【発明の効果】以上の説明より明らかなように、本発明
によれば、Ａ／Ｄ変換器のフルスケールはフルスケール
制御電圧で独立的に可変でき、オフセット特性はオフセ
ット制御電圧で独立的に可変できるため、Ａ／Ｄ変換器
のフルスケールおよびオフセットの調整を非常に容易
に、高精度で行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるＡ／Ｄ変換器の
回路図

【図２】本発明の実施の形態１における基準電圧を示す
図

【図３】本発明の実施の形態２におけるＡ／Ｄ変換器の
回路図

【図４】本発明の実施の形態２における基準電圧を示す
図

【図５】本発明の実施の形態３におけるＡ／Ｄ変換器の
回路図

【図６】本発明の実施の形態４におけるＡ／Ｄ変換器の
回路図

【図７】本発明の実施の形態５におけるＡ／Ｄ変換器の
回路図

【図８】従来例におけるＡ／Ｄ変換器の回路図

【図９】従来例における基準電圧を示す図

【図１０】従来例における基準電圧供給回路の一例を示
す回路図

【符号の説明】

１…Ａ／Ｄ変換器 ２…アナログ信号入力端子 ３，４，５，６…ラダー抵抗 ７，８，９…比較器 １０…エンコーダ １１…ラッチ回路 １５…フルスケール制御電圧入力端子 １６…オフセット制御電圧入力端子 １７，１８…オペアンプ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 オフセットを決定する第１の制御電圧と
   フルスケールを決定する第２の制御電圧を入力して前記
   第１および第２の制御電圧を２種類の基準電圧に変換す
   る変換回路を備え、オフセットとフルスケールとを互い
   に独立的に可変可能に構成してあることを特徴とするＡ
   ／Ｄ変換器。
2. 【請求項２】 前記２種類の基準電圧は、Ａ／Ｄ変換器
   の上限基準電圧と下限基準電圧とすることを特徴とする
   請求項１記載のＡ／Ｄ変換器。
3. 【請求項３】 前記変換回路は、前記第１の制御電圧と
   前記第２の制御電圧の加算を行う加算回路と、前記第１
   の制御電圧と前記第２の制御電圧の減算を行う減算回路
   から構成されることを特徴とする請求項１記載のＡ／Ｄ
   変換器。
4. 【請求項４】 前記変換回路は、前記第１の制御電圧と
   第１の係数を乗じた前記第２の制御電圧の加算を行う加
   算回路と、前記第１の制御電圧と第２の係数を乗じた前
   記第２の制御電圧の減算を行う減算回路から構成され、
   前記第１の係数と前記第２の係数は等しいことを特徴と
   する請求項１記載のＡ／Ｄ変換器。
5. 【請求項５】 前記変換回路は、前記第１の制御電圧と
   第１の係数を乗じた前記第２の制御電圧の加算を行う加
   算回路と、前記第１の制御電圧と第２の係数を乗じた前
   記第２の制御電圧の減算を行う減算回路から構成され、
   前記第１の係数と前記第２の係数は異なることを特徴と
   する請求項１記載のＡ／Ｄ変換器。
6. 【請求項６】 前記加算回路および前記減算回路は、オ
   ペアンプと抵抗から構成されることを特徴とする請求項
   ３、請求項４または請求項５記載のＡ／Ｄ変換器。
7. 【請求項７】 前記第１の係数および前記第２の係数は
   可変であることを特徴とする請求項４または請求項５記
   載のＡ／Ｄ変換器。
8. 【請求項８】 係数選択用入力端子と係数選択回路を具
   備し、前記係数選択用入力端子に入力される信号によ
   り、前記第１の係数として複数の係数の中から１つの係
   数を選択し、前記第２の係数として複数の係数の中から
   １つの係数を選択するように構成してあることを特徴と
   する請求項７記載のＡ／Ｄ変換器。
9. 【請求項９】 前記係数選択回路は、セレクタとデコー
   ダから構成されることを特徴とする請求項８記載のＡ／
   Ｄ変換器。