JPS5846437A - 超伝導論理回路 - Google Patents
超伝導論理回路Info
- Publication number
- JPS5846437A JPS5846437A JP56143638A JP14363881A JPS5846437A JP S5846437 A JPS5846437 A JP S5846437A JP 56143638 A JP56143638 A JP 56143638A JP 14363881 A JP14363881 A JP 14363881A JP S5846437 A JPS5846437 A JP S5846437A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- output
- signal
- signal current
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/381—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using cryogenic components, e.g. Josephson gates
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、２つの論理信号入力をＡ及びＢ１桁上げ信号
を馬 とするとき、ＡとＢとの排他的論理和出力（Ａ■
Ｂ）とＯｎ との排他的論理和出力（Ａ■Ｂ）■Ｃｎ
が加算出力信号Ｘとして得られ、且人とＢとの論理積
出力Ａ−Ｂと（Ａ■Ｂ）−Ｃｎ との論理出力（Ａ−Ｂ
）＋（Ａ■Ｂ）・Ｃｎが桁上げ信号出力Ｃｎ＋、として
得られる様に構成された超伝導論理回路に関する。
を馬 とするとき、ＡとＢとの排他的論理和出力（Ａ■
Ｂ）とＯｎ との排他的論理和出力（Ａ■Ｂ）■Ｃｎ
が加算出力信号Ｘとして得られ、且人とＢとの論理積
出力Ａ−Ｂと（Ａ■Ｂ）−Ｃｎ との論理出力（Ａ−Ｂ
）＋（Ａ■Ｂ）・Ｃｎが桁上げ信号出力Ｃｎ＋、として
得られる様に構成された超伝導論理回路に関する。
従来、斯種超伝導論理回路が種々提案されているが、高
速動作が得られなかったり、大なる電力を消費したり、
安定な動作が得られなかったり、全体が大型、複雑であ
ったりして、何れも満足し得るものではなかった。
速動作が得られなかったり、大なる電力を消費したり、
安定な動作が得られなかったり、全体が大型、複雑であ
ったりして、何れも満足し得るものではなかった。
依って本発明は斯る欠点のない斯種超伝導論理回路を提
案せんとするもので、以下詳述する所より明らかとなる
であろう。
案せんとするもので、以下詳述する所より明らかとなる
であろう。
第１図は本発明の一例を示し、夫々第１．第２、第５及
び第４の端子ａ１．ａ２．ａｓ及びａ４を有する第１．
第２．第５及び第４の論理回路Ｕ１．Ｕ２．Ｕ５及びＵ
４を有する。
び第４の端子ａ１．ａ２．ａｓ及びａ４を有する第１．
第２．第５及び第４の論理回路Ｕ１．Ｕ２．Ｕ５及びＵ
４を有する。
この場合論理回路Ｕ１及びＵ６は、端子ネ１：及びａ２
の双方に信号電流が２値表示で「１」（正論理）で入力
されたとき端子ａ５に信号電流を２値表示で「１」で出
力し、端子ａ１及びａ２の何れか一方に信号電流が２値
表示で「１」で入力さ石、たとき端子ａ６に信号°電流
を２値表示で「０」で出力し、端子ａ４に信号電流を２
値表示で「１」で出力構成を有する。
の双方に信号電流が２値表示で「１」（正論理）で入力
されたとき端子ａ５に信号電流を２値表示で「１」で出
力し、端子ａ１及びａ２の何れか一方に信号電流が２値
表示で「１」で入力さ石、たとき端子ａ６に信号°電流
を２値表示で「０」で出力し、端子ａ４に信号電流を２
値表示で「１」で出力構成を有する。
斯る構成の実施例は、第２図Ａ〜第２図Ｃに示す構成を
有する。第２図人−第２図Ｃに示す構成は、特願昭５６
−１７６８２号に第１図。
有する。第２図人−第２図Ｃに示す構成は、特願昭５６
−１７６８２号に第１図。
第４図及び第５図を伴なって畦細説明されているので、
簡単の為その詳細説明は、特願昭５６−１７６８２号に
所載のものを援用する。尚第２図Ａ〜第２図Ｃに於てＲ
１、Ｒ２ｓ ＲＢｐ ５ＦＬ８は抵抗、Ｊｌ及びＪ２は
ジョセフソン接合を示す。
簡単の為その詳細説明は、特願昭５６−１７６８２号に
所載のものを援用する。尚第２図Ａ〜第２図Ｃに於てＲ
１、Ｒ２ｓ ＲＢｐ ５ＦＬ８は抵抗、Ｊｌ及びＪ２は
ジョセフソン接合を示す。
又第２及び第４の論理回路Ｕ２及びＵ４は。
端子ａ１及びａ２に信号電流が２値表示で「１」で入力
されたときのみ、端子ａ６に信号電流を２値表示で「１
」で出力し且端子ａ４に信号電流を２値表示で「０」で
出力する構成を有する。
されたときのみ、端子ａ６に信号電流を２値表示で「１
」で出力し且端子ａ４に信号電流を２値表示で「０」で
出力する構成を有する。
斯る構成の実施例は、第６図Ａ−第６図りに示す構成を
有する。第５図Ａ〜第５図りに示す構成は、特願昭５６
−１７６７８号に第１図。
有する。第５図Ａ〜第５図りに示す構成は、特願昭５６
−１７６７８号に第１図。
第２図、第４図及び第５図を伴なって詳細説明されてい
るので、簡単の為その詳細説明は特願昭５６−１７６７
８号に所載のものを援用する。
るので、簡単の為その詳細説明は特願昭５６−１７６７
８号に所載のものを援用する。
又斯る構成の他の実施例は、第６図Ｅに示す構成を有す
る。第５図Ｅに示す構成は、特願昭５５−７８０８２号
に第４図を伴なって詳細説明されているので、簡単の為
その詳細説明は特願昭５５−７８０８２号に所載のもの
を援用する。尚第３図人〜第５図Ｅに於て、Ｒ１−Ｒ４
は抵抗、Ｊｌ〜Ｊ６はジョセフソン接合、ＬＬｔ＝ イ
ンダクタを夫々示す◎ 而して論理回路Ｕ１は、端子ａ１及びａ２が夫々被加算
信号人及びＢの供給される入力端子１１に、端子ａ３が
負荷抵抗１８を介して桁上げ信号出力端子１６に、端子
ａ４が論理回路Ｕ２の端子ａ２に接続されている。
る。第５図Ｅに示す構成は、特願昭５５−７８０８２号
に第４図を伴なって詳細説明されているので、簡単の為
その詳細説明は特願昭５５−７８０８２号に所載のもの
を援用する。尚第３図人〜第５図Ｅに於て、Ｒ１−Ｒ４
は抵抗、Ｊｌ〜Ｊ６はジョセフソン接合、ＬＬｔ＝ イ
ンダクタを夫々示す◎ 而して論理回路Ｕ１は、端子ａ１及びａ２が夫々被加算
信号人及びＢの供給される入力端子１１に、端子ａ３が
負荷抵抗１８を介して桁上げ信号出力端子１６に、端子
ａ４が論理回路Ｕ２の端子ａ２に接続されている。
又論理回路Ｕ２は、端子ａ１が、端子１１及び１２に供
給される信号人及びＢが供給される時点より所定の時間
だけ遅延せる時点よりタイミングバイアス信号Ｔ１の供
給される入力端子１３に、端子ａ６が抵抗１９を介して
論理回路Ｕ６の端子ａ１に、端子ａ４が接地に接続され
ている。
給される信号人及びＢが供給される時点より所定の時間
だけ遅延せる時点よりタイミングバイアス信号Ｔ１の供
給される入力端子１３に、端子ａ６が抵抗１９を介して
論理回路Ｕ６の端子ａ１に、端子ａ４が接地に接続され
ている。
爽に論理回路Ｕ６は、その端子ａ２が桁上げ信号Ｃｎ
の供給される入力端子１５に、端子ａ５が負荷抵抗２０
を介して桁上げ信号端子１６に。
の供給される入力端子１５に、端子ａ５が負荷抵抗２０
を介して桁上げ信号端子１６に。
端子ａ４が論理回路Ｕ４の端子ａ２に接続されている。
尚更に論理回路Ｕ４は、その端子ａ１が上述せるバイア
ス信号Ｔ１が端子１６に供給される時点より所定の時間
だけ遅延せる時点よりタイミングバイアス信号Ｔ２の供
給される入力端子１４に、端子ａ６が加算出力端子１７
に、端子ａ４が接地に接続されている。
ス信号Ｔ１が端子１６に供給される時点より所定の時間
だけ遅延せる時点よりタイミングバイアス信号Ｔ２の供
給される入力端子１４に、端子ａ６が加算出力端子１７
に、端子ａ４が接地に接続されている。
以上が本発明による超伝導＠理回路の一例構成であるが
１ｗｒる構成によｎば、論理回路Ｕ１〜Ｕ４が上述せる
構成を有するので、詳細説明はこれを省略するも、論理
回路Ｕ１の端子ａ５及びａ４にて夫々Ａ−Ｂ及び（Ａ■
Ｂ）の論理出力が得られ、又論理回路Ｕ２の端子ａ６に
て（Ａ■Ｂ）の出力が得られ、更に論理回路Ｕ６の端子
ａ５に（Ａ■Ｂ）・Ｃｎ の出力が得られ。
１ｗｒる構成によｎば、論理回路Ｕ１〜Ｕ４が上述せる
構成を有するので、詳細説明はこれを省略するも、論理
回路Ｕ１の端子ａ５及びａ４にて夫々Ａ−Ｂ及び（Ａ■
Ｂ）の論理出力が得られ、又論理回路Ｕ２の端子ａ６に
て（Ａ■Ｂ）の出力が得られ、更に論理回路Ｕ６の端子
ａ５に（Ａ■Ｂ）・Ｃｎ の出力が得られ。
論理回路Ｕ４の端子に（Ａ■Ｂ）■ｃｏ の出力が得
らｎ、依って出力端子１６にＡ −Ｂ＋（Ａ■Ｂ）・Ｃ
ｎ で表わされる桁上げ信号Ｃｎ＋１ が得られ、又
出力端子１７に（Ａ■Ｂ）■Ｃｎ で表わされる加算
出力Ｘが得られるものである。
らｎ、依って出力端子１６にＡ −Ｂ＋（Ａ■Ｂ）・Ｃ
ｎ で表わされる桁上げ信号Ｃｎ＋１ が得られ、又
出力端子１７に（Ａ■Ｂ）■Ｃｎ で表わされる加算
出力Ｘが得られるものである。
斯く第１図の本発明の回路により、ば、所期の出力を得
ることができ、そして冒頭にて前述せる欠点を有しない
ものである。
ることができ、そして冒頭にて前述せる欠点を有しない
ものである。
尚上述に於ては本発明の一例を示したに留まり、第４図
に示す如く、第１図にて上述ぜる構成に於て、回路Ｕ２
の端子ａ３を回路Ｕ３の端子ａ１に、回路Ｕ３の端子ａ
２を端子１５に接続するに代え、回路Ｕ２の端子ａ３を
回路Ｕ６の端子ａ２に、回路Ｕ３の端子ａ１を端子１５
に接続したことを除いては第１図の場合と同様の構成と
することも、斯くしてもＭ１図の場合と同様の作様効果
の得られること明らかであろう。
に示す如く、第１図にて上述ぜる構成に於て、回路Ｕ２
の端子ａ３を回路Ｕ３の端子ａ１に、回路Ｕ３の端子ａ
２を端子１５に接続するに代え、回路Ｕ２の端子ａ３を
回路Ｕ６の端子ａ２に、回路Ｕ３の端子ａ１を端子１５
に接続したことを除いては第１図の場合と同様の構成と
することも、斯くしてもＭ１図の場合と同様の作様効果
の得られること明らかであろう。
又第５図に示す如く、第１図及び第４図にて上述せる構
成の回路の複数Ｑ１．Ｑ２・・・・・・を縦続接続せる
構成として複数ビットの回路を構成することも出来るこ
と明らかであろう。
成の回路の複数Ｑ１．Ｑ２・・・・・・を縦続接続せる
構成として複数ビットの回路を構成することも出来るこ
と明らかであろう。
第１図は本発明による超伝導論理回路の一例を示す接続
図、第２図及び第６図はその論理回路の実施例を示す図
、第４図は本発明の他の例を示す接続図、第５図は本発
明の応用例を示す図である。
図、第２図及び第６図はその論理回路の実施例を示す図
、第４図は本発明の他の例を示す接続図、第５図は本発
明の応用例を示す図である。
Claims (1)
- 【特許請求の範囲】 夫々第１、第２、第３及び＃！４の端子を有する第１、
第２、第３及び第４の論理回路を有し、第１及び第３の
論理回路は、その第１及び第２の端子の双方に信号電流
が２値表示で「１」で入力されたとき第３の端子に信号
電流を２値表示で「１」で出力し、第１及び第２の端子
の何れか一方に信号電流か２値表示で「１」で入力され
たとき第３の端子に信号電流を２値表示で「０」で出力
し、第４の端子に信号電流を２値表示で「１」で出力す
る構成を有し、上記第２及び第４の論理回路は、その第
１及び第２の端に信号電流が２億表示で「１」で入力さ
れたときのみ、第３の端子に信号電流を２値表示で「１
」で出力し、且ｔ！４４の端子に信号電流を２値表示で
「０」で出力する＊成を・有し、上記第１の論理回路は
、その第１及び第２の端子が夫々第１及び第２の被加算
信号入力端子に、第３の端子が第１の負荷抵抗を介して
桁上げ信号出力端子に、第４の端子が上記第２の論理回
路の早２の端子に接続され、 上記第２の論理回路は、その第１の端子が第１のタイミ
ングバイアス入力端子に、第６の端子が上記第５の論理
回路の第１の端子に、第４の端子が接地に接続され、 上記第３の論理回路は、その第２の端子か桁上げ信号入
力端子に、第５の端子が第２の負荷上記第４の論理回路
は、その第１の端子か第２のタイミングバイアス入力端
子に、第３の端が加算出力信号出力端子に、第４の端子
が接地に接続されてなることを特徴とする超伝導論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56143638A JPS5846437A (ja) | 1981-09-11 | 1981-09-11 | 超伝導論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56143638A JPS5846437A (ja) | 1981-09-11 | 1981-09-11 | 超伝導論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846437A true JPS5846437A (ja) | 1983-03-17 |
| JPS6153740B2 JPS6153740B2 (ja) | 1986-11-19 |
Family
ID=15343417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56143638A Granted JPS5846437A (ja) | 1981-09-11 | 1981-09-11 | 超伝導論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009105116A (ja) * | 2007-10-22 | 2009-05-14 | Shin Etsu Polymer Co Ltd | ウェーハ収納容器およびウェーハのハンドリング方法 |
-
1981
- 1981-09-11 JP JP56143638A patent/JPS5846437A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009105116A (ja) * | 2007-10-22 | 2009-05-14 | Shin Etsu Polymer Co Ltd | ウェーハ収納容器およびウェーハのハンドリング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6153740B2 (ja) | 1986-11-19 |
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