JPS6290028A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6290028A JPS6290028A JP23021785A JP23021785A JPS6290028A JP S6290028 A JPS6290028 A JP S6290028A JP 23021785 A JP23021785 A JP 23021785A JP 23021785 A JP23021785 A JP 23021785A JP S6290028 A JPS6290028 A JP S6290028A
- Authority
- JP
- Japan
- Prior art keywords
- wired
- logic
- open collector
- point
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特にＴＴＬ回路により構成さ
れる論理回路におけるオープンコレクタ出力回路に関す
るものである。
れる論理回路におけるオープンコレクタ出力回路に関す
るものである。
従来からのオープンコレクタ出力回路を第２図に示す。
オープンコレクタ出力回路１ばその出力電位を高レベル
に設定するプルアップ回路が抵抗素子２のみで構成され
ている事から、複数の回路間でこの抵抗を共用する事が
出来いわゆるワイアードアンド論理が容易に構成できる
事から広く利用されている。
に設定するプルアップ回路が抵抗素子２のみで構成され
ている事から、複数の回路間でこの抵抗を共用する事が
出来いわゆるワイアードアンド論理が容易に構成できる
事から広く利用されている。
しかし従来技術は、その使用上で以下に述べる欠点を有
していた、すなわち複数個のオープンコレクタ出力回路
１がワイアード接続されその出力信号を次段の論理回路
１０へ伝えるべく接続されさらに各々の論理回路の電源
部も分離して供給されている場合に、オープンコレクタ
出力の高レベル出力用のプルアップ抵抗は、複数個有る
オープンコレクタ出力回路のどれか一つの電源部とワイ
アード論理部の間に接続されているが、このプルアップ
抵抗２が凄続されている電源が遮断されＯｖになった場
合、ワイアード論理部の出力電位はプルアップ抵抗２を
介して□Ｖの′電源に電流が逆流する為低レベルに落ち
込んでしまう。すなわち、ワイアード論理を構成して次
段に信号を伝達しようとしているシステムにおいて、一
部分の電源が遮断されたのみで全ソイアート論理の出力
信号が影響を受けてしまうといった欠点があった。この
欠点は、ワイアード論理を含むシステムの動作確認を行
う場合、その確認の仕易さを考えた時、特に重要となる
ものである。すなわちシステムの動作確認を行う場合そ
の能率を上げる為対象システム部分以外の電源は遮断し
て行う事が多々有り、この時ワイアード論理部にからむ
一部の電源を遮断した場合ワイアード部の論理は強制的
に低レベルに落ち込んでしまい、他の入力からのワイア
ード部への信号が全て切られてしまう事になる。
していた、すなわち複数個のオープンコレクタ出力回路
１がワイアード接続されその出力信号を次段の論理回路
１０へ伝えるべく接続されさらに各々の論理回路の電源
部も分離して供給されている場合に、オープンコレクタ
出力の高レベル出力用のプルアップ抵抗は、複数個有る
オープンコレクタ出力回路のどれか一つの電源部とワイ
アード論理部の間に接続されているが、このプルアップ
抵抗２が凄続されている電源が遮断されＯｖになった場
合、ワイアード論理部の出力電位はプルアップ抵抗２を
介して□Ｖの′電源に電流が逆流する為低レベルに落ち
込んでしまう。すなわち、ワイアード論理を構成して次
段に信号を伝達しようとしているシステムにおいて、一
部分の電源が遮断されたのみで全ソイアート論理の出力
信号が影響を受けてしまうといった欠点があった。この
欠点は、ワイアード論理を含むシステムの動作確認を行
う場合、その確認の仕易さを考えた時、特に重要となる
ものである。すなわちシステムの動作確認を行う場合そ
の能率を上げる為対象システム部分以外の電源は遮断し
て行う事が多々有り、この時ワイアード論理部にからむ
一部の電源を遮断した場合ワイアード部の論理は強制的
に低レベルに落ち込んでしまい、他の入力からのワイア
ード部への信号が全て切られてしまう事になる。
前記した従来回路の問題点を解決する為にはプルアップ
抵抗を接続した電源部がＯｖに設定された時にワイアー
ド論理部からプルアップ抵抗を介してＯｖに設定された
電源へ電流が流れ込まないようにワイアード論理部とプ
ルアップ抵抗の間に整流素子を挿入すればよい事になる
。
抵抗を接続した電源部がＯｖに設定された時にワイアー
ド論理部からプルアップ抵抗を介してＯｖに設定された
電源へ電流が流れ込まないようにワイアード論理部とプ
ルアップ抵抗の間に整流素子を挿入すればよい事になる
。
本発明はオープンコレクタ出力端子と電源端子に接続さ
れたプルアップ抵抗の間にダイオード素子を接続した構
成をもつものである。
れたプルアップ抵抗の間にダイオード素子を接続した構
成をもつものである。
第１図に本発明の一実施例を示す図中１はオープンコレ
クタ出力回路、２はプルアップ抵抗、３は電源電圧ＯＶ
時の電流逆流防止用ダイオードを表わす。第１−図にお
いてその出力端子５が他の複数個のオープンコレクタ出
力とワイアード論理接続されている場合を考える。そし
てそのワイアード点が高レベルに設定されている時第−
１−図中の電源端子４がＯｖに落されると第１図中のト
ランジスタは全てオフ状態となり、ダイオード３はアノ
ード側がＯＶ、カソード側が論理高レベルの逆バイアス
状態となったままで静止する。従って従来回路にみられ
た様なワイアード点の高レベルから低レベルへの反転は
起り得ず、ワイアード論理を構成する一部の電源電圧が
遮断されオープン状態又はＯＶに落ち込んだとしてもワ
イアード点の論理状態に伺ら影響を及ぼす事がない。
クタ出力回路、２はプルアップ抵抗、３は電源電圧ＯＶ
時の電流逆流防止用ダイオードを表わす。第１−図にお
いてその出力端子５が他の複数個のオープンコレクタ出
力とワイアード論理接続されている場合を考える。そし
てそのワイアード点が高レベルに設定されている時第−
１−図中の電源端子４がＯｖに落されると第１図中のト
ランジスタは全てオフ状態となり、ダイオード３はアノ
ード側がＯＶ、カソード側が論理高レベルの逆バイアス
状態となったままで静止する。従って従来回路にみられ
た様なワイアード点の高レベルから低レベルへの反転は
起り得ず、ワイアード論理を構成する一部の電源電圧が
遮断されオープン状態又はＯＶに落ち込んだとしてもワ
イアード点の論理状態に伺ら影響を及ぼす事がない。
以上説明したように本発明はオープンコレクタ出力回路
において出力端子とプルアップ抵抗の間に整流素子を挿
入する事により、ワイアード論理接続された複数個のオ
ープンコレクタ出力回路の一部の電源電圧が遮断された
場合でもその影響がワイアード論理点に及ぶ事なく電源
断された論理回路を除く全ての論理動作が正常に行なわ
れると言った大きな利点を有するシステムを構成できる
効果がある。
において出力端子とプルアップ抵抗の間に整流素子を挿
入する事により、ワイアード論理接続された複数個のオ
ープンコレクタ出力回路の一部の電源電圧が遮断された
場合でもその影響がワイアード論理点に及ぶ事なく電源
断された論理回路を除く全ての論理動作が正常に行なわ
れると言った大きな利点を有するシステムを構成できる
効果がある。
尚本発明はオープンコレクタ出力を有する集積回路等に
外付プルアップ抵抗を接続する場合にも有効でありさら
には集積回路内部にプルアップ抵抗を内蔵する場合にも
有効である。
外付プルアップ抵抗を接続する場合にも有効でありさら
には集積回路内部にプルアップ抵抗を内蔵する場合にも
有効である。
第１図は本発明の一実施例を示す回路図、第２図は従来
回路によるワイアード論理構成例を示す回路図である。 沸 ／ｆｆｌ
回路によるワイアード論理構成例を示す回路図である。 沸 ／ｆｆｌ
Claims (1)
- オープンコレクタ出力回路を有するＴＴＬ論理回路にお
いて、直列接続された抵抗と整流素子の第一の端子を電
源端子に接続し第二の端子を該オープンコレクタ出力回
路の出力端子に接続したことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23021785A JPS6290028A (ja) | 1985-10-15 | 1985-10-15 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23021785A JPS6290028A (ja) | 1985-10-15 | 1985-10-15 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6290028A true JPS6290028A (ja) | 1987-04-24 |
Family
ID=16904396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23021785A Pending JPS6290028A (ja) | 1985-10-15 | 1985-10-15 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03123214U (ja) * | 1990-03-28 | 1991-12-16 |
-
1985
- 1985-10-15 JP JP23021785A patent/JPS6290028A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03123214U (ja) * | 1990-03-28 | 1991-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920009719B1 (ko) | 스위칭 회로 | |
| US4628216A (en) | Merging of logic function circuits to ECL latch or flip-flop circuit | |
| US4558233A (en) | CMOS power-on reset pulse generating circuit with extended reset pulse duration | |
| US4733107A (en) | Low current high precision CMOS schmitt trigger circuit | |
| US4980791A (en) | Universal power supply monitor circuit | |
| EP0111262A2 (en) | Output multiplexer having one gate delay | |
| JP4559826B2 (ja) | レベルシフト回路 | |
| JPS6290028A (ja) | 論理回路 | |
| US4355246A (en) | Transistor-transistor logic circuit | |
| JPH0685497B2 (ja) | 半導体集積回路 | |
| EP0138126A2 (en) | Logic circuit with low power structure | |
| US6150844A (en) | High voltage tolerance output stage | |
| JPH0318770B2 (ja) | ||
| JP2792279B2 (ja) | Ｃｍｌ出力を有するｂｉｃｍｏｓ論理回路 | |
| JPH05315902A (ja) | Ｅｃｌラッチ回路 | |
| JP2705085B2 (ja) | デコーダのテスト回路 | |
| KR930010940B1 (ko) | 입력인지 회로 | |
| JPH0687537B2 (ja) | レベルシフト回路 | |
| JPS62162972A (ja) | 電流比較回路 | |
| SU416878A1 (ja) | ||
| JPS61173518A (ja) | 信号断検出回路 | |
| JPH05152530A (ja) | 半導体集積回路 | |
| JPH0428176B2 (ja) | ||
| JPS62116012A (ja) | 信号断検出回路 | |
| JPS62125712A (ja) | 入出力回路 |