JPH0318770B2 - - Google Patents
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- JPH0318770B2 JPH0318770B2 JP59022966A JP2296684A JPH0318770B2 JP H0318770 B2 JPH0318770 B2 JP H0318770B2 JP 59022966 A JP59022966 A JP 59022966A JP 2296684 A JP2296684 A JP 2296684A JP H0318770 B2 JPH0318770 B2 JP H0318770B2
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- 101100262183 Arabidopsis thaliana TTL2 gene Proteins 0.000 description 9
- 101000658638 Arabidopsis thaliana Protein TRANSPARENT TESTA 1 Proteins 0.000 description 7
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 3
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 3
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
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- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
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Description
【発明の詳細な説明】
技術分野
本発明はゲート回路としてのTTL回路に関し
特にセツト・リセツト（Ｓ−Ｒ）形ラツチ回路と
共に用いるTTL回路に関する。
特にセツト・リセツト（Ｓ−Ｒ）形ラツチ回路と
共に用いるTTL回路に関する。
従来技術と問題点
一般的に１つ又はそれ以上のＳ−Ｒ形ラツチ回
路（以下、ラツチ回路と称す）に対してストロー
ブゲートとして１組（２段）のTTL回路が用い
られ、複数個のラツチ回路にストローブ出力を並
列に供給している。この場合入力ストローブ位相
に対して第１段TTL回路から反転信号として逆
相ストローブ出力がラツチ回路に供給され、第２
段TTL回路からは非反転信号として入力ストロ
ーブ位相と同相のストローブ出力がラツチ回路に
供給される。ラツチ回路は入力ストローブ信号に
従つて書込みモードとホールドモールドが切り替
わり、ラツチ回路の入力がハイレベル（「Ｈ」）の
とき出力が「Ｈ」となるがこの場合第１段および
第２段TTL回路からのストローブ出力の「Ｈ」、
「Ｌ」の切り替わり時においてもラツチ回路の出
力は「Ｈ」を維持する必要がある。しかしなが
ら、TTL回路が２段に構成されており第１段
TTL回路の出力に容量性負荷があるため、第１
段TTL回路の出力を入力として受ける第２段
TTL回路においては、入力信号の切替りが第１
段TL回路の入力信号より遅れ、さらに第２段
TTL回路の出力にも容量性負荷があるためその
出力はさらに遅延する。その結果、第１段TTL
回路のストローブ出力の「Ｈ」から「Ｌ」への切
り替わりと第２段TTL回路のストローブ出力の
「Ｌ」から「Ｈ」への切り替わりとの間に時間差
を生じ、このため両方のストローブ出力信号に
「Ｌ」の状態が発生し、これがラツチ回路の各々
のアンドゲートに入力されるためラツチ回路の出
力が「Ｌ」となり、短時間ではあるが出力特性に
グリツヂを生ずる問題があつた。
路（以下、ラツチ回路と称す）に対してストロー
ブゲートとして１組（２段）のTTL回路が用い
られ、複数個のラツチ回路にストローブ出力を並
列に供給している。この場合入力ストローブ位相
に対して第１段TTL回路から反転信号として逆
相ストローブ出力がラツチ回路に供給され、第２
段TTL回路からは非反転信号として入力ストロ
ーブ位相と同相のストローブ出力がラツチ回路に
供給される。ラツチ回路は入力ストローブ信号に
従つて書込みモードとホールドモールドが切り替
わり、ラツチ回路の入力がハイレベル（「Ｈ」）の
とき出力が「Ｈ」となるがこの場合第１段および
第２段TTL回路からのストローブ出力の「Ｈ」、
「Ｌ」の切り替わり時においてもラツチ回路の出
力は「Ｈ」を維持する必要がある。しかしなが
ら、TTL回路が２段に構成されており第１段
TTL回路の出力に容量性負荷があるため、第１
段TTL回路の出力を入力として受ける第２段
TTL回路においては、入力信号の切替りが第１
段TL回路の入力信号より遅れ、さらに第２段
TTL回路の出力にも容量性負荷があるためその
出力はさらに遅延する。その結果、第１段TTL
回路のストローブ出力の「Ｈ」から「Ｌ」への切
り替わりと第２段TTL回路のストローブ出力の
「Ｌ」から「Ｈ」への切り替わりとの間に時間差
を生じ、このため両方のストローブ出力信号に
「Ｌ」の状態が発生し、これがラツチ回路の各々
のアンドゲートに入力されるためラツチ回路の出
力が「Ｌ」となり、短時間ではあるが出力特性に
グリツヂを生ずる問題があつた。
発明の目的
本発明の目的は、上述した問題点に鑑み、Ｓ−
Ｒ形ラツチ回路と共に用いるTTL回路において
第１段TTL回路のフエイズ・スプリツタ・トラ
ンジスタのコレクタと第２段TTL回路の入力ト
ランジスタのベースとの間をダイオード手段を介
して結合することに着目し、これによつて入力ス
トローブ信号に対する逆相および同相のストロー
ブ出力信号がラツチ回路に供給されるとき同時に
「Ｌ」になるタイミングを生じないようにするこ
とによつてラツチ回路の出力グリツヂを低減する
ようにしたTTL回路を提供することにある。
Ｒ形ラツチ回路と共に用いるTTL回路において
第１段TTL回路のフエイズ・スプリツタ・トラ
ンジスタのコレクタと第２段TTL回路の入力ト
ランジスタのベースとの間をダイオード手段を介
して結合することに着目し、これによつて入力ス
トローブ信号に対する逆相および同相のストロー
ブ出力信号がラツチ回路に供給されるとき同時に
「Ｌ」になるタイミングを生じないようにするこ
とによつてラツチ回路の出力グリツヂを低減する
ようにしたTTL回路を提供することにある。
発明の構成
この目的は、本発明によれば、入力信号により
反応するフエイズ・スプリツタ・トランジスタと
該フエイズ・スプリツタ・トランジスタにより制
御され出力信号を出す出力回路とを有する第１段
ゲート回路と、該第１段ゲート回路の出力信号を
入力しその反転信号を出力する第２段ゲート回路
とを具備し、該第２段ゲート回路の入力端子のレ
ベルを該第１段ゲート回路のフエイズ・スプリツ
タ・トランジスタのコレクタレベルにより制御す
るようにしたことを特徴とするTTL回路、を提
供することにより達成される。
反応するフエイズ・スプリツタ・トランジスタと
該フエイズ・スプリツタ・トランジスタにより制
御され出力信号を出す出力回路とを有する第１段
ゲート回路と、該第１段ゲート回路の出力信号を
入力しその反転信号を出力する第２段ゲート回路
とを具備し、該第２段ゲート回路の入力端子のレ
ベルを該第１段ゲート回路のフエイズ・スプリツ
タ・トランジスタのコレクタレベルにより制御す
るようにしたことを特徴とするTTL回路、を提
供することにより達成される。
実施例
第１図は、本発明の一実施例としてのTTL回
路および本回路が接続されるＳ−Ｒ形ラツチ回路
を示す。第１図においてSRL１〜SRLnは複数個
のＳ−Ｒ形ラツチ回路を示し、通常は一組の
TTL回路TTL１およびTTL２によつて８（ｎ＝
８）回路が並列に駆動される。第１段TTL回路
TTL１にはストローブ入力（Ｓ）が入力され、
トランジスタQ5のエミツタとQ6のコレクタの共
通接点P1よりストローブ出力（）が出力され
る。尚、はＳの逆位相を示す。又、第２段
TTL回路TTL２のトランジスタQ10のエミツタ
とQ11のコレクタの共通接点P2よりストローブ出
力（Ｓ）が出力される。この場合Ｓ＝はの逆位相
即ちＳと同位相となる。Ｓ＝は、ラツチ回路SRL
１〜SRLnの各々の一方のアンドゲートAND１
の一方の入力に入力され、は他方のアンドゲー
トAND２の一方の入力に入力される。TTL１の
フエイズ・スプリツタ・トランジスタQ3のコレ
クタとTTL２の入力トランジスタQ7のベース間
に本発明によるダイオード手段（例えば、シヨツ
トキ・バリヤ・ダイオード）D1が図示の極性で
接続され、一方、点P1とQ7のベースとの間には
従来と同様、ダイオード（一般にシヨツトキ・バ
リヤ・ダイオード）D2が図示の極性で接続され
る。
路および本回路が接続されるＳ−Ｒ形ラツチ回路
を示す。第１図においてSRL１〜SRLnは複数個
のＳ−Ｒ形ラツチ回路を示し、通常は一組の
TTL回路TTL１およびTTL２によつて８（ｎ＝
８）回路が並列に駆動される。第１段TTL回路
TTL１にはストローブ入力（Ｓ）が入力され、
トランジスタQ5のエミツタとQ6のコレクタの共
通接点P1よりストローブ出力（）が出力され
る。尚、はＳの逆位相を示す。又、第２段
TTL回路TTL２のトランジスタQ10のエミツタ
とQ11のコレクタの共通接点P2よりストローブ出
力（Ｓ）が出力される。この場合Ｓ＝はの逆位相
即ちＳと同位相となる。Ｓ＝は、ラツチ回路SRL
１〜SRLnの各々の一方のアンドゲートAND１
の一方の入力に入力され、は他方のアンドゲー
トAND２の一方の入力に入力される。TTL１の
フエイズ・スプリツタ・トランジスタQ3のコレ
クタとTTL２の入力トランジスタQ7のベース間
に本発明によるダイオード手段（例えば、シヨツ
トキ・バリヤ・ダイオード）D1が図示の極性で
接続され、一方、点P1とQ7のベースとの間には
従来と同様、ダイオード（一般にシヨツトキ・バ
リヤ・ダイオード）D2が図示の極性で接続され
る。
第２図ａ，ｂはストローブ入力Ｓに対するスト
ローブ出力、Ｓ＝およびラツチ出力DOUTのタイミ
ングを示す図であり、ａは従来のTTL回路、ｂ
は本発明によるTTL回路の場合である。第２図
ａから明らかなようにの立下り時とＳ＝の立上り
時の間t1−t2に、Ｓ＝共に「Ｌ」となる期間が発
生し、このの「Ｌ」とＳ＝の「Ｌ」がラツチ回路
のアンドゲートAND１およびAND２に入力さ
れ、入力DINは「Ｈ」のためNORの出力は「Ｈ」
となりNOTの出力は「Ｌ」となる。従つて図に
示すようにDOUTの「Ｈ」にグリツヂＧが発生す
る。
ローブ出力、Ｓ＝およびラツチ出力DOUTのタイミ
ングを示す図であり、ａは従来のTTL回路、ｂ
は本発明によるTTL回路の場合である。第２図
ａから明らかなようにの立下り時とＳ＝の立上り
時の間t1−t2に、Ｓ＝共に「Ｌ」となる期間が発
生し、このの「Ｌ」とＳ＝の「Ｌ」がラツチ回路
のアンドゲートAND１およびAND２に入力さ
れ、入力DINは「Ｈ」のためNORの出力は「Ｈ」
となりNOTの出力は「Ｌ」となる。従つて図に
示すようにDOUTの「Ｈ」にグリツヂＧが発生す
る。
一方、本発明のTTL回路では、第１段TTL回
路TTL１において入力信号Ｓの「Ｌ」から「Ｈ」
への変化に対しTTL１の出力端P1より先に応答
するフエイズ・スプリツタ・トランジスタQ3の
コレクタ端子（「Ｈ」から「Ｌ」へ変る）で、一
時的に２段目のTTL２の入力であるQ7のベース
をコントロールし、その後従来通り出力トランジ
スタQ7のオフからオンの変化に伴うTTL１の出
力端P1でコントロールするようにしている。従
つてTTL２の入力トランジスタであるQ7のベー
ス電流は、従来のようにQ6のオンに伴い引き抜
かれる時よりも先にQ3のオンにより一時的に引
き抜かれる。つまりダイオードD1によつてその
入力信号の変化がTTL１の出力信号の立下がつ
た時刻t1より早く起こることになり、その結果
TTL２の出力信号であるＳ＝の立上りが従来の如
く遅れることはなくなる。
路TTL１において入力信号Ｓの「Ｌ」から「Ｈ」
への変化に対しTTL１の出力端P1より先に応答
するフエイズ・スプリツタ・トランジスタQ3の
コレクタ端子（「Ｈ」から「Ｌ」へ変る）で、一
時的に２段目のTTL２の入力であるQ7のベース
をコントロールし、その後従来通り出力トランジ
スタQ7のオフからオンの変化に伴うTTL１の出
力端P1でコントロールするようにしている。従
つてTTL２の入力トランジスタであるQ7のベー
ス電流は、従来のようにQ6のオンに伴い引き抜
かれる時よりも先にQ3のオンにより一時的に引
き抜かれる。つまりダイオードD1によつてその
入力信号の変化がTTL１の出力信号の立下がつ
た時刻t1より早く起こることになり、その結果
TTL２の出力信号であるＳ＝の立上りが従来の如
く遅れることはなくなる。
つまり、第２図ｂに示すようにの立下り時刻
t1より以前にＳ＝の立上りt3を実施するようにした
ので、図に示すように、DOUTの「Ｈ」に発生する
グリツヂＧを低減することができる。このグリツ
ヂレベルはラツチ回路のしきい値以下に押えるこ
とができるので誤動作を防止することができる。
t1より以前にＳ＝の立上りt3を実施するようにした
ので、図に示すように、DOUTの「Ｈ」に発生する
グリツヂＧを低減することができる。このグリツ
ヂレベルはラツチ回路のしきい値以下に押えるこ
とができるので誤動作を防止することができる。
この場合、TTL１のフエイズ・スプリツタ・
トランジスタQ3のコレクタ出力はシヨツトキ・
ダイオードD1を経てTTL２の入力トランジスタ
Q7のベースに入力され、容量性の負荷を伴わな
いためにQ7のコレクタを素早く立上げることが
できる。この場合、従来はTTL１とTTL２との
接続はダイオードD2のみであり、Q6の出力は通
常容量性の負荷があるためにその容量が大であれ
ばある程ストローブ出力の「Ｈ」から「Ｌ」の
切り替わりはだら下り特性となり、そのため
TTL２への信号送出が遅れTTL２のストローブ
出力Ｓ＝の「Ｌ」から「Ｈ」への立上りが遅れてい
た。しかし、本発明の如くダイオード手段D1を
介してQ3のコレクタとQ7のベースを接続するこ
とによつて、Q3のコレクタ電位によつてQ7のベ
ース電流を引抜く動作をするので、TTL２はQ6
からの信号を待つことなく立上げることができ
る。前述したようにこの間には容量性負荷はない
ために十分高速に動作することができる。
トランジスタQ3のコレクタ出力はシヨツトキ・
ダイオードD1を経てTTL２の入力トランジスタ
Q7のベースに入力され、容量性の負荷を伴わな
いためにQ7のコレクタを素早く立上げることが
できる。この場合、従来はTTL１とTTL２との
接続はダイオードD2のみであり、Q6の出力は通
常容量性の負荷があるためにその容量が大であれ
ばある程ストローブ出力の「Ｈ」から「Ｌ」の
切り替わりはだら下り特性となり、そのため
TTL２への信号送出が遅れTTL２のストローブ
出力Ｓ＝の「Ｌ」から「Ｈ」への立上りが遅れてい
た。しかし、本発明の如くダイオード手段D1を
介してQ3のコレクタとQ7のベースを接続するこ
とによつて、Q3のコレクタ電位によつてQ7のベ
ース電流を引抜く動作をするので、TTL２はQ6
からの信号を待つことなく立上げることができ
る。前述したようにこの間には容量性負荷はない
ために十分高速に動作することができる。
発明の効果
本発明によれば、第１段TTL回路のフエイ
ズ・スプリツタ・トランジスタのコレクタと第２
段TTL回路の入力トランジスタのベースとの間
をダイオード手段により結合することによつて、
Ｓ−Ｒ形ラツチ回路の出力におけるグリツヂを低
減することができる。
ズ・スプリツタ・トランジスタのコレクタと第２
段TTL回路の入力トランジスタのベースとの間
をダイオード手段により結合することによつて、
Ｓ−Ｒ形ラツチ回路の出力におけるグリツヂを低
減することができる。
第１図は、本発明による一実施例としての
TTL回路および本回路が接続されるＳ−Ｒ形ラ
ツチ回路を示し、第２図ａ，ｂはストローブ入力
に対するストローブ出力の各々およびラツチ出力
のタイミングを従来と比較して示したタイミング
図である。 D1……ダイオード手段、D2……シヨツトキ・
ダイオード、Q3……フエイズ・スプリツタ・ト
ランジスタ、Q7……入力トランジスタ、SRL１
〜SRLn……Ｓ−Ｒ形ラツチ回路、AND１，
AND２……アンドゲート。
TTL回路および本回路が接続されるＳ−Ｒ形ラ
ツチ回路を示し、第２図ａ，ｂはストローブ入力
に対するストローブ出力の各々およびラツチ出力
のタイミングを従来と比較して示したタイミング
図である。 D1……ダイオード手段、D2……シヨツトキ・
ダイオード、Q3……フエイズ・スプリツタ・ト
ランジスタ、Q7……入力トランジスタ、SRL１
〜SRLn……Ｓ−Ｒ形ラツチ回路、AND１，
AND２……アンドゲート。
Claims (1)
- 【特許請求の範囲】 １ 入力信号により反応するフエイズ・スプリツ
タ・トランジスタと該フエイズ・スプリツタ・ト
ランジスタにより制御され出力信号を出す出力回
路とを有する第１段TTL回路と、 該第１段TTL回路の出力信号を入力しその反
転信号を出力する第２段TTL回路と、 カソード側が該フエイズ・スプリツタ・トラン
ジスタのコレクタに接続され、アノード側が該第
２段TTL回路の入力端子に接続された第１のダ
イオード手段と、 カソード側が該第１段TTL回路の出力端子に
接続され、アノード側が該第２段TTL回路の入
力端子に接続された第２のダイオード手段とを備
え、 該第２段TTL回路の入力端子のレベルを該第
１段TTL回路のフエイズ・スプリツタ・トラン
ジスタのコレクタレベルにより、該第１段TTL
回路の出力信号が高レベルから低レベルに変化す
る時のみ、該第２段TTL回路の出力信号の低レ
ベルから高レベルへの立上がりが速くなるように
制御することを特徴とするTTL回路。 ２ 該第１及び第２のダイオード手段は、シヨツ
トキ・バリア・ダイオードである特許請求の範囲
第１項に記載のTTL回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59022966A JPS60172821A (ja) | 1984-02-13 | 1984-02-13 | Ｔｔｌ回路 |
| KR1019850000791A KR890004998B1 (ko) | 1984-02-13 | 1985-02-08 | 마이크로 콤퓨터 시스템용 게이트회로 |
| US06/700,413 US4703202A (en) | 1984-02-13 | 1985-02-11 | Two-stage gate circuit providing inverted and non-inverted outputs |
| DE8585300929T DE3568117D1 (en) | 1984-02-13 | 1985-02-13 | A gate circuit for use in a microcomputer system |
| EP85300929A EP0156477B1 (en) | 1984-02-13 | 1985-02-13 | A gate circuit for use in a microcomputer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59022966A JPS60172821A (ja) | 1984-02-13 | 1984-02-13 | Ｔｔｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60172821A JPS60172821A (ja) | 1985-09-06 |
| JPH0318770B2 true JPH0318770B2 (ja) | 1991-03-13 |
Family
ID=12097318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59022966A Granted JPS60172821A (ja) | 1984-02-13 | 1984-02-13 | Ｔｔｌ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4703202A (ja) |
| EP (1) | EP0156477B1 (ja) |
| JP (1) | JPS60172821A (ja) |
| KR (1) | KR890004998B1 (ja) |
| DE (1) | DE3568117D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4939391A (en) * | 1986-05-30 | 1990-07-03 | Advanced Micro Devices, Inc. | Programmable logic device with observability and preload circuitry for buried state registers |
| US4839537A (en) * | 1986-11-29 | 1989-06-13 | Kabushiki Kaisha Toshiba | BicMO logic circuit |
| US4777391A (en) * | 1987-07-17 | 1988-10-11 | Signetics Corporation | Bipolar multiplexer having a select buffer circuit with a charging and discharging circuit |
| US4973862A (en) * | 1989-03-07 | 1990-11-27 | National Semiconductor Corporation | High speed sense amplifier |
| US5027010A (en) * | 1989-10-04 | 1991-06-25 | Motorola, Inc. | TTL output driver having an increased high output level |
| JPH05122017A (ja) * | 1991-10-29 | 1993-05-18 | Mitsubishi Electric Corp | シユミツトトリガ入力バツフア回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378159A (en) * | 1976-12-22 | 1978-07-11 | Fujitsu Ltd | Logic circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3962589A (en) * | 1975-02-10 | 1976-06-08 | National Semiconductor Corporation | Inverter with minimum skew |
| JPS544560A (en) * | 1977-06-14 | 1979-01-13 | Nec Corp | Semiconductor inverter circuit |
| JPS5592040A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Ttl gate circuit |
| EP0089441B1 (fr) * | 1982-03-24 | 1989-06-21 | International Business Machines Corporation | Générateur de valeur vraie/complément |
| US4424455A (en) * | 1982-04-22 | 1984-01-03 | Motorola, Inc. | Glitch eliminating data selector |
-
1984
- 1984-02-13 JP JP59022966A patent/JPS60172821A/ja active Granted
-
1985
- 1985-02-08 KR KR1019850000791A patent/KR890004998B1/ko not_active IP Right Cessation
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- 1985-02-13 DE DE8585300929T patent/DE3568117D1/de not_active Expired
- 1985-02-13 EP EP85300929A patent/EP0156477B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378159A (en) * | 1976-12-22 | 1978-07-11 | Fujitsu Ltd | Logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
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| KR890004998B1 (ko) | 1989-12-04 |
| DE3568117D1 (en) | 1989-03-09 |
| EP0156477B1 (en) | 1989-02-01 |
| KR850006088A (ko) | 1985-09-28 |
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| JPS60172821A (ja) | 1985-09-06 |
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