JPH05315902A - Eclラッチ回路 - Google Patents

Eclラッチ回路

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JPH05315902A
JPH05315902A JP4146688A JP14668892A JPH05315902A JP H05315902 A JPH05315902 A JP H05315902A JP 4146688 A JP4146688 A JP 4146688A JP 14668892 A JP14668892 A JP 14668892A JP H05315902 A JPH05315902 A JP H05315902A
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JP
Japan
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transistor
emitter
collector
base
latch circuit
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JP4146688A
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Yasumi Kurashima
保美 倉島
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NEC Corp
Original Assignee
NEC Corp
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/288Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
    • H03K3/2885Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration

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Abstract

(57)【要約】 【目的】 ECLラッチ回路において、回路面積の縮小
化を図るとともに、誤動作を防止する。 【構成】 セットまたはリセット信号と競合する2信号
の内、論理が反転しない方の信号は、従来どおり内部エ
ミッタフォロワ部EF2を利用して自回路の出力を入力
として用い、論理が反転する可能性のある信号のみを参
照電位とする。これにより、セットまたはリセット信号
と1信号が競合するが、論理には影響無く、従来必要だ
った面積の大きいレベルシフト抵抗を削除できる。ま
た、セット及びリセット信号に対するノイズマージンを
通常論理と同様に確保でき、誤動作を防止することが可
能である。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、Emitter Co
upled Logic(以下、ECLという)のラッ
チ回路に関し、特にセットまたはリセット機能付きラッ
チ回路に関する。
【0002】
【従来の技術】従来のリセット機能付きECLラッチ回
路は図3に示すように構成されていた。図中、EF1は
入力エミッタフォロワ部、L3は論理構成部、EF3は
出力エミッタフォロワ部、EF4は内部エミッタフォロ
ワ部である。
【0003】入力エミッタフォロワ部は、トランジスタ
Q1と抵抗R3とを有し、内部エミッタフォロワ部EF
4は、トランジスタQ11,Q12、抵抗R4,R7,
R8,R9を有し、論理構成部L3は、内部エミッタフ
ォロワ部EF4に加えてトランジスタQ2,Q3,Q
4,Q5,Q6,Q7,Q8と抵抗R1,R2と定電流
源CSを有している。
【0004】また、出力エミッタフォロワ部EF3は、
トランジスタQ9,Q10,抵抗R5,R6を有してい
る。
【0005】ラッチストローブ信号入力端子TEへのラ
ッチストローブ信号がハイレベルのとき、トランジスタ
Q7がオン状態となり、さらにトランジスタQ3,Q
4,Q6の内、ベース電位の最も高いトランジスタがオ
ン状態となり、論理が決定される。
【0006】ここで、トランジスタQ3,Q4のベース
に入力される信号を、抵抗R7,R8にてレベルシフト
することにより、リセット信号入力端子TREでの信号
のハイレベルがトランジスタQ3,Q4のどちらのベー
ス電位よりも高くし、リセット機能が確実に働くように
していた。この例としては、例えば、モトローラ社にお
けるECLゲートアレイのラッチ回路:MACROCE
LL ARRAYSMCA2500ECL デザイン・
マニュアル(6頁)、またはモトローラ社におけるEC
LのSSIのラッチ回路:THE SEMICONDU
CTOR DATA LIBRARY(4−47頁)に
開示されてある。
【0007】また、従来のセット機能付きECLラッチ
回路においても、図4に示すようにリセット機能付きE
CLラッチ回路の図3と同様に、レベルシフト抵抗を用
いてセット信号のハイレベルがトランジスタQ3,Q4
のどちらのベース電位よりも高くなるような構成をして
いた。
【0008】
【発明が解決しようとする課題】この従来の図3に示す
リセット機能付きECLラッチ回路では、レベルシフト
抵抗R7,R8によるレベルシフトが大きすぎると、ト
ランジスタQ3,Q4のエミッタ電位が下がりすぎ、ト
ランジスタQ7が飽和してしまう。あるいはレベルシフ
ト抵抗R7,R8によるレベルシフトが大きすぎると、
内部エミッタフォロワ部EF4に流れる電流が低下して
動作が遅くなる。
【0009】このため、従来のラッチ回路における前記
レベルシフトは約150mv程度に設定されていた。こ
こで回路の論理振幅を600mvとし、トランジスタQ
11,Q12のベース・エミッタ間の電位差を800m
v,電源電圧VEを−4.5vとすると抵抗R9及びR
4に生じる電位差は、ハイレベル時で3.55v,ロー
レベル時で2.95vとなる。抵抗R7とR4及びR8
とR9に流れる電流は同じであるから、レベルシフト抵
抗R7,R8の抵抗値は、エミッタフォロワ抵抗R9,
R4の抵抗値の約1/20〜1/24となる。
【0010】したがって、使用頻度の高いエミッタフォ
ロワ抵抗に最適な層抵抗で全抵抗を作成した場合、レベ
ルシフト抵抗の長さを信頼性上及び製造上可能な限り短
くしても、その幅がエミッタフォロワ抵抗の数倍にな
り、レベルシフト抵抗は極めて大きな素子面積を有して
しまう。その結果、回路全体の面積が大きくなるという
問題があった。
【0011】特にECLゲートアレイでは、どの内部セ
ルにおいてもセットまたはリセット付きラッチ回路を構
成できるように、前記レベルシフト抵抗を、使用する,
しないにかかわらず各セルに配置する必要があり、セッ
トまたはリセット付きラッチ回路を使用する,しないに
かかわらずチップ全体の面積が大きくなるという問題が
あった。
【0012】また、上記リセット信号のハイレベルと、
トランジスタQ3,Q4のベース電位のハイレベルとの
差は、約150mv程度であり、通常論理のノイズマー
ジンの300mv(論理振幅600mvの半分)に対し
て約半分と小さく、誤動作しやすいという問題があっ
た。
【0013】尚、上記従来のリセット機能付きラッチ回
路にみられる問題点は、セット機能付きラッチ回路にお
いても全く同様である。
【0014】本発明の目的は、セットまたはリセットを
確実に動作させるために従来必要だったレベルシフト抵
抗を削除し、回路面積の縮小化を図り、またセット及び
リセット信号に対するノイズマージンを十分に確保し、
誤動作を防止するECLラッチ回路を提供することにあ
る。
【0015】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るECLラッチ回路は、論理構成部を有
し、リセット機能をもつECLラッチ回路であって、論
理構成部は、第1のトランジスタと、第2のトランジス
タと、第3のトランジスタと、第4のトランジスタと、
第5のトランジスタと、第6のトランジスタと、第7の
トランジスタとを有し、第1のトランジスタは、コレク
タが第1の負荷抵抗を介し接地電位と接続され、ベース
を第1の信号入力端子とするものであり、第2のトラン
ジスタは、コレクタが第2の負荷抵抗を介して接地電位
と接続され、ベースを第2の信号入力端子とし、エミッ
タを前記第1のトランジスタと共有するものであり、第
3のトランジスタは、コレクタを前記第1のトランジス
タと共有し、ベースに第1の参照電位が入力するもので
あり、第4のトランジスタは、コレクタを前記第2のト
ランジスタと共有し、ベースに前記第1のトランジスタ
のコレクタ電位がエミッタフォロワ部を介して入力さ
れ、エミッタを前記第3のトランジスタと共有するもの
であり、第5のトランジスタは、コレクタを前記第2の
トランジスタと共有し、ベースにリセット信号が入力さ
れ、エミッタを前記第3のトランジスタと共有するもの
であり、第6のトランジスタは、コレクタが前記第3の
トランジスタのエミッタに接続され、ベースを第3の信
号入力端子とし、エミッタが定電流源を介して低電位側
電源に接続されるものであり、第7のトランジスタは、
コレクタが前記第1のトランジスタのエミッタに接続さ
れ、ベースを第4の信号入力端子とし、エミッタを前記
第6のトランジスタと共有するものである。
【0016】また、前記エミッタフォロワ部は、エミッ
タフォロワトランジスタと定電流源もしくはエミッタフ
ォロワ抵抗からなり、エミッタフォロワトランジスタの
エミッタを出力するものである。
【0017】また、前記第1と第2の信号入力端子のい
ずれか一方、あるいは前記第3と第4の信号入力端子の
いずれか一方は、参照電圧が入力するものである
【0018】また、本発明に係るECLラッチ回路は、
論理構成部を有し、セット機能をもつECLラッチ回路
であって、論理構成部は、第1のトランジスタと、第2
のトランジスタと、第3のトランジスタと、第4のトラ
ンジスタと、第5のトランジスタと、第6のトランジス
タと、第7のトランジスタとを有し、第1のトランジス
タは、コレクタが第1の負荷抵抗を介し接地電位と接続
され、ベースを第1の信号入力端子とするものであり、
第2のトランジスタは、コレクタが第2の負荷抵抗を介
して接地電位と接続され、ベースを第2の信号入力端子
とし、エミッタを前記第1のトランジスタと共有するも
のであり、第3のトランジスタは、コレクタを前記第1
のトランジスタと共有し、ベースに前記第2のトランジ
スタのコレクタ電位がエミッタフォロワ部を介して入力
されるものであり、第4のトランジスタは、コレクタを
前記第2のトランジスタと共有し、ベースに第1の参照
電位が入力され、エミッタを前記第3のトランジスタと
共有するものであり、第5のトランジスタは、コレクタ
を前記第1のトランジスタと共有し、ベースにセット信
号が入力され、エミッタを前記第3のトランジスタと共
有するものであり、第6のトランジスタは、コレクタが
前記第3のトランジスタのエミッタに接続され、ベース
を第3の信号入力端子とし、エミッタが定電流源を介し
て低電位側電源に接続されるものであり、第7のトラン
ジスタは、コレクタが前記第1のトランジスタのエミッ
タに接続され、ベースを第4の信号入力端子とし、エミ
ッタを前記第6のトランジスタと共有するものである。
【0019】また、前記エミッタフォロワ部は、エミッ
タフォロワトランジスタと定電流源もしくはエミッタフ
ォロワ抵抗からなり、エミッタフォロワトランジスタの
エミッタを出力するものである。
【0020】また、前記第1と第2の信号入力端子のい
ずれか一方、あるいは前記第3と第4の信号入力端子の
いずれか一方は、参照電圧が入力するものである。
【0021】
【作用】セットまたはリセット信号と競合する2信号の
内、論理が反転しない信号は、従来どおり内部エミッタ
フォロワを利用して自回路の出力を入力として用い、論
理が反転する可能性のある信号のみを参照電位として用
いる。
【0022】これにより、大きなレベルシフト抵抗を必
要とせず、回路占有面積を減少させることが可能とな
る。また、セット及びリセット信号に対するノイズマー
ジンを通常論理と同様に確保でき、誤動作を防止でき
る。
【0023】
【実施例】次に本発明について図面を参照して説明す
る。
【0024】(実施例1)図1は、本発明の実施例1に
係るリセット機能付きラッチ回路を示す回路図である。
本回路は、論理構成部L1と、入力エミッタフォロワ部
EF1と、出力エミッタ部EF3とを有している。
【0025】論理構成部L1は、コレクタが第1の負荷
抵抗R1を介し接地電位VGと接続され、ベースをデー
タ信号入力端子TDとする第1のトランジスタQ2と、
コレクタが第2の負荷抵抗R2を介して接地電位VGと
接続され、ベースを参照電位入力端子TR1とし、エミ
ッタを前記第1のトランジスタQ2と共有する第2のト
ランジスタQ5と、コレクタを前記第1のトランジスタ
Q2と共有し、ベースに第1の参照電位入力端子TR1
の参照電位が入力される第3のトランジスタQ3と、コ
レクタを前記第2のトランジスタQ5と共有し、ベース
に前記第1のトランジスタQ2のコレクタ電位がエミッ
タフォロワ部EF2を介して入力され、エミッタを前記
第3のトランジスタQ3と共有する第4のトランジスタ
Q4と、コレクタを前記第2のトランジスタQ5と共有
し、ベースにリセット信号入力端子TREのリセット信
号が入力され、エミッタを前記第3のトランジスタQ3
と共有する第5のトランジスタQ6と、コレクタが前記
第3のトランジスタQ3のエミッタに接続され、ベース
にラッチストローブ信号入力端子TEのラッチストロー
ブ信号が入力エミッタフォロワ部EF1を介して入力さ
れ、エミッタが定電流源CSを介して低電位側電源VE
に接続される第6のトランジスタQ7と、コレクタが前
記第1のトランジスタQ2のエミッタに接続され、ベー
スを第2の参照電位入力端子TR2とし、エミッタを前
記第6のトランジスタQ7と共有する第7のトランジス
タQ8とからなる。
【0026】また、内部エミッタフォロワ部EF2は、
エミッタフォロワトランジスタQ11と、エミッタフォ
ロワ抵抗R4(若しくは定電流源)とからなり、エミッ
タフォロワトランジスタQ11のエミッタを出力とする
ものである。
【0027】入力エミッタフォロワ部EF1は、トラン
ジスタQ1と、抵抗R3とからなる。また出力エミッタ
フォロワ部EF3は、トランジスタQ9,Q10と、抵
抗R5,R6とからなる。
【0028】ラッチストローブ信号入力端子TEのラッ
チストローブ信号がハイレベルのとき、トランジスタQ
7がオン状態となり、トランジスタQ3,Q4,Q6の
内、ベース電位の最も高いトランジスタがオン状態とな
り、論理が決定される。
【0029】ここでリセット信号入力端子TREのリセ
ット信号がハイレベルとなると、トランジスタQ3のベ
ース電位は参照電圧入力端子TR1の参照電圧電位であ
るため、トランジスタQ4のベースがハイレベル,ロー
レベルのいずれであっても、負荷抵抗R2側に電流が流
れ、出力端子TQの出力信号はローレベル、出力端子T
QBの出力信号はハイレベルになり、従来必要であった
レベルシフト抵抗がなくてもリセット機能が確実に作動
することになる。
【0030】従って、本回路構成を使用することによ
り、他抵抗に対して著しく大きなレベルシフト抵抗を必
要とせず、回路占有面積を減少させることが可能であ
る。特にECLゲートアレイ回路において、その効果が
著しく、チップ全体を約10%程度縮小させることが可
能である。
【0031】また本回路ではトランジスタQ3のベース
電位対トランジスタQ4またはQ6のベース電位により
論理が決定されており、トランジスタQ3のベース電位
が参照電位であるため、ノイズマージンを、通常論理と
同様に論理振幅の半分だけ確保できる。したがって、リ
セット信号の誤動作を防止することが可能である。
【0032】(実施例2)図2は、本発明の実施例2に
係るセット機能付きラッチ回路を示す図である。本実施
例に係る論理構成部L2は、コレクタが第1の付加抵抗
R1を介し接地電位VGと接続され、ベースをデータ信
号入力端子TDとする第1のトランジスタQ2と、コレ
クタが第2の負荷抵抗R2を介して接地電位VGと接続
され、ベースを第1の参照電位入力端子TR1とし、エ
ミッタを前記第1のトランジスタQ2と共有する第2の
トランジスタQ5と、コレクタを前記第1のトランジス
タQ2と共有し、ベースに前記第2のトランジスタQ5
のコレクタ電位がエミッタフォロワ部EF2を介して入
力される第3のトランジスタQ3と、コレクタを前記第
2のトランジスタQ5と共有し、ベースに第1の参照電
位入力端子TR1の参照電位が入力され、エミッタを前
記第3のトランジスタQ3と共有する第4のトランジス
タQ4と、コレクタを前記第1のトランジスタQ2と共
有し、ベースにセット信号入力端子TSのセット信号が
入力され、エミッタを前記第3のトランジスタQ3と共
有する第5のトランジスタQ6と、コレクタが前記第3
のトランジスタQ3のエミッタに接続され、ベースにエ
ミッタフォロワ部EF1を介してラッチストローブ信号
入力端子TEのラッチストローブ信号が入力され、エミ
ッタが定電流源CSを介して低電位側電源VEに接続さ
れる第6のトランジスタQ7と、コレクタが前記第1の
トランジスタQ2のエミッタに接続され、ベースを第2
の参照電位入力端子TR2とし、エミッタを前記第6の
トランジスタQ7と共有する第7のトランジスタQ8と
からなる。
【0033】尚、入力エミッタフォロワ部EF1、内部
エミッタフォロワ部EF2及び出力エミッタフォロワ部
EF3は、実施例1と同じ構成である。
【0034】ラッチストローブ信号入力端子TEのラッ
チストローブ信号がハイレベルのとき、トランジスタQ
7がオン状態となり、トランジスタQ3,Q4,Q6の
内、ベース電位の最も高いトランジスタがオン状態とな
り、論理が決定される。
【0035】ここで、セット信号入力端子TSのセット
信号がハイレベルとなると、トランジスタQ4のベース
電位は参照電圧入力端子TR1の参照電圧電位であるた
め、トランジスタQ3のベースがハイレベル,ローレベ
ルのいずれであっても、負荷抵抗R1側に電流が流れ、
出力端子TQの出力信号はハイレベル、出力端子TQB
の出力信号はローレベルになり、実施例1でのリセット
機能と同様に、従来必要であったレベルシフト抵抗がな
くてもセット機能が確実に作動することになる。
【0036】従って実施例1と同様に、他抵抗に対して
著しく大きなレベルシフト抵抗を必要とせず、回路占有
面積を減少させることが可能である。さらに実施例1と
同様に、ノイズマージンを論理振幅の半分だけ確保でき
るため、セット信号の誤動作を防止することが可能であ
る。
【0037】
【発明の効果】以上説明したように本発明は、ECLラ
ッチ回路において、セットまたはリセット信号と競合す
る2信号の内、論理が反転しない方の信号は、従来どお
り内部エミッタフォロワを利用して自回路の出力を入力
とし、論理が反転する可能性のある信号のみを参照電位
とすることにより、他抵抗に対して著しく大きなレベル
シフト抵抗を必要とせず、回路占有面積を減少させるこ
とが可能である。
【0038】特にECLゲートアレイ回路において、そ
の効果が著しく、チップ全体を約10%程度縮小させる
ことが可能である。また、セットまたはリセット信号に
対するノイズマージンを通常論理と同様に、論理振幅の
半分だけ確保できるため、誤動作を防止することが可能
である。
【図面の簡単な説明】
【図1】本発明の実施例1に係るリセット機能付きラッ
チ回路を示す回路図である。
【図2】本発明の実施例2に係るセット機能付きラッチ
回路を示す回路図である。
【図3】従来のリセット機能付きラッチ回路を示す回路
図である。
【図4】従来のセット機能付きラッチ回路を示す回路図
である。
【符号の説明】
TD データ信号入力端子 TE ラッチストローブ信号入力端子 TRE リセット信号入力端子 TS セット信号入力端子 TR1 第1の参照電位入力端子 TR2 第2の参照電位入力端子 VG 接地電位 VE 低電位側電源 TQ,TQB 出力端子 EF1 入力エミッタフォロワ部 EF2,EF4 内部エミッタフォロワ部 EF3 出力エミッタフォロワ部 L1〜L3 論理構成部 Q1〜Q12 トランジスタ R1〜R9 抵抗 CS 定電流源

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 論理構成部を有し、リセット機能をもつ
    ECLラッチ回路であって、 論理構成部は、第1のトランジスタと、第2のトランジ
    スタと、第3のトランジスタと、第4のトランジスタ
    と、第5のトランジスタと、第6のトランジスタと、第
    7のトランジスタとを有し、 第1のトランジスタは、コレクタが第1の負荷抵抗を介
    し接地電位と接続され、ベースを第1の信号入力端子と
    するものであり、 第2のトランジスタは、コレクタが第2の負荷抵抗を介
    して接地電位と接続され、ベースを第2の信号入力端子
    とし、エミッタを前記第1のトランジスタと共有するも
    のであり、 第3のトランジスタは、コレクタを前記第1のトランジ
    スタと共有し、ベースに第1の参照電位が入力するもの
    であり、 第4のトランジスタは、コレクタを前記第2のトランジ
    スタと共有し、ベースに前記第1のトランジスタのコレ
    クタ電位がエミッタフォロワ部を介して入力され、エミ
    ッタを前記第3のトランジスタと共有するものであり、 第5のトランジスタは、コレクタを前記第2のトランジ
    スタと共有し、ベースにリセット信号が入力され、エミ
    ッタを前記第3のトランジスタと共有するものであり、 第6のトランジスタは、コレクタが前記第3のトランジ
    スタのエミッタに接続され、ベースを第3の信号入力端
    子とし、エミッタが定電流源を介して低電位側電源に接
    続されるものであり、 第7のトランジスタは、コレクタが前記第1のトランジ
    スタのエミッタに接続され、ベースを第4の信号入力端
    子とし、エミッタを前記第6のトランジスタと共有する
    ものであることを特徴とするECLラッチ回路。
  2. 【請求項2】 請求項1に記載のECLラッチ回路であ
    って、 前記エミッタフォロワ部は、エミッタフォロワトランジ
    スタと定電流源もしくはエミッタフォロワ抵抗からな
    り、エミッタフォロワトランジスタのエミッタを出力す
    ることを特徴とするECLラッチ回路。
  3. 【請求項3】 請求項1に記載のECLラッチ回路であ
    って、 前記第1と第2の信号入力端子のいずれか一方、あるい
    は前記第3と第4の信号入力端子のいずれか一方は、参
    照電圧が入力するものであることを特徴とするECLラ
    ッチ回路。
  4. 【請求項4】 論理構成部を有し、セット機能をもつE
    CLラッチ回路であって、 論理構成部は、第1のトランジスタと、第2のトランジ
    スタと、第3のトランジスタと、第4のトランジスタ
    と、第5のトランジスタと、第6のトランジスタと、第
    7のトランジスタとを有し、 第1のトランジスタは、コレクタが第1の負荷抵抗を介
    し接地電位と接続され、ベースを第1の信号入力端子と
    するものであり、 第2のトランジスタは、コレクタが第2の負荷抵抗を介
    して接地電位と接続され、ベースを第2の信号入力端子
    とし、エミッタを前記第1のトランジスタと共有するも
    のであり、 第3のトランジスタは、コレクタを前記第1のトランジ
    スタと共有し、ベースに前記第2のトランジスタのコレ
    クタ電位がエミッタフォロワ部を介して入力されるもの
    であり、 第4のトランジスタは、コレクタを前記第2のトランジ
    スタと共有し、ベースに第1の参照電位が入力され、エ
    ミッタを前記第3のトランジスタと共有するものであ
    り、 第5のトランジスタは、コレクタを前記第1のトランジ
    スタと共有し、ベースにセット信号が入力され、エミッ
    タを前記第3のトランジスタと共有するものであり、 第6のトランジスタは、コレクタが前記第3のトランジ
    スタのエミッタに接続され、ベースを第3の信号入力端
    子とし、エミッタが定電流源を介して低電位側電源に接
    続されるものであり、 第7のトランジスタは、コレクタが前記第1のトランジ
    スタのエミッタに接続され、ベースを第4の信号入力端
    子とし、エミッタを前記第6のトランジスタと共有する
    ものであることを特徴とするECLラッチ回路。
  5. 【請求項5】 請求項4に記載のECLラッチ回路であ
    って、 前記エミッタフォロワ部は、エミッタフォロワトランジ
    スタと定電流源もしくはエミッタフォロワ抵抗からな
    り、エミッタフォロワトランジスタのエミッタを出力す
    ることを特徴とするECLラッチ回路。
  6. 【請求項6】 請求項4に記載のECLラッチ回路であ
    って、 前記第1と第2の信号入力端子のいずれか一方、あるい
    は前記第3と第4の信号入力端子のいずれか一方は、参
    照電圧が入力するものであることを特徴とするECLラ
    ッチ回路。
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