JPH05315902A - Ｅｃｌラッチ回路 - Google Patents

Ｅｃｌラッチ回路

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JPH05315902A
JPH05315902A JP4146688A JP14668892A JPH05315902A JP H05315902 A JPH05315902 A JP H05315902A JP 4146688 A JP4146688 A JP 4146688A JP 14668892 A JP14668892 A JP 14668892A JP H05315902 A JPH05315902 A JP H05315902A
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JP
Japan
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transistor
emitter
collector
base
latch circuit
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JP4146688A
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Yasumi Kurashima
保美 倉島
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NEC Corp
Original Assignee
NEC Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
    • H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration

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Abstract

(57)【要約】 【目的】 ＥＣＬラッチ回路において、回路面積の縮小
化を図るとともに、誤動作を防止する。 【構成】 セットまたはリセット信号と競合する２信号
の内、論理が反転しない方の信号は、従来どおり内部エ
ミッタフォロワ部ＥＦ２を利用して自回路の出力を入力
として用い、論理が反転する可能性のある信号のみを参
照電位とする。これにより、セットまたはリセット信号
と１信号が競合するが、論理には影響無く、従来必要だ
った面積の大きいレベルシフト抵抗を削除できる。ま
た、セット及びリセット信号に対するノイズマージンを
通常論理と同様に確保でき、誤動作を防止することが可
能である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、Ｅｍｉｔｔｅｒ Ｃｏ
ｕｐｌｅｄ Ｌｏｇｉｃ（以下、ＥＣＬという）のラッ
チ回路に関し、特にセットまたはリセット機能付きラッ
チ回路に関する。
【０００２】
【従来の技術】従来のリセット機能付きＥＣＬラッチ回
路は図３に示すように構成されていた。図中、ＥＦ１は
入力エミッタフォロワ部、Ｌ３は論理構成部、ＥＦ３は
出力エミッタフォロワ部、ＥＦ４は内部エミッタフォロ
ワ部である。
【０００３】入力エミッタフォロワ部は、トランジスタ
Ｑ１と抵抗Ｒ３とを有し、内部エミッタフォロワ部ＥＦ
４は、トランジスタＱ１１，Ｑ１２、抵抗Ｒ４，Ｒ７，
Ｒ８，Ｒ９を有し、論理構成部Ｌ３は、内部エミッタフ
ォロワ部ＥＦ４に加えてトランジスタＱ２，Ｑ３，Ｑ
４，Ｑ５，Ｑ６，Ｑ７，Ｑ８と抵抗Ｒ１，Ｒ２と定電流
源ＣＳを有している。
【０００４】また、出力エミッタフォロワ部ＥＦ３は、
トランジスタＱ９，Ｑ１０，抵抗Ｒ５，Ｒ６を有してい
る。
【０００５】ラッチストローブ信号入力端子ＴＥへのラ
ッチストローブ信号がハイレベルのとき、トランジスタ
Ｑ７がオン状態となり、さらにトランジスタＱ３，Ｑ
４，Ｑ６の内、ベース電位の最も高いトランジスタがオ
ン状態となり、論理が決定される。
【０００６】ここで、トランジスタＱ３，Ｑ４のベース
に入力される信号を、抵抗Ｒ７，Ｒ８にてレベルシフト
することにより、リセット信号入力端子ＴＲＥでの信号
のハイレベルがトランジスタＱ３，Ｑ４のどちらのベー
ス電位よりも高くし、リセット機能が確実に働くように
していた。この例としては、例えば、モトローラ社にお
けるＥＣＬゲートアレイのラッチ回路：ＭＡＣＲＯＣＥ
ＬＬ ＡＲＲＡＹＳＭＣＡ２５００ＥＣＬ デザイン・
マニュアル（６頁）、またはモトローラ社におけるＥＣ
ＬのＳＳＩのラッチ回路：ＴＨＥ ＳＥＭＩＣＯＮＤＵ
ＣＴＯＲ ＤＡＴＡ ＬＩＢＲＡＲＹ（４−４７頁）に
開示されてある。
【０００７】また、従来のセット機能付きＥＣＬラッチ
回路においても、図４に示すようにリセット機能付きＥ
ＣＬラッチ回路の図３と同様に、レベルシフト抵抗を用
いてセット信号のハイレベルがトランジスタＱ３，Ｑ４
のどちらのベース電位よりも高くなるような構成をして
いた。
【０００８】
【発明が解決しようとする課題】この従来の図３に示す
リセット機能付きＥＣＬラッチ回路では、レベルシフト
抵抗Ｒ７，Ｒ８によるレベルシフトが大きすぎると、ト
ランジスタＱ３，Ｑ４のエミッタ電位が下がりすぎ、ト
ランジスタＱ７が飽和してしまう。あるいはレベルシフ
ト抵抗Ｒ７，Ｒ８によるレベルシフトが大きすぎると、
内部エミッタフォロワ部ＥＦ４に流れる電流が低下して
動作が遅くなる。
【０００９】このため、従来のラッチ回路における前記
レベルシフトは約１５０ｍｖ程度に設定されていた。こ
こで回路の論理振幅を６００ｍｖとし、トランジスタＱ
１１，Ｑ１２のベース・エミッタ間の電位差を８００ｍ
ｖ，電源電圧ＶＥを−４．５ｖとすると抵抗Ｒ９及びＲ
４に生じる電位差は、ハイレベル時で３．５５ｖ，ロー
レベル時で２．９５ｖとなる。抵抗Ｒ７とＲ４及びＲ８
とＲ９に流れる電流は同じであるから、レベルシフト抵
抗Ｒ７，Ｒ８の抵抗値は、エミッタフォロワ抵抗Ｒ９，
Ｒ４の抵抗値の約１／２０〜１／２４となる。
【００１０】したがって、使用頻度の高いエミッタフォ
ロワ抵抗に最適な層抵抗で全抵抗を作成した場合、レベ
ルシフト抵抗の長さを信頼性上及び製造上可能な限り短
くしても、その幅がエミッタフォロワ抵抗の数倍にな
り、レベルシフト抵抗は極めて大きな素子面積を有して
しまう。その結果、回路全体の面積が大きくなるという
問題があった。
【００１１】特にＥＣＬゲートアレイでは、どの内部セ
ルにおいてもセットまたはリセット付きラッチ回路を構
成できるように、前記レベルシフト抵抗を、使用する，
しないにかかわらず各セルに配置する必要があり、セッ
トまたはリセット付きラッチ回路を使用する，しないに
かかわらずチップ全体の面積が大きくなるという問題が
あった。
【００１２】また、上記リセット信号のハイレベルと、
トランジスタＱ３，Ｑ４のベース電位のハイレベルとの
差は、約１５０ｍｖ程度であり、通常論理のノイズマー
ジンの３００ｍｖ（論理振幅６００ｍｖの半分）に対し
て約半分と小さく、誤動作しやすいという問題があっ
た。
【００１３】尚、上記従来のリセット機能付きラッチ回
路にみられる問題点は、セット機能付きラッチ回路にお
いても全く同様である。
【００１４】本発明の目的は、セットまたはリセットを
確実に動作させるために従来必要だったレベルシフト抵
抗を削除し、回路面積の縮小化を図り、またセット及び
リセット信号に対するノイズマージンを十分に確保し、
誤動作を防止するＥＣＬラッチ回路を提供することにあ
る。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るＥＣＬラッチ回路は、論理構成部を有
し、リセット機能をもつＥＣＬラッチ回路であって、論
理構成部は、第１のトランジスタと、第２のトランジス
タと、第３のトランジスタと、第４のトランジスタと、
第５のトランジスタと、第６のトランジスタと、第７の
トランジスタとを有し、第１のトランジスタは、コレク
タが第１の負荷抵抗を介し接地電位と接続され、ベース
を第１の信号入力端子とするものであり、第２のトラン
ジスタは、コレクタが第２の負荷抵抗を介して接地電位
と接続され、ベースを第２の信号入力端子とし、エミッ
タを前記第１のトランジスタと共有するものであり、第
３のトランジスタは、コレクタを前記第１のトランジス
タと共有し、ベースに第１の参照電位が入力するもので
あり、第４のトランジスタは、コレクタを前記第２のト
ランジスタと共有し、ベースに前記第１のトランジスタ
のコレクタ電位がエミッタフォロワ部を介して入力さ
れ、エミッタを前記第３のトランジスタと共有するもの
であり、第５のトランジスタは、コレクタを前記第２の
トランジスタと共有し、ベースにリセット信号が入力さ
れ、エミッタを前記第３のトランジスタと共有するもの
であり、第６のトランジスタは、コレクタが前記第３の
トランジスタのエミッタに接続され、ベースを第３の信
号入力端子とし、エミッタが定電流源を介して低電位側
電源に接続されるものであり、第７のトランジスタは、
コレクタが前記第１のトランジスタのエミッタに接続さ
れ、ベースを第４の信号入力端子とし、エミッタを前記
第６のトランジスタと共有するものである。
【００１６】また、前記エミッタフォロワ部は、エミッ
タフォロワトランジスタと定電流源もしくはエミッタフ
ォロワ抵抗からなり、エミッタフォロワトランジスタの
エミッタを出力するものである。
【００１７】また、前記第１と第２の信号入力端子のい
ずれか一方、あるいは前記第３と第４の信号入力端子の
いずれか一方は、参照電圧が入力するものである
【００１８】また、本発明に係るＥＣＬラッチ回路は、
論理構成部を有し、セット機能をもつＥＣＬラッチ回路
であって、論理構成部は、第１のトランジスタと、第２
のトランジスタと、第３のトランジスタと、第４のトラ
ンジスタと、第５のトランジスタと、第６のトランジス
タと、第７のトランジスタとを有し、第１のトランジス
タは、コレクタが第１の負荷抵抗を介し接地電位と接続
され、ベースを第１の信号入力端子とするものであり、
第２のトランジスタは、コレクタが第２の負荷抵抗を介
して接地電位と接続され、ベースを第２の信号入力端子
とし、エミッタを前記第１のトランジスタと共有するも
のであり、第３のトランジスタは、コレクタを前記第１
のトランジスタと共有し、ベースに前記第２のトランジ
スタのコレクタ電位がエミッタフォロワ部を介して入力
されるものであり、第４のトランジスタは、コレクタを
前記第２のトランジスタと共有し、ベースに第１の参照
電位が入力され、エミッタを前記第３のトランジスタと
共有するものであり、第５のトランジスタは、コレクタ
を前記第１のトランジスタと共有し、ベースにセット信
号が入力され、エミッタを前記第３のトランジスタと共
有するものであり、第６のトランジスタは、コレクタが
前記第３のトランジスタのエミッタに接続され、ベース
を第３の信号入力端子とし、エミッタが定電流源を介し
て低電位側電源に接続されるものであり、第７のトラン
ジスタは、コレクタが前記第１のトランジスタのエミッ
タに接続され、ベースを第４の信号入力端子とし、エミ
ッタを前記第６のトランジスタと共有するものである。
【００１９】また、前記エミッタフォロワ部は、エミッ
タフォロワトランジスタと定電流源もしくはエミッタフ
ォロワ抵抗からなり、エミッタフォロワトランジスタの
エミッタを出力するものである。
【００２０】また、前記第１と第２の信号入力端子のい
ずれか一方、あるいは前記第３と第４の信号入力端子の
いずれか一方は、参照電圧が入力するものである。
【００２１】
【作用】セットまたはリセット信号と競合する２信号の
内、論理が反転しない信号は、従来どおり内部エミッタ
フォロワを利用して自回路の出力を入力として用い、論
理が反転する可能性のある信号のみを参照電位として用
いる。
【００２２】これにより、大きなレベルシフト抵抗を必
要とせず、回路占有面積を減少させることが可能とな
る。また、セット及びリセット信号に対するノイズマー
ジンを通常論理と同様に確保でき、誤動作を防止でき
る。
【００２３】
【実施例】次に本発明について図面を参照して説明す
る。
【００２４】（実施例１）図１は、本発明の実施例１に
係るリセット機能付きラッチ回路を示す回路図である。
本回路は、論理構成部Ｌ１と、入力エミッタフォロワ部
ＥＦ１と、出力エミッタ部ＥＦ３とを有している。
【００２５】論理構成部Ｌ１は、コレクタが第１の負荷
抵抗Ｒ１を介し接地電位ＶＧと接続され、ベースをデー
タ信号入力端子ＴＤとする第１のトランジスタＱ２と、
コレクタが第２の負荷抵抗Ｒ２を介して接地電位ＶＧと
接続され、ベースを参照電位入力端子ＴＲ１とし、エミ
ッタを前記第１のトランジスタＱ２と共有する第２のト
ランジスタＱ５と、コレクタを前記第１のトランジスタ
Ｑ２と共有し、ベースに第１の参照電位入力端子ＴＲ１
の参照電位が入力される第３のトランジスタＱ３と、コ
レクタを前記第２のトランジスタＱ５と共有し、ベース
に前記第１のトランジスタＱ２のコレクタ電位がエミッ
タフォロワ部ＥＦ２を介して入力され、エミッタを前記
第３のトランジスタＱ３と共有する第４のトランジスタ
Ｑ４と、コレクタを前記第２のトランジスタＱ５と共有
し、ベースにリセット信号入力端子ＴＲＥのリセット信
号が入力され、エミッタを前記第３のトランジスタＱ３
と共有する第５のトランジスタＱ６と、コレクタが前記
第３のトランジスタＱ３のエミッタに接続され、ベース
にラッチストローブ信号入力端子ＴＥのラッチストロー
ブ信号が入力エミッタフォロワ部ＥＦ１を介して入力さ
れ、エミッタが定電流源ＣＳを介して低電位側電源ＶＥ
に接続される第６のトランジスタＱ７と、コレクタが前
記第１のトランジスタＱ２のエミッタに接続され、ベー
スを第２の参照電位入力端子ＴＲ２とし、エミッタを前
記第６のトランジスタＱ７と共有する第７のトランジス
タＱ８とからなる。
【００２６】また、内部エミッタフォロワ部ＥＦ２は、
エミッタフォロワトランジスタＱ１１と、エミッタフォ
ロワ抵抗Ｒ４（若しくは定電流源）とからなり、エミッ
タフォロワトランジスタＱ１１のエミッタを出力とする
ものである。
【００２７】入力エミッタフォロワ部ＥＦ１は、トラン
ジスタＱ１と、抵抗Ｒ３とからなる。また出力エミッタ
フォロワ部ＥＦ３は、トランジスタＱ９，Ｑ１０と、抵
抗Ｒ５，Ｒ６とからなる。
【００２８】ラッチストローブ信号入力端子ＴＥのラッ
チストローブ信号がハイレベルのとき、トランジスタＱ
７がオン状態となり、トランジスタＱ３，Ｑ４，Ｑ６の
内、ベース電位の最も高いトランジスタがオン状態とな
り、論理が決定される。
【００２９】ここでリセット信号入力端子ＴＲＥのリセ
ット信号がハイレベルとなると、トランジスタＱ３のベ
ース電位は参照電圧入力端子ＴＲ１の参照電圧電位であ
るため、トランジスタＱ４のベースがハイレベル，ロー
レベルのいずれであっても、負荷抵抗Ｒ２側に電流が流
れ、出力端子ＴＱの出力信号はローレベル、出力端子Ｔ
ＱＢの出力信号はハイレベルになり、従来必要であった
レベルシフト抵抗がなくてもリセット機能が確実に作動
することになる。
【００３０】従って、本回路構成を使用することによ
り、他抵抗に対して著しく大きなレベルシフト抵抗を必
要とせず、回路占有面積を減少させることが可能であ
る。特にＥＣＬゲートアレイ回路において、その効果が
著しく、チップ全体を約１０％程度縮小させることが可
能である。
【００３１】また本回路ではトランジスタＱ３のベース
電位対トランジスタＱ４またはＱ６のベース電位により
論理が決定されており、トランジスタＱ３のベース電位
が参照電位であるため、ノイズマージンを、通常論理と
同様に論理振幅の半分だけ確保できる。したがって、リ
セット信号の誤動作を防止することが可能である。
【００３２】（実施例２）図２は、本発明の実施例２に
係るセット機能付きラッチ回路を示す図である。本実施
例に係る論理構成部Ｌ２は、コレクタが第１の付加抵抗
Ｒ１を介し接地電位ＶＧと接続され、ベースをデータ信
号入力端子ＴＤとする第１のトランジスタＱ２と、コレ
クタが第２の負荷抵抗Ｒ２を介して接地電位ＶＧと接続
され、ベースを第１の参照電位入力端子ＴＲ１とし、エ
ミッタを前記第１のトランジスタＱ２と共有する第２の
トランジスタＱ５と、コレクタを前記第１のトランジス
タＱ２と共有し、ベースに前記第２のトランジスタＱ５
のコレクタ電位がエミッタフォロワ部ＥＦ２を介して入
力される第３のトランジスタＱ３と、コレクタを前記第
２のトランジスタＱ５と共有し、ベースに第１の参照電
位入力端子ＴＲ１の参照電位が入力され、エミッタを前
記第３のトランジスタＱ３と共有する第４のトランジス
タＱ４と、コレクタを前記第１のトランジスタＱ２と共
有し、ベースにセット信号入力端子ＴＳのセット信号が
入力され、エミッタを前記第３のトランジスタＱ３と共
有する第５のトランジスタＱ６と、コレクタが前記第３
のトランジスタＱ３のエミッタに接続され、ベースにエ
ミッタフォロワ部ＥＦ１を介してラッチストローブ信号
入力端子ＴＥのラッチストローブ信号が入力され、エミ
ッタが定電流源ＣＳを介して低電位側電源ＶＥに接続さ
れる第６のトランジスタＱ７と、コレクタが前記第１の
トランジスタＱ２のエミッタに接続され、ベースを第２
の参照電位入力端子ＴＲ２とし、エミッタを前記第６の
トランジスタＱ７と共有する第７のトランジスタＱ８と
からなる。
【００３３】尚、入力エミッタフォロワ部ＥＦ１、内部
エミッタフォロワ部ＥＦ２及び出力エミッタフォロワ部
ＥＦ３は、実施例１と同じ構成である。
【００３４】ラッチストローブ信号入力端子ＴＥのラッ
チストローブ信号がハイレベルのとき、トランジスタＱ
７がオン状態となり、トランジスタＱ３，Ｑ４，Ｑ６の
内、ベース電位の最も高いトランジスタがオン状態とな
り、論理が決定される。
【００３５】ここで、セット信号入力端子ＴＳのセット
信号がハイレベルとなると、トランジスタＱ４のベース
電位は参照電圧入力端子ＴＲ１の参照電圧電位であるた
め、トランジスタＱ３のベースがハイレベル，ローレベ
ルのいずれであっても、負荷抵抗Ｒ１側に電流が流れ、
出力端子ＴＱの出力信号はハイレベル、出力端子ＴＱＢ
の出力信号はローレベルになり、実施例１でのリセット
機能と同様に、従来必要であったレベルシフト抵抗がな
くてもセット機能が確実に作動することになる。
【００３６】従って実施例１と同様に、他抵抗に対して
著しく大きなレベルシフト抵抗を必要とせず、回路占有
面積を減少させることが可能である。さらに実施例１と
同様に、ノイズマージンを論理振幅の半分だけ確保でき
るため、セット信号の誤動作を防止することが可能であ
る。
【００３７】
【発明の効果】以上説明したように本発明は、ＥＣＬラ
ッチ回路において、セットまたはリセット信号と競合す
る２信号の内、論理が反転しない方の信号は、従来どお
り内部エミッタフォロワを利用して自回路の出力を入力
とし、論理が反転する可能性のある信号のみを参照電位
とすることにより、他抵抗に対して著しく大きなレベル
シフト抵抗を必要とせず、回路占有面積を減少させるこ
とが可能である。
【００３８】特にＥＣＬゲートアレイ回路において、そ
の効果が著しく、チップ全体を約１０％程度縮小させる
ことが可能である。また、セットまたはリセット信号に
対するノイズマージンを通常論理と同様に、論理振幅の
半分だけ確保できるため、誤動作を防止することが可能
である。
【図面の簡単な説明】
【図１】本発明の実施例１に係るリセット機能付きラッ
チ回路を示す回路図である。
【図２】本発明の実施例２に係るセット機能付きラッチ
回路を示す回路図である。
【図３】従来のリセット機能付きラッチ回路を示す回路
図である。
【図４】従来のセット機能付きラッチ回路を示す回路図
である。
【符号の説明】
ＴＤ データ信号入力端子 ＴＥ ラッチストローブ信号入力端子 ＴＲＥ リセット信号入力端子 ＴＳ セット信号入力端子 ＴＲ１ 第１の参照電位入力端子 ＴＲ２ 第２の参照電位入力端子 ＶＧ 接地電位 ＶＥ 低電位側電源 ＴＱ，ＴＱＢ 出力端子 ＥＦ１ 入力エミッタフォロワ部 ＥＦ２，ＥＦ４ 内部エミッタフォロワ部 ＥＦ３ 出力エミッタフォロワ部 Ｌ１〜Ｌ３ 論理構成部 Ｑ１〜Ｑ１２ トランジスタ Ｒ１〜Ｒ９ 抵抗 ＣＳ 定電流源

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 論理構成部を有し、リセット機能をもつ
    ＥＣＬラッチ回路であって、 論理構成部は、第１のトランジスタと、第２のトランジ
    スタと、第３のトランジスタと、第４のトランジスタ
    と、第５のトランジスタと、第６のトランジスタと、第
    ７のトランジスタとを有し、 第１のトランジスタは、コレクタが第１の負荷抵抗を介
    し接地電位と接続され、ベースを第１の信号入力端子と
    するものであり、 第２のトランジスタは、コレクタが第２の負荷抵抗を介
    して接地電位と接続され、ベースを第２の信号入力端子
    とし、エミッタを前記第１のトランジスタと共有するも
    のであり、 第３のトランジスタは、コレクタを前記第１のトランジ
    スタと共有し、ベースに第１の参照電位が入力するもの
    であり、 第４のトランジスタは、コレクタを前記第２のトランジ
    スタと共有し、ベースに前記第１のトランジスタのコレ
    クタ電位がエミッタフォロワ部を介して入力され、エミ
    ッタを前記第３のトランジスタと共有するものであり、 第５のトランジスタは、コレクタを前記第２のトランジ
    スタと共有し、ベースにリセット信号が入力され、エミ
    ッタを前記第３のトランジスタと共有するものであり、 第６のトランジスタは、コレクタが前記第３のトランジ
    スタのエミッタに接続され、ベースを第３の信号入力端
    子とし、エミッタが定電流源を介して低電位側電源に接
    続されるものであり、 第７のトランジスタは、コレクタが前記第１のトランジ
    スタのエミッタに接続され、ベースを第４の信号入力端
    子とし、エミッタを前記第６のトランジスタと共有する
    ものであることを特徴とするＥＣＬラッチ回路。
  2. 【請求項２】 請求項１に記載のＥＣＬラッチ回路であ
    って、 前記エミッタフォロワ部は、エミッタフォロワトランジ
    スタと定電流源もしくはエミッタフォロワ抵抗からな
    り、エミッタフォロワトランジスタのエミッタを出力す
    ることを特徴とするＥＣＬラッチ回路。
  3. 【請求項３】 請求項１に記載のＥＣＬラッチ回路であ
    って、 前記第１と第２の信号入力端子のいずれか一方、あるい
    は前記第３と第４の信号入力端子のいずれか一方は、参
    照電圧が入力するものであることを特徴とするＥＣＬラ
    ッチ回路。
  4. 【請求項４】 論理構成部を有し、セット機能をもつＥ
    ＣＬラッチ回路であって、 論理構成部は、第１のトランジスタと、第２のトランジ
    スタと、第３のトランジスタと、第４のトランジスタ
    と、第５のトランジスタと、第６のトランジスタと、第
    ７のトランジスタとを有し、 第１のトランジスタは、コレクタが第１の負荷抵抗を介
    し接地電位と接続され、ベースを第１の信号入力端子と
    するものであり、 第２のトランジスタは、コレクタが第２の負荷抵抗を介
    して接地電位と接続され、ベースを第２の信号入力端子
    とし、エミッタを前記第１のトランジスタと共有するも
    のであり、 第３のトランジスタは、コレクタを前記第１のトランジ
    スタと共有し、ベースに前記第２のトランジスタのコレ
    クタ電位がエミッタフォロワ部を介して入力されるもの
    であり、 第４のトランジスタは、コレクタを前記第２のトランジ
    スタと共有し、ベースに第１の参照電位が入力され、エ
    ミッタを前記第３のトランジスタと共有するものであ
    り、 第５のトランジスタは、コレクタを前記第１のトランジ
    スタと共有し、ベースにセット信号が入力され、エミッ
    タを前記第３のトランジスタと共有するものであり、 第６のトランジスタは、コレクタが前記第３のトランジ
    スタのエミッタに接続され、ベースを第３の信号入力端
    子とし、エミッタが定電流源を介して低電位側電源に接
    続されるものであり、 第７のトランジスタは、コレクタが前記第１のトランジ
    スタのエミッタに接続され、ベースを第４の信号入力端
    子とし、エミッタを前記第６のトランジスタと共有する
    ものであることを特徴とするＥＣＬラッチ回路。
  5. 【請求項５】 請求項４に記載のＥＣＬラッチ回路であ
    って、 前記エミッタフォロワ部は、エミッタフォロワトランジ
    スタと定電流源もしくはエミッタフォロワ抵抗からな
    り、エミッタフォロワトランジスタのエミッタを出力す
    ることを特徴とするＥＣＬラッチ回路。
  6. 【請求項６】 請求項４に記載のＥＣＬラッチ回路であ
    って、 前記第１と第２の信号入力端子のいずれか一方、あるい
    は前記第３と第４の信号入力端子のいずれか一方は、参
    照電圧が入力するものであることを特徴とするＥＣＬラ
    ッチ回路。
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