JPH04249423A - マスタースライス型ｅｃｌ回路 - Google Patents
マスタースライス型ｅｃｌ回路Info
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- JPH04249423A JPH04249423A JP3014652A JP1465291A JPH04249423A JP H04249423 A JPH04249423 A JP H04249423A JP 3014652 A JP3014652 A JP 3014652A JP 1465291 A JP1465291 A JP 1465291A JP H04249423 A JPH04249423 A JP H04249423A
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- JP
- Japan
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- circuit
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- transistor
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- 238000010586 diagram Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
- H03K19/0866—Stacked emitter coupled logic
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマスタースライス型ＥＣ
Ｌ回路に関し、特に該回路中のエミッタフォロワ回路に
関する。
Ｌ回路に関し、特に該回路中のエミッタフォロワ回路に
関する。
【０００２】
【従来の技術】従来、この種のマスタースライス型ＥＣ
Ｌ（Ｅｍｉｔｔｅｒ ＣｏｕｐｌｅｄＬｏｇｉｃ）回
路において図３（ａ）に示すような二つのインバータ１
ａ，２ａの出力信号Ｓ１，Ｓ２の論理積回路を構成する
場合は、図３（ｂ）に示すような回路構成を用いていた
。すなわち、インバータ回路１ａ，２ａの入力信号Ｓｉ
１，Ｓｉ２のレベルと二入力ＡＮＤ回路４ａの出力信号
のＳＤのレベルは同一レベルであるから、二入力ＡＮＤ
回路４ａの高電位段側から縦積み２段目の差動トランジ
スタ論理回路に入力する信号Ｓ２を二入力ＡＮＤ回路４
ａの初段のレベルシフト高回路３３を介していた。縦積
３段差動論理回路となる三入力ＡＮＤ回路では、３段目
も同様である。これらについては（例えば、ナショナル
・セミコンダクタ社におけるＥＣＬゲートアレイの内部
回路：ザ アスペクト ゲート アレイ デザ
イン マニュアル（ＴＨＥ ＡＳＰＥＣＴ ＧＡ
ＴＥ ＡＲＲＡＹＤＥＳＩＧＮ ＭＡＮＵＡＬ
１０−２，１０−３，１０−４，１９８８）、あるいは
モトローラ社におけるＥＣＬゲートアレイの内部回路：
マクロセル アレイズ（ＭＡＣＲＯＣＥＬＬ ＡＲ
ＲＡＹＳ）ＭＣＡ２５００ＥＣＬ デザイン・マニュ
アル（５，６頁），１９８５に記述されている。
Ｌ（Ｅｍｉｔｔｅｒ ＣｏｕｐｌｅｄＬｏｇｉｃ）回
路において図３（ａ）に示すような二つのインバータ１
ａ，２ａの出力信号Ｓ１，Ｓ２の論理積回路を構成する
場合は、図３（ｂ）に示すような回路構成を用いていた
。すなわち、インバータ回路１ａ，２ａの入力信号Ｓｉ
１，Ｓｉ２のレベルと二入力ＡＮＤ回路４ａの出力信号
のＳＤのレベルは同一レベルであるから、二入力ＡＮＤ
回路４ａの高電位段側から縦積み２段目の差動トランジ
スタ論理回路に入力する信号Ｓ２を二入力ＡＮＤ回路４
ａの初段のレベルシフト高回路３３を介していた。縦積
３段差動論理回路となる三入力ＡＮＤ回路では、３段目
も同様である。これらについては（例えば、ナショナル
・セミコンダクタ社におけるＥＣＬゲートアレイの内部
回路：ザ アスペクト ゲート アレイ デザ
イン マニュアル（ＴＨＥ ＡＳＰＥＣＴ ＧＡ
ＴＥ ＡＲＲＡＹＤＥＳＩＧＮ ＭＡＮＵＡＬ
１０−２，１０−３，１０−４，１９８８）、あるいは
モトローラ社におけるＥＣＬゲートアレイの内部回路：
マクロセル アレイズ（ＭＡＣＲＯＣＥＬＬ ＡＲ
ＲＡＹＳ）ＭＣＡ２５００ＥＣＬ デザイン・マニュ
アル（５，６頁），１９８５に記述されている。
【０００３】
【発明が解決しようとする課題】上述の従来のマスター
スライス型ＥＣＬ回路では縦積み２段以上の論理を構成
する場合に、その動作上、各段の論理レベルには各々ダ
イオード１段分程度の電位差を設ける必要があり、ＥＣ
Ｌ回路の入力信号レベルと出力信号レベルを同一に保つ
ために、論理回路内の縦積み多段目の差動論理部に入力
する論理入力信号をレベルシフト回路を用いてレベルシ
フトしている。従って、この論理回路内レベルシフト回
路だけ多くの消費電力が必要であり、その結果ＥＣＬ回
路全体の消費電力が増加するという問題があった。
スライス型ＥＣＬ回路では縦積み２段以上の論理を構成
する場合に、その動作上、各段の論理レベルには各々ダ
イオード１段分程度の電位差を設ける必要があり、ＥＣ
Ｌ回路の入力信号レベルと出力信号レベルを同一に保つ
ために、論理回路内の縦積み多段目の差動論理部に入力
する論理入力信号をレベルシフト回路を用いてレベルシ
フトしている。従って、この論理回路内レベルシフト回
路だけ多くの消費電力が必要であり、その結果ＥＣＬ回
路全体の消費電力が増加するという問題があった。
【０００４】
【課題を解決するための手段】本発明のマスタースライ
ス型ＥＣＬ回路は、第１の入力信号をベースに入力しコ
レクタが高電位電源に接続しエミッタが第１の出力節点
に接続すると共にエミッタ抵抗を介して低電位側電源に
接続する第１のエミッタフォロワ回路と、第２の入力信
号をベースに入力しコレクタが前記高電位電源に接続し
エミッタが第１のレベルシフト回路を有するエミッタ抵
抗部を介して前記低電位側電源に接続して第１のレベル
シフト電圧を出力する第２のエミッタフォロワ回路と、
前記第１の出力節点の出力電圧をベースに入力するトラ
ンジスタを備えた高電位段側の差動トランジスタ回路お
よび前記第１のレベルシフト電圧をベースに入力し前記
差動トランジスタ回路の共通エミッタをコレクタに接続
するトランジスタを備えた低電位段側の差動トランジス
タ回路を有する縦積み多段差動論理回路とを含んで構成
されている。
ス型ＥＣＬ回路は、第１の入力信号をベースに入力しコ
レクタが高電位電源に接続しエミッタが第１の出力節点
に接続すると共にエミッタ抵抗を介して低電位側電源に
接続する第１のエミッタフォロワ回路と、第２の入力信
号をベースに入力しコレクタが前記高電位電源に接続し
エミッタが第１のレベルシフト回路を有するエミッタ抵
抗部を介して前記低電位側電源に接続して第１のレベル
シフト電圧を出力する第２のエミッタフォロワ回路と、
前記第１の出力節点の出力電圧をベースに入力するトラ
ンジスタを備えた高電位段側の差動トランジスタ回路お
よび前記第１のレベルシフト電圧をベースに入力し前記
差動トランジスタ回路の共通エミッタをコレクタに接続
するトランジスタを備えた低電位段側の差動トランジス
タ回路を有する縦積み多段差動論理回路とを含んで構成
されている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の回路図である。マス
タスライス型ＥＣＬ回路は第１，第２のインバータ回路
１，２とそれぞれの出力信号Ｓ１，Ｓ２を入力する二入
力ＡＮＤ回路４から構成されている。第１のインバータ
回路１の出力信号Ｓ１は、二入力ＡＮＤ回路４の縦積み
上から１段目の差動トランジスタ回路４１のトランジス
タＱ４のベースに入力されるため、内蔵するダイオード
Ｄ１，Ｄ２のレベルシフト回路１２を用いず抵抗Ｒ２を
トランジスタエミッタ抵抗とするエミッタフォロワ回路
１１の出力節点Ｎ１から出力されている。一方第２のイ
ンバータ回路２の出力信号Ｓ２は、二入力ＡＮＤ回路４
の縦積み上から２段目の差動トランジスタ回路４２のト
ランジスタＱ６のベースに入力されるため、トランジス
タＱ３のエミッタにレベルシフト回路２２のダイオード
Ｄ１のアノードを接続し、カソードを出力節点Ｎ２に接
続するとともに抵抗Ｒ２を介して低電位側電源ＴＬに接
続されるエミッタフォロワ回路２１にて出力されている
。
る。図１は本発明の第１の実施例の回路図である。マス
タスライス型ＥＣＬ回路は第１，第２のインバータ回路
１，２とそれぞれの出力信号Ｓ１，Ｓ２を入力する二入
力ＡＮＤ回路４から構成されている。第１のインバータ
回路１の出力信号Ｓ１は、二入力ＡＮＤ回路４の縦積み
上から１段目の差動トランジスタ回路４１のトランジス
タＱ４のベースに入力されるため、内蔵するダイオード
Ｄ１，Ｄ２のレベルシフト回路１２を用いず抵抗Ｒ２を
トランジスタエミッタ抵抗とするエミッタフォロワ回路
１１の出力節点Ｎ１から出力されている。一方第２のイ
ンバータ回路２の出力信号Ｓ２は、二入力ＡＮＤ回路４
の縦積み上から２段目の差動トランジスタ回路４２のト
ランジスタＱ６のベースに入力されるため、トランジス
タＱ３のエミッタにレベルシフト回路２２のダイオード
Ｄ１のアノードを接続し、カソードを出力節点Ｎ２に接
続するとともに抵抗Ｒ２を介して低電位側電源ＴＬに接
続されるエミッタフォロワ回路２１にて出力されている
。
【０００６】したがって、第２のインバータ回路２の出
力信号Ｓ２の電圧レベルは、第１のインバータ回路１の
信号Ｓ１のレベルに較べて、順方向ダイオード１段分の
電圧が低くレベルシフトされることになるため、第１の
インバータ回路１の出力信号Ｓ１を二入力ＡＮＤ回路４
の１段目の差動トランジスタ回路４１の入力端であるト
ランジスタＱ４のベースへ、また第２のインバータ回路
２出力信号Ｓ２を二入力ＡＮＤ回路３の２段目の差動ト
ランジスタ回路４２の入力端であるトランジスタＱ６の
ベースへそれぞれ直接入力可能である。したがって従来
のマスタースライス型ＥＣＬ回路のように２段目の入力
信号Ｓ２を二入力ＡＮＤ回路４ａ内のレベルシフト回路
４３にてレベルシフトする必要がなく、レベルシフト回
路４３の分だけ消費電力を削減することが可能である。
力信号Ｓ２の電圧レベルは、第１のインバータ回路１の
信号Ｓ１のレベルに較べて、順方向ダイオード１段分の
電圧が低くレベルシフトされることになるため、第１の
インバータ回路１の出力信号Ｓ１を二入力ＡＮＤ回路４
の１段目の差動トランジスタ回路４１の入力端であるト
ランジスタＱ４のベースへ、また第２のインバータ回路
２出力信号Ｓ２を二入力ＡＮＤ回路３の２段目の差動ト
ランジスタ回路４２の入力端であるトランジスタＱ６の
ベースへそれぞれ直接入力可能である。したがって従来
のマスタースライス型ＥＣＬ回路のように２段目の入力
信号Ｓ２を二入力ＡＮＤ回路４ａ内のレベルシフト回路
４３にてレベルシフトする必要がなく、レベルシフト回
路４３の分だけ消費電力を削減することが可能である。
【０００７】ここで前述の図３（ｂ）に示す従来のマス
タースライス型ＥＣＬ回路において、入力レベルシフト
回路，定電流源とエミッタフォロワ回路の個数の比率を
１：２：２とし、電流比を１：１：１とすると、本実施
例では約２０％消費電力を削減することが可能である。
タースライス型ＥＣＬ回路において、入力レベルシフト
回路，定電流源とエミッタフォロワ回路の個数の比率を
１：２：２とし、電流比を１：１：１とすると、本実施
例では約２０％消費電力を削減することが可能である。
【０００８】図２は本発明の第２の実施例の回路図であ
る。ＥＣＬ回路は第１の実施例に三て目のインバータ回
路３を追加し、二入力ＡＮＤ回路５を三入力ＡＮＤ回路
４ａに置換して構成されている。従って、第３のインバ
ータ回路３の出力信号Ｓ３は、三入力ＡＮＤ回路５の縦
積み３段目の差動トランジスタ回路４３のトランジスタ
Ｑ８のベースに入力されるため、トランジスタＱ３のエ
ミッタに直列ダイオードＤ１，Ｄ２のアノードを接続し
、カソードを出力節点Ｎ３に接続すると共にエミッタ抵
抗Ｒ２を介して低電位側電源ＴＬに接続されるエミッタ
フォロワ回路３１にて出力されている。
る。ＥＣＬ回路は第１の実施例に三て目のインバータ回
路３を追加し、二入力ＡＮＤ回路５を三入力ＡＮＤ回路
４ａに置換して構成されている。従って、第３のインバ
ータ回路３の出力信号Ｓ３は、三入力ＡＮＤ回路５の縦
積み３段目の差動トランジスタ回路４３のトランジスタ
Ｑ８のベースに入力されるため、トランジスタＱ３のエ
ミッタに直列ダイオードＤ１，Ｄ２のアノードを接続し
、カソードを出力節点Ｎ３に接続すると共にエミッタ抵
抗Ｒ２を介して低電位側電源ＴＬに接続されるエミッタ
フォロワ回路３１にて出力されている。
【０００９】したがって、第３のインバータ回路３の出
力信号Ｓ３の電圧レベルは、第１のインバータ回路１の
出力信号Ｓ１のものに較べて、順方向ダイオード２段分
の電圧が低くレベルシフトされることになるため、第１
のインバータ回路１の出力信号Ｓ１を三入力ＡＮＤ回路
５の１段目の差動トランジスタ回路４１の入力端へ、ま
た第２，第３のインバータ回路２，３の出力信号Ｓ２，
Ｓ３をそれぞれ２段目，３段目の差動トランジスタ回路
４２，４３のトランジスタＱ６，Ｑ８のベースへそれぞ
れ直接入力可能である。本実施例では縦積み２，３段目
の差動部に対応していずれも入力信号を三入力ＡＮＤ回
路５内でレベルシフトすること無く直接入力できるので
、第１の実施例よりもいっそうの消費電力の削減に有効
である。
力信号Ｓ３の電圧レベルは、第１のインバータ回路１の
出力信号Ｓ１のものに較べて、順方向ダイオード２段分
の電圧が低くレベルシフトされることになるため、第１
のインバータ回路１の出力信号Ｓ１を三入力ＡＮＤ回路
５の１段目の差動トランジスタ回路４１の入力端へ、ま
た第２，第３のインバータ回路２，３の出力信号Ｓ２，
Ｓ３をそれぞれ２段目，３段目の差動トランジスタ回路
４２，４３のトランジスタＱ６，Ｑ８のベースへそれぞ
れ直接入力可能である。本実施例では縦積み２，３段目
の差動部に対応していずれも入力信号を三入力ＡＮＤ回
路５内でレベルシフトすること無く直接入力できるので
、第１の実施例よりもいっそうの消費電力の削減に有効
である。
【００１０】
【発明の効果】以上説明したように本発明は、コレクタ
が高電位側電源に接続され、論理信号がベースに入力さ
れるトランジスタのエミッタに低電位側が低電位側電源
と接続された抵抗もしくは定電流源を接続しかつそのト
ランジスタのエミッタを出力とするエミッタフォロワ回
路と、これらのエミッタフォロワ回路のトランジスタの
エミッタと出力端子間に１つ以上のダイオードをアノー
ド側がそのトランジスタのエミッタに接続されるように
直列に接続したエミッタ抵抗部の複数のエミッタフォロ
ワ回路を負荷側回路の参照電位により制御して駆動側回
路の出力レベルを切り替えることにより、従来あった多
入力ＡＮＤ回路内のレベルシフト用の入力エミッタフォ
ロワ回路を省略できるため、消費電力を約２０％以上削
減できる効果がある。
が高電位側電源に接続され、論理信号がベースに入力さ
れるトランジスタのエミッタに低電位側が低電位側電源
と接続された抵抗もしくは定電流源を接続しかつそのト
ランジスタのエミッタを出力とするエミッタフォロワ回
路と、これらのエミッタフォロワ回路のトランジスタの
エミッタと出力端子間に１つ以上のダイオードをアノー
ド側がそのトランジスタのエミッタに接続されるように
直列に接続したエミッタ抵抗部の複数のエミッタフォロ
ワ回路を負荷側回路の参照電位により制御して駆動側回
路の出力レベルを切り替えることにより、従来あった多
入力ＡＮＤ回路内のレベルシフト用の入力エミッタフォ
ロワ回路を省略できるため、消費電力を約２０％以上削
減できる効果がある。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】（ａ），（ｂ）はそれぞれ従来のマスタースラ
イス型ＥＣＬ回路の一例のブロック図および回路図であ
る。
イス型ＥＣＬ回路の一例のブロック図および回路図であ
る。
１，２，３ インバータ
４，４ａ 二入力ＡＮＤ回路
５ 三入力ＡＮＤ回路
１１，２１，３１ エミッタフォロワ回路１２，
２２，３２ レベルシフト回路４１，４２，４３
差動回路 Ｎ１〜Ｎ３ 第１〜第３の節点 Ｒ２ 抵抗 Ｓ１，Ｓ２ 第１，第２のインバータ出力信号Ｓ
ｉ１ 入力信号第１の入力信号 Ｓｏ 出力信号
２２，３２ レベルシフト回路４１，４２，４３
差動回路 Ｎ１〜Ｎ３ 第１〜第３の節点 Ｒ２ 抵抗 Ｓ１，Ｓ２ 第１，第２のインバータ出力信号Ｓ
ｉ１ 入力信号第１の入力信号 Ｓｏ 出力信号
Claims (1)
- 【請求項１】 第１の入力信号をベースに入力しコレ
クタが高電位電源に接続しエミッタが第１の出力節点に
接続すると共にエミッタ抵抗を介して低電位側電源に接
続する第１のエミッタフォロワ回路と、第２の入力信号
をベースに入力しコレクタが前記高電位電源に接続しエ
ミッタが第１のレベルシフト回路を有するエミッタ抵抗
部を介して前記低電位側電源に接続して第１のレベルシ
フト電圧を出力する第２のエミッタフォロワ回路と、前
記第１の出力節点の出力電圧をベースに入力するトラン
ジスタを備えた高電位段側の差動トランジスタ回路およ
び前記第１のレベルシフト電圧をベースに入力し前記差
動トランジスタ回路の共通エミッタをコレクタに接続す
るトランジスタを備えた低電位段側の差動トランジスタ
回路を有する縦積み多段差動論理回路とを含むことを特
徴とするマスタースライス型ＥＣＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014652A JPH04249423A (ja) | 1991-02-06 | 1991-02-06 | マスタースライス型ｅｃｌ回路 |
| US07/833,852 US5237220A (en) | 1991-02-06 | 1992-02-06 | Master-slice type ECL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014652A JPH04249423A (ja) | 1991-02-06 | 1991-02-06 | マスタースライス型ｅｃｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04249423A true JPH04249423A (ja) | 1992-09-04 |
Family
ID=11867138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014652A Pending JPH04249423A (ja) | 1991-02-06 | 1991-02-06 | マスタースライス型ｅｃｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5237220A (ja) |
| JP (1) | JPH04249423A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315902A (ja) * | 1992-05-12 | 1993-11-26 | Nec Corp | Ｅｃｌラッチ回路 |
| JP2586785B2 (ja) * | 1993-02-01 | 1997-03-05 | 日本電気株式会社 | 信号レベル変換回路 |
| US8731410B2 (en) * | 2007-10-02 | 2014-05-20 | Luxtera, Inc. | Method and system for split voltage domain receiver circuits |
| US10922465B2 (en) * | 2018-09-27 | 2021-02-16 | Arm Limited | Multi-input logic circuitry |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4506173A (en) * | 1982-10-25 | 1985-03-19 | Burroughs Corporation | Low power partitioned PLA |
| US4514650A (en) * | 1982-10-25 | 1985-04-30 | Burroughs Corporation | Low power small area PLA |
| GB8324710D0 (en) * | 1983-09-15 | 1983-10-19 | Ferranti Plc | Bipolar transistor logic circuits |
| US5029280A (en) * | 1988-04-13 | 1991-07-02 | National Semiconductor Corp. | ECL circuit for resistance and temperature bus drop compensation |
-
1991
- 1991-02-06 JP JP3014652A patent/JPH04249423A/ja active Pending
-
1992
- 1992-02-06 US US07/833,852 patent/US5237220A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5237220A (en) | 1993-08-17 |
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