JPH04249423A - マスタースライス型ecl回路 - Google Patents
マスタースライス型ecl回路Info
- Publication number
- JPH04249423A JPH04249423A JP3014652A JP1465291A JPH04249423A JP H04249423 A JPH04249423 A JP H04249423A JP 3014652 A JP3014652 A JP 3014652A JP 1465291 A JP1465291 A JP 1465291A JP H04249423 A JPH04249423 A JP H04249423A
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- JP
- Japan
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- circuit
- emitter
- transistor
- input
- base
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- Pending
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- 238000010586 diagram Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
- H03K19/0866—Stacked emitter coupled logic
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明はマスタースライス型EC
L回路に関し、特に該回路中のエミッタフォロワ回路に
関する。
L回路に関し、特に該回路中のエミッタフォロワ回路に
関する。
【0002】
【従来の技術】従来、この種のマスタースライス型EC
L(Emitter CoupledLogic)回
路において図3(a)に示すような二つのインバータ1
a,2aの出力信号S1,S2の論理積回路を構成する
場合は、図3(b)に示すような回路構成を用いていた
。すなわち、インバータ回路1a,2aの入力信号Si
1,Si2のレベルと二入力AND回路4aの出力信号
のSDのレベルは同一レベルであるから、二入力AND
回路4aの高電位段側から縦積み2段目の差動トランジ
スタ論理回路に入力する信号S2を二入力AND回路4
aの初段のレベルシフト高回路33を介していた。縦積
3段差動論理回路となる三入力AND回路では、3段目
も同様である。これらについては(例えば、ナショナル
・セミコンダクタ社におけるECLゲートアレイの内部
回路:ザ アスペクト ゲート アレイ デザ
イン マニュアル(THE ASPECT GA
TE ARRAYDESIGN MANUAL
10−2,10−3,10−4,1988)、あるいは
モトローラ社におけるECLゲートアレイの内部回路:
マクロセル アレイズ(MACROCELL AR
RAYS)MCA2500ECL デザイン・マニュ
アル(5,6頁),1985に記述されている。
L(Emitter CoupledLogic)回
路において図3(a)に示すような二つのインバータ1
a,2aの出力信号S1,S2の論理積回路を構成する
場合は、図3(b)に示すような回路構成を用いていた
。すなわち、インバータ回路1a,2aの入力信号Si
1,Si2のレベルと二入力AND回路4aの出力信号
のSDのレベルは同一レベルであるから、二入力AND
回路4aの高電位段側から縦積み2段目の差動トランジ
スタ論理回路に入力する信号S2を二入力AND回路4
aの初段のレベルシフト高回路33を介していた。縦積
3段差動論理回路となる三入力AND回路では、3段目
も同様である。これらについては(例えば、ナショナル
・セミコンダクタ社におけるECLゲートアレイの内部
回路:ザ アスペクト ゲート アレイ デザ
イン マニュアル(THE ASPECT GA
TE ARRAYDESIGN MANUAL
10−2,10−3,10−4,1988)、あるいは
モトローラ社におけるECLゲートアレイの内部回路:
マクロセル アレイズ(MACROCELL AR
RAYS)MCA2500ECL デザイン・マニュ
アル(5,6頁),1985に記述されている。
【0003】
【発明が解決しようとする課題】上述の従来のマスター
スライス型ECL回路では縦積み2段以上の論理を構成
する場合に、その動作上、各段の論理レベルには各々ダ
イオード1段分程度の電位差を設ける必要があり、EC
L回路の入力信号レベルと出力信号レベルを同一に保つ
ために、論理回路内の縦積み多段目の差動論理部に入力
する論理入力信号をレベルシフト回路を用いてレベルシ
フトしている。従って、この論理回路内レベルシフト回
路だけ多くの消費電力が必要であり、その結果ECL回
路全体の消費電力が増加するという問題があった。
スライス型ECL回路では縦積み2段以上の論理を構成
する場合に、その動作上、各段の論理レベルには各々ダ
イオード1段分程度の電位差を設ける必要があり、EC
L回路の入力信号レベルと出力信号レベルを同一に保つ
ために、論理回路内の縦積み多段目の差動論理部に入力
する論理入力信号をレベルシフト回路を用いてレベルシ
フトしている。従って、この論理回路内レベルシフト回
路だけ多くの消費電力が必要であり、その結果ECL回
路全体の消費電力が増加するという問題があった。
【0004】
【課題を解決するための手段】本発明のマスタースライ
ス型ECL回路は、第1の入力信号をベースに入力しコ
レクタが高電位電源に接続しエミッタが第1の出力節点
に接続すると共にエミッタ抵抗を介して低電位側電源に
接続する第1のエミッタフォロワ回路と、第2の入力信
号をベースに入力しコレクタが前記高電位電源に接続し
エミッタが第1のレベルシフト回路を有するエミッタ抵
抗部を介して前記低電位側電源に接続して第1のレベル
シフト電圧を出力する第2のエミッタフォロワ回路と、
前記第1の出力節点の出力電圧をベースに入力するトラ
ンジスタを備えた高電位段側の差動トランジスタ回路お
よび前記第1のレベルシフト電圧をベースに入力し前記
差動トランジスタ回路の共通エミッタをコレクタに接続
するトランジスタを備えた低電位段側の差動トランジス
タ回路を有する縦積み多段差動論理回路とを含んで構成
されている。
ス型ECL回路は、第1の入力信号をベースに入力しコ
レクタが高電位電源に接続しエミッタが第1の出力節点
に接続すると共にエミッタ抵抗を介して低電位側電源に
接続する第1のエミッタフォロワ回路と、第2の入力信
号をベースに入力しコレクタが前記高電位電源に接続し
エミッタが第1のレベルシフト回路を有するエミッタ抵
抗部を介して前記低電位側電源に接続して第1のレベル
シフト電圧を出力する第2のエミッタフォロワ回路と、
前記第1の出力節点の出力電圧をベースに入力するトラ
ンジスタを備えた高電位段側の差動トランジスタ回路お
よび前記第1のレベルシフト電圧をベースに入力し前記
差動トランジスタ回路の共通エミッタをコレクタに接続
するトランジスタを備えた低電位段側の差動トランジス
タ回路を有する縦積み多段差動論理回路とを含んで構成
されている。
【0005】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の第1の実施例の回路図である。マス
タスライス型ECL回路は第1,第2のインバータ回路
1,2とそれぞれの出力信号S1,S2を入力する二入
力AND回路4から構成されている。第1のインバータ
回路1の出力信号S1は、二入力AND回路4の縦積み
上から1段目の差動トランジスタ回路41のトランジス
タQ4のベースに入力されるため、内蔵するダイオード
D1,D2のレベルシフト回路12を用いず抵抗R2を
トランジスタエミッタ抵抗とするエミッタフォロワ回路
11の出力節点N1から出力されている。一方第2のイ
ンバータ回路2の出力信号S2は、二入力AND回路4
の縦積み上から2段目の差動トランジスタ回路42のト
ランジスタQ6のベースに入力されるため、トランジス
タQ3のエミッタにレベルシフト回路22のダイオード
D1のアノードを接続し、カソードを出力節点N2に接
続するとともに抵抗R2を介して低電位側電源TLに接
続されるエミッタフォロワ回路21にて出力されている
。
る。図1は本発明の第1の実施例の回路図である。マス
タスライス型ECL回路は第1,第2のインバータ回路
1,2とそれぞれの出力信号S1,S2を入力する二入
力AND回路4から構成されている。第1のインバータ
回路1の出力信号S1は、二入力AND回路4の縦積み
上から1段目の差動トランジスタ回路41のトランジス
タQ4のベースに入力されるため、内蔵するダイオード
D1,D2のレベルシフト回路12を用いず抵抗R2を
トランジスタエミッタ抵抗とするエミッタフォロワ回路
11の出力節点N1から出力されている。一方第2のイ
ンバータ回路2の出力信号S2は、二入力AND回路4
の縦積み上から2段目の差動トランジスタ回路42のト
ランジスタQ6のベースに入力されるため、トランジス
タQ3のエミッタにレベルシフト回路22のダイオード
D1のアノードを接続し、カソードを出力節点N2に接
続するとともに抵抗R2を介して低電位側電源TLに接
続されるエミッタフォロワ回路21にて出力されている
。
【0006】したがって、第2のインバータ回路2の出
力信号S2の電圧レベルは、第1のインバータ回路1の
信号S1のレベルに較べて、順方向ダイオード1段分の
電圧が低くレベルシフトされることになるため、第1の
インバータ回路1の出力信号S1を二入力AND回路4
の1段目の差動トランジスタ回路41の入力端であるト
ランジスタQ4のベースへ、また第2のインバータ回路
2出力信号S2を二入力AND回路3の2段目の差動ト
ランジスタ回路42の入力端であるトランジスタQ6の
ベースへそれぞれ直接入力可能である。したがって従来
のマスタースライス型ECL回路のように2段目の入力
信号S2を二入力AND回路4a内のレベルシフト回路
43にてレベルシフトする必要がなく、レベルシフト回
路43の分だけ消費電力を削減することが可能である。
力信号S2の電圧レベルは、第1のインバータ回路1の
信号S1のレベルに較べて、順方向ダイオード1段分の
電圧が低くレベルシフトされることになるため、第1の
インバータ回路1の出力信号S1を二入力AND回路4
の1段目の差動トランジスタ回路41の入力端であるト
ランジスタQ4のベースへ、また第2のインバータ回路
2出力信号S2を二入力AND回路3の2段目の差動ト
ランジスタ回路42の入力端であるトランジスタQ6の
ベースへそれぞれ直接入力可能である。したがって従来
のマスタースライス型ECL回路のように2段目の入力
信号S2を二入力AND回路4a内のレベルシフト回路
43にてレベルシフトする必要がなく、レベルシフト回
路43の分だけ消費電力を削減することが可能である。
【0007】ここで前述の図3(b)に示す従来のマス
タースライス型ECL回路において、入力レベルシフト
回路,定電流源とエミッタフォロワ回路の個数の比率を
1:2:2とし、電流比を1:1:1とすると、本実施
例では約20%消費電力を削減することが可能である。
タースライス型ECL回路において、入力レベルシフト
回路,定電流源とエミッタフォロワ回路の個数の比率を
1:2:2とし、電流比を1:1:1とすると、本実施
例では約20%消費電力を削減することが可能である。
【0008】図2は本発明の第2の実施例の回路図であ
る。ECL回路は第1の実施例に三て目のインバータ回
路3を追加し、二入力AND回路5を三入力AND回路
4aに置換して構成されている。従って、第3のインバ
ータ回路3の出力信号S3は、三入力AND回路5の縦
積み3段目の差動トランジスタ回路43のトランジスタ
Q8のベースに入力されるため、トランジスタQ3のエ
ミッタに直列ダイオードD1,D2のアノードを接続し
、カソードを出力節点N3に接続すると共にエミッタ抵
抗R2を介して低電位側電源TLに接続されるエミッタ
フォロワ回路31にて出力されている。
る。ECL回路は第1の実施例に三て目のインバータ回
路3を追加し、二入力AND回路5を三入力AND回路
4aに置換して構成されている。従って、第3のインバ
ータ回路3の出力信号S3は、三入力AND回路5の縦
積み3段目の差動トランジスタ回路43のトランジスタ
Q8のベースに入力されるため、トランジスタQ3のエ
ミッタに直列ダイオードD1,D2のアノードを接続し
、カソードを出力節点N3に接続すると共にエミッタ抵
抗R2を介して低電位側電源TLに接続されるエミッタ
フォロワ回路31にて出力されている。
【0009】したがって、第3のインバータ回路3の出
力信号S3の電圧レベルは、第1のインバータ回路1の
出力信号S1のものに較べて、順方向ダイオード2段分
の電圧が低くレベルシフトされることになるため、第1
のインバータ回路1の出力信号S1を三入力AND回路
5の1段目の差動トランジスタ回路41の入力端へ、ま
た第2,第3のインバータ回路2,3の出力信号S2,
S3をそれぞれ2段目,3段目の差動トランジスタ回路
42,43のトランジスタQ6,Q8のベースへそれぞ
れ直接入力可能である。本実施例では縦積み2,3段目
の差動部に対応していずれも入力信号を三入力AND回
路5内でレベルシフトすること無く直接入力できるので
、第1の実施例よりもいっそうの消費電力の削減に有効
である。
力信号S3の電圧レベルは、第1のインバータ回路1の
出力信号S1のものに較べて、順方向ダイオード2段分
の電圧が低くレベルシフトされることになるため、第1
のインバータ回路1の出力信号S1を三入力AND回路
5の1段目の差動トランジスタ回路41の入力端へ、ま
た第2,第3のインバータ回路2,3の出力信号S2,
S3をそれぞれ2段目,3段目の差動トランジスタ回路
42,43のトランジスタQ6,Q8のベースへそれぞ
れ直接入力可能である。本実施例では縦積み2,3段目
の差動部に対応していずれも入力信号を三入力AND回
路5内でレベルシフトすること無く直接入力できるので
、第1の実施例よりもいっそうの消費電力の削減に有効
である。
【0010】
【発明の効果】以上説明したように本発明は、コレクタ
が高電位側電源に接続され、論理信号がベースに入力さ
れるトランジスタのエミッタに低電位側が低電位側電源
と接続された抵抗もしくは定電流源を接続しかつそのト
ランジスタのエミッタを出力とするエミッタフォロワ回
路と、これらのエミッタフォロワ回路のトランジスタの
エミッタと出力端子間に1つ以上のダイオードをアノー
ド側がそのトランジスタのエミッタに接続されるように
直列に接続したエミッタ抵抗部の複数のエミッタフォロ
ワ回路を負荷側回路の参照電位により制御して駆動側回
路の出力レベルを切り替えることにより、従来あった多
入力AND回路内のレベルシフト用の入力エミッタフォ
ロワ回路を省略できるため、消費電力を約20%以上削
減できる効果がある。
が高電位側電源に接続され、論理信号がベースに入力さ
れるトランジスタのエミッタに低電位側が低電位側電源
と接続された抵抗もしくは定電流源を接続しかつそのト
ランジスタのエミッタを出力とするエミッタフォロワ回
路と、これらのエミッタフォロワ回路のトランジスタの
エミッタと出力端子間に1つ以上のダイオードをアノー
ド側がそのトランジスタのエミッタに接続されるように
直列に接続したエミッタ抵抗部の複数のエミッタフォロ
ワ回路を負荷側回路の参照電位により制御して駆動側回
路の出力レベルを切り替えることにより、従来あった多
入力AND回路内のレベルシフト用の入力エミッタフォ
ロワ回路を省略できるため、消費電力を約20%以上削
減できる効果がある。
【図1】本発明の第1の実施例の回路図である。
【図2】本発明の第2の実施例の回路図である。
【図3】(a),(b)はそれぞれ従来のマスタースラ
イス型ECL回路の一例のブロック図および回路図であ
る。
イス型ECL回路の一例のブロック図および回路図であ
る。
1,2,3 インバータ
4,4a 二入力AND回路
5 三入力AND回路
11,21,31 エミッタフォロワ回路12,
22,32 レベルシフト回路41,42,43
差動回路 N1〜N3 第1〜第3の節点 R2 抵抗 S1,S2 第1,第2のインバータ出力信号S
i1 入力信号第1の入力信号 So 出力信号
22,32 レベルシフト回路41,42,43
差動回路 N1〜N3 第1〜第3の節点 R2 抵抗 S1,S2 第1,第2のインバータ出力信号S
i1 入力信号第1の入力信号 So 出力信号
Claims (1)
- 【請求項1】 第1の入力信号をベースに入力しコレ
クタが高電位電源に接続しエミッタが第1の出力節点に
接続すると共にエミッタ抵抗を介して低電位側電源に接
続する第1のエミッタフォロワ回路と、第2の入力信号
をベースに入力しコレクタが前記高電位電源に接続しエ
ミッタが第1のレベルシフト回路を有するエミッタ抵抗
部を介して前記低電位側電源に接続して第1のレベルシ
フト電圧を出力する第2のエミッタフォロワ回路と、前
記第1の出力節点の出力電圧をベースに入力するトラン
ジスタを備えた高電位段側の差動トランジスタ回路およ
び前記第1のレベルシフト電圧をベースに入力し前記差
動トランジスタ回路の共通エミッタをコレクタに接続す
るトランジスタを備えた低電位段側の差動トランジスタ
回路を有する縦積み多段差動論理回路とを含むことを特
徴とするマスタースライス型ECL回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3014652A JPH04249423A (ja) | 1991-02-06 | 1991-02-06 | マスタースライス型ecl回路 |
US07/833,852 US5237220A (en) | 1991-02-06 | 1992-02-06 | Master-slice type ECL circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3014652A JPH04249423A (ja) | 1991-02-06 | 1991-02-06 | マスタースライス型ecl回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04249423A true JPH04249423A (ja) | 1992-09-04 |
Family
ID=11867138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3014652A Pending JPH04249423A (ja) | 1991-02-06 | 1991-02-06 | マスタースライス型ecl回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5237220A (ja) |
JP (1) | JPH04249423A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05315902A (ja) * | 1992-05-12 | 1993-11-26 | Nec Corp | Eclラッチ回路 |
JP2586785B2 (ja) * | 1993-02-01 | 1997-03-05 | 日本電気株式会社 | 信号レベル変換回路 |
US8731410B2 (en) * | 2007-10-02 | 2014-05-20 | Luxtera, Inc. | Method and system for split voltage domain receiver circuits |
US10922465B2 (en) * | 2018-09-27 | 2021-02-16 | Arm Limited | Multi-input logic circuitry |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4514650A (en) * | 1982-10-25 | 1985-04-30 | Burroughs Corporation | Low power small area PLA |
US4506173A (en) * | 1982-10-25 | 1985-03-19 | Burroughs Corporation | Low power partitioned PLA |
GB8324710D0 (en) * | 1983-09-15 | 1983-10-19 | Ferranti Plc | Bipolar transistor logic circuits |
US5029280A (en) * | 1988-04-13 | 1991-07-02 | National Semiconductor Corp. | ECL circuit for resistance and temperature bus drop compensation |
-
1991
- 1991-02-06 JP JP3014652A patent/JPH04249423A/ja active Pending
-
1992
- 1992-02-06 US US07/833,852 patent/US5237220A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5237220A (en) | 1993-08-17 |
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