JPH0428176B2 - - Google Patents
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- JPH0428176B2 JPH0428176B2 JP59035941A JP3594184A JPH0428176B2 JP H0428176 B2 JPH0428176 B2 JP H0428176B2 JP 59035941 A JP59035941 A JP 59035941A JP 3594184 A JP3594184 A JP 3594184A JP H0428176 B2 JPH0428176 B2 JP H0428176B2
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- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 7
- 230000004913 activation Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000002779 inactivation Effects 0.000 description 3
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- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は集積回路、特に活性状態と非活性状
態の２通りの状態にされる集積回路の入力段に設
けられる信号入力回路に関する。 〔発明の技術的背景〕 集積回路の入力段に設けられる信号入力回路と
しては、従来第１図に示すようなものが良く知ら
れている。この第１図の信号入力回路はCMOS
回路を用いた集積回路に用いられているものであ
り、回路の活性および非活性状態を制御する選択
信号に応じて信号入力回路１０の動作が制御
される。すなわち、入力端子１に供給される入力
端子Inは、それぞれ２個のＰチヤネルMOSFET
１１，１２およびＮチヤネルMOSFET１３，１
４からなる信号入力回路１０を介してインバータ
２に供給されている。このインバータ２の出力信
号Outは内部ノード３に供給されており、さらに
この内部ノード３の信号Outは内部回路たとえば
信号変化検出回路（STD）４に供給されている。
この信号変化検出回路４は上記内部ノード３の信
号Outの変化を検出してパルス信号φを発生する
ものであり、この信号φによつて他の内部回路の
動作が制御されている。 この回路において、いま選択信号が“Ｌ”
にされ、内部回路が活性化されているとき、信号
入力回路１０では、信号によりＰチヤネル
MOSFET１１がオン状態にされかつＮチヤネル
MOSFET１４がオフ状態にされる。このため、
信号入力回路１０は単なるインバータとして作用
し、入力信号Inを反転する。このとき、入力信号
Inに応じて内部ノード３の信号Outが変化し、こ
れにより信号検出回路４がパルス信号φを発生し
かつ他の内部回路が制御される。 一方、信号が“Ｈ”にされ、内部回路が非
活性化されているとき、信号入力回路１０では信
号によつてＰチヤネルMOSFET１１がオフ状
態にされ、これによつて電源電圧Vccの供給経路
が遮断され、かつ信号によつてＮチヤネル
MOSFET１４がオン状態にされ、これによつて
信号入力回路１０の出力ノード１５の信号が
“Ｌ”にされる。このとき、入力信号Inは内部ノ
ード３から切り離され、信号変化検出回路４を含
む内部回路は全く動作せず、従つて低消費電力化
が達成される。 〔背景技術の問題点〕 第１図回路において、信号が“Ｌ”にされ
ているときには入力信号Inに応じて内部ノード３
に信号Outが変化するため、信号入力回路１０、
信号変化検出回路４を始めとする他の内部回路で
電力が消費されることは止むを得ない。ところ
が、信号が“Ｌ”から“Ｈ”に変化する際に、
仮に入力信号Inが“Ｌ”であると、信号入力回路
１０の出力ノード１５の信号は“Ｈ”から“Ｌ”
に変化し、内部ノード３の信号も“Ｈ”から
“Ｌ”に変化する。すると、内部ノード３の信号
Outやパルス信号φによつて駆動される内部回路
の消費電力が増加し、低消費電力化の妨げとな
る。そして特に問題なのは信号がなだらかに
“Ｌ”から“Ｈ”に変化する場合である。信号
の傾きが比較的小さいと、信号が“Ｌ”と
“Ｈ”の中間レベルでＮチヤネルMOSFET１４
がオン状態になり、出力ノード１５の信号が
“Ｌ”に落ちる。すると、信号変化検出回路４や
内部ノード３の信号Outによつて駆動される内部
回路に電流が流れ、電源ライン特にVssの供給ラ
イン（アースライン）にノイズが乗り、Vssの供
給ラインがわずかに浮いてしまうことがある。す
ると、信号の中間レベルが実効的に“Ｌ”の
レベルとなり、ＮチヤネルMOSFET１４がオフ
状態に反転して出力ノード１５の信号が“Ｈ”に
戻り、これによつて再度、信号変化検出回路４や
内部回路に電流が流れる。信号のレベルは順
次上り続けているので、信号は再び“Ｈ”と
みなされて出力ノード１５の信号はまた“Ｌ”に
落ち、また信号変化検出回路４や内部回路に電流
が流れる。このようなことは、非活性時にバツテ
リーによつて電力を供給するいわゆるバツテリー
バツクアツプシステムなどでは極めて大きな問題
となつている。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、活性状
態から非活性状態に移行する際もしくはその反対
の状態に移行する際に、出力信号が変化すること
がない信号入力回路を提供することにある。 〔発明の概要〕 上記目的を達成するためこの発明にあつては、
入力信号を受ける第１のゲート回路と、この第１
のゲート回路の電源電圧供給経路に介在され活
性、非活性を選択する第１の制御信号に応じて導
通制御されるトランジスタと、上記第１のゲート
回路の出力ノードと内部ノードとの間に挿入され
第２の制御信号によつて制御される第２のゲート
回路と、内部ノードの信号をラツチするラツチ回
路と、上記トランジスタが導通状態にされている
ときには上記第２のゲート回路を活性状態にし、
トランジスタが非導通状態にされているときには
第２のゲート回路を非活性状態にし、しかも上記
トランジスタが導通状態から非導通状態にされる
際にこのトランジスタが非導通状態となる前に第
２のゲート回路を活性状態から非活性状態にする
ような関係を保つように上記第１、第２の制御信
号を発生する制御信号発生回路とを具備した信号
入力回路が提供されている。 〔発明の実施例〕 以下図面を参照してこの発明の一実施例を説明
する。第２図はこの発明の信号入力回路の一実施
例による構成を示す回路図である。入力端子１に
供給される入力信号Inはインバータ２０に供給さ
れる。このインバータ２０は、Ｐチヤネル
MOSFET２１およびＮチヤネルMOSFET２２
を電源電圧Vcc印加点とアース点との間に直列挿
入して構成されており、上記MOSFET２１，２
２のゲートに並列的に入力される上記入力信号In
に応じた信号を、その直列接続点である出力ノー
ド２３から出力する。さらに上記インバータ２０
のＰチヤネルMOSFET２１と電圧Vcc印加点と
の間にはＰチヤネルMOSFET２４が挿入されて
おり、このMOSFET２４のゲートには制御信号
CE1が供給されている。上記インバータ２０の出
力ノード２３と内部ノード３との間には、Ｐチヤ
ネルMOSFET３１およびＮチヤネルMOSFET
３２を並列接続して構成されているトランスフア
ゲート３０が挿入されている。このトランスフア
ゲート３０内のＰチヤネルMOSFET３１のゲー
トには制御信号2が、ＮチヤネルMOSFET３
２のゲートにはこれと相補な関係の制御信号CE2
がそれぞれ供給されている。また、上記内部ノー
ド３には、この内部ノード３の信号Outをラツチ
しそのラツチ回路を再び内部ノード３に供給する
ラツチ回路５が接続されている。さらに第２図に
おいて４０は上記信号1，CE2，2を発生す
る制御信号発生回路であり、直列接続されている
６個のインバータ４１〜４６は、この回路の活
性、非活性を選択する選択信号から上記制御
信号1を形成するためのものであり、直列接続
されている２個のインバータ４７，４８は、上記
信号から上記制御信号2およびCE2を形成す
るためのものである。 上記構成でなる信号入力回路において、予め選
択信号が“Ｌ”にされている場合、インバー
タ４６の出力信号として得られる制御信号1は
“Ｌ”に、インバータ４７の出力信号として得ら
れる制御信号2は“Ｈ”に、インバータ４８の
出力信号として得られる制御信号2は“Ｌ”に
それぞれされている。したがつて、上記制御信号
CE1により制御される。MOSFET２４はオン状
態にされ、インバータ２０は入力信号Inを反転し
て出力ノード２３に供給する。一方、上記制御信
号CE2，2により制御されるトランスフアゲー
ト３０もオン状態にされ、上記インバータ２０の
出力ノード２３の信号がこのトランスフアゲート
３０を介して内部ノード３に供給される。そして
この内部ノード３の信号Outはラツチ回路５でラ
ツチされる。また、上記とは逆に、予め選択信号
CEが“Ｈ”にされている場合には制御信号1，
CE2，2はそれぞれ“Ｈ”，“Ｌ”，“Ｈ”にされ
ている。したがつてこのとき、MOSFET２４お
よびトランスフアゲート３０はオフ状態にされ、
内部ノード３の信号Outはラツチ回路５のラツチ
信号によつて元のレベルに保持されている。 次に選択信号が“Ｌ”の状態からなだらか
に“Ｈ”に変化したとする。信号が“Ｌ”か
ら“Ｈ”に向つて変化する場合には、信号1が
変化するよりも先に信号CE2が“Ｈ”から“Ｌ”
に変化しかつ信号2が“Ｌ”から“Ｈ”に変化
する。これにより、トランスフアゲート３０がオ
フ状態にされて、内部ノード３はインバータ２０
の出力ノード２３から切り離される。切り離され
た後の内部ノード３の信号Outはラツチ回路５の
ラツチ信号によつて元のレベルに設定される。こ
の後、信号1が“Ｌ”から“Ｈ”に変化して
MOSFET２４がオフ状態にされ、インバータ２
０の低消費電力化が行なわれる。そして上記
MOSFET２４がオフ状態にされるとき、インバ
ータ２０の出力ノード２３は内部ノード３から既
に切り離されているので、内部ノード３の信号
Outは上記出力ノード２３の信号によらずラツチ
回路５によつて一定に保持される。 次に選択信号が“Ｈ”の状態からなだらか
に“Ｌ”に変化したとする。この場合にも信号
CE1が変化するよりも先に信号2が“Ｌ”から
“Ｈ”に変化しかつ信号2が“Ｈ”から“Ｌ”
に変化する。これにより、いままでオフ状態にさ
れていたトランスフアゲート３０がオン状態にさ
れる。この後、信号1が“Ｈ”から“Ｌ”に変
化してMOSFET２４がオン状態にされ、出力ノ
ード２３の信号は入力信号Inに応じたものにされ
る。このとき、出力ノード２３の信号がラツチ回
路５のラツチ信号と異なるレベルに変化していれ
ば内部ノード３の信号Outは当然変化するが、両
信号のレベルが同じであればOutのレベルは変化
しない。 このように上記実施例回路によれば、入力信号
Inを受けるインバータ２０の電源電圧供給に
MOSFET２４を介在させ、このMOSFET２４
を選択信号に応じてオフ状態にする前に、イ
ンバータ２０の出力ノード２３と内部ノード３と
の間に挿入されたトランスフアゲート３０をオフ
状態にして内部ノード３を出力ノード２３から切
り離し、切り離した後は内部ノード３の信号Out
のレベル設定をラツチ回路５で行なうようにした
ので、活性状態から非活性状態に移行する際もし
くはその反対の状態に移行する際の出力信号の変
化を防ぐことができる。このため、内部ノード３
の信号Outによつて動作が制御される内部回路に
無駄な電流が流れないので低消費電力化が達成で
き、バツテリバツクアツプなどの応用が容易とな
る。 第３図はこの発明の他の実施例による構成を示
す回路図である。この実施例回路が前記第２図の
ものと異なつているところは、インバータ２０の
出力ノード２３とアース点との間に、前記制御信
号1がゲートに入力されるＮチヤネル
MOSFET２５が接続されている点と、インバー
タ２０の出力ノード２３と内部ノード３との間に
前記トランスフアゲート３０の代りにゲート回路
５０が挿入されている点にある。 上記ゲート回路５０は、ＰチヤネルMOSFET
５１およびＮチヤネルMOSFET５２を電源電圧
Vcc印加点とアース点との間に直列挿入して構成
されているインバータ５３と、このインバータ５
３のＰチヤネルMOSFET５１と電圧Vcc印加点
との間に挿入されゲートに前記制御信号2が供
給されるＰチヤネルMOSFET５４とから構成さ
れている。 この実施例回路において、信号1が“Ｌ”か
ら“Ｈ”に変化するとき、MOSFET２４はオフ
状態、MOSFET２５はオン状態となり、インバ
ータ２０の出力ノード２３の信号は入力信号Inに
かかわらず“Ｌ”にされる。これによつてゲート
回路５０内のＰチヤネルMOSFET５１がオン状
態にされるが、出力ノード２３の信号が“Ｌ”に
される前に信号2によつてゲート回路５０内の
もう１つのＰチヤネルMOSFET５４がオフ状態
にされているので、内部ノード３の信号Outのレ
ベルは変化しない。 一方、信号1が“Ｈ”から“Ｌ”に変化する
とき、MOSFET２５がオフ状態に、MOSFET
２４がオン状態にされ、インバータ２０が活性化
される。また信号2は1よりも先に“Ｈ”か
ら“Ｌ”に変化し、インバータ５３が予め活性化
されているので、入力信号Inに応じた出力ノード
２３の信号がラツチ回路５のラツチ信号と異なる
レベルに変化していれば内部フード３の信号Out
は当然変化するが、両レベルが同じであればOut
のレベルは変化しない。 第４図は上記各実施例回路で用いられるラツチ
回路５の１つの具立的構成を示す回路図である。
この回路はVcc印加点とアース点との間に直列挿
入されたＰチヤネルMOSFET６１，６２それぞ
れとＮチヤネルMOSFET６３，６４それぞれと
からなる２個のインバータ６５，６６を用いたフ
リツプフロツプ回路である。このラツチ回路で
は、出力端子が内部ノード３に接続されている方
のインバータ６６の内部ノード３に対する電流供
給能力を、第２図の実施例回路におけるトランス
フアゲート３０のそれよりも、あるいは第３図の
実施例回路におけるゲート回路５０のそれよりも
小さく設定する必要がある。その理由は、インバ
ータ２０の活性時に、出力ノード２３の信号に応
じて内部ノード３の信号Outを自由に設定する必
要があるからである。 第５図はラツチ回路５の他の具体的構成を示す
回路図である。この回路は、Vcc印加点とアース
点との間にＰチヤネルMOSFET７１および２つ
のＮチヤネルMOSFET７２，７３を直列挿入し
てなる第１の直列回路７４と、この直列回路７４
内のMOSFET７１，７２の直列接続点７５と
Vcc印加点との間に接続されるＰチヤネル
MOSFET７６と、Vcc印加点とアース点との間
にＰチヤネルMOSFET７７および２つのＮチヤ
ネルMOSFET７８，７９を直列挿入してなる第
２の直列回路８０とから構成され、上記
MOSFET７１，７２のゲートには前記内部ノー
ド３の信号Outが供給され、MOSFET７３，７
６のゲートには前記制御信号2が供給され、上
記MOSFET７７，７８のゲートには上記第１の
直列回路の７４内の直列接続点７５の信号が供給
され、上記MOSFET７９のゲートには前記制御
信号1が供給され、第２の直列回路８０内の
MOSFET７７，７８の直列接続点８１の信号は
内部ノード３に供給されている。 このような構成のラツチ回路は、前記制御信号
CE1，2が“Ｌ”にされ、前記インバータ２０
等が活性化されているとき、MOSFET７６がオ
ン状態にされ、第１の直列回路７４内の直列接続
点７５の信号は内部ノード３の信号Outにかかわ
らず“Ｈ”にされる。したがつて、第２の直列回
路８０内のＰチヤネルMOSFET７７はオフ状態
にされる。このとき、信号1によりＮチヤネル
MOSFET７９もオフ状態にされているので、こ
のラツチ回路の出力端となる第２の直列回路８０
内の直列接続点８１は浮遊状態となる。したがつ
て、この場合に内部ノード３の信号Outは第２図
中もしくは第３図中のインバータ２０によつて自
由に設定される。次に信号1が“Ｌ”から
“Ｈ”に変化するよりも先に信号2が“Ｌ”か
ら“Ｈ”に変化し、MOSFET７３がオン状態、
MOSFET７６がオフ状態にされ、第１の直列回
路７４によつてその直列接続点７５の信号が内部
ノード３の信号Outに応じてレベル設定される。
その後、信号1が“Ｈ”にされることによつて
MOSFT７９がオン状態にされ、これにより、第
１、第２の直列回路７４，８０によつてラツチ状
態に入る。 このラツチ回路では、前記インバータ２０等が
活性化されているときはラツチ状態とはならない
ので、第４図の場合のような電流供給能力の設定
は不用である。 なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。たとえば第２図の実施例回路において、
トランスフアゲート３０をオフ状態にしかつイン
バータ２０を非活性化した後に、始めトランスフ
アゲート３０をオン状態にし次にインバータ２０
を活性化する場合について説明したが、これは始
めにインバータ２０を活性化し次にトランスフア
ゲート３０をオン状態にするように制御してもよ
い。 〔発明の効果〕 以上説明したようにこの発明によれば、活性状
態から非活性状態に移行する際もしくはその反対
の状態に移行する際に、出力信号が変化すること
がない信号入力回路を提供することができる。
態の２通りの状態にされる集積回路の入力段に設
けられる信号入力回路に関する。 〔発明の技術的背景〕 集積回路の入力段に設けられる信号入力回路と
しては、従来第１図に示すようなものが良く知ら
れている。この第１図の信号入力回路はCMOS
回路を用いた集積回路に用いられているものであ
り、回路の活性および非活性状態を制御する選択
信号に応じて信号入力回路１０の動作が制御
される。すなわち、入力端子１に供給される入力
端子Inは、それぞれ２個のＰチヤネルMOSFET
１１，１２およびＮチヤネルMOSFET１３，１
４からなる信号入力回路１０を介してインバータ
２に供給されている。このインバータ２の出力信
号Outは内部ノード３に供給されており、さらに
この内部ノード３の信号Outは内部回路たとえば
信号変化検出回路（STD）４に供給されている。
この信号変化検出回路４は上記内部ノード３の信
号Outの変化を検出してパルス信号φを発生する
ものであり、この信号φによつて他の内部回路の
動作が制御されている。 この回路において、いま選択信号が“Ｌ”
にされ、内部回路が活性化されているとき、信号
入力回路１０では、信号によりＰチヤネル
MOSFET１１がオン状態にされかつＮチヤネル
MOSFET１４がオフ状態にされる。このため、
信号入力回路１０は単なるインバータとして作用
し、入力信号Inを反転する。このとき、入力信号
Inに応じて内部ノード３の信号Outが変化し、こ
れにより信号検出回路４がパルス信号φを発生し
かつ他の内部回路が制御される。 一方、信号が“Ｈ”にされ、内部回路が非
活性化されているとき、信号入力回路１０では信
号によつてＰチヤネルMOSFET１１がオフ状
態にされ、これによつて電源電圧Vccの供給経路
が遮断され、かつ信号によつてＮチヤネル
MOSFET１４がオン状態にされ、これによつて
信号入力回路１０の出力ノード１５の信号が
“Ｌ”にされる。このとき、入力信号Inは内部ノ
ード３から切り離され、信号変化検出回路４を含
む内部回路は全く動作せず、従つて低消費電力化
が達成される。 〔背景技術の問題点〕 第１図回路において、信号が“Ｌ”にされ
ているときには入力信号Inに応じて内部ノード３
に信号Outが変化するため、信号入力回路１０、
信号変化検出回路４を始めとする他の内部回路で
電力が消費されることは止むを得ない。ところ
が、信号が“Ｌ”から“Ｈ”に変化する際に、
仮に入力信号Inが“Ｌ”であると、信号入力回路
１０の出力ノード１５の信号は“Ｈ”から“Ｌ”
に変化し、内部ノード３の信号も“Ｈ”から
“Ｌ”に変化する。すると、内部ノード３の信号
Outやパルス信号φによつて駆動される内部回路
の消費電力が増加し、低消費電力化の妨げとな
る。そして特に問題なのは信号がなだらかに
“Ｌ”から“Ｈ”に変化する場合である。信号
の傾きが比較的小さいと、信号が“Ｌ”と
“Ｈ”の中間レベルでＮチヤネルMOSFET１４
がオン状態になり、出力ノード１５の信号が
“Ｌ”に落ちる。すると、信号変化検出回路４や
内部ノード３の信号Outによつて駆動される内部
回路に電流が流れ、電源ライン特にVssの供給ラ
イン（アースライン）にノイズが乗り、Vssの供
給ラインがわずかに浮いてしまうことがある。す
ると、信号の中間レベルが実効的に“Ｌ”の
レベルとなり、ＮチヤネルMOSFET１４がオフ
状態に反転して出力ノード１５の信号が“Ｈ”に
戻り、これによつて再度、信号変化検出回路４や
内部回路に電流が流れる。信号のレベルは順
次上り続けているので、信号は再び“Ｈ”と
みなされて出力ノード１５の信号はまた“Ｌ”に
落ち、また信号変化検出回路４や内部回路に電流
が流れる。このようなことは、非活性時にバツテ
リーによつて電力を供給するいわゆるバツテリー
バツクアツプシステムなどでは極めて大きな問題
となつている。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、活性状
態から非活性状態に移行する際もしくはその反対
の状態に移行する際に、出力信号が変化すること
がない信号入力回路を提供することにある。 〔発明の概要〕 上記目的を達成するためこの発明にあつては、
入力信号を受ける第１のゲート回路と、この第１
のゲート回路の電源電圧供給経路に介在され活
性、非活性を選択する第１の制御信号に応じて導
通制御されるトランジスタと、上記第１のゲート
回路の出力ノードと内部ノードとの間に挿入され
第２の制御信号によつて制御される第２のゲート
回路と、内部ノードの信号をラツチするラツチ回
路と、上記トランジスタが導通状態にされている
ときには上記第２のゲート回路を活性状態にし、
トランジスタが非導通状態にされているときには
第２のゲート回路を非活性状態にし、しかも上記
トランジスタが導通状態から非導通状態にされる
際にこのトランジスタが非導通状態となる前に第
２のゲート回路を活性状態から非活性状態にする
ような関係を保つように上記第１、第２の制御信
号を発生する制御信号発生回路とを具備した信号
入力回路が提供されている。 〔発明の実施例〕 以下図面を参照してこの発明の一実施例を説明
する。第２図はこの発明の信号入力回路の一実施
例による構成を示す回路図である。入力端子１に
供給される入力信号Inはインバータ２０に供給さ
れる。このインバータ２０は、Ｐチヤネル
MOSFET２１およびＮチヤネルMOSFET２２
を電源電圧Vcc印加点とアース点との間に直列挿
入して構成されており、上記MOSFET２１，２
２のゲートに並列的に入力される上記入力信号In
に応じた信号を、その直列接続点である出力ノー
ド２３から出力する。さらに上記インバータ２０
のＰチヤネルMOSFET２１と電圧Vcc印加点と
の間にはＰチヤネルMOSFET２４が挿入されて
おり、このMOSFET２４のゲートには制御信号
CE1が供給されている。上記インバータ２０の出
力ノード２３と内部ノード３との間には、Ｐチヤ
ネルMOSFET３１およびＮチヤネルMOSFET
３２を並列接続して構成されているトランスフア
ゲート３０が挿入されている。このトランスフア
ゲート３０内のＰチヤネルMOSFET３１のゲー
トには制御信号2が、ＮチヤネルMOSFET３
２のゲートにはこれと相補な関係の制御信号CE2
がそれぞれ供給されている。また、上記内部ノー
ド３には、この内部ノード３の信号Outをラツチ
しそのラツチ回路を再び内部ノード３に供給する
ラツチ回路５が接続されている。さらに第２図に
おいて４０は上記信号1，CE2，2を発生す
る制御信号発生回路であり、直列接続されている
６個のインバータ４１〜４６は、この回路の活
性、非活性を選択する選択信号から上記制御
信号1を形成するためのものであり、直列接続
されている２個のインバータ４７，４８は、上記
信号から上記制御信号2およびCE2を形成す
るためのものである。 上記構成でなる信号入力回路において、予め選
択信号が“Ｌ”にされている場合、インバー
タ４６の出力信号として得られる制御信号1は
“Ｌ”に、インバータ４７の出力信号として得ら
れる制御信号2は“Ｈ”に、インバータ４８の
出力信号として得られる制御信号2は“Ｌ”に
それぞれされている。したがつて、上記制御信号
CE1により制御される。MOSFET２４はオン状
態にされ、インバータ２０は入力信号Inを反転し
て出力ノード２３に供給する。一方、上記制御信
号CE2，2により制御されるトランスフアゲー
ト３０もオン状態にされ、上記インバータ２０の
出力ノード２３の信号がこのトランスフアゲート
３０を介して内部ノード３に供給される。そして
この内部ノード３の信号Outはラツチ回路５でラ
ツチされる。また、上記とは逆に、予め選択信号
CEが“Ｈ”にされている場合には制御信号1，
CE2，2はそれぞれ“Ｈ”，“Ｌ”，“Ｈ”にされ
ている。したがつてこのとき、MOSFET２４お
よびトランスフアゲート３０はオフ状態にされ、
内部ノード３の信号Outはラツチ回路５のラツチ
信号によつて元のレベルに保持されている。 次に選択信号が“Ｌ”の状態からなだらか
に“Ｈ”に変化したとする。信号が“Ｌ”か
ら“Ｈ”に向つて変化する場合には、信号1が
変化するよりも先に信号CE2が“Ｈ”から“Ｌ”
に変化しかつ信号2が“Ｌ”から“Ｈ”に変化
する。これにより、トランスフアゲート３０がオ
フ状態にされて、内部ノード３はインバータ２０
の出力ノード２３から切り離される。切り離され
た後の内部ノード３の信号Outはラツチ回路５の
ラツチ信号によつて元のレベルに設定される。こ
の後、信号1が“Ｌ”から“Ｈ”に変化して
MOSFET２４がオフ状態にされ、インバータ２
０の低消費電力化が行なわれる。そして上記
MOSFET２４がオフ状態にされるとき、インバ
ータ２０の出力ノード２３は内部ノード３から既
に切り離されているので、内部ノード３の信号
Outは上記出力ノード２３の信号によらずラツチ
回路５によつて一定に保持される。 次に選択信号が“Ｈ”の状態からなだらか
に“Ｌ”に変化したとする。この場合にも信号
CE1が変化するよりも先に信号2が“Ｌ”から
“Ｈ”に変化しかつ信号2が“Ｈ”から“Ｌ”
に変化する。これにより、いままでオフ状態にさ
れていたトランスフアゲート３０がオン状態にさ
れる。この後、信号1が“Ｈ”から“Ｌ”に変
化してMOSFET２４がオン状態にされ、出力ノ
ード２３の信号は入力信号Inに応じたものにされ
る。このとき、出力ノード２３の信号がラツチ回
路５のラツチ信号と異なるレベルに変化していれ
ば内部ノード３の信号Outは当然変化するが、両
信号のレベルが同じであればOutのレベルは変化
しない。 このように上記実施例回路によれば、入力信号
Inを受けるインバータ２０の電源電圧供給に
MOSFET２４を介在させ、このMOSFET２４
を選択信号に応じてオフ状態にする前に、イ
ンバータ２０の出力ノード２３と内部ノード３と
の間に挿入されたトランスフアゲート３０をオフ
状態にして内部ノード３を出力ノード２３から切
り離し、切り離した後は内部ノード３の信号Out
のレベル設定をラツチ回路５で行なうようにした
ので、活性状態から非活性状態に移行する際もし
くはその反対の状態に移行する際の出力信号の変
化を防ぐことができる。このため、内部ノード３
の信号Outによつて動作が制御される内部回路に
無駄な電流が流れないので低消費電力化が達成で
き、バツテリバツクアツプなどの応用が容易とな
る。 第３図はこの発明の他の実施例による構成を示
す回路図である。この実施例回路が前記第２図の
ものと異なつているところは、インバータ２０の
出力ノード２３とアース点との間に、前記制御信
号1がゲートに入力されるＮチヤネル
MOSFET２５が接続されている点と、インバー
タ２０の出力ノード２３と内部ノード３との間に
前記トランスフアゲート３０の代りにゲート回路
５０が挿入されている点にある。 上記ゲート回路５０は、ＰチヤネルMOSFET
５１およびＮチヤネルMOSFET５２を電源電圧
Vcc印加点とアース点との間に直列挿入して構成
されているインバータ５３と、このインバータ５
３のＰチヤネルMOSFET５１と電圧Vcc印加点
との間に挿入されゲートに前記制御信号2が供
給されるＰチヤネルMOSFET５４とから構成さ
れている。 この実施例回路において、信号1が“Ｌ”か
ら“Ｈ”に変化するとき、MOSFET２４はオフ
状態、MOSFET２５はオン状態となり、インバ
ータ２０の出力ノード２３の信号は入力信号Inに
かかわらず“Ｌ”にされる。これによつてゲート
回路５０内のＰチヤネルMOSFET５１がオン状
態にされるが、出力ノード２３の信号が“Ｌ”に
される前に信号2によつてゲート回路５０内の
もう１つのＰチヤネルMOSFET５４がオフ状態
にされているので、内部ノード３の信号Outのレ
ベルは変化しない。 一方、信号1が“Ｈ”から“Ｌ”に変化する
とき、MOSFET２５がオフ状態に、MOSFET
２４がオン状態にされ、インバータ２０が活性化
される。また信号2は1よりも先に“Ｈ”か
ら“Ｌ”に変化し、インバータ５３が予め活性化
されているので、入力信号Inに応じた出力ノード
２３の信号がラツチ回路５のラツチ信号と異なる
レベルに変化していれば内部フード３の信号Out
は当然変化するが、両レベルが同じであればOut
のレベルは変化しない。 第４図は上記各実施例回路で用いられるラツチ
回路５の１つの具立的構成を示す回路図である。
この回路はVcc印加点とアース点との間に直列挿
入されたＰチヤネルMOSFET６１，６２それぞ
れとＮチヤネルMOSFET６３，６４それぞれと
からなる２個のインバータ６５，６６を用いたフ
リツプフロツプ回路である。このラツチ回路で
は、出力端子が内部ノード３に接続されている方
のインバータ６６の内部ノード３に対する電流供
給能力を、第２図の実施例回路におけるトランス
フアゲート３０のそれよりも、あるいは第３図の
実施例回路におけるゲート回路５０のそれよりも
小さく設定する必要がある。その理由は、インバ
ータ２０の活性時に、出力ノード２３の信号に応
じて内部ノード３の信号Outを自由に設定する必
要があるからである。 第５図はラツチ回路５の他の具体的構成を示す
回路図である。この回路は、Vcc印加点とアース
点との間にＰチヤネルMOSFET７１および２つ
のＮチヤネルMOSFET７２，７３を直列挿入し
てなる第１の直列回路７４と、この直列回路７４
内のMOSFET７１，７２の直列接続点７５と
Vcc印加点との間に接続されるＰチヤネル
MOSFET７６と、Vcc印加点とアース点との間
にＰチヤネルMOSFET７７および２つのＮチヤ
ネルMOSFET７８，７９を直列挿入してなる第
２の直列回路８０とから構成され、上記
MOSFET７１，７２のゲートには前記内部ノー
ド３の信号Outが供給され、MOSFET７３，７
６のゲートには前記制御信号2が供給され、上
記MOSFET７７，７８のゲートには上記第１の
直列回路の７４内の直列接続点７５の信号が供給
され、上記MOSFET７９のゲートには前記制御
信号1が供給され、第２の直列回路８０内の
MOSFET７７，７８の直列接続点８１の信号は
内部ノード３に供給されている。 このような構成のラツチ回路は、前記制御信号
CE1，2が“Ｌ”にされ、前記インバータ２０
等が活性化されているとき、MOSFET７６がオ
ン状態にされ、第１の直列回路７４内の直列接続
点７５の信号は内部ノード３の信号Outにかかわ
らず“Ｈ”にされる。したがつて、第２の直列回
路８０内のＰチヤネルMOSFET７７はオフ状態
にされる。このとき、信号1によりＮチヤネル
MOSFET７９もオフ状態にされているので、こ
のラツチ回路の出力端となる第２の直列回路８０
内の直列接続点８１は浮遊状態となる。したがつ
て、この場合に内部ノード３の信号Outは第２図
中もしくは第３図中のインバータ２０によつて自
由に設定される。次に信号1が“Ｌ”から
“Ｈ”に変化するよりも先に信号2が“Ｌ”か
ら“Ｈ”に変化し、MOSFET７３がオン状態、
MOSFET７６がオフ状態にされ、第１の直列回
路７４によつてその直列接続点７５の信号が内部
ノード３の信号Outに応じてレベル設定される。
その後、信号1が“Ｈ”にされることによつて
MOSFT７９がオン状態にされ、これにより、第
１、第２の直列回路７４，８０によつてラツチ状
態に入る。 このラツチ回路では、前記インバータ２０等が
活性化されているときはラツチ状態とはならない
ので、第４図の場合のような電流供給能力の設定
は不用である。 なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。たとえば第２図の実施例回路において、
トランスフアゲート３０をオフ状態にしかつイン
バータ２０を非活性化した後に、始めトランスフ
アゲート３０をオン状態にし次にインバータ２０
を活性化する場合について説明したが、これは始
めにインバータ２０を活性化し次にトランスフア
ゲート３０をオン状態にするように制御してもよ
い。 〔発明の効果〕 以上説明したようにこの発明によれば、活性状
態から非活性状態に移行する際もしくはその反対
の状態に移行する際に、出力信号が変化すること
がない信号入力回路を提供することができる。
第１図は従来の信号入力回路の回路図、第２図
はこの発明の一実施例の回路図、第３図はこの発
明の他の実施例の回路図、第４図および第５図は
それぞれ第２図、第３図回路で用いられるラツチ
回路を具体的に示す回路図である。 １……入力端子、３……内部ノード、５……ラ
ツチ回路、２０……インバータ、２３……出力ノ
ード、２４……ＰチヤネルMOSFET、３０……
トランスフアゲート、４０……制御信号発生回
路、５０……ゲート回路。
はこの発明の一実施例の回路図、第３図はこの発
明の他の実施例の回路図、第４図および第５図は
それぞれ第２図、第３図回路で用いられるラツチ
回路を具体的に示す回路図である。 １……入力端子、３……内部ノード、５……ラ
ツチ回路、２０……インバータ、２３……出力ノ
ード、２４……ＰチヤネルMOSFET、３０……
トランスフアゲート、４０……制御信号発生回
路、５０……ゲート回路。
Claims (1)
- 【特許請求の範囲】 １ 入力信号が与えられこの入力信号に応じた信
号を出力ノードから出力する第１のゲート手段
と、 上記第１のゲート手段の出力ノードの信号が与
えられる内部ノードと、 上記第１のゲート手段の電源電圧供給経路に介
在され第１の制御信号に応じてスイツチ制御され
る第１のスイツチ手段と、 上記第１のゲート手段の出力ノードと上記内部
ノードとの間に挿入され第２の制御信号に応じて
制御される第２のゲート手段と、 上記内部ノードの信号を保持しその保持信号を
上記内部ノードに供給するラツチ回路と、 上記第１、第２の制御信号によつて上記第１の
スイツチ手段及び第２のゲート手段が同時に導通
及び活性化されると共に、第１の制御信号により
上記第１のスイツチ手段が導通状態から非導通状
態にされる前に上記第２の制御信号によつて第２
のゲート手段が活性状態から非活性状態となるよ
うに上記第１、第２の制御信号を発生する制御信
号発生手段と を具備したことを特徴とする信号入力回路。 ２ 前記第２のゲート手段がトランスフアゲート
で構成されている特許請求の範囲第１項に記載の
信号入力回路。 ３ 前記第２のゲート手段が、インバータと、こ
のインバータの電源電圧供給経路に介在され前記
第２の制御信号に応じてスイツチ制御される第２
のスイツチ手段とで構成されている特許請求の範
囲第１項に記載の信号入力回路。 ４ 前記ラツチ回路の前記内部ノードに対する電
流供給能力が、前記第２のゲート手段のそれより
も小さく設定されている特許請求の範囲第１項に
記載の信号入力回路。 ５ 前記ラツチ回路は、前記第１の制御信号が非
活性状態にされるときに前記内部ノードの信号を
保持するように前記第１の制御信号で制御される
ことを特徴とする特許請求の範囲第１項に記載の
信号入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035941A JPS60182217A (ja) | 1984-02-29 | 1984-02-29 | 信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035941A JPS60182217A (ja) | 1984-02-29 | 1984-02-29 | 信号入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182217A JPS60182217A (ja) | 1985-09-17 |
| JPH0428176B2 true JPH0428176B2 (ja) | 1992-05-13 |
Family
ID=12456033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59035941A Granted JPS60182217A (ja) | 1984-02-29 | 1984-02-29 | 信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182217A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01272229A (ja) * | 1987-07-24 | 1989-10-31 | Nec Corp | Ｃｍｏｓ入力回路 |
| JP2696519B2 (ja) * | 1988-02-03 | 1998-01-14 | 株式会社日立製作所 | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034434A (ja) * | 1973-07-30 | 1975-04-02 |
-
1984
- 1984-02-29 JP JP59035941A patent/JPS60182217A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034434A (ja) * | 1973-07-30 | 1975-04-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60182217A (ja) | 1985-09-17 |
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