JPS6318221B2

JPS6318221B2 -

Info

Publication number: JPS6318221B2
Application number: JP54108566A
Authority: JP
Inventors: Shoo Paan; Ruisu Teietojen Donarudo; Furederitsuku Wairuzu Maikeru
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1978-09-05
Filing date: 1979-08-24
Publication date: 1988-04-18
Also published as: DE2963676D1; JPS5537691A; EP0009862A1; EP0009862B1

Description

【発明の詳細な説明】本発明は一般的にはデータ・プロセツサに関
し、更に具体的にはデータプロセツサ用の動作モ
ード選択回路に関するものである。

集積回路（IC）データプロセツサの応用が急
速に増大している。これらのデータプロセツサを
種種応用する際に、データプロセツサに付随した
入出力回路構成を変更することが必要になる。一
つのデータプロセツサを種々応用するには、その
入出力回路を柔軟にしてあらゆる用途に適するよ
うにプログラムしなければならない。

データプロセツサの入出力回路に関して種々の
構成を行うための一従来例としては、処理中に
ICメタル接続を変更する複数個のマスクオプシ
ヨンを使用して、特定のメタルマスクによりIC
データプロセツサを所望の構成とするものがあつ
た。しかしこの従来例は、各マスクオプシヨンが
別々のICとなるため、製造、試験、管理などの
面でコスト高となる。他の従来例は、プロセツサ
の構成をソフトウエアプログラマブルとし、プロ
グラムメモリ中に命令をストアし、この命令を実
行することによつて当該データプロセツサの入出
力回路を所望の構成とするものである。しかしこ
の手法は、プログラムメモリの所要ストレージロ
ケーシヨン数を増加させるという欠点がある。第
３の従来例は、入出力回路構成用のプログラム選
択入力部を分離して設けることにより、動作モー
ドをハードウエア・プログラムするものである。
この方法も、IC回路に動作モード決定用の余分
なパツケージピンを必要とする点で、やはりコス
ト高となる。

本発明は、マスクオプシヨンも、余分なソフト
ウエアも、余分なICパツケージピンも必要とし
ない、データプロセツサ用動作モード選択回路を
提供するものである。

本発明は、データプロセツサがパワーアツプ
（powered―up）又はリスタートされたときにデ
ータプロセツサの動作モードを選択する回路を提
供することにある。

本発明の上述した目的及びその他の目的はIC
データプロセツサ内の動作に適した次のような回
路によつて達成されるが、この回路は、リセツト
信号受信用のリセツト端子、このリセツト信号に
応答してデータプロセツサのイニシヤライズを行
う回路、データプロセツサとのデジタル情報の授
受を行い上記データプロセツサがリセツトされて
いるときに１ないし複数のモード選択信号を受け
る１ないし複数の入出力端子、上記リセツト信号
に応答してリセツト電圧が所定レベルに達したと
きに出力信号を発生するレベル検出回路及びこの
レベル検出回路が出力信号を発生したときに１な
いし複数の選択信号をストアするストレージ回路
を備えている。本発明の一実施例においてはモー
ド選択信号の電圧レベルのシフトを行うレベルシ
フト回路が備えられ、上記入出力端子と上記リセ
ツト端子間にダイオードを接続して上記モード選
択信号を第１の論理状態として識別することによ
り又は上記ダイオードを非接続として上記モード
選択信号を第２の論理状態として識別することに
より、モード選択信号を発生させる。

第１図は、データプロセツサの入出力端子に付
随し、破線で示すブロツク２内の慣用の入出力回
路及び破線で示すブロツク４内のストレージ回路
手段であるモード選択回路を備えた回路の回路図
である。入出力端子６はノード８に接続され、ノ
ード８は抵抗器１２を介してノード１０に接続さ
れる。MOSFET１４のドレインはノード１０に
接続され、そのゲート及びソースは接地電位に結
合される。MOSFET（金属―酸化物―半導体電
界効果トランジスタ）の動作は当業者にとつて周
知であるから、詳細は省略する。MOSFET１４
は入力保護回路であり、ノード１０の電位が当該
回路内の他の素子の破壊が生じるほど負になるこ
とを防止する。ノード１０はインバータ１６の入
力に接続され、このインバータの出力端子は
MOSFET１８の一方の端子に接続される。
MOSFET１８のゲート端子には制御信号２
が入力し、制御信号２がハイレベルのとき
MOSFET１８が導通する。MOSFET１８の第
３の端子はインバータ２０の入力端子に接続され
る。インバータ２０の出力端子はMOSFET２４
を介して信号線PDBOに接続される。MOSFET
２４のゲート端子は信号線２６に接続され、信号
線２６上の制御信号RIO２がハイレベルになつた
ときMOSFET２４が導通する。

本実施例においては、信号線２２はデータプロ
セツサ内のデータバスのLSB（最下位ビツト）信
号線に該当する。信号線PDBOは、ブロツク２の
入出力回路とデータプロセツサ内のワーキングレ
ジスタ（図示せず）間のデジタル情報の転送に使
用される。入出力ピン６からPDBO信号線２２に
デジタル情報を転送するために、まず制御信号
RIO２はハイレベルに、制御信号RIO２はローレ
ベルとされる。入出力ピン６からの信号は抵抗器
１２を介してインバータ１６に入力し、このイン
バータの出力はMOSFET１８を介してインバー
タ２０に入力する。引続いて、制御信号２は
ローレベルに、制御信号RIO２はハイレベルに切
換えられ、MOSFET１８はターンオフし、
MOSFET２４は導通する。MOSFET１８を介
してインバータ２０に入力していた反転信号は、
MOSFET１８がターンオフとなつた後はインバ
ータ２０の入力端子にダイナミツク的にストアさ
れる。その後、インバータ２０の出力は
MOSFET２４を介して信号線２２に結合し、内
部データバスへのデジタル情報の転送が完了す
る。

信号線PDBO２２は、MOSFET３０を介して
インバータ２８の入力端子にも結合する。
MOSFET３０のゲート端子は信号線３２に接続
されるが、この信号線３２には制御信号WP２が
のるので、WP２がハイレベルとなつたとき
MOSFET３０が導通する。インバータ２８の出
力は、MOSFET３６を介してノード３４に接続
されると共に、MOSFET４０を介してノード３
８にも接続される。MOSFET３６のゲート端子
は制御信号WIO２がのる信号線４２に接続され、
制御信号WIO２がハイレベルになつたとき
MOSFET３６が導通する。MOSFET４０のゲ
ート端子は制御信号DDR２が乗る信号線４４に
接続され、制御信号DDR２がハイレベルになつ
たときMOSFET４０が導通する。ノード３４は
インバータ４６の入力端子に接続され、このイン
バータの出力はインバータ４８およびノアゲート
５０の第１の入力端子に入力する。インバータ４
８の出力端子はMOSFET５２を介してノード３
４に接続され、MOSFET５２のゲート端子は正
電圧V_DDに結合する。インバータ４６，４８およ
びMOSFET５２はフイードバツク・ラツチング
回路を構成する。

ノード３８はノアゲート５４の第１の入力端子
に接続され、ノアゲート５４の第２の入力端子は
制御信号RESETがのる信号線５６に接続され
る。ノアゲート５４の出力はインバータ５８に入
力し、その出力はノード６０に結合する。ノード
６０は、ゲート端子が正電圧V_DDに接続された
MOSFET６２に結合する。ノアゲート５４、イ
ンバータ５８およびMOSFET６２はフイード・
バツク・ラツチング回路を構成し、このラツチン
グ回路は後述するデータデイレクシヨン・レジス
タを構成する。

ノード６０は、ノアゲート５０の第２の入力端
子に結合すると共に、ノアゲート６４の第１の入
力端子にも結合する。ノアゲート５０の出力は、
ノアゲート６４の第２の入力端子に入力すると共
に、MOSFET６６のゲート端子にも入力する。
MOSFET６６のソース端子は接地電位に結合
し、MOSFET６６のドレイン端子はノード８に
結合する。ノアゲート６４の出力はエンハンスメ
ント形MOSFET６８のゲート端子に入力する
が、このMOSFET６８のドレイン端子は正電圧
V_DDに、ソース電極はノード８にそれぞれ結合さ
れる。デイブリーシヨン形MOSFET７０のドレ
イン端子は正電圧V_DDに、そのゲート端子及びソ
ース端子はノード８に接続されている。

入出力ピン６が入力モードで機能する場合に
は、MOSFET６６と６８がターンオフとなり、
ノード８はハイインピーダンスとなる。ノード６
０がハイレベルないし論理“１”であれば、ゲー
ト６４と５０の両者の出力がローレベルとなり、
MOSFET６６と６８がカツトオフになる。デー
タプロセツサが最初にパワーアツプされるか又は
RESET入力ピン９８がストローブされると、信
号線５６の制御信号RESETが論理の“１”レベ
ルになり、これによつて、ノアゲート５４、イン
バータ５８およびMOSFET６２で構成されるデ
ータデイレクシヨン・レジスタラツチがノード６
０に論理の“１”をストアする。後に入出力ピン
６が出力モードで機能するには、データデイレク
シヨン・レジスタがノード６０に論理の“０”を
ストアしなければならい。これは、PDBO信号線
２２に論理の“１”を与えると共に、制御信号
WP２とDDR２をハイレベルにしてMOSFET３
０と４０をイネーブルにすることで達成される。
データデイレクシヨン・レジスタが一旦出力モー
ドにプログラムされると、入出力ピン６の論理状
態は、ゲート４６，４８及びMOSFET５２で構
成されるラツチ回路にストアされる論理状態に従
う。信号線PDBO２２の論理状態は、制御信号
WP２とWIO２をハイレベルにしてMOSFET３
０と３６を導通させることによつてラツチ回路に
取込まれる。すなわち出力モードにおいては、信
号線PDBO上のデジタル情報がラツチ回路４６，
４８，５２を介して入出力ピン６に出力される。
上述の説明中の種々の制御信号を発生するデコー
ダ回路は慣用されているので詳細は省略する。

ノード１０は、破線で示すブロツク４（モード
選択回路）内のエンハンスメント形MOSFET７
２にも接続されている。MOSFET７２のドレイ
ン端子は正電圧V_DDに、ソース端子はノード７４
にそれぞれ結合されている。ノード７４はインバ
ータ７６の入力端子に接続されると共に、
MOSFET７８のドレイン端子にも接続される。
MOSFET７８のソース端子は接地電位に結合
し、そのゲート端子は信号線８０に結合するが、
この信号線８０には第２図を参照して後述する第
１のバイアス電圧がのつている。MOSFET７２
はレベルシフタないしはソースフオロアとして動
作し、MOSFET７８は電流源として動作する。

インバータ７６の出力はインバータ８２に入力
する。インバータ８２の出力は、MOSFET８６
を介してノード８４に結合する。MOSFET８６
のゲート端子は制御信号VMODLがのる信号線
８８に接続されるが、この制御信号については第
２図を参照して後述する。ノード８４はインバー
タ９０の入力端子に結合し、インバータ９０の出
力はインバータ９２に入力する。インバータ９２
の出力端子はノード９４に結合し、ノード９４は
フイードバツクMOSFET９６を介してノード８
４に結合する。MOSFET９６のゲート端子は正
電圧V_DDに結合し、インバータ９０，９２及び
MOSFET９６はフイードバツク・ラツチング回
路を構成する。このフイードバツク・ラツチング
回路の論理状態は、制御信号VMODLをハイレ
ベルとしてMOSFET８６を導通することにより
イニシヤライズされる。このとき、入出力ピン６
の電圧はこのラツチング回路にストアされる論理
状態を決定する。

後述するように、インバータ９０，９２及び
MOSFET９６で構成されるモードプログラミン
グ・ラツチレジスタは、データプロセツサがリセ
ツトされたときにイニシヤライズされる。第１図
には、入力ピン９８と、このピン９８に
カソードを結合すると共にアノードを入出力ピン
６に結合させたダイオード１００が図示されてい
る。上記モードプログラミング・ラツチレジスタ
内に論理の“０”をストアする場合には、ダイオ
ード１００を動作させる。この場合には、データ
プロセツサをリセツトするためピン９８
がローレベルに落込むと、ダイオード１００はピ
ン６を負論理レベルの0.7ボルト程度に引下げる。
レベルシフトMOSFET７２は、ピン６の電圧を
1MOSFETしきい値降下分だけ低い負電圧に変
換し、この結果、インバータ７６はピン６の電圧
をローレベルと識別する。このモードプログラミ
ング・ラツチレジスタに論理の“１”レベルをラ
ツチさせる場合には、ダイオード１００を非接続
とし、デイプリーシヨン形プルアツプMOSFET
７０によりピン６にハイレベルを設定する。

本実施例においては、モードプログラミング・
ラツチレジスタのノード９４の出力は、データプ
ロセツサの構成制御用デコーダ回路に結合され
る。また、モードプログラミング・ラツチレジス
タのノード９４をMOSFET１０４を介して信号
線PDB5１０２に接続し、このモードプログラミ
ング・ラツチレジスタのステータスをデータプロ
セツサの内部データバスにアクセスせしめる。
MOSFET１０４のゲート端子は信号線２６に接
続され、制御信号RIO２がハイレベルになつたと
きMOSFET１０４が導通する。

第２図において、データプロセツサのイニシヤ
ライズ用リセツト信号発生回路がブロツク１０６
に図示されている。ブロツク１０８には、第１図
で参照した制御信号VMODL発生回路が図示さ
れている。ブロツク１１０には、種々のバイアス
点発生用バイアス回路が図示されている。
RESET入力ピン９８は入力抵抗器１１４を介し
てノード１１２に接続される。ノード１１２は、
ドレイン端子を正電圧V_DDに結合させたエンハン
スメント形MOSFET１１６のゲート電極とソー
ス電極に接続される。ノード１１２は、ゲート電
極とソース電極を接地電位に結合させたエンハン
スメント形MOSFET１１８のドレイン端子にも
接続される。MOSFET１１６及び１１８は入力
保護用素子であり、このノード電圧を制限してノ
ード１１２に接続される他のMOSFETを保護す
る。

ノード１１２はMOSFET１２０のゲート端子
に接続されるが、このMOSFETのドレイン端子
はノード１２２に、そのソース端子はノード１２
４にそれぞれ接続されている。ノード１２４は、
デイプリーシヨン形MOSFET１２６のソース端
子に接続されると共に、MOSFET１２８のドレ
イン端子にも接続される。MOSFET１２８のゲ
ート端子は正電圧V_DDに、ソース端子は接地電位
にそれぞれ結合されて、MOSFET１２８は電流
源として動作する。MOSFET１２６のドレイン
端子は正電圧V_DDに、ゲート端子はノード１２２
にそれぞれ結合される。ノード１２２はデイプリ
ーシヨン形MOSFET１３０のソース端子とゲー
ト端子に接続され、このMOSFET１３０のドレ
イン端子はエンハンスメント形MOSFET１３２
のソース端子に接続される。MOSFET１３２の
ゲート端子とドレイン端子は正電圧V_DDに結合す
る。MOSFET１２０と１２６はシユミツトトリ
ガ回路形式の差動増幅器を構成する。MOSFET
１２８のドレイン電流がMOSFET１２０と１２
６間でヒステリシスを生ずるように切換えられる
と、MOSFET１２６のゲート電圧が変化する。
ノード１２２はインバータ１３４の入力端子にも
結合し、このインバータの出力はインバータ１３
６に入力する。インバータ１３６の出力は信号線
１３８を介して端子１３７に接続される。端子１
３７を同期回路（図示せず）にも結合させること
により、端子１３７に出力された非同期リセツト
信号をデータプロセツサ内で発生させたクロツク
信号に同期させ同期化RESET信号を発生させる
こともできる。この同期化RESET信号を、デー
タプロセツサ内のレジスタのクリアとプログラム
メモリ内にストアされた命令実行のイニシヤライ
ズに使用することができる。第１図に図示したよ
うに、この同期化RESET信号を、入出力回路制
御用のデータデイレクシヨンレジスタのイニシヤ
ライズに使用することもできる。

ノード１１２は、破線で示すブロツク１０８内
のMOSFET１４０のゲート端子にも接続され
る。MOSFET１４０のソース端子は、
MOSFET１４２のソース端子とMOSFET１４
４のドレイン端子に接続される。MOSFET１４
４のゲート端子は、第１のバイアス電圧
VRBIASがかゝる導線８０に接続される。
MOSFET１４４のソース端子は接地電位に結合
し、MOSFET１４４は電流源として動作する。
MOSFET１４２のゲート端子は、第２のバイア
ス電圧がかゝる導線１４６に接続される。
MOSFET１４０と１４２は、差動比較回路とし
て動作し、ノード１１２の電圧と導線１４６上の
バイアス電圧との比較を行う。

MOSFET１４０のドレイン端子はエンハンス
メント形MOSFET１４８のソース端子に結合す
るが、このMOSFET１４８は、そのゲート端子
とドレイン端子が正電圧V_DDに結合されて負荷イ
ンピーダンスとして動作する。MOSFET１４０
のドレイン端子は、MOSFET１５０のゲート端
子にも接続される。MOSFET１４２のドレイン
端子は、ゲート端子とドレイン端子が正電圧V_DD
に結合されたエンハンスメント形MOSFET１５
２のソース端子に接続される。MOSFET１４２
のドレイン端子はMOSFET１５４のゲート端子
にも結合される。MOSFET１５４のドレイン端
子は正電圧V_DDに結合し、そのソース端子は、
MOSFET１５６のゲート端子及びドレイン端子
ならびにMOSFET１５８のゲート端子に接続さ
れる。MOSFET１５６のソース端子と
MOSFET１５８のソース端子は接地電位に結合
され、MOSFET１５６と１５８はカレントミラ
ー構成をとる。MOSFET１５８のドレイン端子
は、MOSFET１５０のソース端子をインバータ
１６０の入力端子に接続される。MOSFET１５
０のドレイン端子は正電圧V_DDに結合される。イ
ンバータ１６０の出力はインバータ１６２に入力
し、インバータ１６２の出力は信号線８８に結合
して制御信号VMODLを供給する。

ブロツク１１０内には、正電圧V_DDと接地間に
直列接続された複数個のMOSFETから構成され
るバイアスチエインが図示されている。
MOSFET１６４のゲート端子とドレイン端子は
正電圧V_DDに結合し、MOSFET１６４のソース
端子はMOSFET１６６のゲート端子とドレイン
端子に結合される。MOSFET１６６のソース端
子は導線８０に接続されてバイアス電圧
VRBIASを供給する。MOSFET１６６のソース
端子はMOSFET１６８のゲート端子とドレイン
端子にも接続され、MOSFET１６８のソース端
子は導線１４６に結合されて第２のバイアス電圧
を供給する。MOSFET１６８のソース端子は
MOSFET１７０のゲート端子とドレイン端子に
接続され、MOSFET１７０のソース端子は接続
電位に結合される。

破線で示すブロツク１０８内の比較回路ないし
はレベル検出回路は次のように動作する。
RESETピン９８の電圧が導線１４６上のバイア
ス電圧以下であれば、MOSFET１４０は非導通
であり、MOSFET１４２のドレイン端子は
MOSFET１４４から供給される電流を流す。
MOSFET１４２に流れる電流は、MOSFET１
５２のソース端子をローレベルに引下げ、
MOSFET１５４をカツトオフにする。
MOSFET１４８のソース端子はMOSFET１５
０のゲート端子をハイレベルに押上げ、
MOSFET１５０を導通させる。MOSFET１５
４が非導通であるから、MOSFET１５６にはバ
イアス電流が供給されず、MOSFET１５８に非
導通となる。従つて、インバータ１６０への入力
はハイレベルとなる。逆に、入力ピン９
８の電圧が導通１４６上のバイアス電圧よりも上
昇すると、MOSFET１４０は導通し、
MOSFET１４２は非導通となる。このとき、
MOSFET１５０のゲート端子はローレベルに引
下げられ、MOSFET１５４のゲート端子はハイ
レベルに引上げられる。MOSFET１５４から供
給される電流によりMOSFET１５６が導通し、
MOSFET１５６のゲート・ソース端子間電圧に
よりMOSFET１５８が導通する。この結果イン
バータ１６０の入力はローレベルになる。

入力ピン電圧および回路内の他の点の
電圧が第３図に図示されている。入力電
圧に関して２つのケースが図示されている。第１
のケースとして比較的急峻な立上りと立下りをも
つ入力パルスが図示されているが、このパルスは
TTL（トランジスタ・トランジスタ・ロジツク）
論理回路の出力電圧から作成されるものである。
第２のケースとして緩慢に立上る入力電圧が図示
されているが、この波形は、入力ピンを
適宜なRC回路を介して正電圧V_DDに結合したと
きにこの入力ピンに生ずる電圧に該当する。この
ような接続方法は、データプロセツサが最初に電
源電圧に結合されたときに、データプロセツサを
自動リセツトするうえで望ましい。

入力ピン電圧が上昇して所定値に達し
たとき、破線で示したブロツク１０６（第２図）
内のシユミツトトリガ回路が切換わる。第３図の
一例では、上記所定電圧（V_RR）はほゞ3.3ボルト
である。第３図のVRESETを付した波形は、第
２図のシユミツトトリガ回路の端子１３７から供
給される電圧であり、入力電圧がV_RRに
達したときに上記電圧がローレベルに切換えられ
ることに留意されたい。入力電圧がV_RR
に達する前に、ピン６に付随した入出力回路（第
１図）が入力モードにされる。しかし、
入力電圧が一旦V_RRを越えると、データプロセツ
サで実行されたソフトウエア命令により、ピン６
に付随する入出力回路を変更して出力動作モード
を選択することもできる。従つて、データプロセ
ツサがリスタート・ソフトウエアルーチンの実行
を開始する前に、ピン６の論理状態をモードプロ
グラミング・ラツチレジスタ内にラツチすること
が必要になる。第２図の破線で示したブロツク１
０８内のレベル検出回路は、データプロセツサの
リセツト信号がローレベルに切換わる前に、モー
ドプログラミング・ラツチレジスタをラツチする
機能を果す。

第３図の参照符号VMODLを付した波形は、
第２図の破線で示したブロツク１０８内のレベル
検出回路から信号線８８上に出力された電圧であ
る。導線１４６上に出力されたバイアス電圧が選
択され、入力電圧が電圧V_RL（この実施例
では約１ボルト）に達したときにVMODLがロ
ーレベルに切換えられる。VMODLがローレベ
ルに切換えられると、第１図のモードプログラミ
ング・ラツチレジスタ４への入力がデスエーブル
になり、リセツト・ソフトウエアルーチンにより
入出力ピン６が出力動作モードに変更されるに先
立つて、動作モードが取込まれる。

既に説明したように、モード選択期間内に入出
力ピン６をローレベルにプログラムする一方法
は、ピン６から入力ピン９８にダイオー
ドを接続する方法である。このためには、
RESET入力電圧が十分正の値に上昇してピン６
の電圧をハイ論理レベルに近づける前に、モード
プログラミング・ラツチレジスタがピン６のロー
論理レベルをラツチしなければならない。第３図
のV_PGMが付された波形は、前述のようにダイオ
ードを接続した場合の、第１図のインバータ８２
の出力に該当する。この場合、第１図の
MOSFET７２と７８で構成されるレベルシフト
回路が選択され、入力電圧がV_RP（本実施
例では約2.8ボルト）に達するまでV_PGM電圧がハ
イレベルに切換わらない。V_PGMがハイレベルに
切換わる前にVMODLがローレベルに切換わる
ので、モードプログラミング・ラツチレジスタは
ロー論理レベルを正しくラツチする。

第４図は、本発明の一実施例の適用例を図示す
るブロツク図である。複数個の入出力回路ブロツ
ク１７２，１７４，１７６及び１７８が複数個の
入出力端子１８０，１８２，１８４及び１８６の
各々に接続されている。入出力ブロツク１７２，
１７４，１７６及び１７８が、データプロセツサ
内の内部デジタルバスを構成する信号線１８８，
１９０，１９２及び１９４の各々に結合される。
３個のモードプログラミングラツチ１９６，１９
８及び２００が端子１８０，１８２及び１８４に
結合され、３ビツトのモードプログラミング・ラ
ツチレジスタを構成する。モードプログラミン
グ・ラツチレジスタの出力は、信号線２０４，２
０６及び２０８を介してモード選択デコードブロ
ツク２０２に接続される。モード選択デコードブ
ロツク２０２は８個の動作モードのうちの１個を
デコードし、データプロセツサを選択されたモー
ドに構成するための複数制御信号を発生する。本
実施例における８個の動作モードは、係属中の米
国特許出願第873045号に記載されている。データ
プロセツサの命令レジスタ内の命令のデコードを
制御することによる、データプロセツサの命令セ
ツトの変更のごときデータプロセツサ内の種々の
機能の制御という目的で、モード選択デコードブ
ロツク２０２を使用できることは、当業者にとつ
て明らかである。本発明はそのような応用の一例
としては、Grovesの発明になり、1978年３月13
日に受理されて本発明の出願人に譲渡された
“Instruction Set Modifier Resister”と題する
米国特許出願第885709号（特願昭54−27243号）
を参照されたい。

【図面の簡単な説明】

第１図は、データプロセツサの入出力ピンに接
続された慣用の入出力ブロツク２及びモード選択
回路４を含む回路図、第２図は、データプロセツ
サのイニシヤライズ用制御信号を発生するブロツ
ク、モード選択を行うブロツク及びバイアスチエ
ーンブロツクを備えてリセツト端子に接続される
回路の回路図、第３図は、第１図と第２図で発生
する各種信号の波形図、第４図は、データプロセ
ツサの構成選択用モード選択回路の一応用例のブ
ロツク図。２…入出力回路、４…モード選択回路、６…入
出力端子、９８…リセツト端子、１０６…リセツ
ト信号発生回路、１０８…レベル検出回路、１１
０…バイアス供給回路。

Claims

【特許請求の範囲】１モード選択信号発生器１０６により選択され
た複数のモードのうちの１つのモードにて動作可
能なデータプロセツサであり、該データプロセツサは、リセツト端子９８に印加されたリセツト信号に
応答してデータプロセツサをリセツトするリセツ
ト回路１０６と、印加されるモード選択信号をストアするストレ
ージ回路４と、ストレージ回路にストアされたモード選択信号
により指定される複数の動作モードのうちの１つ
を選択するモード選択回路２０２と、を具え、モード選択信号発生器１００は、前記リセツト
端子９８に印加されるリセツト信号の印加時に入
出力端子６を経由して前記ストレージ回路４に前
記モード選択信号を印加するものであり、ストレージ回路４は、前記リセツト信号に応答
して前記モード選択信号をストアするものであ
り、データプロセツサは、リセツト期間終了後は
モード選択回路２０２からのモード選択信号によ
り選択されるモードにて、前記入出力端子６を通
常の入力端子として使用させることを特徴とする
データプロセツサ。