JPH0211928B2 - - Google Patents
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- JPH0211928B2 JPH0211928B2 JP56145312A JP14531281A JPH0211928B2 JP H0211928 B2 JPH0211928 B2 JP H0211928B2 JP 56145312 A JP56145312 A JP 56145312A JP 14531281 A JP14531281 A JP 14531281A JP H0211928 B2 JPH0211928 B2 JP H0211928B2
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- gate circuit
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- 230000007704 transition Effects 0.000 claims description 12
- 230000005668 Josephson effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/381—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using cryogenic components, e.g. Josephson gates
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Description
【発明の詳細な説明】
本発明はジヨセフソン効果を用いた論理集積回
路に用いられる加算器の桁上り信号発生回路に関
するものである。
路に用いられる加算器の桁上り信号発生回路に関
するものである。
ジヨセフソン接合を用いたスイツチング・ゲー
ト回路は、低消費電力、高速スイツチング特性を
有しており、種々の論理回路、例えば加算器、乗
算器等を、該ジヨセフソン接合ゲート回路で構成
した場合、極めて高速の演算速度をもつ集積回路
が実現できる可能性がある。特に、演算回路とし
て最も基本的な回路である加算器の高速化を図る
ことは、加算器を組み合わすことで構成される乗
算器の高速化にもつながり、極めて重要である。
ト回路は、低消費電力、高速スイツチング特性を
有しており、種々の論理回路、例えば加算器、乗
算器等を、該ジヨセフソン接合ゲート回路で構成
した場合、極めて高速の演算速度をもつ集積回路
が実現できる可能性がある。特に、演算回路とし
て最も基本的な回路である加算器の高速化を図る
ことは、加算器を組み合わすことで構成される乗
算器の高速化にもつながり、極めて重要である。
いま、２つのＮビツト２進数Ａ（AN、AN-1、…
…A2、A1）およびＢ（BN、BN-1、……B2、B1）
の和を作る加算器を考える。
…A2、A1）およびＢ（BN、BN-1、……B2、B1）
の和を作る加算器を考える。
第ｎ番目のビツトの和信号So、桁上げ信号Cn
は２進数Ａ、Ｂの第ｎ番目のビツトであるAn、
Bnと第ｎ−１番目のビツトの桁上げ信号Co-1と
から生成される。その論理式は Sn＝Anｎo-1＋ｎnCo-1＋nBno
-1＋AnBnCo-1、 Cn＝AnBn＋BnCo-1＋AnCo-1 ……〔１〕 で表わすことができる。
は２進数Ａ、Ｂの第ｎ番目のビツトであるAn、
Bnと第ｎ−１番目のビツトの桁上げ信号Co-1と
から生成される。その論理式は Sn＝Anｎo-1＋ｎnCo-1＋nBno
-1＋AnBnCo-1、 Cn＝AnBn＋BnCo-1＋AnCo-1 ……〔１〕 で表わすことができる。
本式からわかるように、該Ｎビツト加算器の加
算動作時間は、最悪の場合、第１ビツトで発生し
た桁上げ信号が順次、各ビツトの出力を決定し、
第Ｎビツトの和信号SNが出るまでの時間となる。
従つて、桁上げ信号発生回路で、桁上げ信号を発
生させるに必要な時間τを用いて、上記の最悪の
場合の加算動作時間ｔは近似的にｔ＝Ｎ・τで与
えられる。これから加算器の高速化を図るには桁
上げ信号発生回路を高速にすることが必須であ
る。
算動作時間は、最悪の場合、第１ビツトで発生し
た桁上げ信号が順次、各ビツトの出力を決定し、
第Ｎビツトの和信号SNが出るまでの時間となる。
従つて、桁上げ信号発生回路で、桁上げ信号を発
生させるに必要な時間τを用いて、上記の最悪の
場合の加算動作時間ｔは近似的にｔ＝Ｎ・τで与
えられる。これから加算器の高速化を図るには桁
上げ信号発生回路を高速にすることが必須であ
る。
第１図、第２図にジヨセフソン接合集積回路に
よる桁上げ信号発生回路の従来例を示す。第１図
ａの桁上げ信号発生回路は入力電流路１０，１
１，１２を流れる入力電流Icにより、そのジヨセ
フソン電流の臨界値Imが制御される。単一のジ
ヨセフソン接合１３より構成されるゲート回路
で、インライン・ゲート回路と呼ばれる。該ゲー
ト回路においては、入力電流Icが流れていないと
きのジヨセフソン電流臨界値Im（０）より少ない
デート電流Igをジヨセフソン接合１３に流した
後、入力電流Icを入力電流路に注入して、ジヨセ
フソン接合１３を零電圧状態から電圧状態に遷移
させ、抵抗１４で終端された出力線路１５にゲー
ト電流Igを出力電流として注入することで、スイ
ツチング・ゲート回路として動作する。
よる桁上げ信号発生回路の従来例を示す。第１図
ａの桁上げ信号発生回路は入力電流路１０，１
１，１２を流れる入力電流Icにより、そのジヨセ
フソン電流の臨界値Imが制御される。単一のジ
ヨセフソン接合１３より構成されるゲート回路
で、インライン・ゲート回路と呼ばれる。該ゲー
ト回路においては、入力電流Icが流れていないと
きのジヨセフソン電流臨界値Im（０）より少ない
デート電流Igをジヨセフソン接合１３に流した
後、入力電流Icを入力電流路に注入して、ジヨセ
フソン接合１３を零電圧状態から電圧状態に遷移
させ、抵抗１４で終端された出力線路１５にゲー
ト電流Igを出力電流として注入することで、スイ
ツチング・ゲート回路として動作する。
第２図ａの桁上げ信号発生回路は同一の臨界電
流値を有する２つのジヨセフソン接合１６，１７
と、これらの電気的に結合するインダクタンス１
８とからなるループ回路のゲート電流Igの臨界電
流値Imを、これと磁気的に結合する入力電流路
１９，２０，２１を流れる入力電流Icにより制御
することで、前記ジヨセフソン接合１６，１７を
零電圧状態から電圧状態に遷移させ、ゲート電流
Igを抵抗２２で終端された出力線路２３に出力電
流として注入するスイツチング・ゲート回路でイ
ンターフエロメター・ゲート回路と呼ばれる。本
図のインターフエロメター・ゲート回路において
はゲート電流Igはインダクタンス１８のインダク
タンス値を２等分する点に供給される。
流値を有する２つのジヨセフソン接合１６，１７
と、これらの電気的に結合するインダクタンス１
８とからなるループ回路のゲート電流Igの臨界電
流値Imを、これと磁気的に結合する入力電流路
１９，２０，２１を流れる入力電流Icにより制御
することで、前記ジヨセフソン接合１６，１７を
零電圧状態から電圧状態に遷移させ、ゲート電流
Igを抵抗２２で終端された出力線路２３に出力電
流として注入するスイツチング・ゲート回路でイ
ンターフエロメター・ゲート回路と呼ばれる。本
図のインターフエロメター・ゲート回路において
はゲート電流Igはインダクタンス１８のインダク
タンス値を２等分する点に供給される。
このようなゲート回路においては出力線路１
５，２３に出力電流としてゲート電流Igが流れて
いる状態を論理１に、またジヨセフソン接合１
３、または１６および１７が零電圧状態にあり、
出力線路１５，２３に出力電流が流れていない状
態を論理０に対応させる。
５，２３に出力電流としてゲート電流Igが流れて
いる状態を論理１に、またジヨセフソン接合１
３、または１６および１７が零電圧状態にあり、
出力線路１５，２３に出力電流が流れていない状
態を論理０に対応させる。
第１図ｂ、第２図ｂはそれぞれ前記インライ
ン・ゲート回路、インターフエロメター・ゲート
回路の制御特性を示したもので、縦軸は零電圧状
態より電圧状態に遷移するIg値、横軸は３本の入
力電流路に流れる入力電流の総和である。入力信
号An、Bn、Co-1が全て論理０、従つて入力電流
路には３本とも入力電流が流れていない状態は図
中２４で表わされ、該ゲート回路は零電圧状態、
従つて桁上げ信号出力Cnは論理０となる。入力
信号An、Bn、Co-1のうち一つだけが論理１の状
態、即ち１本だけ、入力電流路に入力電流Ic1が
流れている状態は図示２５で表わされ、同じく桁
上げ信号出力Cnは論理０の状態にある。入力信
号An、Bn、Co-1のうち２つが論理１の状態、及
び入力信号An、Bn、Co-1全てが論理１の状態は
それぞれ図中２６，２７で表わされ、該ゲート回
路は電圧状態に遷移し、桁上げ信号出力Cnは論
理１の状態となる。以上の説明により、第１図、
第２図のゲート回路が前記(1)式の論理を満たす桁
上げ信号発生回路となつていることがわかる。
ン・ゲート回路、インターフエロメター・ゲート
回路の制御特性を示したもので、縦軸は零電圧状
態より電圧状態に遷移するIg値、横軸は３本の入
力電流路に流れる入力電流の総和である。入力信
号An、Bn、Co-1が全て論理０、従つて入力電流
路には３本とも入力電流が流れていない状態は図
中２４で表わされ、該ゲート回路は零電圧状態、
従つて桁上げ信号出力Cnは論理０となる。入力
信号An、Bn、Co-1のうち一つだけが論理１の状
態、即ち１本だけ、入力電流路に入力電流Ic1が
流れている状態は図示２５で表わされ、同じく桁
上げ信号出力Cnは論理０の状態にある。入力信
号An、Bn、Co-1のうち２つが論理１の状態、及
び入力信号An、Bn、Co-1全てが論理１の状態は
それぞれ図中２６，２７で表わされ、該ゲート回
路は電圧状態に遷移し、桁上げ信号出力Cnは論
理１の状態となる。以上の説明により、第１図、
第２図のゲート回路が前記(1)式の論理を満たす桁
上げ信号発生回路となつていることがわかる。
しかしながら第１図のインライン・ゲート回路
においてジヨセフソン接合１０のジヨセフソン電
流臨界値を制御電流Icにより制御できるために
は、デバイス構造上、ジヨセフソン接合を形成す
る超電導体薄膜、酸化膜の物質定数から決めるあ
る値以下にジヨセフソン接合の接合長さを小さく
することができず、従つてジヨセフソン接合１０
の接合容量Ｃと終端抵抗１４の抵抗値ｒから決ま
る時定数crを小さくできないため、高速スイツチ
ング特性を実現することができない。また集積回
路としての集積度を上げるという点でも不利であ
る。
においてジヨセフソン接合１０のジヨセフソン電
流臨界値を制御電流Icにより制御できるために
は、デバイス構造上、ジヨセフソン接合を形成す
る超電導体薄膜、酸化膜の物質定数から決めるあ
る値以下にジヨセフソン接合の接合長さを小さく
することができず、従つてジヨセフソン接合１０
の接合容量Ｃと終端抵抗１４の抵抗値ｒから決ま
る時定数crを小さくできないため、高速スイツチ
ング特性を実現することができない。また集積回
路としての集積度を上げるという点でも不利であ
る。
第２図のインターフエロメター・ゲート回路で
は上記の欠点は取り除かれ、ジヨセフソン接合の
幾何学的大きさをいくらでも小さくできるため、
高速スイツチング特性を実現することができる。
しかしながら、第２図ｂからわかるように制御特
性が制御電流Icに対し、φp／Ｌ（ここでＬはイン
ダクタンス１８のインダクタンス値、φpは磁束量
子）の周期で繰り返すため、図中２４，２５の論
理状態を該ゲート回路の零電圧状態、２６，２７
の論理状態を該ゲート回路の電圧状態に設定する
ための、デバイス設計上、およびデバイス製造上
のマージンが狭く、かかる制御特性を有するゲー
ト回路を集積回路として多数個実現することは難
しい。さらに該ゲート回路においては、入力電流
路を３本設けねばならないが、デバイス構造上
各々の制御電流路とインダクタンス１８との磁気
結合度を同一にすることは難しく、ためにデバイ
ス設計が極めて複雑になる。本発明の目的は前記
従来の欠点を解決せしめたジヨセフソン効果を用
いた加算桁上げ信号発生回路を提供することにあ
る。
は上記の欠点は取り除かれ、ジヨセフソン接合の
幾何学的大きさをいくらでも小さくできるため、
高速スイツチング特性を実現することができる。
しかしながら、第２図ｂからわかるように制御特
性が制御電流Icに対し、φp／Ｌ（ここでＬはイン
ダクタンス１８のインダクタンス値、φpは磁束量
子）の周期で繰り返すため、図中２４，２５の論
理状態を該ゲート回路の零電圧状態、２６，２７
の論理状態を該ゲート回路の電圧状態に設定する
ための、デバイス設計上、およびデバイス製造上
のマージンが狭く、かかる制御特性を有するゲー
ト回路を集積回路として多数個実現することは難
しい。さらに該ゲート回路においては、入力電流
路を３本設けねばならないが、デバイス構造上
各々の制御電流路とインダクタンス１８との磁気
結合度を同一にすることは難しく、ためにデバイ
ス設計が極めて複雑になる。本発明の目的は前記
従来の欠点を解決せしめたジヨセフソン効果を用
いた加算桁上げ信号発生回路を提供することにあ
る。
本発明によれば、複数個のジヨセフソン接合と
これらを電気的に結合するインダクタンスとより
なるループ回路を流れるゲート電流の臨界値を、
これと磁気的に結合する２本の入力電流により制
御することで、該ループ回路を零電圧状態から電
圧状態に遷移させ、該ループ回路のゲート電流路
に接続された出力線路にゲート電流を注入するゲ
ート回路を複数個用いて構成される集積回路にお
いて第１の入力電流と第２の入力電流の和の論理
演算を行なう、第１のゲート回路の抵抗終端され
る出力線路を流れる電流と第３の入力電流の積の
論理演算を行なう第２のゲート回路の出力線路
と、前記第１の入力電流と第２の入力電流の積の
論理演算を行なう第３のゲート回路の出力線路と
を抵抗に介して接続し、該抵抗、前記第２のゲー
ト回路の出力線路、または前記第３のゲート回路
の出力線路のいずれかに、抵抗終端された線路を
接続したことを特徴とするジヨセフソン効果を用
いた加算桁上げ信号発生回路が得られる。
これらを電気的に結合するインダクタンスとより
なるループ回路を流れるゲート電流の臨界値を、
これと磁気的に結合する２本の入力電流により制
御することで、該ループ回路を零電圧状態から電
圧状態に遷移させ、該ループ回路のゲート電流路
に接続された出力線路にゲート電流を注入するゲ
ート回路を複数個用いて構成される集積回路にお
いて第１の入力電流と第２の入力電流の和の論理
演算を行なう、第１のゲート回路の抵抗終端され
る出力線路を流れる電流と第３の入力電流の積の
論理演算を行なう第２のゲート回路の出力線路
と、前記第１の入力電流と第２の入力電流の積の
論理演算を行なう第３のゲート回路の出力線路と
を抵抗に介して接続し、該抵抗、前記第２のゲー
ト回路の出力線路、または前記第３のゲート回路
の出力線路のいずれかに、抵抗終端された線路を
接続したことを特徴とするジヨセフソン効果を用
いた加算桁上げ信号発生回路が得られる。
前記本発明によれば高速で動作するとともに、
デバイス設計上、デバイス製造上のマージンを大
きくとることができる。
デバイス設計上、デバイス製造上のマージンを大
きくとることができる。
以下、図面を用いて本発明の説明を行なう。第
３図は本発明のジヨセフソン効果を用いた加算桁
上げ信号発生回路の一実施例を示す図面である。
それぞれ入力信号An、Bnの流れる２本の線路２
８，２９には積の論理演算を行なうインターフエ
ロメター・ゲート回路３０の入力電流路３１，３
２が、続いて和の論理演算を行なうインターフエ
ロメター・ゲート回路３３の入力電流路３４，３
５が順次挿入され、最後に、終端抵抗３６，３７
に接続される。論理An＋Bnに対応する出力電流
の流れる前記インターフエロメター・ゲート回路
３３の出力線路３８は積の論理演算を行なうイン
ターフエロメター・ゲート回路３９の入力電流路
４０が挿入された後、終端抵抗４１に接続され
る。同時に、下位のビツトからの桁上げ信号Co-1
の流れる線路４２には前記ゲート回路３９の他の
入力電流路４３が挿入された後、終端抵抗４４が
接続される。前記インターフエロメター・ゲート
回路３０，３９の出力線路４５，４６は互いに抵
抗４７を介して接続され、さらに抵抗４７にはそ
れぞれ抵抗４８，４９で終端された出力線路５
０，５１が接続される。本実施例では動作マージ
ンを考慮し、前記インターフエロメター・ゲート
回路３３には、第４図ａに示す３個のジヨセフソ
ン接合からなるインターフエロメター・ゲート回
路が用いられ、前記インターフエロメター・ゲー
ト回路３０および３９には第５図ａに示す２個の
ジヨセフソン接合からなるインターフエロメタ
ー・ゲート回路が用いられる。
３図は本発明のジヨセフソン効果を用いた加算桁
上げ信号発生回路の一実施例を示す図面である。
それぞれ入力信号An、Bnの流れる２本の線路２
８，２９には積の論理演算を行なうインターフエ
ロメター・ゲート回路３０の入力電流路３１，３
２が、続いて和の論理演算を行なうインターフエ
ロメター・ゲート回路３３の入力電流路３４，３
５が順次挿入され、最後に、終端抵抗３６，３７
に接続される。論理An＋Bnに対応する出力電流
の流れる前記インターフエロメター・ゲート回路
３３の出力線路３８は積の論理演算を行なうイン
ターフエロメター・ゲート回路３９の入力電流路
４０が挿入された後、終端抵抗４１に接続され
る。同時に、下位のビツトからの桁上げ信号Co-1
の流れる線路４２には前記ゲート回路３９の他の
入力電流路４３が挿入された後、終端抵抗４４が
接続される。前記インターフエロメター・ゲート
回路３０，３９の出力線路４５，４６は互いに抵
抗４７を介して接続され、さらに抵抗４７にはそ
れぞれ抵抗４８，４９で終端された出力線路５
０，５１が接続される。本実施例では動作マージ
ンを考慮し、前記インターフエロメター・ゲート
回路３３には、第４図ａに示す３個のジヨセフソ
ン接合からなるインターフエロメター・ゲート回
路が用いられ、前記インターフエロメター・ゲー
ト回路３０および３９には第５図ａに示す２個の
ジヨセフソン接合からなるインターフエロメタ
ー・ゲート回路が用いられる。
第４図ｂは前記インターフエロメター・ゲート
回路３３の制御特性を示したものである。該ゲー
ト回路にはゲート電流Ig1が示されている。入力
信号An、Bnがともに論理０の状態、即ち２本の
入力電流路５２，５３ともに入力電流が流れてい
ない状態は図中５４で表わされ、該ゲート回路は
零電圧状態にあり、出力線路５５には出力電流は
流れていない。入力信号An、Bnのうち、どちら
かが論理１の状態、即ち入力電流路５２，５３の
どちらかに入力電流Ic1が流れている状態は図中
５６で、またAn、Bnとも論理１の状態のときは
図中５７で表わされ、ともに該ゲート回路は電圧
状態にあり、出力線路５４に出力電流が流れ込
む。
回路３３の制御特性を示したものである。該ゲー
ト回路にはゲート電流Ig1が示されている。入力
信号An、Bnがともに論理０の状態、即ち２本の
入力電流路５２，５３ともに入力電流が流れてい
ない状態は図中５４で表わされ、該ゲート回路は
零電圧状態にあり、出力線路５５には出力電流は
流れていない。入力信号An、Bnのうち、どちら
かが論理１の状態、即ち入力電流路５２，５３の
どちらかに入力電流Ic1が流れている状態は図中
５６で、またAn、Bnとも論理１の状態のときは
図中５７で表わされ、ともに該ゲート回路は電圧
状態にあり、出力線路５４に出力電流が流れ込
む。
第５図ｂはインターフエロメター・ゲート回路
３０，３９の制御特性を示したものである。該ゲ
ート回路にはゲート電流Ig1が流されている。入
力信号An、Bnがともに論理０の状態は図中５８
で、また入力信号An、Bnのうちどちらか一方が
論理１の状態は図中５９で表わされ、ともに、該
ゲート回路は零電圧状態にあり、出力線路６０に
は出力電流は流れていない。入力信号An、Bnが
ともに論理１の状態は図中６１で表わされ、該ゲ
ート回路は電圧状態にあり、出力線路６０にゲー
ト電流Ig1が出力電流として流れ込む。
３０，３９の制御特性を示したものである。該ゲ
ート回路にはゲート電流Ig1が流されている。入
力信号An、Bnがともに論理０の状態は図中５８
で、また入力信号An、Bnのうちどちらか一方が
論理１の状態は図中５９で表わされ、ともに、該
ゲート回路は零電圧状態にあり、出力線路６０に
は出力電流は流れていない。入力信号An、Bnが
ともに論理１の状態は図中６１で表わされ、該ゲ
ート回路は電圧状態にあり、出力線路６０にゲー
ト電流Ig1が出力電流として流れ込む。
第３図の桁上げ信号発生回路においては、前記
インターフエロメター・ゲート回路３０の出力線
路４６には入力信号An、Bnの横の信号An、Bn
が流れる。また前記インターフエロメター・ゲー
ト回路３３の出力線路３８には入力信号An、Bn
の和の信号An＋Bnが流され、これが前記インタ
ーフエロメター・ゲート回路３９の入力信号とな
る。
インターフエロメター・ゲート回路３０の出力線
路４６には入力信号An、Bnの横の信号An、Bn
が流れる。また前記インターフエロメター・ゲー
ト回路３３の出力線路３８には入力信号An、Bn
の和の信号An＋Bnが流され、これが前記インタ
ーフエロメター・ゲート回路３９の入力信号とな
る。
該インターフエロメター・ゲート回路３９の他
の入力信号は下位ビツトからの桁上げ信号Co-1で
あるので、出力線路４５には（An＋Bn）・Co-1
の出力電流が流れることになる。ここで出力線路
４５，４６を結ぶ抵抗４７が前記終端抵抗４８，
４９よりも十分小さな抵抗値をもつように設計し
ておけば、前記ゲート回路３０，３９のどちらか
一方が電圧状態に遷移した場合、出力電流は前記
抵抗４７を通り、もう一方のゲート回路に注入さ
れ、そのゲート回路を電圧状態に遷移させる。こ
のとき一方のゲート回路、例えばゲート回路３０
が電圧状態に遷移するときはAn・Bn＝１のと
き、即ちAn＝１、Bn＝１の入力状態のときであ
る。従つて他方のゲート回路３９の入力線路を流
れる入力信号An＋Bnは論理１となり、ゲート回
路３９では入力電流路４０に入力電流が流れてい
る状態にある。また逆にゲート回路３９が電圧状
態に遷移するときはAn＋Bn＝１、Co-1＝１の入
力状態のときなので、他方のゲート回路３０の入
力電流路を流れる入力信号An、Bnはどちらかが
論理１となり、ゲート回路３０ではどちらか１本
の入力電流路に入力電流の流れている状態にあ
る。従つて前記抵抗４７を通してデート電流の注
入されるゲート回路の動作点は第５図ｂの６２で
表わされる状態となる。上記の説明により同図６
３に示す状態への遷移はあり得ないので、該ゲー
ト回路の、抵抗４７を通して注入されるゲート電
流に対する感度を大きく取ることが可能で、動作
マージンが広く、高速動作の可能なゲート回路が
実現できる。
の入力信号は下位ビツトからの桁上げ信号Co-1で
あるので、出力線路４５には（An＋Bn）・Co-1
の出力電流が流れることになる。ここで出力線路
４５，４６を結ぶ抵抗４７が前記終端抵抗４８，
４９よりも十分小さな抵抗値をもつように設計し
ておけば、前記ゲート回路３０，３９のどちらか
一方が電圧状態に遷移した場合、出力電流は前記
抵抗４７を通り、もう一方のゲート回路に注入さ
れ、そのゲート回路を電圧状態に遷移させる。こ
のとき一方のゲート回路、例えばゲート回路３０
が電圧状態に遷移するときはAn・Bn＝１のと
き、即ちAn＝１、Bn＝１の入力状態のときであ
る。従つて他方のゲート回路３９の入力線路を流
れる入力信号An＋Bnは論理１となり、ゲート回
路３９では入力電流路４０に入力電流が流れてい
る状態にある。また逆にゲート回路３９が電圧状
態に遷移するときはAn＋Bn＝１、Co-1＝１の入
力状態のときなので、他方のゲート回路３０の入
力電流路を流れる入力信号An、Bnはどちらかが
論理１となり、ゲート回路３０ではどちらか１本
の入力電流路に入力電流の流れている状態にあ
る。従つて前記抵抗４７を通してデート電流の注
入されるゲート回路の動作点は第５図ｂの６２で
表わされる状態となる。上記の説明により同図６
３に示す状態への遷移はあり得ないので、該ゲー
ト回路の、抵抗４７を通して注入されるゲート電
流に対する感度を大きく取ることが可能で、動作
マージンが広く、高速動作の可能なゲート回路が
実現できる。
上記の動作の結果、前記ゲート回路３０，３９
の両方のゲート電流Ig1が出力線路５０，５１を
通つて、終端抵抗４８，４９に流れることにな
る。従つて線路５０，５１に現われる出力信号は
前記出力線路４５、および４６に現われる出力信
号の和である（An＋Bn）・Co-1＋An・Bnとな
り、これで前記(1)式に示す桁上げ信号Cnが得ら
れたことになる。
の両方のゲート電流Ig1が出力線路５０，５１を
通つて、終端抵抗４８，４９に流れることにな
る。従つて線路５０，５１に現われる出力信号は
前記出力線路４５、および４６に現われる出力信
号の和である（An＋Bn）・Co-1＋An・Bnとな
り、これで前記(1)式に示す桁上げ信号Cnが得ら
れたことになる。
本実施例のジヨセフソン効果を用いた加算桁上
げ信号発生回路が高速動作可能な理由は以下の如
くである。
げ信号発生回路が高速動作可能な理由は以下の如
くである。
(1) ジヨセフソン接合の幾何学的大きさに制限の
ないインターフエロメター・ゲート回路が用い
られるため、小さな接合面積を有するジヨセフ
ソン接合を形成する技術の許すかぎりの高速化
が可能である。
ないインターフエロメター・ゲート回路が用い
られるため、小さな接合面積を有するジヨセフ
ソン接合を形成する技術の許すかぎりの高速化
が可能である。
(2) 下位ビツトからの桁上げ信号Co-1を待つて桁
上げ信号Cnを発明する場合、前記インターフ
エロメター・ゲート回路３０，３９が終端抵抗
４８，４９よりも十分小さな抵抗値をもつ前記
抵抗４７を介して直接電流を注入する形で接続
されているため、前記ゲート回路３９が電圧状
態に遷移し、続いて前記ゲート回路３０を電圧
状態に遷移させ、出力線路５０，５１に桁上げ
信号の出力Cnが現われるに要する時間は、２
ゲート分の構成にもかかわらず、施んど１ゲー
ト分の時間遅れしか要しない。
上げ信号Cnを発明する場合、前記インターフ
エロメター・ゲート回路３０，３９が終端抵抗
４８，４９よりも十分小さな抵抗値をもつ前記
抵抗４７を介して直接電流を注入する形で接続
されているため、前記ゲート回路３９が電圧状
態に遷移し、続いて前記ゲート回路３０を電圧
状態に遷移させ、出力線路５０，５１に桁上げ
信号の出力Cnが現われるに要する時間は、２
ゲート分の構成にもかかわらず、施んど１ゲー
ト分の時間遅れしか要しない。
(3) 桁上げ信号Cnを発生させるに必要な下位ビ
ツトからの入力信号Co-1は、前記ゲート回路３
９の入力信号になつているだけなのでフアン・
アウト・遅延がなく、下位ビツトから上位ビツ
トへ高速に桁上げ信号が伝播していく。
ツトからの入力信号Co-1は、前記ゲート回路３
９の入力信号になつているだけなのでフアン・
アウト・遅延がなく、下位ビツトから上位ビツ
トへ高速に桁上げ信号が伝播していく。
(4) 前記ゲート回路３０，３９の出力線路が前記
抵抗４７で結ばれ、そこから桁上げ信号Cnを
取り出しているため、出力線路５０，５１を並
列に設けることができ、一方の出力線路をより
上位のビツトのための桁上げ信号発生に、もう
一方の出力線路を前記(1)式の和信号Snを発生
させるために使えるため、桁上げ信号Cn発生
後、フアン・アウト遅延なく、和信号Snを発
生させることができる。
抵抗４７で結ばれ、そこから桁上げ信号Cnを
取り出しているため、出力線路５０，５１を並
列に設けることができ、一方の出力線路をより
上位のビツトのための桁上げ信号発生に、もう
一方の出力線路を前記(1)式の和信号Snを発生
させるために使えるため、桁上げ信号Cn発生
後、フアン・アウト遅延なく、和信号Snを発
生させることができる。
また、本実施例では、第２図の従来例と異なり
２入力のインターフエロメター・ゲート回路を使
用しているため、デバイス設計上、デバイス製造
上のマージンが広くとれ、また各々の入力線路と
ループ回路のインダクタンスの磁気結合度を同一
にすることができるため、設計が容易である。
２入力のインターフエロメター・ゲート回路を使
用しているため、デバイス設計上、デバイス製造
上のマージンが広くとれ、また各々の入力線路と
ループ回路のインダクタンスの磁気結合度を同一
にすることができるため、設計が容易である。
なお、本実施例においては、ゲート回路３３に
は３個のジヨセフソン接合を用いたインターフエ
ロメター・ゲート回路を、ゲート回路３０，３９
には２個のジヨセフソン接合よりなるインターフ
エロメター・ゲート回路を用いたが、これに限る
ものではなく、ゲート回路には任意の複数個のジ
ヨセフソン接合よりなるインターフエロメター・
ゲート回路を用いてよい。
は３個のジヨセフソン接合を用いたインターフエ
ロメター・ゲート回路を、ゲート回路３０，３９
には２個のジヨセフソン接合よりなるインターフ
エロメター・ゲート回路を用いたが、これに限る
ものではなく、ゲート回路には任意の複数個のジ
ヨセフソン接合よりなるインターフエロメター・
ゲート回路を用いてよい。
第１図はインライン・ゲート回路を用いた従来
のジヨセフソン効果を用いた加算桁上げ信号発生
回路で、ａは回路図、ｂは該ゲート回路の制御特
性を示す。第２図はインターフエロメター・ゲー
ト回路を用いた従来のジヨセフソン効果を用いた
加算桁上げ信号発生回路でａは回路図、ｂは該ゲ
ート回路の制御の特性を示す。第３図は本発明の
ジヨセフソン効果を用いた加算桁上げ信号発生回
路の一実施例を示したものである。第４図および
第５図は第３図の実施例に用いられるインターフ
エロメター・ゲート回路を説明するための図で、
それぞれａは回路図、ｂは該ゲート回路の制御特
性を示す。 図において、１０，１１，１２，１９，２０，
２１，３１，３２，３４，３５，５２，５３は入
力電流路、１３，１６，１７はジヨセフソン接
合、１４，４７は抵抗、１５，２３，３８，４
５，４６，５４，５５，６０は出力線路、３０，
３３，３９はインターフエロメター・ゲート回
路、４８，４９は終端抵抗を示す。
のジヨセフソン効果を用いた加算桁上げ信号発生
回路で、ａは回路図、ｂは該ゲート回路の制御特
性を示す。第２図はインターフエロメター・ゲー
ト回路を用いた従来のジヨセフソン効果を用いた
加算桁上げ信号発生回路でａは回路図、ｂは該ゲ
ート回路の制御の特性を示す。第３図は本発明の
ジヨセフソン効果を用いた加算桁上げ信号発生回
路の一実施例を示したものである。第４図および
第５図は第３図の実施例に用いられるインターフ
エロメター・ゲート回路を説明するための図で、
それぞれａは回路図、ｂは該ゲート回路の制御特
性を示す。 図において、１０，１１，１２，１９，２０，
２１，３１，３２，３４，３５，５２，５３は入
力電流路、１３，１６，１７はジヨセフソン接
合、１４，４７は抵抗、１５，２３，３８，４
５，４６，５４，５５，６０は出力線路、３０，
３３，３９はインターフエロメター・ゲート回
路、４８，４９は終端抵抗を示す。
Claims (1)
- １ 複数個のジヨセフソン接合と、これらを電気
的に結合するインダクタンスとよりなるループ回
路を流れるゲート電流の臨界値を、これと磁気的
に結合する２本の入力電流により制御すること
で、該ループ回路を零電圧状態から電圧状態に遷
移させ、該ループ回路のゲート電流路に接続され
た出力線路にゲート電流を注入するゲート回路を
複数個用いて構成される集積回路において、第１
の入力電流と第２の入力電流の和の論理演算を行
なう第１のゲート回路の抵抗終端される出力線路
を流れる電流と第３の入力電流の積の論理演算を
行なう第２のゲート回路の出力線路と、前記第１
の入力電流と前記第２の入力電流の積の論理演算
を行なう第３のゲート回路の出力線路とを、抵抗
を介して接続し、該抵抗、前記第２のゲート回路
の出力線路、または前記第３のゲート回路の出力
線路のいずれかに、抵抗終端された出力線路を接
続したことを特徴とする加算桁上げ信号発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145312A JPS5846438A (ja) | 1981-09-14 | 1981-09-14 | ジヨセフソン効果を用いた加算桁上げ信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145312A JPS5846438A (ja) | 1981-09-14 | 1981-09-14 | ジヨセフソン効果を用いた加算桁上げ信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846438A JPS5846438A (ja) | 1983-03-17 |
| JPH0211928B2 true JPH0211928B2 (ja) | 1990-03-16 |
Family
ID=15382237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56145312A Granted JPS5846438A (ja) | 1981-09-14 | 1981-09-14 | ジヨセフソン効果を用いた加算桁上げ信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846438A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079825A (ja) * | 1983-10-07 | 1985-05-07 | Agency Of Ind Science & Technol | 超電導和信号発生回路およびそれを用いた超電導演算回路 |
-
1981
- 1981-09-14 JP JP56145312A patent/JPS5846438A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5846438A (ja) | 1983-03-17 |
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