JPS6347286B2 - - Google Patents
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- JPS6347286B2 JPS6347286B2 JP57046023A JP4602382A JPS6347286B2 JP S6347286 B2 JPS6347286 B2 JP S6347286B2 JP 57046023 A JP57046023 A JP 57046023A JP 4602382 A JP4602382 A JP 4602382A JP S6347286 B2 JPS6347286 B2 JP S6347286B2
- Authority
- JP
- Japan
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- gate
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- terminal
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- 230000005668 Josephson effect Effects 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/38—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of superconductive devices
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、ジヨセフソン効果素子を用いた、ジ
ヨセフソン否定ラツチ回路に関する。
ヨセフソン否定ラツチ回路に関する。
近年、低消費電力、高速スイツチングを行うこ
とのできる電子素子として、ジヨセフソン効果素
子は、超高速コンピユーターのスイツチング素子
として期待されている。
とのできる電子素子として、ジヨセフソン効果素
子は、超高速コンピユーターのスイツチング素子
として期待されている。
高い入力感度をもち、かつ、微細化が可能なジ
ヨセフソン素子を用いたスイツチングゲートとし
て、四個のジヨセフソン効果素子を用いて一つの
閉ループ線路を形成するスイツチング回路がこれ
までに提案されている（特願昭54−108129号）。
ヨセフソン素子を用いたスイツチングゲートとし
て、四個のジヨセフソン効果素子を用いて一つの
閉ループ線路を形成するスイツチング回路がこれ
までに提案されている（特願昭54−108129号）。
本発明の理解のために、このスイツチング回路
について先ず説明する。
について先ず説明する。
この発明は、第１図に示すように四個のジヨセ
フソン効果素子J1，J2，J3，J4（一対の超電導線
路１，１を薄い絶縁層２を介して対向させた構
造）で閉ループ線路３を作り、この閉ループ線路
３中で素子間の異なる二点にゲート入力端子PG、
アース側端子PEを設けた上で、この二点とは異
なる位置でアース側端子PEから見て素子数が非
対称となる一点に制御入力端子PCを設けたもの
である。なお、図中、４は線路、５は抵抗を示
す。これにより、ゲート入力端子から供給される
ゲート電流により、閉ループ中の各ジヨセフソン
効果素子を零電圧状態でバイアスしておいて制御
端子に制御電流を加えることにより、４つのジヨ
セフソン効果素子を互いの量子干渉効果により高
い入力感度を持つて零電圧状態から電圧状態に遷
移させ、例えばゲート入力端子に接続した抵抗に
電流を流させて目的のスイツチング機構を果たす
ことができるのである。
フソン効果素子J1，J2，J3，J4（一対の超電導線
路１，１を薄い絶縁層２を介して対向させた構
造）で閉ループ線路３を作り、この閉ループ線路
３中で素子間の異なる二点にゲート入力端子PG、
アース側端子PEを設けた上で、この二点とは異
なる位置でアース側端子PEから見て素子数が非
対称となる一点に制御入力端子PCを設けたもの
である。なお、図中、４は線路、５は抵抗を示
す。これにより、ゲート入力端子から供給される
ゲート電流により、閉ループ中の各ジヨセフソン
効果素子を零電圧状態でバイアスしておいて制御
端子に制御電流を加えることにより、４つのジヨ
セフソン効果素子を互いの量子干渉効果により高
い入力感度を持つて零電圧状態から電圧状態に遷
移させ、例えばゲート入力端子に接続した抵抗に
電流を流させて目的のスイツチング機構を果たす
ことができるのである。
本発明のジヨセフソン否定ラツチ回路は、この
ゲートのスイツチング特性を外部に接続した抵抗
とジヨセフソン効果素子によつて制御し、安定
で、広い動作マージンを有する否定及びラツチ機
能をもつ回路を構成することにより、ジヨセフソ
ン超高速コンピユータの否定論理回路への応用並
びにA/D（アナログ→デイジタル）コンバータ
ー等への応用可能なジヨセフソン否定ラツチ回路
の提供を目的としてなされたものである。以下本
発明について図に基づき説明する。
ゲートのスイツチング特性を外部に接続した抵抗
とジヨセフソン効果素子によつて制御し、安定
で、広い動作マージンを有する否定及びラツチ機
能をもつ回路を構成することにより、ジヨセフソ
ン超高速コンピユータの否定論理回路への応用並
びにA/D（アナログ→デイジタル）コンバータ
ー等への応用可能なジヨセフソン否定ラツチ回路
の提供を目的としてなされたものである。以下本
発明について図に基づき説明する。
第２図は、本発明のジヨセフソン否定ラツチ回
路の構成図である。四個のジヨセフソン効果素子
（J1，J2，J3，J4）で一個の閉ループ線路を形成
し、この閉ループ線路の中で、素子間線路の向か
い合う異なる二点にゲート入力端子Ｇ、アース端
子Ｅを設けた上で、この二点とは異なる対称な一
点に、制御入力端子Ｃを設けたスイツチング回路
（以下4JLゲートと略す）の信号入力端子Ｓと、
制御入力端子Ｃ間に一個のジヨセフソン効果素子
JAを接続し、さらに、ゲート入力端子Ｇと信号入
力端子Ｓ間に二本の抵抗RG1，RG2を直列に接続
し、この二つの抵抗RG1，RG2間よりタイミング
入力端子Ｔを設け、さらに、信号入力端子Ｓとア
ース端子Ｅの間に一本の抵抗RSを接続したこと
を特徴とした回路である。
路の構成図である。四個のジヨセフソン効果素子
（J1，J2，J3，J4）で一個の閉ループ線路を形成
し、この閉ループ線路の中で、素子間線路の向か
い合う異なる二点にゲート入力端子Ｇ、アース端
子Ｅを設けた上で、この二点とは異なる対称な一
点に、制御入力端子Ｃを設けたスイツチング回路
（以下4JLゲートと略す）の信号入力端子Ｓと、
制御入力端子Ｃ間に一個のジヨセフソン効果素子
JAを接続し、さらに、ゲート入力端子Ｇと信号入
力端子Ｓ間に二本の抵抗RG1，RG2を直列に接続
し、この二つの抵抗RG1，RG2間よりタイミング
入力端子Ｔを設け、さらに、信号入力端子Ｓとア
ース端子Ｅの間に一本の抵抗RSを接続したこと
を特徴とした回路である。
本発明の回路の動作について順次説明する。
最初に、ジヨセフソン効果素子JA，J1，J2，
J3，J4がすべて超電導状態にあり、次いで信号入
力端子Ｓより入力信号電流Sが入力している場
合の動作について説明する。
J3，J4がすべて超電導状態にあり、次いで信号入
力端子Ｓより入力信号電流Sが入力している場
合の動作について説明する。
信号入力端子Ｓより入力信号電流Sが供給さ
れると、ジヨセフソン効果素子J1及びJ2がスイツ
チする前に、ジヨセフソン効果素子JAがスイツチ
して高抵抗状態になる。このとき、入力信号電流
SはRG1≫RS、RG2≫RSの条件では、殆ど閾値制
御抵抗RSを通じて、アース端子Ｅへと流れる。
この状態でタイミング信号電流Tが入力すると、
抵抗RG1とRG2によつて分割される電流のうち、
抵抗RG2に流れる電流は、すでに高抵抗状態にス
イツチしているジヨセフソン効果素子JAによつて
阻止され、4JLゲートには流れ込むことができ
ず、閾値制御抵抗RSを通じて、アース端子Ｅへ
と流れる。
れると、ジヨセフソン効果素子J1及びJ2がスイツ
チする前に、ジヨセフソン効果素子JAがスイツチ
して高抵抗状態になる。このとき、入力信号電流
SはRG1≫RS、RG2≫RSの条件では、殆ど閾値制
御抵抗RSを通じて、アース端子Ｅへと流れる。
この状態でタイミング信号電流Tが入力すると、
抵抗RG1とRG2によつて分割される電流のうち、
抵抗RG2に流れる電流は、すでに高抵抗状態にス
イツチしているジヨセフソン効果素子JAによつて
阻止され、4JLゲートには流れ込むことができ
ず、閾値制御抵抗RSを通じて、アース端子Ｅへ
と流れる。
他方、抵抗RG1に流れる電流はゲート入力端子
Ｇより4JLゲートに流れるが、制御入力端子Ｃよ
りの制御電流は、前記動作によつて阻止されるた
め、4JLゲートはスイツチしない。
Ｇより4JLゲートに流れるが、制御入力端子Ｃよ
りの制御電流は、前記動作によつて阻止されるた
め、4JLゲートはスイツチしない。
次に、入力信号電流Sが入力していない時に、
タイミング入力信号電流Tが入力された場合の
動作について説明する。
タイミング入力信号電流Tが入力された場合の
動作について説明する。
タイミング入力信号電流Tのうち抵抗RG1に流
れる電流は、ゲート入力端子Ｇより4JLゲートに
入力される。同時に、抵抗RG2に流れる電流は、
素子JAを通じて4JLゲートの制御入力端子Ｃより
入力する。4JLゲートは、ゲート入力端子Ｇより
の電流と同時に制御入力端子Ｃより制御電流が存
在するとき、制御電流に対してゲインを持つた
め、素子JAに流れる電流が素子の臨界電流より小
さい場合でも十分に4JLゲートをスイツチさせる
ことができる。この結果、抵抗RG1により4JLゲ
ートのゲート入力端子Ｇに入力していた電流は、
負荷抵抗RLへと流出することになる。
れる電流は、ゲート入力端子Ｇより4JLゲートに
入力される。同時に、抵抗RG2に流れる電流は、
素子JAを通じて4JLゲートの制御入力端子Ｃより
入力する。4JLゲートは、ゲート入力端子Ｇより
の電流と同時に制御入力端子Ｃより制御電流が存
在するとき、制御電流に対してゲインを持つた
め、素子JAに流れる電流が素子の臨界電流より小
さい場合でも十分に4JLゲートをスイツチさせる
ことができる。この結果、抵抗RG1により4JLゲ
ートのゲート入力端子Ｇに入力していた電流は、
負荷抵抗RLへと流出することになる。
このような動作をまとめると、本発明の回路に
おいて、入力信号電流Sが入力している時にタ
イミング信号電流Tが入力する場合には4JLゲ
ートはスイツチしないで出力“０”の状態とな
り、入力信号電流Sが入力していない時にタイ
ミング入力信号電流Tが入力する場合には、
4JLゲートがスイツチして出力“１”の状態とな
ることがわかる。このため、本回路はタイミング
付否定回路として用いることができる。また、こ
れらの動作において、タイミング入力信号電流が
入力したあとで、入力信号電流Sの状態が変化
しても、出力は変化しない。このため、本回路
は、タイミングＴにおける入力端子に入力されて
いる信号の状態を否定の形でラツチする回路とい
うこともできる。即ち、入力信号をタイミング信
号の立ち上がりの瞬間で読み出し、その後の入力
信号の変化に影響を受けることなく、読み出した
信号の否定信号を保持し、出力することができ
る。
おいて、入力信号電流Sが入力している時にタ
イミング信号電流Tが入力する場合には4JLゲ
ートはスイツチしないで出力“０”の状態とな
り、入力信号電流Sが入力していない時にタイ
ミング入力信号電流Tが入力する場合には、
4JLゲートがスイツチして出力“１”の状態とな
ることがわかる。このため、本回路はタイミング
付否定回路として用いることができる。また、こ
れらの動作において、タイミング入力信号電流が
入力したあとで、入力信号電流Sの状態が変化
しても、出力は変化しない。このため、本回路
は、タイミングＴにおける入力端子に入力されて
いる信号の状態を否定の形でラツチする回路とい
うこともできる。即ち、入力信号をタイミング信
号の立ち上がりの瞬間で読み出し、その後の入力
信号の変化に影響を受けることなく、読み出した
信号の否定信号を保持し、出力することができ
る。
次に、この動作を保障する条件について説明す
る。
る。
第３図は、本発明の回路中の4JLゲートに、制
御入力端子Ｃより電流Cを入力したあと、ゲー
ト入力端子Ｇより電流Gを入力した場合の閾値
特性図である。閾値特性図においては斜線の部分
はゲート出力が“０電圧”状態を、その他の部分
がゲート出力“電圧”状態を示している。
御入力端子Ｃより電流Cを入力したあと、ゲー
ト入力端子Ｇより電流Gを入力した場合の閾値
特性図である。閾値特性図においては斜線の部分
はゲート出力が“０電圧”状態を、その他の部分
がゲート出力“電圧”状態を示している。
第４図は、本発明による回路（第２図示）にお
いて、信号入力端子Ｓより入力信号電流Sを入
力し、次いで、ゲート入力端子Ｇより電流Gを
直接入力した場合の閾値特性図である。これらの
閾値特性を用いて、第２図の回路における閾値特
性が導びかれる。
いて、信号入力端子Ｓより入力信号電流Sを入
力し、次いで、ゲート入力端子Ｇより電流Gを
直接入力した場合の閾値特性図である。これらの
閾値特性を用いて、第２図の回路における閾値特
性が導びかれる。
第５図は、本発明による回路（第２図示）にお
いて、信号入力端子Ｓより入力信号電流Sを入
力し、次いで、タイミング入力端子Ｔよりタイミ
ング入力信号電流Tを入力した時の閾値特性図
である。第５図のａ点は、入力信号電流Sが供
給されず、タイミング入力信号電流Tのみが供
給された場合の動作点である。この場合には、こ
の回路はスイツチする。しかしながら、ｂ点では
入力信号電流Sがあり、かつ、同じレベルのタ
イミング入力信号電流Tがあるにもかかわらず
スイツチしない。タイミング入力信号電流Tが
入力したあと、入力信号電流Sが変化した場合
の動作は、この閾値特性上では見ることができな
い。タイミング入力信号電流が一度入力して保持
された場合の動作を次に説明する。
いて、信号入力端子Ｓより入力信号電流Sを入
力し、次いで、タイミング入力端子Ｔよりタイミ
ング入力信号電流Tを入力した時の閾値特性図
である。第５図のａ点は、入力信号電流Sが供
給されず、タイミング入力信号電流Tのみが供
給された場合の動作点である。この場合には、こ
の回路はスイツチする。しかしながら、ｂ点では
入力信号電流Sがあり、かつ、同じレベルのタ
イミング入力信号電流Tがあるにもかかわらず
スイツチしない。タイミング入力信号電流Tが
入力したあと、入力信号電流Sが変化した場合
の動作は、この閾値特性上では見ることができな
い。タイミング入力信号電流が一度入力して保持
された場合の動作を次に説明する。
入力信号電流Sが供給されていないときに、
タイミング入力信号電流Tが入力されると、
4JLゲートがスイツチしてタイミング入力信号電
流Tの抵抗RG1を通じて流れる電流1が出力抵
抗RLへと流れる。この時、入力信号端子Ｓに入
力信号電流Sが入力しても、4JLゲートはすでに
スイツチして“電圧”状態となつているため、入
力信号電流Sは抵抗RSを通じてアース端子Ｅに
流れ、4JLゲートは依然として“電圧”状態であ
るため、出力には影響を与えない。入力信号電流
Sが供給されているときにタイミング入力信号
電流Tを入力する場合には、ジヨセフソン効果
素子JAはすでにスイツチして、高抵抗状態となつ
ており、4JLゲートの制御入力端子Ｃには電流が
流れることができないため、抵抗RSにはタイミ
ング信号電流Tと入力信号電流Sの両方の電流
が流れることになる。従つて、この時4JLゲート
は“０電圧”状態である。4JLゲートが“０電
圧”状態で、入力信号電流Sがなくなつた場合
には、素子JAはタイミング入力信号電流Tによ
つてスイツチ状態にラツチされるため、4JLゲー
トは依然として“０電圧”状態であり、出力には
影響を与えない。これらの動作を保障する動作領
域は、第５図において、入力信号電流Sについ
て、ｃ点以上の値、タイミング入力信号電流T
についてｄ点よりｅ点までとなつている。
タイミング入力信号電流Tが入力されると、
4JLゲートがスイツチしてタイミング入力信号電
流Tの抵抗RG1を通じて流れる電流1が出力抵
抗RLへと流れる。この時、入力信号端子Ｓに入
力信号電流Sが入力しても、4JLゲートはすでに
スイツチして“電圧”状態となつているため、入
力信号電流Sは抵抗RSを通じてアース端子Ｅに
流れ、4JLゲートは依然として“電圧”状態であ
るため、出力には影響を与えない。入力信号電流
Sが供給されているときにタイミング入力信号
電流Tを入力する場合には、ジヨセフソン効果
素子JAはすでにスイツチして、高抵抗状態となつ
ており、4JLゲートの制御入力端子Ｃには電流が
流れることができないため、抵抗RSにはタイミ
ング信号電流Tと入力信号電流Sの両方の電流
が流れることになる。従つて、この時4JLゲート
は“０電圧”状態である。4JLゲートが“０電
圧”状態で、入力信号電流Sがなくなつた場合
には、素子JAはタイミング入力信号電流Tによ
つてスイツチ状態にラツチされるため、4JLゲー
トは依然として“０電圧”状態であり、出力には
影響を与えない。これらの動作を保障する動作領
域は、第５図において、入力信号電流Sについ
て、ｃ点以上の値、タイミング入力信号電流T
についてｄ点よりｅ点までとなつている。
本発明により得られる効果を挙げると
(1) 入力信号をタイミング信号の立ち上がりの瞬
間で読み出し、その後の入力信号の変化に影響
を受けることなく、読み出した信号の否定信号
を保持ち、出力することができる。
間で読み出し、その後の入力信号の変化に影響
を受けることなく、読み出した信号の否定信号
を保持ち、出力することができる。
(2) 組み合わせ論理回路におけるタイミング付き
否定ゲートとして使用することができる。
否定ゲートとして使用することができる。
(3) 広い動作領域を有する。
ということになる。
以上述べたように、本発明は五つのジヨセフソ
ン効果素子と三つの抵抗により、安定で、かつ、
その動作領域の広い否定ラツチ回路を提供するこ
とができる。従つて、ジヨセフソン効果素子を利
用する高密度、超高速のジヨセフソンコンピユー
ター等の論理回路に寄与するところ極めて大なる
ものがある。
ン効果素子と三つの抵抗により、安定で、かつ、
その動作領域の広い否定ラツチ回路を提供するこ
とができる。従つて、ジヨセフソン効果素子を利
用する高密度、超高速のジヨセフソンコンピユー
ター等の論理回路に寄与するところ極めて大なる
ものがある。
第１図は先に提案されているスイツチング回路
（4JLゲート）（特願昭54−108129号）の概略構成
図、第２図は本発明の原理的回路図、第３図は
4JLゲートのスイツチング閾値特性図、第４図は
本発明回路中における信号入力端子とゲート入力
端子より電流を注入したときのスイツチング閾値
特性図、第５図は本発明回路の信号入力端子に電
流を入力してから、タイミング入力端子に電流を
入力した時のスイツチング閾値特性図である。 図中、１は超電導線路、２は絶縁層、３は閉ル
ープ線路、４は線路、５は抵抗、JA，J1，J2，
J3，J4はジヨセフソン効果素子、Ｇはゲート入力
端子、Ｃは制御入力端子、Ｅはアース端子、RG
１，RG2は夫々タイミング分割抵抗、RSは閾値制御
抵抗、Ｔはタイミング入力端子、Ｓは信号入力端
子、RLは負荷抵抗である。
（4JLゲート）（特願昭54−108129号）の概略構成
図、第２図は本発明の原理的回路図、第３図は
4JLゲートのスイツチング閾値特性図、第４図は
本発明回路中における信号入力端子とゲート入力
端子より電流を注入したときのスイツチング閾値
特性図、第５図は本発明回路の信号入力端子に電
流を入力してから、タイミング入力端子に電流を
入力した時のスイツチング閾値特性図である。 図中、１は超電導線路、２は絶縁層、３は閉ル
ープ線路、４は線路、５は抵抗、JA，J1，J2，
J3，J4はジヨセフソン効果素子、Ｇはゲート入力
端子、Ｃは制御入力端子、Ｅはアース端子、RG
１，RG2は夫々タイミング分割抵抗、RSは閾値制御
抵抗、Ｔはタイミング入力端子、Ｓは信号入力端
子、RLは負荷抵抗である。
Claims (1)
- １ 一対の超電導線路を絶縁層を介して対向させ
てなるジヨセフソン効果素子を四個用いて閉ルー
プ線路を形成し、該閉ループ線路中の対向して異
なる二点にゲート入力端子及びアース端子を設け
ると共に、該二点とは異なる非対称な一点に制御
電流を入力するための制御入力端子を、該四つの
ジヨセフソン効果素子とは別の一つのジヨセフソ
ン効果素子を介して設け、さらに、前記ゲート入
力端子と制御入力端子間に二本の異なる抵抗を直
列に接続し、該二本の抵抗間よりタイミング制御
端子を設け、前記制御入力端子とアース端子間に
一本の抵抗を接続して成ることを特徴とするジヨ
セフソン否定ラツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57046023A JPS58162132A (ja) | 1982-03-23 | 1982-03-23 | ジヨセフソン否定ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57046023A JPS58162132A (ja) | 1982-03-23 | 1982-03-23 | ジヨセフソン否定ラツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58162132A JPS58162132A (ja) | 1983-09-26 |
| JPS6347286B2 true JPS6347286B2 (ja) | 1988-09-21 |
Family
ID=12735447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57046023A Granted JPS58162132A (ja) | 1982-03-23 | 1982-03-23 | ジヨセフソン否定ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58162132A (ja) |
-
1982
- 1982-03-23 JP JP57046023A patent/JPS58162132A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58162132A (ja) | 1983-09-26 |
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