JPS622732B2 - - Google Patents
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- JPS622732B2 JPS622732B2 JP56017681A JP1768181A JPS622732B2 JP S622732 B2 JPS622732 B2 JP S622732B2 JP 56017681 A JP56017681 A JP 56017681A JP 1768181 A JP1768181 A JP 1768181A JP S622732 B2 JPS622732 B2 JP S622732B2
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- 230000008901 benefit Effects 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
- H03K19/1956—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current using an inductorless circuit
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、ジヨセフソン接合を用いた高速低電
力な論理回路に関するものである。
力な論理回路に関するものである。
従来の超伝導論理回路としては磁束量子干渉計
を用いた磁気結合形の論理ゲートを要素とするも
のが知られており、広く用いられている。しかし
ながら、このような超伝導論理ゲートでは、ゲー
トの構成に用いるジヨセフソン接合の最大超伝導
電流ＩJとインダクタンスＬの積Ｌ・ＩJを一磁束
量子単位Φp程度に選ぶ必要があつた。このため
低電力化をはかるため最大超伝導電流ＩJが小さ
な素子を実現しようとするとインダクタンスＬの
大きいものを用いる必要が生じる結果、回路の動
作速度が遅くなつたり、回路の小形化が困難とな
る欠点を有していた。逆に、高速化をはかるため
にインダクタンスＬを小さくすると、最大超伝導
電流ＩJの大きい接合を用いる必要が生じ、この
場合、低電力化が困難となる。
を用いた磁気結合形の論理ゲートを要素とするも
のが知られており、広く用いられている。しかし
ながら、このような超伝導論理ゲートでは、ゲー
トの構成に用いるジヨセフソン接合の最大超伝導
電流ＩJとインダクタンスＬの積Ｌ・ＩJを一磁束
量子単位Φp程度に選ぶ必要があつた。このため
低電力化をはかるため最大超伝導電流ＩJが小さ
な素子を実現しようとするとインダクタンスＬの
大きいものを用いる必要が生じる結果、回路の動
作速度が遅くなつたり、回路の小形化が困難とな
る欠点を有していた。逆に、高速化をはかるため
にインダクタンスＬを小さくすると、最大超伝導
電流ＩJの大きい接合を用いる必要が生じ、この
場合、低電力化が困難となる。
さらに干渉計形の論理ゲートではジヨセフソン
接合部とインダクタンスを含む超伝導ループを有
するところから外部磁場雑音や浮遊インダクタン
スにより特性変動が生じ、安定動作が困難となる
欠点を有していた。
接合部とインダクタンスを含む超伝導ループを有
するところから外部磁場雑音や浮遊インダクタン
スにより特性変動が生じ、安定動作が困難となる
欠点を有していた。
本発明は、これ等の欠点を除去し、超伝導ルー
プを含まない超伝導論理ゲートのみによつて構成
される回路形式をとることによつて、積Ｌ・ＩJ
の制限や外部磁場及び浮遊インダクタンスの影響
を除去し、高速で低電力で且つ安定動作を可能に
した超伝導論理回路を提供することを目的とす
る。
プを含まない超伝導論理ゲートのみによつて構成
される回路形式をとることによつて、積Ｌ・ＩJ
の制限や外部磁場及び浮遊インダクタンスの影響
を除去し、高速で低電力で且つ安定動作を可能に
した超伝導論理回路を提供することを目的とす
る。
以下図面を参照して、この発明の一実施例につ
いて説明する。
いて説明する。
第１図は本発明論理回路を構成するための２個
の基本回路１及び２であつて、Ｔ1a，Ｔ2a，
Ｔ3a，Ｔ4a，Ｔ1b，Ｔ2b，Ｔ3b，Ｔ4bは電気端子、
Ｒ1a，Ｒ2a，ＲT3a，ＲT4a，Ｒ1b，Ｒ2b，Ｒ3b，ＲT
３ｂ，ＲT4bは抵抗、Ｊ1a，Ｊ2a，Ｊ1b，Ｊ2b，Ｊ3bは
ジヨセフソン接合である。図からわかる通り、第
１の論理ゲート１は、端子Ｔ1aとＴ2a間を抵抗
Ｒ1a、端子Ｔ1aとＴ4a間を抵抗Ｒ2aで接続し、端子
Ｔ2aとＴ3a間をジヨセフソン接合Ｊ1a、端子Ｔ3aと
Ｔ4a間をＪ2aで接続したブリツジ構造をもつてい
る。又第２の論理ゲートU2は端子Ｔ1bとＴ2b間を
抵抗Ｒ1bとジヨセフソン接合Ｊ1bの直列回路を介
して接続し、端子Ｔ2bとＴ3b間を抵抗Ｒ2bとジヨ
セフソン接合Ｊ2bの並列回路を介して接続し、端
子Ｔ1bとＴ4b間を抵抗Ｒ3b、端子Ｔ4bとＴ3b間をジ
ヨセフソン接合Ｊ3bで接続したブリツジ構造をも
つている。
の基本回路１及び２であつて、Ｔ1a，Ｔ2a，
Ｔ3a，Ｔ4a，Ｔ1b，Ｔ2b，Ｔ3b，Ｔ4bは電気端子、
Ｒ1a，Ｒ2a，ＲT3a，ＲT4a，Ｒ1b，Ｒ2b，Ｒ3b，ＲT
３ｂ，ＲT4bは抵抗、Ｊ1a，Ｊ2a，Ｊ1b，Ｊ2b，Ｊ3bは
ジヨセフソン接合である。図からわかる通り、第
１の論理ゲート１は、端子Ｔ1aとＴ2a間を抵抗
Ｒ1a、端子Ｔ1aとＴ4a間を抵抗Ｒ2aで接続し、端子
Ｔ2aとＴ3a間をジヨセフソン接合Ｊ1a、端子Ｔ3aと
Ｔ4a間をＪ2aで接続したブリツジ構造をもつてい
る。又第２の論理ゲートU2は端子Ｔ1bとＴ2b間を
抵抗Ｒ1bとジヨセフソン接合Ｊ1bの直列回路を介
して接続し、端子Ｔ2bとＴ3b間を抵抗Ｒ2bとジヨ
セフソン接合Ｊ2bの並列回路を介して接続し、端
子Ｔ1bとＴ4b間を抵抗Ｒ3b、端子Ｔ4bとＴ3b間をジ
ヨセフソン接合Ｊ3bで接続したブリツジ構造をも
つている。
論理ゲート１は以下に示すような機能を有し
ている。即ち、いま、Ｔ1a，Ｔ2aを入力端子、Ｔ3
ａ，Ｔ4aを出力端子として利用するものとして、
入力信号ＩAaをＴ1aからＩBaをＴ2aから導入する
ものとする。ただしＩAaとＩBaはいずれもジヨセ
フソン接合Ｊ1a，Ｊ2aの最大電流の和ＩJ1a＋ＩJ2a
よりも小さいものとする。この論理ゲートには出
力端子に負荷抵抗が接続されていてもよい。即ち
端子Ｔ3aには抵抗ＲT3aが又端子Ｔ4aには抵抗ＲT4a
が接続されていてもよい。尚、これら抵抗はゲー
トの必須要件ではなく、外部に接続する負荷抵抗
である。いま、Ｒ1a，Ｒ2a，ＲT3aがＲT4aよりも十
分に小さい場合を想定し、入力信号ＩAaのみがこ
のゲートに印加されるものとすると、大部分の信
号ＩAaは、ジヨセフソン接合Ｊ1a，Ｊ2aを通つて
端子Ｔ3aに流出する。また、入力信号ＩBaのみが
この回路に印加されるものとしても入力信号ＩBa
はジヨセフソン接合Ｊ1a，Ｊ2aを通つて端子Ｔ3a
に流出する。
ている。即ち、いま、Ｔ1a，Ｔ2aを入力端子、Ｔ3
ａ，Ｔ4aを出力端子として利用するものとして、
入力信号ＩAaをＴ1aからＩBaをＴ2aから導入する
ものとする。ただしＩAaとＩBaはいずれもジヨセ
フソン接合Ｊ1a，Ｊ2aの最大電流の和ＩJ1a＋ＩJ2a
よりも小さいものとする。この論理ゲートには出
力端子に負荷抵抗が接続されていてもよい。即ち
端子Ｔ3aには抵抗ＲT3aが又端子Ｔ4aには抵抗ＲT4a
が接続されていてもよい。尚、これら抵抗はゲー
トの必須要件ではなく、外部に接続する負荷抵抗
である。いま、Ｒ1a，Ｒ2a，ＲT3aがＲT4aよりも十
分に小さい場合を想定し、入力信号ＩAaのみがこ
のゲートに印加されるものとすると、大部分の信
号ＩAaは、ジヨセフソン接合Ｊ1a，Ｊ2aを通つて
端子Ｔ3aに流出する。また、入力信号ＩBaのみが
この回路に印加されるものとしても入力信号ＩBa
はジヨセフソン接合Ｊ1a，Ｊ2aを通つて端子Ｔ3a
に流出する。
ところが入力信号ＩAa，ＩBa共に印加される場
合、ジヨセフソン接合Ｊ1aに信号ＩBaと、抵抗Ｒ1
ａ，Ｒ2aにより分流されたＩAaなる信号の一部とが
加わることからまず最初に電圧に転移する。これ
により、ジヨセフソン接合Ｊ1aが比較的高いイン
ピーダンスをもつこととなり、入力信号ＩAa，Ｉ
Baは抵抗Ｒ2aを経由しジヨセフソン接合Ｊ2aに大
部分が流れることとなる。この結果、ジヨセフソ
ン接合Ｊ2aも電圧に転移する。この状態ではジヨ
セフソン接合Ｊ1a，Ｊ2a共に高インピーダンスと
なるため、入力信号ＩAa及びＩBaはほとんど端子
Ｔ4aに流れる。
合、ジヨセフソン接合Ｊ1aに信号ＩBaと、抵抗Ｒ1
ａ，Ｒ2aにより分流されたＩAaなる信号の一部とが
加わることからまず最初に電圧に転移する。これ
により、ジヨセフソン接合Ｊ1aが比較的高いイン
ピーダンスをもつこととなり、入力信号ＩAa，Ｉ
Baは抵抗Ｒ2aを経由しジヨセフソン接合Ｊ2aに大
部分が流れることとなる。この結果、ジヨセフソ
ン接合Ｊ2aも電圧に転移する。この状態ではジヨ
セフソン接合Ｊ1a，Ｊ2a共に高インピーダンスと
なるため、入力信号ＩAa及びＩBaはほとんど端子
Ｔ4aに流れる。
以上の原理を言い換えると、ＲT3a＜＜ＲT4aの
場合、更にはＲT3a＝０の場合には端子Ｔ1a，Ｔ2a
に入力信号ＩAa，ＩBaの両方の信号が印加された
とき端子Ｔ4aに出力信号が得られ、一方端子Ｔ1
ａ，Ｔ2aのいずれか一方に信号が印加されたとき
端子Ｔ3aに出力信号が得られる。これは、端子Ｔ
4aには入力信号の論理積が得られ、端子Ｔ3aには
入力信号の排他的論理和の信号が得られることを
示している。
場合、更にはＲT3a＝０の場合には端子Ｔ1a，Ｔ2a
に入力信号ＩAa，ＩBaの両方の信号が印加された
とき端子Ｔ4aに出力信号が得られ、一方端子Ｔ1
ａ，Ｔ2aのいずれか一方に信号が印加されたとき
端子Ｔ3aに出力信号が得られる。これは、端子Ｔ
4aには入力信号の論理積が得られ、端子Ｔ3aには
入力信号の排他的論理和の信号が得られることを
示している。
一方、論理ゲート２の動作原理及び特性は以
下に示す通りである。この場合には１同様Ｔ1
ｂ，Ｔ2bを入力端子、Ｔ3b，Ｔ4bを出力端子とす
る構成を有し、更に出力端子Ｔ3b，Ｔ4bには夫々
負荷抵抗ＲT3b，ＲT4bが接続されている場合を想
定する、いま、Ｒ1b，Ｒ2b，Ｒ3b，ＲT3bがＲT4bに
比べ十分に小さいものとし、端子Ｔ1bに入力信号
ＩAbを印加する場合（ただし、ＩJ1b＜ＩAb＜ＩJ1
ｂ＋ＩJ3b；ただしＩJ1b，ＩJ3bは夫々ジヨセフソ
ン接合Ｊ1b及びＪ3bの最大超伝導電流）、入力信号
ＩAbは抵抗Ｒ1b，Ｒ3bで分流されジヨセフソン接
合Ｊ1b，Ｊ2b及びＪ3bのいずれも電圧転移させる
ことなく端子Ｔ3bに流出する。また、端子Ｔ2bに
入力信号ＩBb（ただし、ＩBb＜ＩJ1b＋ＩJ3b）を
加えると、この信号ＩBbはジヨセフソン接合Ｊ2b
あるいは抵抗Ｒ2b、及びＲ1b，Ｒ3bジヨセフソン
接合Ｊ3bを通つて端子Ｔ3bに流出する。この際ジ
ヨセフソン接合Ｊ3bは電圧転位しない。
下に示す通りである。この場合には１同様Ｔ1
ｂ，Ｔ2bを入力端子、Ｔ3b，Ｔ4bを出力端子とす
る構成を有し、更に出力端子Ｔ3b，Ｔ4bには夫々
負荷抵抗ＲT3b，ＲT4bが接続されている場合を想
定する、いま、Ｒ1b，Ｒ2b，Ｒ3b，ＲT3bがＲT4bに
比べ十分に小さいものとし、端子Ｔ1bに入力信号
ＩAbを印加する場合（ただし、ＩJ1b＜ＩAb＜ＩJ1
ｂ＋ＩJ3b；ただしＩJ1b，ＩJ3bは夫々ジヨセフソ
ン接合Ｊ1b及びＪ3bの最大超伝導電流）、入力信号
ＩAbは抵抗Ｒ1b，Ｒ3bで分流されジヨセフソン接
合Ｊ1b，Ｊ2b及びＪ3bのいずれも電圧転移させる
ことなく端子Ｔ3bに流出する。また、端子Ｔ2bに
入力信号ＩBb（ただし、ＩBb＜ＩJ1b＋ＩJ3b）を
加えると、この信号ＩBbはジヨセフソン接合Ｊ2b
あるいは抵抗Ｒ2b、及びＲ1b，Ｒ3bジヨセフソン
接合Ｊ3bを通つて端子Ｔ3bに流出する。この際ジ
ヨセフソン接合Ｊ3bは電圧転位しない。
一方、端子Ｔ1bに入力信号ＩAbが、更に端子Ｔ2
ｂに入力信号ＩBbなる信号が同時に印加される
と、入力信号ＩBbと抵抗Ｒ1b，Ｒ3bにより分流さ
れてきた入力信号ＩAbの一部の信号により、ジヨ
セフソン接合Ｊ2bが電圧転移する。この結果ジヨ
セフソン接合Ｊ2bが大きな抵抗値をもつことにな
り、入力信号ＩAb，ＩBbの両信号のうちの大部分
が右側のブランチに分流される。このためジヨセ
フソン接合Ｊ3bが電圧状態に転移する。この状態
でジヨセフソン接合Ｊ3bは大きな抵抗をもつこと
になり、入力信号ＩBbは抵抗Ｒ2bを経由して端子
Ｔ3bに流れる。一方、入力信号ＩAbの大部分はジ
ヨセフソン接合Ｊ1bを流れ抵抗Ｒ2bを経由し端子
Ｔ3bに流れようとする結果、ジヨセフソン接合Ｊ
1bも電圧状態に転移する。この状態では入力信号
ＩAbは抵抗Ｒ3bを経由し端子Ｔ4bから流出するこ
とになり、また、入力信号ＩBbは端子Ｔ3bに流れ
ることになる。
ｂに入力信号ＩBbなる信号が同時に印加される
と、入力信号ＩBbと抵抗Ｒ1b，Ｒ3bにより分流さ
れてきた入力信号ＩAbの一部の信号により、ジヨ
セフソン接合Ｊ2bが電圧転移する。この結果ジヨ
セフソン接合Ｊ2bが大きな抵抗値をもつことにな
り、入力信号ＩAb，ＩBbの両信号のうちの大部分
が右側のブランチに分流される。このためジヨセ
フソン接合Ｊ3bが電圧状態に転移する。この状態
でジヨセフソン接合Ｊ3bは大きな抵抗をもつこと
になり、入力信号ＩBbは抵抗Ｒ2bを経由して端子
Ｔ3bに流れる。一方、入力信号ＩAbの大部分はジ
ヨセフソン接合Ｊ1bを流れ抵抗Ｒ2bを経由し端子
Ｔ3bに流れようとする結果、ジヨセフソン接合Ｊ
1bも電圧状態に転移する。この状態では入力信号
ＩAbは抵抗Ｒ3bを経由し端子Ｔ4bから流出するこ
とになり、また、入力信号ＩBbは端子Ｔ3bに流れ
ることになる。
この場合の論理は、ＲT3b≪ＲT4b更には、ＲT3b
＝０の場合では端子Ｔ3bには入力信号があれば必
ず出力があることから入力信号ＩAbとＩBbの論理
和、又端子Ｔ4bには入力信号ＩAb，ＩBbが共に存
在して始めて出力のあることから論理積の信号が
取出せることになる。
＝０の場合では端子Ｔ3bには入力信号があれば必
ず出力があることから入力信号ＩAbとＩBbの論理
和、又端子Ｔ4bには入力信号ＩAb，ＩBbが共に存
在して始めて出力のあることから論理積の信号が
取出せることになる。
上記したような論理ゲートのもつている論理機
能を利用することによつて各種の論理回路が実現
できる。
能を利用することによつて各種の論理回路が実現
できる。
なお、前記第１の論理ゲートU1の構造は、例
えばエレクトロニツクデザインの1979年11月８日
号第19頁（ELECTRONIC DESIGN，
November8，1979，P19）及びテクニカル・ダイ
ジエスト・オブ・アイ・イー・デイー・エム1979
年482頁に記載のジヨセフソン・ダイレクト・カ
ツプルド・ロジツク“Josephson Direct
Coupled Logic（DCL）”Technical Digest of
IEDM，P482，1979記載の回路中において、他の
論理ゲートとバイアス電流に対して並列に接続さ
れた、いわゆる増幅段としてのゲートと同じであ
る。しかしながら、その場合には、第１図で示す
第１の出力端子T3は、出力を得るという機能に
は着目しておらず、アース（接地）に、直結され
ている。従つて、本願の発明のように、端子T3
を出力端子として積極的に利用し、他の論理ゲー
トの入力端子に接続した回路構成は、知られてお
らず、更に、第１図ｂに示す本願発明者らが新ら
たに開発した優れた性能を有する論理ゲートU2
との結合に基づき、新らたな論理演算を行なおう
とするものは全く知られていない。
えばエレクトロニツクデザインの1979年11月８日
号第19頁（ELECTRONIC DESIGN，
November8，1979，P19）及びテクニカル・ダイ
ジエスト・オブ・アイ・イー・デイー・エム1979
年482頁に記載のジヨセフソン・ダイレクト・カ
ツプルド・ロジツク“Josephson Direct
Coupled Logic（DCL）”Technical Digest of
IEDM，P482，1979記載の回路中において、他の
論理ゲートとバイアス電流に対して並列に接続さ
れた、いわゆる増幅段としてのゲートと同じであ
る。しかしながら、その場合には、第１図で示す
第１の出力端子T3は、出力を得るという機能に
は着目しておらず、アース（接地）に、直結され
ている。従つて、本願の発明のように、端子T3
を出力端子として積極的に利用し、他の論理ゲー
トの入力端子に接続した回路構成は、知られてお
らず、更に、第１図ｂに示す本願発明者らが新ら
たに開発した優れた性能を有する論理ゲートU2
との結合に基づき、新らたな論理演算を行なおう
とするものは全く知られていない。
以下その代表例を示す。
第２図は本発明の一実施例であり、１，２
は第１及び第２の論理ゲートを示しＲL1，ＲL2は
負荷抵抗である（但しＲL1，ＲL2は１，２中
の各抵抗に比べ大きい値を有する）。第２図の実
施例では第１の論理ゲート１の端子Ｔ3aと第２
の論理ゲート２の端子Ｔ2bとを互いに接続し、
第２の論理ゲートの端子Ｔ3bを接地し、また、第
１及び第２の論理ゲートの第４の電気端子に負荷
抵抗ＲL1，ＲL2を夫夫に接続した構造となつてい
る。このような回路構成のもとでは、第１の論理
ゲート１における端子Ｔ3a及びＴ4aから接地面
をみた抵抗値は、ＲT3a＝０（第２の論理ゲート
２がスイツチ前）又はＲT3a≒Ｒ2b（第２の論理
ゲート２がスイツチ後）ＲT4a＝ＲL1となる。
このためＲT3a≪ＲT4aが常に成り立つ。いま、
１の入力端子Ｔ1a，Ｔ2aから入力信号ＩAa，ＩBa
を、２の入力端子Ｔ1bから信号ＩTを導入する
ものとすると、この実施例は以下に示す論理機能
をもつことになる。ＲT3a≪ＲT4aが成立する故、
信号ＩTの入力いかんにかかわらず、１の端子
Ｔ3aには入力信号ＩAbとＩBaの排他的論理和の信
号ＩAaＩBaが、又、Ｔ4aには論理積ＩAa・ＩBa
が得られる。一方Ｔ3aの出力信号は２の端子Ｔ
2bへの入力信号となることから、２の端子T2に
はＩAaＩBaなる信号が流入する。いま、入力信
号ＩAa又はＩBaが入力され信号ＩAaＩBaが端子
Ｔ2bに流入しているもとに端子Ｔ1bに信号ＩTを流
すと、２の出力端子Ｔ4bには排他的論理和信号
ＩAaＩBaと入力信号ＩTの論理積の信号（ＩAa
ＩBa）・Ｔが得られる。すなわち、この回路で
は、１のＴ1a，Ｔ2aを入力端子、１のＴ4b及
び２のＴ4bを出力の端子と考えると、一方の出
力には論理積、他方には排他的論理和の信号が得
られることになる。
は第１及び第２の論理ゲートを示しＲL1，ＲL2は
負荷抵抗である（但しＲL1，ＲL2は１，２中
の各抵抗に比べ大きい値を有する）。第２図の実
施例では第１の論理ゲート１の端子Ｔ3aと第２
の論理ゲート２の端子Ｔ2bとを互いに接続し、
第２の論理ゲートの端子Ｔ3bを接地し、また、第
１及び第２の論理ゲートの第４の電気端子に負荷
抵抗ＲL1，ＲL2を夫夫に接続した構造となつてい
る。このような回路構成のもとでは、第１の論理
ゲート１における端子Ｔ3a及びＴ4aから接地面
をみた抵抗値は、ＲT3a＝０（第２の論理ゲート
２がスイツチ前）又はＲT3a≒Ｒ2b（第２の論理
ゲート２がスイツチ後）ＲT4a＝ＲL1となる。
このためＲT3a≪ＲT4aが常に成り立つ。いま、
１の入力端子Ｔ1a，Ｔ2aから入力信号ＩAa，ＩBa
を、２の入力端子Ｔ1bから信号ＩTを導入する
ものとすると、この実施例は以下に示す論理機能
をもつことになる。ＲT3a≪ＲT4aが成立する故、
信号ＩTの入力いかんにかかわらず、１の端子
Ｔ3aには入力信号ＩAbとＩBaの排他的論理和の信
号ＩAaＩBaが、又、Ｔ4aには論理積ＩAa・ＩBa
が得られる。一方Ｔ3aの出力信号は２の端子Ｔ
2bへの入力信号となることから、２の端子T2に
はＩAaＩBaなる信号が流入する。いま、入力信
号ＩAa又はＩBaが入力され信号ＩAaＩBaが端子
Ｔ2bに流入しているもとに端子Ｔ1bに信号ＩTを流
すと、２の出力端子Ｔ4bには排他的論理和信号
ＩAaＩBaと入力信号ＩTの論理積の信号（ＩAa
ＩBa）・Ｔが得られる。すなわち、この回路で
は、１のＴ1a，Ｔ2aを入力端子、１のＴ4b及
び２のＴ4bを出力の端子と考えると、一方の出
力には論理積、他方には排他的論理和の信号が得
られることになる。
なお、この回路において、出力信号を端子Ｔ4a
ではなく、端子Ｔ1aから取り出しても、即ち、出
力端子Ｔ4aの代りに入力端子Ｔ1aに抵抗ＲL1を接
続し、他の出力端子Ｔ4bの代りに入力端子Ｔ1bに
抵抗ＲL2を接続しても、ゲートスイツチ前に、若
干の洩れ電流が負荷に流出する点を除けば同様の
スイツチシーケンスとなる。また第１の論理ゲー
ト１における端子Ｔ2aとＴ4aを入れ替えても論
理ゲートU1の左右対称性から略々同一の動作を
行なわしめることが可能である。
ではなく、端子Ｔ1aから取り出しても、即ち、出
力端子Ｔ4aの代りに入力端子Ｔ1aに抵抗ＲL1を接
続し、他の出力端子Ｔ4bの代りに入力端子Ｔ1bに
抵抗ＲL2を接続しても、ゲートスイツチ前に、若
干の洩れ電流が負荷に流出する点を除けば同様の
スイツチシーケンスとなる。また第１の論理ゲー
ト１における端子Ｔ2aとＴ4aを入れ替えても論
理ゲートU1の左右対称性から略々同一の動作を
行なわしめることが可能である。
第３図は、この発明の他の実施例である。この
場合は、第２図と異なり、第１の論理ゲートU1
の出力端子Ｔ3aを第２の論理ゲートU2の入力端子
Ｔ2bの代りに入力端子Ｔ1bに接続している。この
場合、第２の論理ゲートU2の構成要素である各
抵抗（負荷抵抗ＲLは除く）が第１の論理ゲート
U1の負荷抵抗ＲL1より充分小さくすることが可
能であるため、第１図ａで説明したように、ＲT3
ａ≪ＲT4aの条件が成立するので、第２図と同様
に、第１の論理ゲートU1の入力端子Ｔ1aに入力電
流ＩAaを入力し、入力端子Ｔ2aに入力電流ＩBaを
入力すれば、第１の論理ゲートU1の出力端子Ｔ3a
には排他的論理和（ＩAaＩBa）が得られる。こ
れが第２の論理ゲートU2のバイアスとして、入
力端子Ｔ1bに供給されるので、他の入力端子Ｔ2b
に信号ＩTが入力されれば、第２の論理ゲートU2
の出力端子Ｔ4bには出力（ＩAaＩBa）・ＩTが得
られる。又第１の論理ゲートU1の出力端子Ｔ4aに
は論理積ＩAa・ＩBaが得られる。尚、第２図と第
３図を比較すれば、共に、第１の論理ゲートU1
の出力端子Ｔ4aには入力電流ＩAaとＩBaの論理積
が得られ、又、第２の論理ゲートU2の出力端子
Ｔ4bには（ＩAaとＩBaの排他的論理和）とＩTとの
論理積が得られる点で共通するが各出力に入力信
号が混在するか否かが異なる点である。即ち、第
２論理ゲートU2は入力端子Ｔ1bにバイアスを供給
し、入力端子Ｔ2bに入力を供給すると、出力端子
Ｔ4bにはバイアスが出力として流出し、入力信号
は出力信号とは分離されて接地に流れる。換言す
れば、入出力分離が可能であるという極めて重要
な特性を有するため、この特性を生かしたものが
第２図及び第３図である。即ち、第２図において
は、前述の排他的論理和（ＩAaＩBa）は、第２
論理ゲートU2の入力端子Ｔ2bに供給されるので、
供給されたタイミングで、出力端子Ｔ4bには出力
が得られるので論理のタイミングとしては（ＩAa
ＩBa）・ＩTが得られるが、出力端子Ｔ4bから得
られる出力には第１の論理ゲートU1の入力であ
るＩAa及びＩBaは電流の成分としては混在しない
ものである。一方、第３図の場合は、逆に、出力
端子Ｔ4bにはＩTは電流の成分としては混在しな
いが、ＩAa及びＩBaは混在する。即ち入出力の分
離がされない状態での使用である。このように両
方の態様が可能であるので、ＩAa，ＩBa，ＩT及
び出力電流値の大小関係を規定する他の回路設計
上の制約があつた場合に、必要に応じて、いずれ
かの結合の態様を選択できるので回路構成上、極
めて便利である。
場合は、第２図と異なり、第１の論理ゲートU1
の出力端子Ｔ3aを第２の論理ゲートU2の入力端子
Ｔ2bの代りに入力端子Ｔ1bに接続している。この
場合、第２の論理ゲートU2の構成要素である各
抵抗（負荷抵抗ＲLは除く）が第１の論理ゲート
U1の負荷抵抗ＲL1より充分小さくすることが可
能であるため、第１図ａで説明したように、ＲT3
ａ≪ＲT4aの条件が成立するので、第２図と同様
に、第１の論理ゲートU1の入力端子Ｔ1aに入力電
流ＩAaを入力し、入力端子Ｔ2aに入力電流ＩBaを
入力すれば、第１の論理ゲートU1の出力端子Ｔ3a
には排他的論理和（ＩAaＩBa）が得られる。こ
れが第２の論理ゲートU2のバイアスとして、入
力端子Ｔ1bに供給されるので、他の入力端子Ｔ2b
に信号ＩTが入力されれば、第２の論理ゲートU2
の出力端子Ｔ4bには出力（ＩAaＩBa）・ＩTが得
られる。又第１の論理ゲートU1の出力端子Ｔ4aに
は論理積ＩAa・ＩBaが得られる。尚、第２図と第
３図を比較すれば、共に、第１の論理ゲートU1
の出力端子Ｔ4aには入力電流ＩAaとＩBaの論理積
が得られ、又、第２の論理ゲートU2の出力端子
Ｔ4bには（ＩAaとＩBaの排他的論理和）とＩTとの
論理積が得られる点で共通するが各出力に入力信
号が混在するか否かが異なる点である。即ち、第
２論理ゲートU2は入力端子Ｔ1bにバイアスを供給
し、入力端子Ｔ2bに入力を供給すると、出力端子
Ｔ4bにはバイアスが出力として流出し、入力信号
は出力信号とは分離されて接地に流れる。換言す
れば、入出力分離が可能であるという極めて重要
な特性を有するため、この特性を生かしたものが
第２図及び第３図である。即ち、第２図において
は、前述の排他的論理和（ＩAaＩBa）は、第２
論理ゲートU2の入力端子Ｔ2bに供給されるので、
供給されたタイミングで、出力端子Ｔ4bには出力
が得られるので論理のタイミングとしては（ＩAa
ＩBa）・ＩTが得られるが、出力端子Ｔ4bから得
られる出力には第１の論理ゲートU1の入力であ
るＩAa及びＩBaは電流の成分としては混在しない
ものである。一方、第３図の場合は、逆に、出力
端子Ｔ4bにはＩTは電流の成分としては混在しな
いが、ＩAa及びＩBaは混在する。即ち入出力の分
離がされない状態での使用である。このように両
方の態様が可能であるので、ＩAa，ＩBa，ＩT及
び出力電流値の大小関係を規定する他の回路設計
上の制約があつた場合に、必要に応じて、いずれ
かの結合の態様を選択できるので回路構成上、極
めて便利である。
第４図は、この発明の更に他の実施例であり、
論理ゲートU1，U2を全体として３個含むように
して、より複雑な動作を行なわしめるものであ
る。本回路においては、第１の論理ゲートU1に
ＩAa及びＩBaの２つの入力を入れ、出力端子Ｔ3a
（これは第２の論理ゲートU2の入力端子Ｔ2bに等
しい）に、これらの排他的論理和（ＩAaＩBa）
が得られ、一方、出力端子Ｔ4a（これは論理ゲー
トU′2にドツテツドインで入力される入力端子Ｔ2
ｃの入力に等しい）にはＩAa・ＩBaが得られる。
更に、論理ゲートU2には、バイアス端子に信号
としてＩccを入力しているので、論理ゲートU2の
出力端子Ｔ4b（これは上述の入力端子Ｔ2cの入力
に等しい）には出力（ＩAaＩBa）・Ｉccが得られ
る。
論理ゲートU1，U2を全体として３個含むように
して、より複雑な動作を行なわしめるものであ
る。本回路においては、第１の論理ゲートU1に
ＩAa及びＩBaの２つの入力を入れ、出力端子Ｔ3a
（これは第２の論理ゲートU2の入力端子Ｔ2bに等
しい）に、これらの排他的論理和（ＩAaＩBa）
が得られ、一方、出力端子Ｔ4a（これは論理ゲー
トU′2にドツテツドインで入力される入力端子Ｔ2
ｃの入力に等しい）にはＩAa・ＩBaが得られる。
更に、論理ゲートU2には、バイアス端子に信号
としてＩccを入力しているので、論理ゲートU2の
出力端子Ｔ4b（これは上述の入力端子Ｔ2cの入力
に等しい）には出力（ＩAaＩBa）・Ｉccが得られ
る。
これらの信号がバイアス端子Ｔ1cに、常時バイ
アスが供給されている第３のゲートU′2の入力
に、ドツテツドインの形で加わるため、最終出力
端子Ｔ4cにはＩAa・ＩBa＋（ＩAaＩBa）・Ｉcc＝Ｉ
Aa・ＩBa＋ＩAa・Ｉcc＋ＩBa・Ｉcc＋ＩAa・ＩBa・
Ｉccが得られる。即ち、３つの信号のうち、いず
れか任意の２つ以上の信号が入力されたときに
“１”となる多数決論理が得られる。
アスが供給されている第３のゲートU′2の入力
に、ドツテツドインの形で加わるため、最終出力
端子Ｔ4cにはＩAa・ＩBa＋（ＩAaＩBa）・Ｉcc＝Ｉ
Aa・ＩBa＋ＩAa・Ｉcc＋ＩBa・Ｉcc＋ＩAa・ＩBa・
Ｉccが得られる。即ち、３つの信号のうち、いず
れか任意の２つ以上の信号が入力されたときに
“１”となる多数決論理が得られる。
以上説明したように本発明超伝導論理回路では
超伝導でループを組む必要がなく、また、インダ
クタンスを用いる必要もなく、排他的ORや多数
決ORなどの論理回路を実現できる。従つて、本
発明回路では、干渉計を用いた従来例のように、
LIJ積の制限もなく、高速、低電力化が容易に果
せる他、外部磁場や浮遊インダクタンスの影響を
受けないため、高安定動作が可能で、かつ製造も
容易であるという大きな利点がある。
超伝導でループを組む必要がなく、また、インダ
クタンスを用いる必要もなく、排他的ORや多数
決ORなどの論理回路を実現できる。従つて、本
発明回路では、干渉計を用いた従来例のように、
LIJ積の制限もなく、高速、低電力化が容易に果
せる他、外部磁場や浮遊インダクタンスの影響を
受けないため、高安定動作が可能で、かつ製造も
容易であるという大きな利点がある。
第１ａ図及び第１ｂ図は本発明超伝導論理回路
を構成するための要素である論理ゲート、第２図
〜第４図は本発明超伝導論理回路の実施例を示す
図である。 １，２，′２……論理ゲート、Ｒ1a，Ｒ2
ａ，Ｒ1b，Ｒ2b，Ｒ3b，R′1b，R′2b，R′3b……抵
抗、Ｔ1a，Ｔ2a，Ｔ3a，Ｔ4a，Ｔ1b，Ｔ2b，Ｔ3b，
Ｔ4b，Ｔ1c，Ｔ2c，Ｔ3c，Ｔ4c……端子、Ｊ1a，Ｊ2
ａ，Ｊ1b，Ｊ2b，Ｊ3b，J′1b，J′2b，J′3b……ジヨ
セ
フソン接合、ＲT3a，ＲT4a，ＲT3b，ＲT4b，ＲL1，
ＲL2，ＲL3……負荷抵抗、ＩAa，ＩBa，ＩAb，ＩB
ｂ……入力信号、ＩAa・ＩBa……論理積信号、（Ｉ
AaＩBa）……排他的論理和信号。
を構成するための要素である論理ゲート、第２図
〜第４図は本発明超伝導論理回路の実施例を示す
図である。 １，２，′２……論理ゲート、Ｒ1a，Ｒ2
ａ，Ｒ1b，Ｒ2b，Ｒ3b，R′1b，R′2b，R′3b……抵
抗、Ｔ1a，Ｔ2a，Ｔ3a，Ｔ4a，Ｔ1b，Ｔ2b，Ｔ3b，
Ｔ4b，Ｔ1c，Ｔ2c，Ｔ3c，Ｔ4c……端子、Ｊ1a，Ｊ2
ａ，Ｊ1b，Ｊ2b，Ｊ3b，J′1b，J′2b，J′3b……ジヨ
セ
フソン接合、ＲT3a，ＲT4a，ＲT3b，ＲT4b，ＲL1，
ＲL2，ＲL3……負荷抵抗、ＩAa，ＩBa，ＩAb，ＩB
ｂ……入力信号、ＩAa・ＩBa……論理積信号、（Ｉ
AaＩBa）……排他的論理和信号。
Claims (1)
- １ 第１の入力信号ＩAaを入力する第１の入力端
子Ｔ1aと、第２の入力信号ＩBaを入力する第２の
入力端子Ｔ2aと、前記第１の入力信号ＩAaと前記
第２の入力信号ＩBaの排他的論理和を出力する第
１の出力端子Ｔ3aと、前記第１の入力信号ＩAaと
前記第２の入力信号ＩBaの論理積を出力する第２
の出力端子Ｔa4とを有し、前記第１の入力端子Ｔ
1aと前記第２の入力端子Ｔ2aとの間には、第１の
抵抗Ｒ1aが設けられ、前記第１の入力端子Ｔ1aと
第２の出力端子Ｔ4a間には、第２の抵抗Ｒ2aが設
けられ、前記第２の入力端子Ｔ2aと前記第１の出
力端子Ｔ3a間には第１のジヨセフソン接合Ｊ1aが
設けられ、前記第１の出力端子Ｔ3aと前記第２の
出力端子Ｔ4a間には第２のジヨセフソン接合Ｊ2a
が設けられて構成される第１の超伝導論理ゲート
U1と；第１の入力信号ＩAbを入力する第１の入
力端子Ｔ1bと、第２の入力信号ＩBbを入力する第
２の入力端子Ｔ2bと、前記第１の入力信号ＩAbと
前記第２の入力信号ＩBbの論理和を出力する第１
の出力端子Ｔ3bと、前記第１の入力信号ＩAbと前
記第２の入力信号ＩBbの論理積を出力する第２の
出力端子Ｔ4bとを有し、前記第１の入力端子Ｔ1b
と前記第２の入力端子Ｔ2b間には第１の抵抗Ｒ1b
と前記第１のジヨセフソン接合Ｊ1bの直列回路が
設けられ、前記第１の入力端子Ｔ1bと前記第２の
出力端子Ｔ4b間には前記第２の抵抗Ｒ3bが設けら
れ、前記第２の入力端子Ｔ2bと前記第１の出力端
子Ｔ3b間には、第２のジヨセフソン接合Ｊ2bと第
３の抵抗Ｒ2bの並列回路が設けられ、前記第１の
出力端子Ｔ3bと前記第２の出力端子Ｔ4b間には、
第３のジヨセフソン接合Ｊ3bが設けられて構成さ
れる第２の超伝導論理ゲートU2と；を少なくと
も含む超伝導論理回路であつて、前記第１の超伝
導論理ゲートU1の前記第１の出力端子Ｔ3aを前記
第２の超伝導論理ゲートの第１の入力端子Ｔ1b又
は前記第２の入力端子Ｔ2bのいずれかに接続した
ことを特徴とする超伝導論理回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56017681A JPS57132430A (en) | 1981-02-09 | 1981-02-09 | Superconductive logical circuit |
| US06/269,874 US4482821A (en) | 1980-06-10 | 1981-06-03 | Superconductive logic circuit |
| GB8117187A GB2078046B (en) | 1980-06-10 | 1981-06-04 | Superconductive logic circuit |
| NLAANVRAGE8102758,A NL188441C (nl) | 1980-06-10 | 1981-06-09 | Supergeleidende logische schakeling. |
| DE3122986A DE3122986C2 (de) | 1980-06-10 | 1981-06-10 | Injektionsstrom-gesteuerte Grundschaltung mit Josephson-Elementen |
| CA000379407A CA1169498A (en) | 1980-06-10 | 1981-06-10 | Superconductive logic circuit |
| FR8111437A FR2484173B1 (fr) | 1980-06-10 | 1981-06-10 | Circuit logique supraconducteur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56017681A JPS57132430A (en) | 1981-02-09 | 1981-02-09 | Superconductive logical circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57132430A JPS57132430A (en) | 1982-08-16 |
| JPS622732B2 true JPS622732B2 (ja) | 1987-01-21 |
Family
ID=11950578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56017681A Granted JPS57132430A (en) | 1980-06-10 | 1981-02-09 | Superconductive logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57132430A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01118538U (ja) * | 1988-02-05 | 1989-08-10 | ||
| JPH01119725U (ja) * | 1988-02-10 | 1989-08-14 | ||
| JPH04101438U (ja) * | 1991-02-07 | 1992-09-02 | 株式会社イナツクス | 樹脂裏打ちタイル |
-
1981
- 1981-02-09 JP JP56017681A patent/JPS57132430A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01118538U (ja) * | 1988-02-05 | 1989-08-10 | ||
| JPH01119725U (ja) * | 1988-02-10 | 1989-08-14 | ||
| JPH04101438U (ja) * | 1991-02-07 | 1992-09-02 | 株式会社イナツクス | 樹脂裏打ちタイル |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57132430A (en) | 1982-08-16 |
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