JPS6157738B2

JPS6157738B2 -

Info

Publication number: JPS6157738B2
Application number: JP55078082A
Authority: JP
Inventors: Koji Takaragawa; Takashi Okada; Akira Ishida
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1980-06-10
Filing date: 1980-06-10
Publication date: 1986-12-08
Also published as: JPS574622A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はジヨセフソン接合を用いた超伝導論理
ゲートに関する。更に詳しくは、電流注入形論理
ゲートに関する。

〔従来の技術〕

従来の斯種超伝導論理ゲートに於ては、ジヨセ
フソン接合とインダクタンス素子とを用いて磁束
量子干渉計形に構成されてなるゲートが広く用い
られていた。然し乍ら、斯る構成においてはゲー
トを構成せるジヨセフソン接合の最大超伝導電流
（又は最大ジヨセフソン電流とも言う）とインダ
クタンスの積が１磁束単位程度となる様に構成す
るを要し、この為作動電流のレベルを下げて低電
力化を計るべく、ジヨセフソン接合の最大超伝導
電流I₀の値を小とせんとすれば、インダクタンス
の値を大とするを要し、その結果小型化が困難と
なり、又動作速度が遅くなるという欠点を有して
いた、又逆にインダクタンスの値を小とせんとす
れば、ジヨセスソン接合の最大超伝導電流の値が
大となり、動作電流のレベルが大となつて低電力
化が困難になつたり、ジヨセフソン接合の容量が
大となつて動作速度が遅くなくなるという欠点を
有していた。

この為従来、かかるインダクタンス素子を用い
た論理ゲートの欠点を克服する目的で、ジヨセフ
ソン接合に直接電流を注入する形式を以つて構成
されてなる種々の超伝導論理ゲート（いわゆる電
流注入形ゲート）が提案されている。

然し乍ら或るものは入力信号と出力信号との分
離が不十分で、このため、論理ゲートを連接せし
めて回路を構成する際に、後段ゲートの信号が前
段ゲートに直接、かつ大なる電流として流れ込む
ことにより誤動作を生ずる懼れを有し、又他の或
るものは感度を大きくとれない等の欠点を有して
いた。

従来のかかる注入形論理ゲートにおいて、感度
を大きくできない基本的理由は以下のとおりであ
る。即ち、ジヨセフソン接合を用いたかかる論理
ゲートにおいては、負荷に切り換えるべき比較的
大なる第１の入力信号（ゲートバイアス信号：Ｉ
_g）を論理ゲートの第１の入力端子に供給せし
め、この状態では論理ゲートが上記第１の入力端
子と接地端子間で超伝導状態（ゼロ抵抗状態）を
維持するがゆえにゲートバイアス信号は負荷に流
れることなく、ゲートを経由して接地に流れ、一
方上記第１の入力端子とは異なる第２の入力端子
から比較的小なる第２の入力信号（制御信号：Ｉ
_c）を論理ゲートに重畳させて印加することによ
り、ゲートをスイツチせしめ、もつてゲートバイ
アス信号（若しくは、入出力信号の分離ができな
いゲートにおいては、ゲートバイアス信号と制御
信号の総和）が負荷に流れる。即ち、制御信号の
有無により、ゲートの開閉を行なうOR論理が実
施できる。この場合感度とは、制御信号の大きさ
とゲートバイアス信号の比率を言い、ゲートの負
荷駆動能力及び動作速度の点からは高感度である
ことが必要である。ところで、従来の構造におい
ても、本発明と同様に抵抗を用いてゲートバイア
ス電流や制御電流をゲート内で分流せしめ、ゲー
ト内で最初に電圧状態に転位し、もつてゲートの
感度を規定するゲートに分流電流を重量せんとす
るものもあつたが、この場合はゲートバイアス電
流と制御電流の分割成分比が必然的に等しくなる
構成であつたため感度は１に限定され高感度化が
不可能であつた。

〔本発明の目的〕本発明はかかる欠点を解決するためになされた
ものであり、具体的にはインダクタンス素子を用
いることのない電流注入形論理ゲートにおいて、
簡単な構成で感度を高め、かつ入出力信号相互の
分離を実現することにある。

〔本発明の構成〕

かかる目的を達成するための具体的手段とし
て、本発明においては複数の抵抗及びジヨセフソ
ン接合によりブリツジを構成し、ゲート内で最初
に電圧転移（高抵抗化）し、従つてゲートの感度
を規定するジヨセフソン接合には、「制御電流：
Ｉ_cのすべて」と、抵抗により分割された「ゲー
トバイアス電流：Ｉ_gの分割成分」が重畳して印
加される構造とした点、及び上記ジヨセフソン接
合の電圧転移の反動によつて、ゲート内の他のジ
ヨセフソン接合を順次電圧転移させ、入出力の分
離はゲートバイアス信号入力端子と、制御入力端
子間に設けられた分離用ジヨセフソン接合を電圧
転移させることにより達成する点を特徴とする。
かかる本発明の論理ゲートの詳しい動作は、以下
図面を伴なつて詳述する所より明らかとなるであ
ろう。

〔本発明の実施例〕

第１図は本願第１番目の発明による超伝導論理
ゲートの実施例を示し、第１及び第２の入力端子
Ｔ１及びＴ２と出力端子Ｔ０と接地端子Ｇを有
し、入力端子Ｔ１及びＴ２間に、第１のジヨセフ
ソン接合Ｊ１及び第１の抵抗Ｒ１からなる直列回
路Ｓ１が設けられ、入力端子Ｔ２及び接地端子Ｇ
間に、第２のジヨセフソン接合Ｊ２及び第２の抵
抗Ｒ２からなる並列回路Ｐが設けられ、入力端子
Ｔ１及び出力端子Ｔ０間に第３の抵抗Ｒ３が設け
られ、出力端子Ｔ０及び接地端子Ｇ間に第３のジ
ヨセフソン接合Ｊ３が接続されてなる構成を有す
る。以上がゲート内の必須要素であるが、点線で
示すように負荷抵抗Ｒ_Lを接続し、これに流出す
る電流を出力とするのが通常の使用方法である。

この場合ジヨセフソン接合Ｊ１〜Ｊ３の夫々は
第２図の太い実線で示す如き電圧・電流特性を呈
し、接合に流し込まれる電流がジヨセフソン接合
の最大超伝導電流（又は最大ジヨセフソン電
流）：I₀以下であれば、抵抗Ｏを呈し従つて接合
の両端には電圧の生じていない超伝導体になつて
居り、然し乍ら斯る状態より接合に電流I₀以上の
電流を流し込めれば、動作点が電流I₀の点より負
荷曲線上を通つて電圧電流特性曲線と負荷曲線と
の交点θに転移し、その点θでの抵抗をもつこと
になり、そしてその抵抗値は負荷抵抗の大きさに
依存し、点θがいわゆるサブギヤツプ領域となる
ことにより、スイツチ後は大なる抵抗：Ｒ_Gを呈
し、その状態で接合の両端にギヤツプ電圧：Ｖ_G
程度の電圧を呈する電圧状態が得られるものであ
る。

以上で本願第１番目の発明の実施例に含まれる
単一のジヨセフソン接合の特性が明らかとなつた
が、斯るジヨセフソン接合を有する第１実施例の
動作を第５図をもつて説明する。論理ゲートがス
イツチした後に、負荷抵抗に取り出されるべき電
流は、入力端子：Ｔ１にゲートバイアス電流：Ｉ
_gとして供給されている。

（ステツプ１）かかる状態においては、Ｉ_gは一部が実線で示
すように抵抗Ｒ１、超伝導（抵抗Ｏ）状態の接合
Ｊ１、及びＪ２を通つて接地に流れ、残りが抵抗
Ｒ３及び抵抗Ｊ３を通つて接地に流れる。この場
合、接合Ｊ３が超伝導状態であるので、負荷Ｒ_L
には電流は流出しない。斯る状態で入力端子Ｔ２
に制御電流：Ｉ_cを供給すれば、そのすべては超
伝導状態の接合Ｊ２を通つて接地に流れるもので
ある。なぜならば、他の分岐は有限の抵抗を有す
るからそちらへは流れ得ないからである。なお、
電流Ｉ_g及びＩ_cを供給する場合に於て抵抗Ｒ１，
Ｒ２，Ｒ３、及びＲ_Lの値を夫々R₁，R₂，R₃及び
Ｒ_Lとし、かつ、ジヨセフソン接合J₁，J₂，J₃の
それぞれの最大超伝導電流（又は最大ジヨセフソ
ン電流）をI₁，I₂，I₃とする。

第５図のステツプ１においては矢印の方向に、
各ジヨセフソン接合に電流が流れる。

即ち、ジヨセフソン接合J₁及びJ₃には、Ｉ_gの
分流分のみが流れる。J₁に流れる電流は、電気回
路の理論より、容易にＲ_３／Ｒ_１＋Ｒ_３Ｉ_gが流れ、J₃
にはＲ_１／Ｒ_１＋Ｒ_３Ｉ_gが流れることが導かれる。

一方、ジヨセフソン接合J₂には、上記のＩ_gの
分流分とＩ_cの全てが同じ方向に流れる。

従つて、Ｒ_３／Ｒ_１＋Ｒ_３Ｉ_g＋Ｉ_cがJ₂に流れる。

従つて、Ｒ_３／Ｒ_１＋Ｒ_３Ｉ_g＋Ｉ_c＞I₂ ………(1) Ｒ_３／Ｒ_１＋Ｒ_３Ｉ_g＜I₁ ………(2) Ｒ_１／Ｒ_１＋Ｒ_３Ｉ_g＜I₃ ………(3) の条件式(1)〜(3)を満足するように、各抵抗値R₁
〜R₃と、供給電流値Ｉ_g，Ｉ_cと、各ジヨセフソン
接合の最大超伝導電流値I₁〜I₃を設定すればジヨ
セフソン接合J₂のみが電圧状態（高抵抗状態）に
スイツチし、J₁及びJ₃が超伝導状態のままに維持
される状態（ステツプ２参照）を実現できる。

なお、上記(1)〜(3)の各式を、第３図に示すよう
に縦軸をＩ_g、横軸をＩ_cにとつた図中に図示する
と、それぞれ，，で示す直線で２分される
領域のうち、矢印で領す領域となる。

なお、第３図は、各ジヨセフソン接合が高抵抗
状態にスイツチする閾値を示す直線群からなり、
これらの領域の重複範囲がジヨセフソン論理ゲー
トの正常な動作領域を決定する動作領域となる。
本発明の論理ゲートにおいては、後に詳述するが
斜線を付した領域Ａにあるように、Ｉ_gとＩ_cをそ
れぞれ設定すれば入出力の分離ができた正常な動
作を行なうことができるものである。又、横線を
付した領域Ｂは、論理ゲートはスイツチし、負荷
抵抗に電流を取り出すことはできるが、入力Ｉ_c
とバイアスＩ_gが分離されない状態で、負荷に電
流が取り出される状態を示すものである。

なお、上記(1)式を示す第３図の直線の傾きが
大きいこと、及びその傾きが抵抗R₁，R₃の比率
により、他の条件を無視すれば、いかようにも大
きくできる、即ち、ゲートの感度を高めることが
できる点が、本発明の論理ゲートの最大の特徴で
ある。

（ステツプ２）ジヨセフソン接合J₂が高抵抗状態にスイツチす
れば、J₂とR₂の並列回路：Ｐの合成抵抗値が変化
する。ここで抵抗R₂の値をJ₂がスイツチした後の
高抵抗（これは通常サブギヤツプ抵抗となる）に
比べて、十分小さくなるように設定すれば、並列
回路：Ｐの合成抵抗値（これをR₂′とする）はほ
ぼR₂となる。即ちR₂′≒R₂となる。

従つて、以下の動作においては、R₂′＝R₂とし
て説明する。並列回路：Ｐの合成抵抗値が変化す
ると、Ｉ_g及びＩ_cの分流状態が変化する。即ち、
第５図のステツプ２で示すように、Ｉ_gは（R₃と
J₃）を流れる成分と、｛R₁とJ₁とＰ：（即ちJ₂とR₂
の並列回路）｝を流れる成分に分けられる。又Ｉ_c
は｛Ｐ｝を流れる成分と｛J₁とR₁とR₃とJ₃｝を流
れる成分に分けられる。なお、J₃が超伝導状態に
あるので、この段階では負荷Ｒ_Lに電流は流れな
い。

又、ステツプ２に示す矢印（実線、点線）から
も明らかなように、J₃にはＩ_gとＩ_cの分流分が同
じ方向に流れるが、J₁には逆向きに流れる。

従つて、J₃のほうが先に高抵抗状態になるよう
に設定しやすい。J₃が高抵抗状態にスイツチする
ための条件を求めると、Ｉ_cはＲ_２／Ｒ_１＋Ｒ_２＋Ｒ_３とＲ_１＋Ｒ_３／Ｒ_１＋
Ｒ_２＋Ｒ_３に分割されたうちの前者がJ₃に流れ、後者がJ₁に流れる。同様に
Ｉ_gはＲ_１＋Ｒ_２／Ｒ_１＋Ｒ_２＋Ｒ_３とＲ_３／Ｒ_１＋Ｒ_２＋Ｒ_３に分割されたうちの前者がJ₃に流れ、後者がJ₁に逆向きに流れる。

従つて、Ｒ_１＋Ｒ_２／Ｒ_１＋Ｒ_２＋Ｒ_３・Ｉ_g＋Ｒ_２／Ｒ_１＋Ｒ_２＋Ｒ_３・Ｉ_c＞I₃ ………(4) なる関係が得られれば、ジヨセフソン接合J₃が高
抵抗状態にスイツチし、ステツプ３に示すように
J₁が超伝導状態、J₂及びJ₃が高抵抗状態になる。
J₃が高抵抗状態になると、その抵抗値はほぼJ₃の
サブギヤツプ抵抗となり、外部に付加した抵抗Ｒ
_Lよりも大きいのが常である。従つてＲ_Lに出力電
流が流出する。

なお、上記の(4)式の閾値は第３図の直線で示
され、このうち矢印で示す領域がJ₃のスイツチす
る領域である。

（ステツプ３）ジヨセフソン接合J₃が高抵抗状態にスイツチす
ると、J₃と負荷抵抗Ｒ_Lの並列合成抵抗値も先に
述べたR₂とJ₂の並列回路Ｐと同様に変化する。
又、通常ジヨセフソン接合が高抵抗状態にスイツ
チした後の抵抗はサブギヤツプ抵抗程度の極めて
高い抵抗値であるので、負荷抵抗Ｒ_Lの値に比べ
てもその値は極めて高い。従つて、J₃とＲ_Lとの
並列合成抵抗値をＲ_L′とすればＲ_L′〓Ｒ_Lとな
る。従つて、以下においてはＲ_L′＝Ｒ_Lとして説
明する。

ステツプ３の図に示したように、J₂及びJ₃が高
い抵抗、J₁が超伝導状態になると、Ｉ_g及びＩ_cは
それぞれ以下のように分流する。

即ち、Ｉ_gは｛R₃と（Ｒ_LとJ₃の並列回路）｝を
経由して接地に流れる成分、（但し、これはほと
んどR₃とＲ_Lを経由して接地に流れる、ステツプ
３中の実線矢印の流れに等しい）と｛R₁とJ₁と
（R₂とJ₂の並列回路）｝を経由して接地に流れる成
分、（但しこれはほとんどR₁とJ₁とR₂を経由して
接地に流れるものに等しい）とに分けられる。

同様にＩ_cは、｛J₁とR₁とR₃とＲ_L｝を経由して
接地に流れる点線で示す成分と、｛R₂｝を経由し
て接地に流れる同じく点線で示す成分とに分けら
れる。

従つて、J₁に流れるＩ_g成分は
Ｒ_３＋Ｒ_Ｌ／Ｒ_１＋Ｒ_２＋Ｒ_３＋Ｒ_Ｌ・Ｉ_gであり、こ
れがT₁からT₂ 方向に流れる。

一方、J₁に流れるＩ_c成分はＲ_２／Ｒ_１＋Ｒ_２＋Ｒ_３
＋Ｒ_Ｌ・Ｉ_cであり、これがT₂からT₁方向に流れる。

従つて（Ｒ_３＋Ｒ_Ｌ）／Ｒ_１＋Ｒ_２＋Ｒ_３＋Ｒ_Ｌ・Ｉ_g−Ｒ_２／Ｒ_１＋Ｒ_２＋Ｒ_３＋Ｒ_Ｌ・Ｉ_c＞I₁………(5
) なる関係が得られればJ₁が高抵抗状態にスイツチ
する。

（スチツプ４） J₁が高抵抗状態（サブギヤツプ抵抗程度）にス
イツチすればＩ_gとＩ_c入力端子間が高抵抗になる
のでＩ_gとＩ_cは分離されることになる。即ち、第
５図のステツプ４に図示するように、Ｉ_gはR₃と
Ｒ_Lを介して接地に流れ、Ｉ_cはR₂を介して接地に
流れる。ゲートの制御入力がＩ_cであり、出力電
流はＩ_gが切り換えられたものがＲ_Lに流出するも
のであるので、Ｉ_gとＩ_cの分離とは、入力と出力
の分離ができることを意味するものである。

なお、(5)式において、R₁，R₂，R₃≪Ｒ_Lとすれ
ば、(5)式はＩ_g＞I₁ ………(6) とほぼ等しい。

図３の閾値は(6)式を示すものである。

以上で、動作が明らかになつたが、第３図の閾
値特性を整理すると次のようになる。即ち、第３
図に於て、領域Ａが本発明による論理ゲートが入
出力分離が十分な状態で動作する場合の領域、Ｂ
は入出力分離が不十分な状態で動作する場合の領
域を示すことになる。

なお、第３図の閾値は、I₁＝I₂＝I₃、R₁＝R₃の
条件の場合であり、この場合は感度は２である
が、R₁を大とすればその感度が更に向上できる
ものである。

次に本願第２番目の発明の実施例を第４図を伴
なつて述べるに、第１図との対応部分には同一符
号を附して示すも、第１図にて上述せる構成に於
てその出力が、ゲートバイアス電流を供給する第
１の入力端子から取り出される事を除いては第１
図の場合と同様の構成を有する。第４図の構成は
第１図の構成に比べて以下の特徴がある。

即ち、ゲートがスイツチした状態では、第１図
の構造ではバイアスゲート電流Ｉ_gがR₃を流れる
ことによつて生ずる電圧分だけ降下してしまう
が、第４図の構造においてはこれが無く、出力の
電位を十分高く確保できるという利点がある反
面、ゲートがスイツチする前においても、負荷抵
抗とR₃の比率で規定される漏れ電流が負荷抵抗
に流出するという欠点を有するものである。な
お、通常は負荷抵抗Ｒ_LはR₃より充分大であるの
で、ゲートの基本動作は第１図の構造と本質的に
同一である。

尚、上述の説明においては、ゲートバイアス電
流を被制御信号とみなし、制御入力の有無により
ゲートのスイツチを決定する１入力ORゲートの
場合について説明したが、これは本発明の基本的
動作の説明を簡易化するためのものであり、入力
端子Ｔ２に制御電流Ｉ_cの複数を供給する様にな
すことも出来る。この場合には、多入力OR論理
ゲートとして機能することは言うまでもない。

更に、ゲートバイアス電流Ｉ_gをも、入力信号
と見なせば、電流Ｉ_g及びＩ_cを入力とするANDゲ
ート回路としての機能を呈するものであることも
明らかである。このほか、本発明にかかる論理ゲ
ートを組み合わせ、種々の論理機能を実現できる
ことは言うまでもない。

〔効果〕

以上説明したように、本発明の論理ゲートにお
いては、電流注入形ゲートの特徴を生かしつつ、
ゲートの入力感度を抵抗の比率により容易に高め
ることができるとともに、入出力信号相互の分離
も完全に行なえるという優れた効果を有する。又
論理ゲートのスイツチング閾値が抵抗の比率と、
接合の最大ジヨセフソン電流のみに依存するの
で、接合の最大電流密度を小とするような製造条
件で製作するか、若しくは接合の寸法を小とする
ことにより、容易に低電力化をなし得ると共に小
型化も実現できるものである。更にゲートの動作
速度を決定する要因が接合の容量のみであるの
で、その動作速度が高速となるものである。又、
インダクタンスを要しないので、全体を小型化し
得るものであり、又磁束が超伝導閉ループ内に入
ることによつて誤動作を起こすこともない。この
ように極めて優れた多くの特徴を有するものであ
る。

【図面の簡単な説明】

第１図は本願第１番目の発明の実施例を示す接
続図、第２図はそれに用いるジヨセフソン素子の
特性曲線図、第３図は本発明の論理ゲートのスイ
ツチ閾値を説明する図、第４図は本願第２番目の
発明の実施例を示す接続図、第５図は第１図のゲ
ートのスイツチ手順を説明するための図である。 R₁，R₂，R₃……抵抗、J₁，J₂，J₃……ジヨセフ
ソン接合、Ｒ_L……負荷抵抗、I₁，I₂，I₃……ジヨ
セフソン接合の最大超伝導電流値（最大ジヨセフ
ソン電流値）、S₁，S₂……直列回路、Ｐ……並列
回路、T₁，T₂，T₀，T₀₁，Ｇ……端子。

Claims

【特許請求の範囲】１第１の入力端子Ｔ１と、第２の入力端子Ｔ２
と、出力端子Ｔ０と、接地端子Ｇと、上記第１及
び第２の入力端子間に設けられた、第１のジヨセ
フソン接合Ｊ１及び第１の抵抗Ｒ１からなる直列
回路Ｓ１と、上記第２の入力端子Ｔ２及び上記接
地端子Ｇ間に設けられた、第２のジヨセフソン接
合Ｊ２及び第２の抵抗Ｒ２からなる並列回路Ｐ
と、上記第１の入力端子Ｔ１及び上記出力端子Ｔ
０間に設けられた第３の抵抗Ｒ３と、上記出力端
子Ｔ０及び接地端子Ｇ間に設けられた第３のジヨ
セフソン接合Ｊ３とからなることを特徴とする超
伝導論理ゲート。２第１の入力信号を供給し、かつ出力信号を取
り出す第１の端子T₀₁と、第２の入力信号を供給
する入力端子Ｔ２と、接地端子Ｇと、上記第１の
端子T₀₁及び上記入力端子Ｔ２間に設けられた、
第１のジヨセフソン接合Ｊ１及び第１の抵抗Ｒ１
からなる第１の直列回路Ｓ１と、上記入力端子Ｔ
２及び接地端子Ｇ間に設けられた、第２のジヨセ
フソン接合Ｊ２及び第２の抵抗Ｒ２からなる並列
回路Ｐと、上記第１の端子T₀₁及び上記接地端子
Ｇ間に設けられた、第３の抵抗Ｒ３及び第３のジ
ヨセフソン接合Ｊ３からなる第２の直列回路Ｓ２
とからなることを特徴とする超伝導論理ゲート。