JPS6157738B2 - - Google Patents
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- JPS6157738B2 JPS6157738B2 JP55078082A JP7808280A JPS6157738B2 JP S6157738 B2 JPS6157738 B2 JP S6157738B2 JP 55078082 A JP55078082 A JP 55078082A JP 7808280 A JP7808280 A JP 7808280A JP S6157738 B2 JPS6157738 B2 JP S6157738B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
- H03K19/1956—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current using an inductorless circuit
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
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- Mathematical Physics (AREA)
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はジヨセフソン接合を用いた超伝導論理
ゲートに関する。更に詳しくは、電流注入形論理
ゲートに関する。
ゲートに関する。更に詳しくは、電流注入形論理
ゲートに関する。
従来の斯種超伝導論理ゲートに於ては、ジヨセ
フソン接合とインダクタンス素子とを用いて磁束
量子干渉計形に構成されてなるゲートが広く用い
られていた。然し乍ら、斯る構成においてはゲー
トを構成せるジヨセフソン接合の最大超伝導電流
(又は最大ジヨセフソン電流とも言う)とインダ
クタンスの積が1磁束単位程度となる様に構成す
るを要し、この為作動電流のレベルを下げて低電
力化を計るべく、ジヨセフソン接合の最大超伝導
電流I0の値を小とせんとすれば、インダクタンス
の値を大とするを要し、その結果小型化が困難と
なり、又動作速度が遅くなるという欠点を有して
いた、又逆にインダクタンスの値を小とせんとす
れば、ジヨセスソン接合の最大超伝導電流の値が
大となり、動作電流のレベルが大となつて低電力
化が困難になつたり、ジヨセフソン接合の容量が
大となつて動作速度が遅くなくなるという欠点を
有していた。
フソン接合とインダクタンス素子とを用いて磁束
量子干渉計形に構成されてなるゲートが広く用い
られていた。然し乍ら、斯る構成においてはゲー
トを構成せるジヨセフソン接合の最大超伝導電流
(又は最大ジヨセフソン電流とも言う)とインダ
クタンスの積が1磁束単位程度となる様に構成す
るを要し、この為作動電流のレベルを下げて低電
力化を計るべく、ジヨセフソン接合の最大超伝導
電流I0の値を小とせんとすれば、インダクタンス
の値を大とするを要し、その結果小型化が困難と
なり、又動作速度が遅くなるという欠点を有して
いた、又逆にインダクタンスの値を小とせんとす
れば、ジヨセスソン接合の最大超伝導電流の値が
大となり、動作電流のレベルが大となつて低電力
化が困難になつたり、ジヨセフソン接合の容量が
大となつて動作速度が遅くなくなるという欠点を
有していた。
この為従来、かかるインダクタンス素子を用い
た論理ゲートの欠点を克服する目的で、ジヨセフ
ソン接合に直接電流を注入する形式を以つて構成
されてなる種々の超伝導論理ゲート(いわゆる電
流注入形ゲート)が提案されている。
た論理ゲートの欠点を克服する目的で、ジヨセフ
ソン接合に直接電流を注入する形式を以つて構成
されてなる種々の超伝導論理ゲート(いわゆる電
流注入形ゲート)が提案されている。
然し乍ら或るものは入力信号と出力信号との分
離が不十分で、このため、論理ゲートを連接せし
めて回路を構成する際に、後段ゲートの信号が前
段ゲートに直接、かつ大なる電流として流れ込む
ことにより誤動作を生ずる懼れを有し、又他の或
るものは感度を大きくとれない等の欠点を有して
いた。
離が不十分で、このため、論理ゲートを連接せし
めて回路を構成する際に、後段ゲートの信号が前
段ゲートに直接、かつ大なる電流として流れ込む
ことにより誤動作を生ずる懼れを有し、又他の或
るものは感度を大きくとれない等の欠点を有して
いた。
従来のかかる注入形論理ゲートにおいて、感度
を大きくできない基本的理由は以下のとおりであ
る。即ち、ジヨセフソン接合を用いたかかる論理
ゲートにおいては、負荷に切り換えるべき比較的
大なる第1の入力信号(ゲートバイアス信号:I
g)を論理ゲートの第1の入力端子に供給せし
め、この状態では論理ゲートが上記第1の入力端
子と接地端子間で超伝導状態(ゼロ抵抗状態)を
維持するがゆえにゲートバイアス信号は負荷に流
れることなく、ゲートを経由して接地に流れ、一
方上記第1の入力端子とは異なる第2の入力端子
から比較的小なる第2の入力信号(制御信号:I
c)を論理ゲートに重畳させて印加することによ
り、ゲートをスイツチせしめ、もつてゲートバイ
アス信号(若しくは、入出力信号の分離ができな
いゲートにおいては、ゲートバイアス信号と制御
信号の総和)が負荷に流れる。即ち、制御信号の
有無により、ゲートの開閉を行なうOR論理が実
施できる。この場合感度とは、制御信号の大きさ
とゲートバイアス信号の比率を言い、ゲートの負
荷駆動能力及び動作速度の点からは高感度である
ことが必要である。ところで、従来の構造におい
ても、本発明と同様に抵抗を用いてゲートバイア
ス電流や制御電流をゲート内で分流せしめ、ゲー
ト内で最初に電圧状態に転位し、もつてゲートの
感度を規定するゲートに分流電流を重量せんとす
るものもあつたが、この場合はゲートバイアス電
流と制御電流の分割成分比が必然的に等しくなる
構成であつたため感度は1に限定され高感度化が
不可能であつた。
を大きくできない基本的理由は以下のとおりであ
る。即ち、ジヨセフソン接合を用いたかかる論理
ゲートにおいては、負荷に切り換えるべき比較的
大なる第1の入力信号(ゲートバイアス信号:I
g)を論理ゲートの第1の入力端子に供給せし
め、この状態では論理ゲートが上記第1の入力端
子と接地端子間で超伝導状態(ゼロ抵抗状態)を
維持するがゆえにゲートバイアス信号は負荷に流
れることなく、ゲートを経由して接地に流れ、一
方上記第1の入力端子とは異なる第2の入力端子
から比較的小なる第2の入力信号(制御信号:I
c)を論理ゲートに重畳させて印加することによ
り、ゲートをスイツチせしめ、もつてゲートバイ
アス信号(若しくは、入出力信号の分離ができな
いゲートにおいては、ゲートバイアス信号と制御
信号の総和)が負荷に流れる。即ち、制御信号の
有無により、ゲートの開閉を行なうOR論理が実
施できる。この場合感度とは、制御信号の大きさ
とゲートバイアス信号の比率を言い、ゲートの負
荷駆動能力及び動作速度の点からは高感度である
ことが必要である。ところで、従来の構造におい
ても、本発明と同様に抵抗を用いてゲートバイア
ス電流や制御電流をゲート内で分流せしめ、ゲー
ト内で最初に電圧状態に転位し、もつてゲートの
感度を規定するゲートに分流電流を重量せんとす
るものもあつたが、この場合はゲートバイアス電
流と制御電流の分割成分比が必然的に等しくなる
構成であつたため感度は1に限定され高感度化が
不可能であつた。
〔本発明の目的〕
本発明はかかる欠点を解決するためになされた
ものであり、具体的にはインダクタンス素子を用
いることのない電流注入形論理ゲートにおいて、
簡単な構成で感度を高め、かつ入出力信号相互の
分離を実現することにある。
ものであり、具体的にはインダクタンス素子を用
いることのない電流注入形論理ゲートにおいて、
簡単な構成で感度を高め、かつ入出力信号相互の
分離を実現することにある。
かかる目的を達成するための具体的手段とし
て、本発明においては複数の抵抗及びジヨセフソ
ン接合によりブリツジを構成し、ゲート内で最初
に電圧転移(高抵抗化)し、従つてゲートの感度
を規定するジヨセフソン接合には、「制御電流:
Icのすべて」と、抵抗により分割された「ゲー
トバイアス電流:Igの分割成分」が重畳して印
加される構造とした点、及び上記ジヨセフソン接
合の電圧転移の反動によつて、ゲート内の他のジ
ヨセフソン接合を順次電圧転移させ、入出力の分
離はゲートバイアス信号入力端子と、制御入力端
子間に設けられた分離用ジヨセフソン接合を電圧
転移させることにより達成する点を特徴とする。
かかる本発明の論理ゲートの詳しい動作は、以下
図面を伴なつて詳述する所より明らかとなるであ
ろう。
て、本発明においては複数の抵抗及びジヨセフソ
ン接合によりブリツジを構成し、ゲート内で最初
に電圧転移(高抵抗化)し、従つてゲートの感度
を規定するジヨセフソン接合には、「制御電流:
Icのすべて」と、抵抗により分割された「ゲー
トバイアス電流:Igの分割成分」が重畳して印
加される構造とした点、及び上記ジヨセフソン接
合の電圧転移の反動によつて、ゲート内の他のジ
ヨセフソン接合を順次電圧転移させ、入出力の分
離はゲートバイアス信号入力端子と、制御入力端
子間に設けられた分離用ジヨセフソン接合を電圧
転移させることにより達成する点を特徴とする。
かかる本発明の論理ゲートの詳しい動作は、以下
図面を伴なつて詳述する所より明らかとなるであ
ろう。
第1図は本願第1番目の発明による超伝導論理
ゲートの実施例を示し、第1及び第2の入力端子
T1及びT2と出力端子T0と接地端子Gを有
し、入力端子T1及びT2間に、第1のジヨセフ
ソン接合J1及び第1の抵抗R1からなる直列回
路S1が設けられ、入力端子T2及び接地端子G
間に、第2のジヨセフソン接合J2及び第2の抵
抗R2からなる並列回路Pが設けられ、入力端子
T1及び出力端子T0間に第3の抵抗R3が設け
られ、出力端子T0及び接地端子G間に第3のジ
ヨセフソン接合J3が接続されてなる構成を有す
る。以上がゲート内の必須要素であるが、点線で
示すように負荷抵抗RLを接続し、これに流出す
る電流を出力とするのが通常の使用方法である。
ゲートの実施例を示し、第1及び第2の入力端子
T1及びT2と出力端子T0と接地端子Gを有
し、入力端子T1及びT2間に、第1のジヨセフ
ソン接合J1及び第1の抵抗R1からなる直列回
路S1が設けられ、入力端子T2及び接地端子G
間に、第2のジヨセフソン接合J2及び第2の抵
抗R2からなる並列回路Pが設けられ、入力端子
T1及び出力端子T0間に第3の抵抗R3が設け
られ、出力端子T0及び接地端子G間に第3のジ
ヨセフソン接合J3が接続されてなる構成を有す
る。以上がゲート内の必須要素であるが、点線で
示すように負荷抵抗RLを接続し、これに流出す
る電流を出力とするのが通常の使用方法である。
この場合ジヨセフソン接合J1〜J3の夫々は
第2図の太い実線で示す如き電圧・電流特性を呈
し、接合に流し込まれる電流がジヨセフソン接合
の最大超伝導電流(又は最大ジヨセフソン電
流):I0以下であれば、抵抗Oを呈し従つて接合
の両端には電圧の生じていない超伝導体になつて
居り、然し乍ら斯る状態より接合に電流I0以上の
電流を流し込めれば、動作点が電流I0の点より負
荷曲線上を通つて電圧電流特性曲線と負荷曲線と
の交点θに転移し、その点θでの抵抗をもつこと
になり、そしてその抵抗値は負荷抵抗の大きさに
依存し、点θがいわゆるサブギヤツプ領域となる
ことにより、スイツチ後は大なる抵抗:RGを呈
し、その状態で接合の両端にギヤツプ電圧:VG
程度の電圧を呈する電圧状態が得られるものであ
る。
第2図の太い実線で示す如き電圧・電流特性を呈
し、接合に流し込まれる電流がジヨセフソン接合
の最大超伝導電流(又は最大ジヨセフソン電
流):I0以下であれば、抵抗Oを呈し従つて接合
の両端には電圧の生じていない超伝導体になつて
居り、然し乍ら斯る状態より接合に電流I0以上の
電流を流し込めれば、動作点が電流I0の点より負
荷曲線上を通つて電圧電流特性曲線と負荷曲線と
の交点θに転移し、その点θでの抵抗をもつこと
になり、そしてその抵抗値は負荷抵抗の大きさに
依存し、点θがいわゆるサブギヤツプ領域となる
ことにより、スイツチ後は大なる抵抗:RGを呈
し、その状態で接合の両端にギヤツプ電圧:VG
程度の電圧を呈する電圧状態が得られるものであ
る。
以上で本願第1番目の発明の実施例に含まれる
単一のジヨセフソン接合の特性が明らかとなつた
が、斯るジヨセフソン接合を有する第1実施例の
動作を第5図をもつて説明する。論理ゲートがス
イツチした後に、負荷抵抗に取り出されるべき電
流は、入力端子:T1にゲートバイアス電流:I
gとして供給されている。
単一のジヨセフソン接合の特性が明らかとなつた
が、斯るジヨセフソン接合を有する第1実施例の
動作を第5図をもつて説明する。論理ゲートがス
イツチした後に、負荷抵抗に取り出されるべき電
流は、入力端子:T1にゲートバイアス電流:I
gとして供給されている。
(ステツプ1)
かかる状態においては、Igは一部が実線で示
すように抵抗R1、超伝導(抵抗O)状態の接合
J1、及びJ2を通つて接地に流れ、残りが抵抗
R3及び抵抗J3を通つて接地に流れる。この場
合、接合J3が超伝導状態であるので、負荷RL
には電流は流出しない。斯る状態で入力端子T2
に制御電流:Icを供給すれば、そのすべては超
伝導状態の接合J2を通つて接地に流れるもので
ある。なぜならば、他の分岐は有限の抵抗を有す
るからそちらへは流れ得ないからである。なお、
電流Ig及びIcを供給する場合に於て抵抗R1,
R2,R3、及びRLの値を夫々R1,R2,R3及び
RLとし、かつ、ジヨセフソン接合J1,J2,J3の
それぞれの最大超伝導電流(又は最大ジヨセフソ
ン電流)をI1,I2,I3とする。
すように抵抗R1、超伝導(抵抗O)状態の接合
J1、及びJ2を通つて接地に流れ、残りが抵抗
R3及び抵抗J3を通つて接地に流れる。この場
合、接合J3が超伝導状態であるので、負荷RL
には電流は流出しない。斯る状態で入力端子T2
に制御電流:Icを供給すれば、そのすべては超
伝導状態の接合J2を通つて接地に流れるもので
ある。なぜならば、他の分岐は有限の抵抗を有す
るからそちらへは流れ得ないからである。なお、
電流Ig及びIcを供給する場合に於て抵抗R1,
R2,R3、及びRLの値を夫々R1,R2,R3及び
RLとし、かつ、ジヨセフソン接合J1,J2,J3の
それぞれの最大超伝導電流(又は最大ジヨセフソ
ン電流)をI1,I2,I3とする。
第5図のステツプ1においては矢印の方向に、
各ジヨセフソン接合に電流が流れる。
各ジヨセフソン接合に電流が流れる。
即ち、ジヨセフソン接合J1及びJ3には、Igの
分流分のみが流れる。J1に流れる電流は、電気回
路の理論より、容易にR3/R1+R3Igが流れ、J3
には R1/R1+R3Igが流れることが導かれる。
分流分のみが流れる。J1に流れる電流は、電気回
路の理論より、容易にR3/R1+R3Igが流れ、J3
には R1/R1+R3Igが流れることが導かれる。
一方、ジヨセフソン接合J2には、上記のIgの
分流分とIcの全てが同じ方向に流れる。
分流分とIcの全てが同じ方向に流れる。
従つて、R3/R1+R3Ig+IcがJ2に流れる。
従つて、
R3/R1+R3Ig+Ic>I2 ………(1)
R3/R1+R3Ig<I1 ………(2)
R1/R1+R3Ig<I3 ………(3)
の条件式(1)〜(3)を満足するように、各抵抗値R1
〜R3と、供給電流値Ig,Icと、各ジヨセフソン
接合の最大超伝導電流値I1〜I3を設定すればジヨ
セフソン接合J2のみが電圧状態(高抵抗状態)に
スイツチし、J1及びJ3が超伝導状態のままに維持
される状態(ステツプ2参照)を実現できる。
〜R3と、供給電流値Ig,Icと、各ジヨセフソン
接合の最大超伝導電流値I1〜I3を設定すればジヨ
セフソン接合J2のみが電圧状態(高抵抗状態)に
スイツチし、J1及びJ3が超伝導状態のままに維持
される状態(ステツプ2参照)を実現できる。
なお、上記(1)〜(3)の各式を、第3図に示すよう
に縦軸をIg、横軸をIcにとつた図中に図示する
と、それぞれ,,で示す直線で2分される
領域のうち、矢印で領す領域となる。
に縦軸をIg、横軸をIcにとつた図中に図示する
と、それぞれ,,で示す直線で2分される
領域のうち、矢印で領す領域となる。
なお、第3図は、各ジヨセフソン接合が高抵抗
状態にスイツチする閾値を示す直線群からなり、
これらの領域の重複範囲がジヨセフソン論理ゲー
トの正常な動作領域を決定する動作領域となる。
本発明の論理ゲートにおいては、後に詳述するが
斜線を付した領域Aにあるように、IgとIcをそ
れぞれ設定すれば入出力の分離ができた正常な動
作を行なうことができるものである。又、横線を
付した領域Bは、論理ゲートはスイツチし、負荷
抵抗に電流を取り出すことはできるが、入力Ic
とバイアスIgが分離されない状態で、負荷に電
流が取り出される状態を示すものである。
状態にスイツチする閾値を示す直線群からなり、
これらの領域の重複範囲がジヨセフソン論理ゲー
トの正常な動作領域を決定する動作領域となる。
本発明の論理ゲートにおいては、後に詳述するが
斜線を付した領域Aにあるように、IgとIcをそ
れぞれ設定すれば入出力の分離ができた正常な動
作を行なうことができるものである。又、横線を
付した領域Bは、論理ゲートはスイツチし、負荷
抵抗に電流を取り出すことはできるが、入力Ic
とバイアスIgが分離されない状態で、負荷に電
流が取り出される状態を示すものである。
なお、上記(1)式を示す第3図の直線の傾きが
大きいこと、及びその傾きが抵抗R1,R3の比率
により、他の条件を無視すれば、いかようにも大
きくできる、即ち、ゲートの感度を高めることが
できる点が、本発明の論理ゲートの最大の特徴で
ある。
大きいこと、及びその傾きが抵抗R1,R3の比率
により、他の条件を無視すれば、いかようにも大
きくできる、即ち、ゲートの感度を高めることが
できる点が、本発明の論理ゲートの最大の特徴で
ある。
(ステツプ2)
ジヨセフソン接合J2が高抵抗状態にスイツチす
れば、J2とR2の並列回路:Pの合成抵抗値が変化
する。ここで抵抗R2の値をJ2がスイツチした後の
高抵抗(これは通常サブギヤツプ抵抗となる)に
比べて、十分小さくなるように設定すれば、並列
回路:Pの合成抵抗値(これをR2′とする)はほ
ぼR2となる。即ちR2′≒R2となる。
れば、J2とR2の並列回路:Pの合成抵抗値が変化
する。ここで抵抗R2の値をJ2がスイツチした後の
高抵抗(これは通常サブギヤツプ抵抗となる)に
比べて、十分小さくなるように設定すれば、並列
回路:Pの合成抵抗値(これをR2′とする)はほ
ぼR2となる。即ちR2′≒R2となる。
従つて、以下の動作においては、R2′=R2とし
て説明する。並列回路:Pの合成抵抗値が変化す
ると、Ig及びIcの分流状態が変化する。即ち、
第5図のステツプ2で示すように、Igは(R3と
J3)を流れる成分と、{R1とJ1とP:(即ちJ2とR2
の並列回路)}を流れる成分に分けられる。又Ic
は{P}を流れる成分と{J1とR1とR3とJ3}を流
れる成分に分けられる。なお、J3が超伝導状態に
あるので、この段階では負荷RLに電流は流れな
い。
て説明する。並列回路:Pの合成抵抗値が変化す
ると、Ig及びIcの分流状態が変化する。即ち、
第5図のステツプ2で示すように、Igは(R3と
J3)を流れる成分と、{R1とJ1とP:(即ちJ2とR2
の並列回路)}を流れる成分に分けられる。又Ic
は{P}を流れる成分と{J1とR1とR3とJ3}を流
れる成分に分けられる。なお、J3が超伝導状態に
あるので、この段階では負荷RLに電流は流れな
い。
又、ステツプ2に示す矢印(実線、点線)から
も明らかなように、J3にはIgとIcの分流分が同
じ方向に流れるが、J1には逆向きに流れる。
も明らかなように、J3にはIgとIcの分流分が同
じ方向に流れるが、J1には逆向きに流れる。
従つて、J3のほうが先に高抵抗状態になるよう
に設定しやすい。J3が高抵抗状態にスイツチする
ための条件を求めると、 IcはR2/R1+R2+R3とR1+R3/R1+
R2+R3に分割されたう ちの前者がJ3に流れ、後者がJ1に流れる。同様に
IgはR1+R2/R1+R2+R3とR3/R1+R
2+R3に分割されたうち の前者がJ3に流れ、後者がJ1に逆向きに流れる。
に設定しやすい。J3が高抵抗状態にスイツチする
ための条件を求めると、 IcはR2/R1+R2+R3とR1+R3/R1+
R2+R3に分割されたう ちの前者がJ3に流れ、後者がJ1に流れる。同様に
IgはR1+R2/R1+R2+R3とR3/R1+R
2+R3に分割されたうち の前者がJ3に流れ、後者がJ1に逆向きに流れる。
従つて、
R1+R2/R1+R2+R3・Ig+R2/R1+R2+R3・Ic>I3 ………(4)
なる関係が得られれば、ジヨセフソン接合J3が高
抵抗状態にスイツチし、ステツプ3に示すように
J1が超伝導状態、J2及びJ3が高抵抗状態になる。
J3が高抵抗状態になると、その抵抗値はほぼJ3の
サブギヤツプ抵抗となり、外部に付加した抵抗R
Lよりも大きいのが常である。従つてRLに出力電
流が流出する。
抵抗状態にスイツチし、ステツプ3に示すように
J1が超伝導状態、J2及びJ3が高抵抗状態になる。
J3が高抵抗状態になると、その抵抗値はほぼJ3の
サブギヤツプ抵抗となり、外部に付加した抵抗R
Lよりも大きいのが常である。従つてRLに出力電
流が流出する。
なお、上記の(4)式の閾値は第3図の直線で示
され、このうち矢印で示す領域がJ3のスイツチす
る領域である。
され、このうち矢印で示す領域がJ3のスイツチす
る領域である。
(ステツプ3)
ジヨセフソン接合J3が高抵抗状態にスイツチす
ると、J3と負荷抵抗RLの並列合成抵抗値も先に
述べたR2とJ2の並列回路Pと同様に変化する。
又、通常ジヨセフソン接合が高抵抗状態にスイツ
チした後の抵抗はサブギヤツプ抵抗程度の極めて
高い抵抗値であるので、負荷抵抗RLの値に比べ
てもその値は極めて高い。従つて、J3とRLとの
並列合成抵抗値をRL′とすればRL′〓RLとな
る。従つて、以下においてはRL′=RLとして説
明する。
ると、J3と負荷抵抗RLの並列合成抵抗値も先に
述べたR2とJ2の並列回路Pと同様に変化する。
又、通常ジヨセフソン接合が高抵抗状態にスイツ
チした後の抵抗はサブギヤツプ抵抗程度の極めて
高い抵抗値であるので、負荷抵抗RLの値に比べ
てもその値は極めて高い。従つて、J3とRLとの
並列合成抵抗値をRL′とすればRL′〓RLとな
る。従つて、以下においてはRL′=RLとして説
明する。
ステツプ3の図に示したように、J2及びJ3が高
い抵抗、J1が超伝導状態になると、Ig及びIcは
それぞれ以下のように分流する。
い抵抗、J1が超伝導状態になると、Ig及びIcは
それぞれ以下のように分流する。
即ち、Igは{R3と(RLとJ3の並列回路)}を
経由して接地に流れる成分、(但し、これはほと
んどR3とRLを経由して接地に流れる、ステツプ
3中の実線矢印の流れに等しい)と{R1とJ1と
(R2とJ2の並列回路)}を経由して接地に流れる成
分、(但しこれはほとんどR1とJ1とR2を経由して
接地に流れるものに等しい)とに分けられる。
経由して接地に流れる成分、(但し、これはほと
んどR3とRLを経由して接地に流れる、ステツプ
3中の実線矢印の流れに等しい)と{R1とJ1と
(R2とJ2の並列回路)}を経由して接地に流れる成
分、(但しこれはほとんどR1とJ1とR2を経由して
接地に流れるものに等しい)とに分けられる。
同様にIcは、{J1とR1とR3とRL}を経由して
接地に流れる点線で示す成分と、{R2}を経由し
て接地に流れる同じく点線で示す成分とに分けら
れる。
接地に流れる点線で示す成分と、{R2}を経由し
て接地に流れる同じく点線で示す成分とに分けら
れる。
従つて、J1に流れるIg成分は
R3+RL/R1+R2+R3+RL・Igであり、こ
れがT1からT2 方向に流れる。
R3+RL/R1+R2+R3+RL・Igであり、こ
れがT1からT2 方向に流れる。
一方、J1に流れるIc成分はR2/R1+R2+R3
+RL・ Icであり、これがT2からT1方向に流れる。
+RL・ Icであり、これがT2からT1方向に流れる。
従つて
(R3+RL)/R1+R2+R3+RL・Ig−R2/R1+R2+R3+RL・Ic>I1………(5
) なる関係が得られればJ1が高抵抗状態にスイツチ
する。
) なる関係が得られればJ1が高抵抗状態にスイツチ
する。
(スチツプ4)
J1が高抵抗状態(サブギヤツプ抵抗程度)にス
イツチすればIgとIc入力端子間が高抵抗になる
のでIgとIcは分離されることになる。即ち、第
5図のステツプ4に図示するように、IgはR3と
RLを介して接地に流れ、IcはR2を介して接地に
流れる。ゲートの制御入力がIcであり、出力電
流はIgが切り換えられたものがRLに流出するも
のであるので、IgとIcの分離とは、入力と出力
の分離ができることを意味するものである。
イツチすればIgとIc入力端子間が高抵抗になる
のでIgとIcは分離されることになる。即ち、第
5図のステツプ4に図示するように、IgはR3と
RLを介して接地に流れ、IcはR2を介して接地に
流れる。ゲートの制御入力がIcであり、出力電
流はIgが切り換えられたものがRLに流出するも
のであるので、IgとIcの分離とは、入力と出力
の分離ができることを意味するものである。
なお、(5)式において、R1,R2,R3≪RLとすれ
ば、(5)式は Ig>I1 ………(6) とほぼ等しい。
ば、(5)式は Ig>I1 ………(6) とほぼ等しい。
図3の閾値は(6)式を示すものである。
以上で、動作が明らかになつたが、第3図の閾
値特性を整理すると次のようになる。即ち、第3
図に於て、領域Aが本発明による論理ゲートが入
出力分離が十分な状態で動作する場合の領域、B
は入出力分離が不十分な状態で動作する場合の領
域を示すことになる。
値特性を整理すると次のようになる。即ち、第3
図に於て、領域Aが本発明による論理ゲートが入
出力分離が十分な状態で動作する場合の領域、B
は入出力分離が不十分な状態で動作する場合の領
域を示すことになる。
なお、第3図の閾値は、I1=I2=I3、R1=R3の
条件の場合であり、この場合は感度は2である
が、R1を大とすればその感度が更に向上できる
ものである。
条件の場合であり、この場合は感度は2である
が、R1を大とすればその感度が更に向上できる
ものである。
次に本願第2番目の発明の実施例を第4図を伴
なつて述べるに、第1図との対応部分には同一符
号を附して示すも、第1図にて上述せる構成に於
てその出力が、ゲートバイアス電流を供給する第
1の入力端子から取り出される事を除いては第1
図の場合と同様の構成を有する。第4図の構成は
第1図の構成に比べて以下の特徴がある。
なつて述べるに、第1図との対応部分には同一符
号を附して示すも、第1図にて上述せる構成に於
てその出力が、ゲートバイアス電流を供給する第
1の入力端子から取り出される事を除いては第1
図の場合と同様の構成を有する。第4図の構成は
第1図の構成に比べて以下の特徴がある。
即ち、ゲートがスイツチした状態では、第1図
の構造ではバイアスゲート電流IgがR3を流れる
ことによつて生ずる電圧分だけ降下してしまう
が、第4図の構造においてはこれが無く、出力の
電位を十分高く確保できるという利点がある反
面、ゲートがスイツチする前においても、負荷抵
抗とR3の比率で規定される漏れ電流が負荷抵抗
に流出するという欠点を有するものである。な
お、通常は負荷抵抗RLはR3より充分大であるの
で、ゲートの基本動作は第1図の構造と本質的に
同一である。
の構造ではバイアスゲート電流IgがR3を流れる
ことによつて生ずる電圧分だけ降下してしまう
が、第4図の構造においてはこれが無く、出力の
電位を十分高く確保できるという利点がある反
面、ゲートがスイツチする前においても、負荷抵
抗とR3の比率で規定される漏れ電流が負荷抵抗
に流出するという欠点を有するものである。な
お、通常は負荷抵抗RLはR3より充分大であるの
で、ゲートの基本動作は第1図の構造と本質的に
同一である。
尚、上述の説明においては、ゲートバイアス電
流を被制御信号とみなし、制御入力の有無により
ゲートのスイツチを決定する1入力ORゲートの
場合について説明したが、これは本発明の基本的
動作の説明を簡易化するためのものであり、入力
端子T2に制御電流Icの複数を供給する様にな
すことも出来る。この場合には、多入力OR論理
ゲートとして機能することは言うまでもない。
流を被制御信号とみなし、制御入力の有無により
ゲートのスイツチを決定する1入力ORゲートの
場合について説明したが、これは本発明の基本的
動作の説明を簡易化するためのものであり、入力
端子T2に制御電流Icの複数を供給する様にな
すことも出来る。この場合には、多入力OR論理
ゲートとして機能することは言うまでもない。
更に、ゲートバイアス電流Igをも、入力信号
と見なせば、電流Ig及びIcを入力とするANDゲ
ート回路としての機能を呈するものであることも
明らかである。このほか、本発明にかかる論理ゲ
ートを組み合わせ、種々の論理機能を実現できる
ことは言うまでもない。
と見なせば、電流Ig及びIcを入力とするANDゲ
ート回路としての機能を呈するものであることも
明らかである。このほか、本発明にかかる論理ゲ
ートを組み合わせ、種々の論理機能を実現できる
ことは言うまでもない。
以上説明したように、本発明の論理ゲートにお
いては、電流注入形ゲートの特徴を生かしつつ、
ゲートの入力感度を抵抗の比率により容易に高め
ることができるとともに、入出力信号相互の分離
も完全に行なえるという優れた効果を有する。又
論理ゲートのスイツチング閾値が抵抗の比率と、
接合の最大ジヨセフソン電流のみに依存するの
で、接合の最大電流密度を小とするような製造条
件で製作するか、若しくは接合の寸法を小とする
ことにより、容易に低電力化をなし得ると共に小
型化も実現できるものである。更にゲートの動作
速度を決定する要因が接合の容量のみであるの
で、その動作速度が高速となるものである。又、
インダクタンスを要しないので、全体を小型化し
得るものであり、又磁束が超伝導閉ループ内に入
ることによつて誤動作を起こすこともない。この
ように極めて優れた多くの特徴を有するものであ
る。
いては、電流注入形ゲートの特徴を生かしつつ、
ゲートの入力感度を抵抗の比率により容易に高め
ることができるとともに、入出力信号相互の分離
も完全に行なえるという優れた効果を有する。又
論理ゲートのスイツチング閾値が抵抗の比率と、
接合の最大ジヨセフソン電流のみに依存するの
で、接合の最大電流密度を小とするような製造条
件で製作するか、若しくは接合の寸法を小とする
ことにより、容易に低電力化をなし得ると共に小
型化も実現できるものである。更にゲートの動作
速度を決定する要因が接合の容量のみであるの
で、その動作速度が高速となるものである。又、
インダクタンスを要しないので、全体を小型化し
得るものであり、又磁束が超伝導閉ループ内に入
ることによつて誤動作を起こすこともない。この
ように極めて優れた多くの特徴を有するものであ
る。
第1図は本願第1番目の発明の実施例を示す接
続図、第2図はそれに用いるジヨセフソン素子の
特性曲線図、第3図は本発明の論理ゲートのスイ
ツチ閾値を説明する図、第4図は本願第2番目の
発明の実施例を示す接続図、第5図は第1図のゲ
ートのスイツチ手順を説明するための図である。 R1,R2,R3……抵抗、J1,J2,J3……ジヨセフ
ソン接合、RL……負荷抵抗、I1,I2,I3……ジヨ
セフソン接合の最大超伝導電流値(最大ジヨセフ
ソン電流値)、S1,S2……直列回路、P……並列
回路、T1,T2,T0,T01,G……端子。
続図、第2図はそれに用いるジヨセフソン素子の
特性曲線図、第3図は本発明の論理ゲートのスイ
ツチ閾値を説明する図、第4図は本願第2番目の
発明の実施例を示す接続図、第5図は第1図のゲ
ートのスイツチ手順を説明するための図である。 R1,R2,R3……抵抗、J1,J2,J3……ジヨセフ
ソン接合、RL……負荷抵抗、I1,I2,I3……ジヨ
セフソン接合の最大超伝導電流値(最大ジヨセフ
ソン電流値)、S1,S2……直列回路、P……並列
回路、T1,T2,T0,T01,G……端子。
Claims (1)
- 【特許請求の範囲】 1 第1の入力端子T1と、第2の入力端子T2
と、出力端子T0と、接地端子Gと、上記第1及
び第2の入力端子間に設けられた、第1のジヨセ
フソン接合J1及び第1の抵抗R1からなる直列
回路S1と、上記第2の入力端子T2及び上記接
地端子G間に設けられた、第2のジヨセフソン接
合J2及び第2の抵抗R2からなる並列回路P
と、上記第1の入力端子T1及び上記出力端子T
0間に設けられた第3の抵抗R3と、上記出力端
子T0及び接地端子G間に設けられた第3のジヨ
セフソン接合J3とからなることを特徴とする超
伝導論理ゲート。 2 第1の入力信号を供給し、かつ出力信号を取
り出す第1の端子T01と、第2の入力信号を供給
する入力端子T2と、接地端子Gと、上記第1の
端子T01及び上記入力端子T2間に設けられた、
第1のジヨセフソン接合J1及び第1の抵抗R1
からなる第1の直列回路S1と、上記入力端子T
2及び接地端子G間に設けられた、第2のジヨセ
フソン接合J2及び第2の抵抗R2からなる並列
回路Pと、上記第1の端子T01及び上記接地端子
G間に設けられた、第3の抵抗R3及び第3のジ
ヨセフソン接合J3からなる第2の直列回路S2
とからなることを特徴とする超伝導論理ゲート。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7808280A JPS574622A (en) | 1980-06-10 | 1980-06-10 | Superconductive logical circuit |
US06/269,874 US4482821A (en) | 1980-06-10 | 1981-06-03 | Superconductive logic circuit |
GB8117187A GB2078046B (en) | 1980-06-10 | 1981-06-04 | Superconductive logic circuit |
NLAANVRAGE8102758,A NL188441C (nl) | 1980-06-10 | 1981-06-09 | Supergeleidende logische schakeling. |
CA000379407A CA1169498A (en) | 1980-06-10 | 1981-06-10 | Superconductive logic circuit |
DE3122986A DE3122986C2 (de) | 1980-06-10 | 1981-06-10 | Injektionsstrom-gesteuerte Grundschaltung mit Josephson-Elementen |
FR8111437A FR2484173B1 (fr) | 1980-06-10 | 1981-06-10 | Circuit logique supraconducteur |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7808280A JPS574622A (en) | 1980-06-10 | 1980-06-10 | Superconductive logical circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS574622A JPS574622A (en) | 1982-01-11 |
JPS6157738B2 true JPS6157738B2 (ja) | 1986-12-08 |
Family
ID=13651915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7808280A Granted JPS574622A (en) | 1980-06-10 | 1980-06-10 | Superconductive logical circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS574622A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4413196A (en) * | 1981-08-31 | 1983-11-01 | Sperry Corporation | Three Josephson junction direct coupled isolation circuit |
JPS58213527A (ja) * | 1982-06-04 | 1983-12-12 | Nec Corp | ジヨセフソン効果を用いた電流注入型サンプリングゲ−ト回路 |
JPS59191938A (ja) * | 1983-04-15 | 1984-10-31 | Nec Corp | ジヨセフソン効果を用いた電流注入型否定信号発生回路 |
-
1980
- 1980-06-10 JP JP7808280A patent/JPS574622A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS574622A (en) | 1982-01-11 |
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