JPH0234530B2 - - Google Patents
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- JPH0234530B2 JPH0234530B2 JP59205241A JP20524184A JPH0234530B2 JP H0234530 B2 JPH0234530 B2 JP H0234530B2 JP 59205241 A JP59205241 A JP 59205241A JP 20524184 A JP20524184 A JP 20524184A JP H0234530 B2 JPH0234530 B2 JP H0234530B2
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- 238000010168 coupling process Methods 0.000 claims 4
- 238000005859 coupling reaction Methods 0.000 claims 4
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- 238000000034 method Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with electro-magnetic coupling of the control current
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はジヨセフソン素子を用いたインバータ
に関するものである。
に関するものである。
ジヨセフソン素子は半導体素子に比べて遥かに
高速のスイツチング素子であり、動作時の発熱も
極微量であるから将来の超高速コンピユータ用素
子として注目されている。
高速のスイツチング素子であり、動作時の発熱も
極微量であるから将来の超高速コンピユータ用素
子として注目されている。
これまで、ジヨセフソン素子を用いた論理ゲー
トは種々の方式のものが提案されており、中でも
２個以上のジヨセフソン接合と、これらを相互接
続するインダクタンスとからなる量子干渉ゲート
は、アンド・オア等の論理ゲートとして利用でき
ることは既知のことである。この量子干渉ゲート
方式は入力電流に対する感度が高いこと、入出力
電流の分離が容易であること、動作マージンが大
きいことなど多くの利点を有しているため、現在
最も研究の進められている論理ゲートである。
トは種々の方式のものが提案されており、中でも
２個以上のジヨセフソン接合と、これらを相互接
続するインダクタンスとからなる量子干渉ゲート
は、アンド・オア等の論理ゲートとして利用でき
ることは既知のことである。この量子干渉ゲート
方式は入力電流に対する感度が高いこと、入出力
電流の分離が容易であること、動作マージンが大
きいことなど多くの利点を有しているため、現在
最も研究の進められている論理ゲートである。
このゲートを組み合わせてなる、AND、OR、
インバータの３つの基本論理動作は確認されては
いるものの、この中でインバータ動作（否定論
理）を行なう否定回路は簡単に作ることはできな
い。これまで１個の量子干渉ゲートのみでインバ
ータを実現した例はなく、最低３個の量子干渉ゲ
ートが必要とされてきた。その理由は、この否定
論理ゲート用の基本となるジヨセフソン素子が全
てトンネルタイプの素子で作られており、この素
子がラツチング動作をするためである。ラツチン
グ動作とは、一度入力信号が入つて超伝導状態か
ら電圧状態にスイツチした素子が、再び超伝導状
態に戻るためには、一度電流を零にしなければな
らず、零にしない限り電圧状態に維持され、もと
の状態に復帰しない動作のことである。このラツ
チング動作の原因は、トンネルタイプの素子が接
合間に大きな接合容量を持つこと、接合間のコン
ダンクタンスの電圧に対する非線形性が大きいこ
とによる。このため、素子の直流電流−電圧特性
は第１図に示すようなヒステリシスを示し、一度
点Ｐから点Ｑにスイツチすると電流を零にしない
限り超伝導状態に復帰しないのである。また、素
子のスイツチング時間は一般に接合容量が小さい
ほど短くなるが、トンネルタイプの素子は、上述
のとおり接合間容量が大きいため、上記ラツチン
グ動作に加えてスイツチング時間が長くなり、従
つてこのトンネルタイプの素子はスイツチング用
素子として必ずしも好ましいものではない。
インバータの３つの基本論理動作は確認されては
いるものの、この中でインバータ動作（否定論
理）を行なう否定回路は簡単に作ることはできな
い。これまで１個の量子干渉ゲートのみでインバ
ータを実現した例はなく、最低３個の量子干渉ゲ
ートが必要とされてきた。その理由は、この否定
論理ゲート用の基本となるジヨセフソン素子が全
てトンネルタイプの素子で作られており、この素
子がラツチング動作をするためである。ラツチン
グ動作とは、一度入力信号が入つて超伝導状態か
ら電圧状態にスイツチした素子が、再び超伝導状
態に戻るためには、一度電流を零にしなければな
らず、零にしない限り電圧状態に維持され、もと
の状態に復帰しない動作のことである。このラツ
チング動作の原因は、トンネルタイプの素子が接
合間に大きな接合容量を持つこと、接合間のコン
ダンクタンスの電圧に対する非線形性が大きいこ
とによる。このため、素子の直流電流−電圧特性
は第１図に示すようなヒステリシスを示し、一度
点Ｐから点Ｑにスイツチすると電流を零にしない
限り超伝導状態に復帰しないのである。また、素
子のスイツチング時間は一般に接合容量が小さい
ほど短くなるが、トンネルタイプの素子は、上述
のとおり接合間容量が大きいため、上記ラツチン
グ動作に加えてスイツチング時間が長くなり、従
つてこのトンネルタイプの素子はスイツチング用
素子として必ずしも好ましいものではない。
次に、第２図ａ〜ｂに、これまでに提案された
トンネルタイプの素子を用いた量子干渉ゲートで
構成された否定回路の例を示し、同図ｃは、同図
ａ，ｂにおけるＧ１，Ｇ２，Ｇ３の構成を示す。
トンネルタイプの素子を用いた量子干渉ゲートで
構成された否定回路の例を示し、同図ｃは、同図
ａ，ｂにおけるＧ１，Ｇ２，Ｇ３の構成を示す。
これらのいずれの回路においても、上述のラツ
チング動作を考慮して、入力信号Ａと入力信号が
入つた直後に付加するタイミングパルスＴとで否
定論理機能をさせるような特別なタイミングパル
スを必要としている。
チング動作を考慮して、入力信号Ａと入力信号が
入つた直後に付加するタイミングパルスＴとで否
定論理機能をさせるような特別なタイミングパル
スを必要としている。
また、これらの回路では、必ず図示したような
電流分離用の抵抗が数多く必要となり、これらの
抵抗値を正確に設計しなければならず、また回路
構成が非常に複雑である。
電流分離用の抵抗が数多く必要となり、これらの
抵抗値を正確に設計しなければならず、また回路
構成が非常に複雑である。
さらに、トンネルタイプの素子で作つた量子干
渉ゲートでは、素子の接合容量が大きいために、
この容量と各接合間に存在するインダクタンスに
よつて共振現象が生じ、これが誤動作の原因とな
るのでこの共振現象を抑えるため、同図ｃに示す
ようなダンピング抵抗RDも必要となる。
渉ゲートでは、素子の接合容量が大きいために、
この容量と各接合間に存在するインダクタンスに
よつて共振現象が生じ、これが誤動作の原因とな
るのでこの共振現象を抑えるため、同図ｃに示す
ようなダンピング抵抗RDも必要となる。
また、上記のようなラツチングを示すトンネル
タイプの素子で作つた論理回路は交流電源で駆動
しなければならないが、この交流駆動方式にはト
ランスを含む電源回路が必要となることや、パン
チスルーの問題がある。パンチスルーとは、電圧
状態にある素子の正のバイアス電流を減少させ、
零よりさらに負のバイアス電流を流したときに、
その臨界電流値までは零電圧状態に落ち着くはず
のものがそうはならず、ある負の電圧状態をとつ
てしまうことで、これはバイアス電源のクロツク
周波数が高くなるほど生じやすくなり回路の誤動
作の原因となる。
タイプの素子で作つた論理回路は交流電源で駆動
しなければならないが、この交流駆動方式にはト
ランスを含む電源回路が必要となることや、パン
チスルーの問題がある。パンチスルーとは、電圧
状態にある素子の正のバイアス電流を減少させ、
零よりさらに負のバイアス電流を流したときに、
その臨界電流値までは零電圧状態に落ち着くはず
のものがそうはならず、ある負の電圧状態をとつ
てしまうことで、これはバイアス電源のクロツク
周波数が高くなるほど生じやすくなり回路の誤動
作の原因となる。
本発明は上記のような従来のものの欠点を解消
するためになされたもので、従来のトンネルタイ
プのジヨセフソン素子に代えて、少なくとも２個
のラツチング動作をしないマイクロ・ブリツジタ
イプの素子を用いて１個の量子干渉ゲートを構成
することにより、複雑な回路構成は一切不要で、
誤動作のないインバータを提供することを目的と
している。
するためになされたもので、従来のトンネルタイ
プのジヨセフソン素子に代えて、少なくとも２個
のラツチング動作をしないマイクロ・ブリツジタ
イプの素子を用いて１個の量子干渉ゲートを構成
することにより、複雑な回路構成は一切不要で、
誤動作のないインバータを提供することを目的と
している。
次に本発明の実施例を図について説明する。
第４図は本発明の一実施例を示し、図におい
て、Ｊ１，Ｊ２はジヨセフソン電流を流すことの
できる２個のマイクロ・ブリツジ接合であり、Ｌ
１，Ｌ２は上記マイクロ・ブリツジ接合Ｊ１，Ｊ
２を相互に接続するインダクタンスで、その大き
さはＬ／２であり、このインダクタンスＬ１，Ｌ
２、マイクロ・ブリツジ接合Ｊ１，Ｊ２により量
子干渉計１が構成されている。
て、Ｊ１，Ｊ２はジヨセフソン電流を流すことの
できる２個のマイクロ・ブリツジ接合であり、Ｌ
１，Ｌ２は上記マイクロ・ブリツジ接合Ｊ１，Ｊ
２を相互に接続するインダクタンスで、その大き
さはＬ／２であり、このインダクタンスＬ１，Ｌ
２、マイクロ・ブリツジ接合Ｊ１，Ｊ２により量
子干渉計１が構成されている。
ここでラツチング動作をしない接合としてのマ
イクロ・ブリツジ形接合を干渉ゲートに用いると
きは、動作マージンを大きくするために次の２つ
の条件が必要となる。即ち、 第１に接合の臨界電流iCと各接合間のインダク
タンスＬとの積LiCが、LiCΦ0（Φ0：磁束量子
2.07×10-15Wb）程度になるようにすること。
イクロ・ブリツジ形接合を干渉ゲートに用いると
きは、動作マージンを大きくするために次の２つ
の条件が必要となる。即ち、 第１に接合の臨界電流iCと各接合間のインダク
タンスＬとの積LiCが、LiCΦ0（Φ0：磁束量子
2.07×10-15Wb）程度になるようにすること。
第２に各接合の特性と、接合間の各インダクタ
ンスの大きさが良く揃つていること。
ンスの大きさが良く揃つていること。
である。
上記第１の条件は、２つの超伝導の接合部の寸
法が0.5μｍ×0.5μｍ程度で、かつこの接合部の超
伝導体の厚さが他の部分（バンク部）より非常に
薄くなるようなvariable thickness type micro
−bridge接合にして、臨界電流iCを小さくするこ
とと、これらの接合を近接させて作成し、インダ
クタンスＬを小さくすることにより満足させるこ
とができる。
法が0.5μｍ×0.5μｍ程度で、かつこの接合部の超
伝導体の厚さが他の部分（バンク部）より非常に
薄くなるようなvariable thickness type micro
−bridge接合にして、臨界電流iCを小さくするこ
とと、これらの接合を近接させて作成し、インダ
クタンスＬを小さくすることにより満足させるこ
とができる。
また、上記第２の条件は基板上に予め接合部の
膜厚のみが薄くなるような構造で形状の揃つたブ
リツジ部のマスクを等間隔に配置し、その上に超
伝導体を成膜するという方法により満足させるこ
とができる。
膜厚のみが薄くなるような構造で形状の揃つたブ
リツジ部のマスクを等間隔に配置し、その上に超
伝導体を成膜するという方法により満足させるこ
とができる。
マイクロ・ブリツジタイプの素子は第３図に示
すような直流電流−電圧特性を示し、この素子で
は接合間容量が小さく、また、接合間コンダクタ
ンスの非線形性も小さいので、ヒステリシスがな
くラツチング動作をしない。また、接合間容量が
小さいので、より高速のスイツチング動作が可能
である。
すような直流電流−電圧特性を示し、この素子で
は接合間容量が小さく、また、接合間コンダクタ
ンスの非線形性も小さいので、ヒステリシスがな
くラツチング動作をしない。また、接合間容量が
小さいので、より高速のスイツチング動作が可能
である。
また、２は上記２つのインダクタンスＬ１，Ｌ
２の接続点と上記２つのマイクロ・ブリツジ接合
Ｊ１，Ｊ２の接続点との間にバイアス電流IBを供
給するためのバイアス電流供給線、３は上記各マ
イクロ・ブリツジ接合Ｊ１，Ｊ２と各インダクタ
ンスＬ１，Ｌ２との各接続点間に入力電流IAを供
給するための入力電流供給線、４は上記インダク
タンスＬ１，Ｌ２と相互結合を有する相互に直列
に接続された２つのコイル４ａ，４ｂからなり、
上記各インダクタンスＬ１，Ｌ２にバイアス磁界
を与えるためのバイアス磁界用電流Icの供給線、
RLは負荷抵抗、Ｖは出力電圧である。
２の接続点と上記２つのマイクロ・ブリツジ接合
Ｊ１，Ｊ２の接続点との間にバイアス電流IBを供
給するためのバイアス電流供給線、３は上記各マ
イクロ・ブリツジ接合Ｊ１，Ｊ２と各インダクタ
ンスＬ１，Ｌ２との各接続点間に入力電流IAを供
給するための入力電流供給線、４は上記インダク
タンスＬ１，Ｌ２と相互結合を有する相互に直列
に接続された２つのコイル４ａ，４ｂからなり、
上記各インダクタンスＬ１，Ｌ２にバイアス磁界
を与えるためのバイアス磁界用電流Icの供給線、
RLは負荷抵抗、Ｖは出力電圧である。
次に、本発明インバータの動作原理について説
明する。
明する。
第４図の回路において、IA＝IC＝０のとき、こ
の回路の直流電流IB−出力電圧Ｖ特性は第５図の
ようになる。この第５図において、零電圧状態
（超伝導状態“０”）から有限電圧状態（“１”）に
遷移するバイアス電流IBの臨界値をIBmaxとす
る。
の回路の直流電流IB−出力電圧Ｖ特性は第５図の
ようになる。この第５図において、零電圧状態
（超伝導状態“０”）から有限電圧状態（“１”）に
遷移するバイアス電流IBの臨界値をIBmaxとす
る。
次に、IC＝０のまま、入力電流IAを流すと、IB
maxはIAに対して量子干渉効果により、第６図に
示すな変化をする。第６図は一般に“しきい値特
性”と呼ばれ、この特性の干渉パターンは、並列
接続素子数やループインダクタンスＬの大きさに
より変化するが、IBmaxのIAに対する変化の周期
はどの場合もΦ0／Ｌとなる。図において、斜線
部は超伝導状態“０”を、他は有限電圧状態
“１”を表わす。
maxはIAに対して量子干渉効果により、第６図に
示すな変化をする。第６図は一般に“しきい値特
性”と呼ばれ、この特性の干渉パターンは、並列
接続素子数やループインダクタンスＬの大きさに
より変化するが、IBmaxのIAに対する変化の周期
はどの場合もΦ0／Ｌとなる。図において、斜線
部は超伝導状態“０”を、他は有限電圧状態
“１”を表わす。
さらに、この状態にある回路にバイアス磁界用
電流ICを流すと、第７図に示すように、しきい値
特性はIAに対して平行移動する。この移動幅ΔIA
はICの大きさにより調整することができ、しきい
値特性の山と谷の位置を全く反転させるようなIC
を流したときはΔIAはΦ0／2Lとなる。
電流ICを流すと、第７図に示すように、しきい値
特性はIAに対して平行移動する。この移動幅ΔIA
はICの大きさにより調整することができ、しきい
値特性の山と谷の位置を全く反転させるようなIC
を流したときはΔIAはΦ0／2Lとなる。
以上により、上記第４図の実施例回路を否定回
路として動作させるためには、以下のようにすれ
ばよいことがわかる。即ち、まず回路にバイアス
磁界用電流ICを流して、入力電流IAが零のときに
一番小さい臨界電流になるようにしきい値特性を
IAに対して平行に移動させ、さらに、入力電流が
零のときのこの臨界電流IBmaxより大きなバイア
ス電流IB1を流し、IA＝０の状態で出力電圧が生じ
るようにする。この状態でΔIAの振幅の入力信号
電流IAを流すと、この電流が流れている間は出力
電圧は零となる。即ち、第７図において、IA＝０
（“０”）のとき回路の動作点は点Ｐにあり、回路
は電圧状態（“１”）にあり、また、IA＝ΔIAのと
きは回路の動作点は点Ｑにあり、回路は超伝導状
態（“０”）となる。
路として動作させるためには、以下のようにすれ
ばよいことがわかる。即ち、まず回路にバイアス
磁界用電流ICを流して、入力電流IAが零のときに
一番小さい臨界電流になるようにしきい値特性を
IAに対して平行に移動させ、さらに、入力電流が
零のときのこの臨界電流IBmaxより大きなバイア
ス電流IB1を流し、IA＝０の状態で出力電圧が生じ
るようにする。この状態でΔIAの振幅の入力信号
電流IAを流すと、この電流が流れている間は出力
電圧は零となる。即ち、第７図において、IA＝０
（“０”）のとき回路の動作点は点Ｐにあり、回路
は電圧状態（“１”）にあり、また、IA＝ΔIAのと
きは回路の動作点は点Ｑにあり、回路は超伝導状
態（“０”）となる。
このように、この回路は入力電流IA“０”に対
して出力電圧Ｖ“１”、入力電流IA“１”に対して
出力電圧Ｖ“０”を与えるので否定回路となる。
して出力電圧Ｖ“１”、入力電流IA“１”に対して
出力電圧Ｖ“０”を与えるので否定回路となる。
なお、第４図ではマイクロ・ブリツジ接合が２
個の場合を示したが、それ以上Ｎ個の接合を並列
に接続すれば動作マージンを大きして同様の動作
を行なわせることができる。また、Ｎ個の接合も
２個の接合と同じ製作技術で簡単に作ることがで
きる。
個の場合を示したが、それ以上Ｎ個の接合を並列
に接続すれば動作マージンを大きして同様の動作
を行なわせることができる。また、Ｎ個の接合も
２個の接合と同じ製作技術で簡単に作ることがで
きる。
次に、上記のように、多数の接合を並列接続し
た実験例について説明する。VTB形マイクロ・
ブリツジ接合を、量子干渉パターンの山と山との
間隔を広くとり、動作マージンを大きくするため
に10個並列に作成し、第４図に示すのと同様の回
路を構成した。
た実験例について説明する。VTB形マイクロ・
ブリツジ接合を、量子干渉パターンの山と山との
間隔を広くとり、動作マージンを大きくするため
に10個並列に作成し、第４図に示すのと同様の回
路を構成した。
ここで、バイアス磁界はバイアス磁界用電流供
給線４に電流ICを流すことにより得られるように
し、各接合間のインダクタンスＬは0.32PHとし
た。
給線４に電流ICを流すことにより得られるように
し、各接合間のインダクタンスＬは0.32PHとし
た。
このようにして製作した回路のしきい値特性を
第８図に示す。同図において曲線ＡはIC＝０の場
合の特性で、曲線Ｂはバイアス磁界を印加した場
合の特性である。この曲線Ｂから明らかなよう
に、回路に12.6ｍＡバイアス電流IB1を流しておけ
ば、入力電流IA＝０のきは出力電圧が得られ、IA
＝IA1＝3.0ｍＡを流したときは出力電圧が零にな
ることがわかる。
第８図に示す。同図において曲線ＡはIC＝０の場
合の特性で、曲線Ｂはバイアス磁界を印加した場
合の特性である。この曲線Ｂから明らかなよう
に、回路に12.6ｍＡバイアス電流IB1を流しておけ
ば、入力電流IA＝０のきは出力電圧が得られ、IA
＝IA1＝3.0ｍＡを流したときは出力電圧が零にな
ることがわかる。
第９図は上記の動作を確認するための実験結果
で、IA1が流れたときのみ出力電圧は零となり、
インバータ動作が行なわれていることがわかる。
で、IA1が流れたときのみ出力電圧は零となり、
インバータ動作が行なわれていることがわかる。
以上のように構成され動作する本実施例では、
以下の効果が得られる。
以下の効果が得られる。
(1) 本実施例のインバータは、ラツチングを示さ
ない最低２個のマイクロ・ブリツジ形接合から
なるので第２図に示したようなタイミングパル
スが不要となり、かつ１個の量子干渉ゲートで
構成されているので、従来のトンネル形接合に
よるインバータにような多数の量子干渉ゲート
は必要でなく、また電流分離の抵抗を含む複雑
な回路構成も一切不要であるので、回路は非常
に簡単なものになる。
ない最低２個のマイクロ・ブリツジ形接合から
なるので第２図に示したようなタイミングパル
スが不要となり、かつ１個の量子干渉ゲートで
構成されているので、従来のトンネル形接合に
よるインバータにような多数の量子干渉ゲート
は必要でなく、また電流分離の抵抗を含む複雑
な回路構成も一切不要であるので、回路は非常
に簡単なものになる。
(2) 上記(1)に関連して、１個の量子干渉ゲートで
構成されているので、高集積化と低消費電力化
が可能となる。
構成されているので、高集積化と低消費電力化
が可能となる。
(3) マイクロ・ブリツジ形接合は接合間容量ｃが
小さいので、高速スイツチング動作が可能とな
る。また、従来の接合間容量ｃの大きなトンネ
ル形接合を用いた干渉ゲートで生じる共振現象
を抑えるためのダンピング抵抗も不要となる。
小さいので、高速スイツチング動作が可能とな
る。また、従来の接合間容量ｃの大きなトンネ
ル形接合を用いた干渉ゲートで生じる共振現象
を抑えるためのダンピング抵抗も不要となる。
(4) 従来のラツチングを示すトンネルタイプの接
合を用いたジヨセフソン論理回路は、交流駆動
をしなければならず、交流駆動を行なうのに必
要なトランス及び電源回路を含めた回路設計が
必要で、回路設計が面倒であつたが、これに対
して、本実施例のインバータは、アンド・オア
回路と同様に直流駆動ができるので、従来のト
ランジスタによる論理回路をそのままジヨセフ
ソン論理回路で置き換えることができ、回路設
計が容易である。
合を用いたジヨセフソン論理回路は、交流駆動
をしなければならず、交流駆動を行なうのに必
要なトランス及び電源回路を含めた回路設計が
必要で、回路設計が面倒であつたが、これに対
して、本実施例のインバータは、アンド・オア
回路と同様に直流駆動ができるので、従来のト
ランジスタによる論理回路をそのままジヨセフ
ソン論理回路で置き換えることができ、回路設
計が容易である。
(5) 上記(4)に関連して、直流駆動方式であるの
で、交流駆動方式にみられるようなパンチスル
ー現象による回路の誤動作を生じることもな
い。
で、交流駆動方式にみられるようなパンチスル
ー現象による回路の誤動作を生じることもな
い。
なお、上記実施例では、入力電流IAを直接接合
に流し込む場合について説明したが、第１０図に
示すように、入力電流供給線３に、インダクタン
スＬ１，Ｌ２と電磁的相互結合を有する入力電流
用コイル３ａ，３ｂを設け、これに入力電流IAを
注入してもよく、このようにしても上記と同様な
作用効果を得ることができる。
に流し込む場合について説明したが、第１０図に
示すように、入力電流供給線３に、インダクタン
スＬ１，Ｌ２と電磁的相互結合を有する入力電流
用コイル３ａ，３ｂを設け、これに入力電流IAを
注入してもよく、このようにしても上記と同様な
作用効果を得ることができる。
以上のように、本発明によれば、超伝導量子干
渉計を用いたインバータにおいて、従来のトンネ
ルタイプの接合に代えてマイクロ・ブリツジタイ
プの接合を用いたので、回路構成を非常に簡単に
でき、かつ誤動作を防止できる効果がある。
渉計を用いたインバータにおいて、従来のトンネ
ルタイプの接合に代えてマイクロ・ブリツジタイ
プの接合を用いたので、回路構成を非常に簡単に
でき、かつ誤動作を防止できる効果がある。
第１図はトンネルタイプのジヨセフソン素子の
直流電流−電圧特性図、第２図ａ〜ｃは従来のイ
ンバータの構成図、第３図はマイクロ・ブリツジ
タイプのジヨセフソン素子の直流電流−電圧特性
図、第４図は本発明の一実施例を示す回路図、第
５図ないし第９図は上記実施例の動作を説明する
ための図、第１０図は上記実施例の変形例を示す
回路図である。 １……量子干渉計、２……バイアス電流供給手
段、３……入力電流供給手段、３ａ，３ｂ……入
力電流用コイル、４……バイアス用磁界供給手
段、４ａ，４ｂ……バイアス磁界用コイル、Ｊ
１，Ｊ２……マイクロ・ブリツジ形接合、Ｌ１，
Ｌ２……インダクタンス。
直流電流−電圧特性図、第２図ａ〜ｃは従来のイ
ンバータの構成図、第３図はマイクロ・ブリツジ
タイプのジヨセフソン素子の直流電流−電圧特性
図、第４図は本発明の一実施例を示す回路図、第
５図ないし第９図は上記実施例の動作を説明する
ための図、第１０図は上記実施例の変形例を示す
回路図である。 １……量子干渉計、２……バイアス電流供給手
段、３……入力電流供給手段、３ａ，３ｂ……入
力電流用コイル、４……バイアス用磁界供給手
段、４ａ，４ｂ……バイアス磁界用コイル、Ｊ
１，Ｊ２……マイクロ・ブリツジ形接合、Ｌ１，
Ｌ２……インダクタンス。
Claims (1)
- 【特許請求の範囲】 １ ジヨセフソン電流を流すことのできる少なく
とも２個以上のマイクロ・ブリツジ形接合と、該
接合を相互に接続するインダクタンスとからなる
量子干渉計と、該量子干渉計の各接合にバイアス
電流を供給する手段と、上記量子干渉計に入力電
流を供給する手段と、上記インダクタンスと相互
結合を有するコイルに電流を流すか、あるいは外
部より直接磁界を印加することによりバイアス磁
界を与える手段とを備えたことを特徴とするイン
バータ。 ２ 上記量子干渉計は、相互に並列接続された
各々マイクロ・ブリツジ接合とインダクタンスと
からなる第１、第２直列接続体からなり、上記バ
イアス電流供給手段は、上記２つのインダクタン
スの接続点と上記２つのマイクロ・ブリツジ接合
の接続点との間にバイアス電流を流すものであ
り、上記入力電流供給手段は、上記第１、第２直
列接続体のマイクロ・ブリツジ接合とインダクタ
ンスとの各接続点間に入力電流を流すものであり
上記バイアス磁界供給手段は、上記各インダクタ
ンスと相互結合を有する相互に直列に接続された
２つのコイルからなるものであることを特徴とす
る特許請求の範囲第１項記載のインバータ。 ３ 上記量子干渉計は、相互に並列接続された
各々マイクロ・ブリツジ接合とインダクタンスと
からなる第１、第２直列接続体からなり、上記バ
イアス電流供給手段は、上記２つのインダクタン
スの接続点と上記２つのマイクロ・ブリツジ接合
の接続点との間にバイアス電流を流すものであ
り、上記入力電流供給手段は、上記各インダクタ
ンスと相互結合を有する相互に直列に接続された
２つの入力電流コイルからなるものであり、上記
バイアス磁界供給手段は、上記各インダクタンス
と相互結合を有する相互に直列に接続された２つ
のバイアス磁界用コイルからなるものであること
を特徴とする特許請求の範囲第１項記載のインバ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20524184A JPS6182533A (ja) | 1984-09-28 | 1984-09-28 | インバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20524184A JPS6182533A (ja) | 1984-09-28 | 1984-09-28 | インバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6182533A JPS6182533A (ja) | 1986-04-26 |
| JPH0234530B2 true JPH0234530B2 (ja) | 1990-08-03 |
Family
ID=16503733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20524184A Granted JPS6182533A (ja) | 1984-09-28 | 1984-09-28 | インバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182533A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834061B2 (ja) * | 1988-10-24 | 1996-03-29 | 富士通株式会社 | ジョセフソンメモリ回路 |
| US5051627A (en) * | 1989-12-29 | 1991-09-24 | Trw Inc. | Superconducting nonhysteretic logic design |
| US5164618A (en) * | 1991-08-14 | 1992-11-17 | Westinghouse Electric Corp. | Superconducting gate array cells |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563134A (en) * | 1978-11-07 | 1980-05-13 | Nippon Telegr & Teleph Corp <Ntt> | Logic circuit using josephson element |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191066U (ja) * | 1981-05-29 | 1982-12-03 |
-
1984
- 1984-09-28 JP JP20524184A patent/JPS6182533A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563134A (en) * | 1978-11-07 | 1980-05-13 | Nippon Telegr & Teleph Corp <Ntt> | Logic circuit using josephson element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6182533A (ja) | 1986-04-26 |
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