JPH0754900B2

JPH0754900B2 - ジョセフソン抵抗結合型否定回路

Info

Publication number: JPH0754900B2
Application number: JP60102699A
Authority: JP
Inventors: 容房和田; 秀一永沢
Original assignee: 工業技術院長
Priority date: 1985-05-16
Filing date: 1985-05-16
Publication date: 1995-06-07
Anticipated expiration: 2010-06-07
Also published as: JPS61262321A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ジョセフソン論理回路やジョセフソン記憶回
路に用いられる否定回路に関するものである。

（従来技術とその問題点）ジョセフソン回路で論理回路を構成する場合、従来のシ
リコン技術を用いて論理回路を構成する場合と同様、否
定信号の発生は必要不可欠である。しかしながら、ジョ
セフソン論理回路は、信号増幅率が小さいのでラツチ動
作が主となり、否定回路を構成し難いという欠点があっ
た。

従来、入力信号の補信号を発生する回路として、昭和55
年発行の雑誌アイ・ビー・エム・ジャーナル・オブ・リ
サーチ・アンド・ディベロップメント（IBM Journal of
research and development），第24巻第２号第139頁に
記載されているタイムドインバータ回路や、昭和54年発
行の雑誌アイ・イー・イー・イー・ジャーナル・オブ・
ソリッド・ステイト・サーキット（IEEE Journal of so
lid−state circuits）第SC−14巻第４号第693頁に記載
されているフリップ・フロップ回路が知られている。

前記インバータ回路は、第５に示すように、それぞれ２
個のインダクタンス511〜514と２個のジョセフソン接合
素子251〜524からなる２接合スクイッド501,502をスイ
ッチゲートとして２個直列に接続した回路である。２個
の２接合スクイッド501,502には端子544を介してゲート
電流が注入されている。否定を取りたいゲータ信号は、
端子541から第１の２接合スクイッド501に与えられる。
第２の２接合スクイッド502には否定信号を発生させる
タイミング信号が端子542から入力される。出力信号
は、負荷抵抗532を介して出力端子543から取り出され
る。

インバーター回路は以下のように動作する。

１）データ信号“1"が２接合スクイッド501に入力さ
れ、２接合スクイッド501がスイッチしゲート電流の大
部分は負荷抵抗531に流入する。その後タイミング信号
が２接合スクイッド502に入力されても、２接合スクイ
ッド502にはゲート電流がほとんど流れていないので、
２接合スクイッドはスイッチしない。従って出力端子54
3には出力電流が現れていない。即ち“0"が出力され
る。

２）データ信号“0"が２接合スクイッド501に入力され
る。この時、２接合スクイッド501はスイッチせずゲー
ト電流は、２接合スクイッド502に流れ続ける。続いて
タイミング信号が２接合スクイッド502に入力される
と、２接合スクイッド502はスイッチし、出力端子543に
出力電流即ち“1"が現われる。

以上のようにして、入力データ信号の補信号が発生され
る。

第６図は、従来のフリップフロップ回路を示したもので
ある。フリップフロップ回路は、インダクタンスとジョ
セフソン接合素子からなるスクイッドゲート601,602と
出力ループ603と予備ループ604とから構成される。フリ
ップフロップへ端子611から注入されたゲート電流は、
出力ループ603と予備ループ604へ分流して流れる。予備
ループ604へ流れている電流は、セット端子612に入力さ
れるセット信号によりスクイッドゲート602をスイッチ
させ、出力ループ603へ流される。この状態を作った
後、データ信号を端子613から入力する。データ信号が
“1"の時スクイッドゲート601がスイッチし、出力ルー
プ603を流れていた電流は予備ループ604へ戻される。こ
のため、出力ループ603を流れる電流はほぼ零となり、
出力ループ603に、“0"が出力されたことになる。

一方、データ信号“0"が端子613から入力された時に
は、スクイッドゲート601の入力線には電流が流れてい
ないので、スクイッドゲート601はスイッチしない。従
って、出力ループ603には、セット信号によって流され
たゲート電流が流れ続ける。即ち、出力ループ603に
“1"が出力されたことになる。

以上、従来の否定回路は、インダクタンスとジョセフソ
ン接合素子から構成されるスクイッドでスイッチゲート
が構成されていた。従って、所望のインダクタンス値を
実現するために、否定回路の面積が小さくできないとい
う欠点があった。即ち、スクイッドのインダクタンスを
Ｌ、論理に用いるゲート電流値とＩとすると、LIΦ₀/
2（Φ_０は磁束量子を表わし、Φ_０＝2.07×10^-5ウエバ
である）の関係がある。従って、消費電力を小さくする
ため、論理電流Ｉを小さくするとＬがますます大きくな
り、回路面積の縮小化が一層困難になっていた。又、回
路面積の増大は、信号伝送時間の増大をもたらし、論理
回路や記憶回路の高速化の障害となっていた。

インダクタンスを除いて抵抗とジョセフソン接合素子の
みで構成される否定回路として、昭和58年４月に発行さ
れた昭和58年度電子通信学会総合全国大会講演論文集，
分冊２、第２−448頁タイムドインバータNOR論理回路が
記載されている。

第７図は、従来のタイムドインバータNOR論理回路を示
したものである。この回路は、ジョセフソン接合端子70
1〜707と、抵抗711〜718と、入力抵抗719,720と、負荷
抵抗721とから構成されている。データ信号は、データ
信号入力端子731へ入力され、タイミング信号は入力端
子732へ入力される。ゲート電流は端子734から注入され
る。

データ信号“1"が入力された場合の動作データ信号“1"が入力されるとジョセフソン接合素子70
1,702が順次スイッチする。ジョセフソン接合素子701,7
02のスイッチにより、ゲート電流は、ジョセフソン接合
素子706へ流れ、ジョセフソン接合素子706をスイッチさ
せる。ジョセフソン接合素子701,702,706のスイッチに
より、ゲート電流は、負荷抵抗721へ流れ込み、ジョセ
フソン接合素子703〜705に電流が流れなくなる。

データ信号より遅れて、タイミング信号が入力端子732
へ入力される。この時、ジョセフソン接合素子703〜705
にはゲート電流がほとんど流れていないので、ジョセフ
ソン接合素子703〜705はスイッチしない。以上の動作に
より出力端子733には出力が現われていない。即ちデー
タ信号“1"の補信号“0"が出力される。

データ信号“0"が入力された場合の動作データ信号“0"は、信号電流が零を意味する。よって、
データ信号“0"が入力端子731へ入力されてもジョセフ
ソン接合素子701〜705の状態は変化しない。即ち、ジョ
セフソン接合素子701〜705にはゲート電流が流れ続け
る。

続いてタイミング信号が入力端子732に入力されるとジ
ョセフソン接合素子703〜705がスイッチする。ジョセフ
ソン接合素子703〜705のスイッチにより、ゲート電流は
ジョセフソン接合素子706,707へ流れ込み、両ゲートを
スイッチさせる。ジョセフソン接合素子701〜705のスイ
ッチにより、ゲート電流は出力端子733へ流れ、出力信
号“1"が得られる。即ち、データ信号“0"の補信号“1"
が出力される。

しかし、従来のタイムドインバータNOR論理回路は、ジ
ョセフソン接合素子701,702とジョセフソン接合素子703
〜705の間にゲート電流分流用の抵抗714〜716が用いら
れている。抵抗714〜716によりゲート電流は、ジョセフ
ソン接合素子706を介して入力抵抗719へ分流される。こ
の分流電流が入力端子731からデータ信号源側に流出
し、データ信号源の動作に影響を及ぼし、誤動作させる
という欠点があった。

（発明の目的）本発明の目的は、上記した従来のジョセフソン否定回路
の欠点を除き、面積の小型化を行い、よって、論理回路
や記憶回路の高速化が図れるジョセフソン抵抗結合型否
定回路を提供することにある。

（発明の構成）本発明は、ゲート電流の注入端と注出端を有する少なく
とも１個のスイッチ用ジョセフソン接合素子と、一端が
前記注入端に接続され、他の一端が信号入力端に接続さ
れた入出力分離ジョセフソン接合素子と、信号入力端と
接地との間に接続された入力抵抗とからなる第１と第２
のジョセフソン論理回路を構成し、前記第１のジョセフ
ソン論理回路の注入端と接地との間、および前記第２の
ジョセフソン論理回路の注入端と出力端との間に負荷抵
抗を接続し、前記第１のジョセフソン論理回路の前記ス
イッチ用ジョセフソン接合素子と前記第２のジョセフソ
ン論理回路の前記スイッチ用ジョセフソン接合素子とが
抵抗を介さず直接接続されるように前記第１のジョセフ
ソン論理回路の前記注出端と第２のジョセフソン論理回
路の前記注入端を接続し、前記第２のジョセフソン論理
回路の前記注出端を接地して構成したことを特徴とする
ジョセフソン抵抗結合型否定回路である。

（構成の詳細な説明）第１図に本発明の原理を説明するためのジョセフソン抵
抗結合型否定回路の基本構成を示す。

本発明のジョセフソン抵抗結合型否定回路は、スイッチ
用ジョセフソン接合素子101,102が直列接続され、スイ
ッチ用ジョセフソン接合素子101のゲート電流の注入端
に入出力分離ジョセフソン接合素子103と入力抵抗111が
接続され、入力端子121からデータ信号が入力される。
抵抗113は負荷抵抗である。同様に、スイッチ用ジョセ
フソン接合素子102のゲート電流の注入端には、入出力
分離ジョセフソン接合素子104と入力抵抗112が接続され
る。タイミング信号は入力端子122から入力される。出
力信号は、負荷抵抗114を介して出力端子123から取出さ
れる。スイッチ用ジョセフソン接合素子102のゲート電
流の注出端は接地されている。ゲート電流は、端子124
から、スイッチ用ジョセフソン接合素子101の注入端へ
供給される。

ここで、ジョセフソン接合素子101,103と抵抗111,113が
第１のジョセフソン論理回路を構成している。同様に、
ジョセフソン接合素子102,104と抵抗112,114は、第２の
ジョセフソン論理回路を構成する。第１のジョセフソン
論理回路は、入力端子121に入力されるデータ信号によ
ってスイッチし、第２のジョセフソン論理回路は、入力
端子22に入力されるタイミング信号によってスイッチす
る。

（第１の実施例）第１図に示したジョセフソン抵抗結合型否定回路は、そ
のまま本発明の第１の実施例として実際に動作する。以
下、第11図に基ずいて、本実施例の回路動作を説明す
る。

データ信号“1"の補信号の発生：データ信号“1"が入力端子121に入力されると、スイッ
チ用ジョセフソン接合素子101がスイッチする。ジョセ
フソン接合素子101のスイッチにより、ゲート電流は入
出力分離ジョセフソン接合素子103の方へ流れ、ジョセ
フソン接合素子103をスイッチさせる。ジョセフソン接
合素子101,103のスイッチによりゲート電流の大部分は
負荷抵抗113へ流れる。従って、スイッチ用ジョセフソ
ン接合素子102を流れていた電流はほとんど零となる。

次に入力端子122からタイミング信号が入力される。タ
イミング信号は、スイッチ用ジョセフソン接合素子102
へ流れ込むが、ジョセフソン接合素子102にはゲート電
流がほとんど流れていなのでスイッチしない。従って出
力端子123には出力信号が現れない。即ち入力データ
“1"の否定であるデータ信号“0"が得られる。

データ“0"の補信号の発生：データ“0"が入力端子121
に入力される。信号“0"は、入力電流が零であることを
意味する。よって、スイッチ用ジョセフソン接合素子10
1は全く変化しない。即ちスイッチしない。よってゲー
ト電流は、ジョセフソン接合素子101からスイッチ用ジ
ョセフソン接合素子102へ注入され続ける。

次に入力端子122にタイミング信号が入力される。スイ
ッチ用ジョセフソン接合素子102にはゲート電流が流れ
ているので、タイミング信号の流入によりジョセフソン
接合素子102はスイッチする。ジョセフソン接合素子102
のスイッチによりゲート電流の大部分は、入出力分離ジ
ョセフソン接合103,104へ分流される。ゲート電流の分
流比は、入力抵抗111,112の抵抗値r₁,r₂と、タイミング
信号の電流値Itに依存する。入出力分離ジョセフソン接
合素子103,104の臨界電流値aIo,bIoを、分流されたゲー
ト電流値以下に選ぶことにより、ジョセフソン接合素子
103,104がスイッチする。従ってゲート電流は、負荷抵
抗114と不過抵抗113へ分流して流れる。よって出力端子
123には、データ信号“0"の否定である信号“1"が出力
される。

以上のようにして、本実施例の回路は、入力端子121に
入力されるデータ信号の補信号を入力端子122に入力さ
れるタイミング信号で発生させ、出力端子123へ出力す
る。

第２図は、スイッチ用ジョセフソン接合素子101,102の
臨界電流値をIoとした時の、本実施例のしきい値特性を
示したものである。図の縦軸は、端子124に注入される
ゲート電流値Igを示し、横軸は、入力端子122,121に入
力されるタイミング信号の電流Itデータ信号電流Idをそ
れぞれ示す。図において、ゲート電流Ig、データ信号電
流Id、タイミング信号電流Itともスイッチ用ジョセフソ
ン接合素子101,102の臨界電流値Ioで規格化して示して
ある。第２図（ａ）は、ゲート電流Igとタイミング信号
電流Itの関係、第２図（ｂ）は、ゲート電流Igとデータ
信号電流Idの関係をそれぞれ示している。

先ず、データ信号“0"が入力された後、タイミング信号
が入力された時の動作しきい値を説明する。

しきい値201は、入出力分離ジョセフソン接合素子104の
臨界電流値bIoを示す。bIo以上のタイミング信号電流It
は、入出力分離ジョセフソン接合素子104を介して、ス
イッチ用ジョセフソン接合素子102の方へ注入されな
い。

しきい値202は、ゲート電流Igとタイミング信号Itとが
加算されて、スイッチ用ジョセフソン接合素子102をス
イッチさせるしきい値Ig＋It≧Ioを示したものである。
bIo以上のItはジョセフソン接合素子102へ注入されない
ため、しきい値202は、しきい値201との交点よりタイミ
ング信号電流が大きい領域It＞bIoで一定Ig≧（１−
ｂ）Ioとなる。

しきい値203は、スイッチ用ジョセフソン接合素子102が
スイッチした後、入出力分離ジョセフソン接合素子103
がスイッチするしきい値Ig＋It≧ａ（１＋r₁/r₂）Ioを
示したものである。これは、入力抵抗r₁,r₂、ジョセフ
ソン接合素子103の臨界電流値aIoに依存して変化する。

しきい値204は、最後に入出力分離ジョセフソン接合104
がスイッチするIg≧bIoのしきい値を示したものであ
る。なお、しきい値205は、ゲート電流のみでスイッチ
用ジョセフソン接合素子101,102がスイッチしない条件I
g＜Ioを示したものである。

以上の条件式において、負荷抵抗113,114の抵抗値r₃,r₄
及びジョセフソン接合素子101〜104の非線形抵抗は、分
流抵抗111,112の抵抗値r₁,r₂に対して十分大きいことを
仮定し、簡単のため計算式から省いてある。より正確に
は、r₃,r₄と非線形抵抗を考慮して各しきい値が求めら
れる。

次にデータ信号“1"が入力端子121に入力された後、タ
イミング信号が入力された時の動作を説明する。入出力
分離ジョセフソン接合素子103の臨界電流値をaIoとする
と、しきい値201と同様のしきい値211が得られる。

データ信号の電流Idによりスイッチ用ジョセフソン接合
素子101がスイッチするしきい値はId≦aIoの領域でIg＋
Id＞Io,Id＞aIoの領域で一定Ig≧（１−ａ）Ioとなり、
しきい値212が得られる。

続いて入出力分離ジョセフソン接合素子103がスイッチ
するしきい値は、Ib＞aIoでしきい値213となる。ジョセ
フソン接合素子101,103のスイッチによりゲート電流の
ほとんどは負荷抵抗113へ流れ、ジョセフソン接合素子1
02,104はスイッチしない。ジョセフソン接合素子101に
流れるゲート電流Igの最大値はIg＜Ioでありしきい値20
4と一致したしきい値214が得られる。

以上、しきい値202〜205,212〜214に囲まれた、第２図
の斜線の領域221,222が、本実施例の動作領域となる。
ここで、より正確に負荷抵抗r₃,r₄、及びジョセフソン
接合素子の非線形抵抗の効果を考えると、動作領域221,
222は多少縮小される。特に問題になるのは、負荷抵抗r
₃の効果である。負荷抵抗r₃がVg/Ig（Vgは、ジョセフソ
ン接合素子のギャップ電圧）より大きく設定されると、
Ig−Vg/r₃がジョセフソン接合素子102へ漏れて来る。

この漏れ電流と、続いて入力されるタイミング信号電流
によって、スイッチ用ジョセフソン接合素子102がスイ
ッチしない条件は、Ig−Vg/r₃＋It＜Ioである。しきい
値206は、この条件Ig＋It＜Io＋Vg/r₃を示したものであ
る。図において、しきい値206としきい値201とは、Ig＞
Ioの領域で交差している。ここで、しきい値201は、It
＞bIoの領域において、It＝bIoであることを示している
ので、It＞bIoの領域のしきい値206は動作特性に影響し
ない。即ち、しきい値201としきい値204の交点に、しき
い値206を交わらせた時が、しきい値206が動作特性に影
響しない最大のr₃を与える条件となる。従って、負荷抵
抗r₃をr₃＜Vg/bIoに設定することにより、ジョセフソン
接合素子102に対する前記の漏れ電流の効果を除くこと
ができる。なお、本実施例の回路の動作特性を示した第
２図（ａ），（ｂ）において、ａ＝ｂと選ぶことによ
り、ゲート電流Igに対する動作領域の一致が図られてい
る。

以上、ジョセフソン接合素子４個と抵抗４個からなる最
も簡単な本実施例により、十分な動作領域をもって否定
信号の発生が行われる。本実施例により、回路素子数が
著しく少くされ、回路面積の縮小化が図られている。

（第２の実施例）スイツチ用ジョセフソン接合素子を２個並列接続した第
２の実施例を第３図に示す。

第１の論理回路のスイツチ用ジョセフソン接合素子301,
302は、抵抗311〜314を介して並列に接続され、第２の
論理回路の論理回路のスイッチ用ジョセフソン接合素子
303,304は抵抗314を介して並列に接続されている。入出
力分離ジョセフソン接合305,306、入力抵抗315,316、負
荷抵抗317,318は、第１の実施例と同一の働きをする。
抵抗311,312は、端子324から注入されるゲート電流Ig
を、ジョセフソン接合素子301,302へ分流するための抵
抗である。

本実施例の回路の動作のしきい値特性を第４図に示す。
第４図（ａ）は、タイミング信号が入力端子322に入力
された時のゲート電流Igとタイミング信号電流Itのしき
い値特性で、第４図（ｂ）は、データ信号が入力端子32
1に入力された時のゲート電流Igとデータ信号電流Idの
しきい値特性を示した図である。ここでスイツチ用ジョ
セフソン接合素子301〜304の臨界電流値は、全てIoに選
びIg,It,IdはIoで規格化して図に示してある。

先ず、データ信号“0"が入力された後タイミング信号が
入力された時の動作を説明する。

入出力分離ジョセフソン接合素子306の臨界電流値は、b
Ioでしきい値401で示される。ゲート電流Igとタイミン
グ信号電流Itとを加算して、スイッチ用ジョセフソン接
合素子303をスイッチさせるしきい値402は、It≦bIoの
領域でIg/2＋It≧Ioとなり、It＞bIoの領域で一定Ig≧
２（１−ｂ）Ioとなる。ジョセフソン接合素子303がス
イッチするとジョセフソン接合素子304は必ずスイッチ
する。次に入出力分離ジョセフソン接合素子305がスイ
ッチする条件は、第１の実施例と同じIg＋It＞ａ（１＋
r₁/r₂）Ioとなり、しきい値403で示される。最後に入出
力分離ジョセフソン接合素子306がスイッチする条件
は、Ig≧bIoでしきい値404で示される。しきい値405
は、ジョセフソン接合素子303,304がゲート電流のみで
スイッチしない条件Ig/2＜Ioである。なお、ここで、抵
抗314の値は、ジョセフソン接合素子303のスイッチによ
りジョセフソン接合素子301,302がスイッチしないよう
な小さな値が選ばれる。

次に、データ信号“1"が加えられた後タイミング信号が
入力された時の動作を説明する。この時の回路動作は、
第１の実施例と同一である。

しきい値411は、入出力分離ジョセフソン接合素子305の
臨界電流値aIoを示す。しきい値412は、スイッチ用ジョ
セフソン接合素子301がスイッチする条件を示し、Id≦a
Ioの領域でIg/2＋Id≦Io,Id＞aIoの領域でIg≧２（１−
ａ）Ioとなる。しきい値413は、入出力分離ジョセフソ
ン接合素子305がスイッチする条件Ig≧aIoを示し、しき
い値414は、スイッチ用ジョセフソン接合素子301,302が
ゲート電流のみでスイッチしない条件Ig＜2Ioを示して
いる。負荷抵抗r₃の効果により、データ信号“1"が入力
されてタイミング信号が入力された時スイッチ用ジョセ
フソン接合素子303がスイッチしない条件は、（Ig−Vg/
r₃）×0.5＋It＜Ioとなり第４図（ａ）のしきい値406で
示される。しきい値401としきい値405の交点に、この条
件のしきい値406を交差させた時の負荷抵抗r₃の値は、r
₃＝Vg/2bIoとなる。即ち、r₃＜Vg/2bIoに選ぶことによ
り、負荷抵抗r₃の効果を除くことができる。なお、抵抗
311〜314は、入力抵抗r₁,r₂に比し十分小さく設定され
る。

以上、第２の実施例の回路の動作領域は、しきい値402,
405、しきい値412,414で囲まれた斜線で示される領域42
1,422となる。本実施例においては、しきい値403,404,4
13が動作領域にほとんど影響していない。これは、スイ
ッチ用ジョセフソン接合素子を第２個並列的に接続し、
許容最大ゲート電流を２倍にしたことによる。本実施例
は、第１の実施例より動作領域が大幅に拡大されてい
る。

以上本発明の回路は、スイッチ用ジョセフソン接合素子
が抵抗を間に介さずに接続されているので、ゲート電流
はデータ信号入力端子側へ流れない。よって、データ信
号を発生させている回路の動作に影響与えず、データ信
号を発生させている回路を誤動作させない。

第２の実施例におけるスイッチ用ジョセフソン接合素子
の並列個数を３個以上とした構成も本発明の他の実施例
として含まれる。

（発明の効果）以上、本発明によれば、従来否定回路に用いられていた
インダクタンスを除いた否定回路が実現され、インダク
タンス値による回路面積が縮小できない欠点が除かれ、
回路の小型化が図れる。さらに回路の小型化による信号
伝送遅延の縮小により回路の高速化が図られる。従来の
磁界結合によるジョセフソン接合素子のスイッチの制御
を除くことにより、一層の高速化がはかれる。

【図面の簡単な説明】

第１図は、本発明の原理を説明するための本発明の回路
の基本構成を示した図、第２図は第１の実施例の回路の
しきい値特性を示した図で、第２図（ａ）はタイミング
信号電流Itとゲート電流Igの関係、第２図（ｂ）はデー
タ信号電流Idとデート電流Igの関係を示した図、第３図
は、本発明の第２の実施例を示した回路図、第４図は、
第２の実施例の回路のしきい値特性を示した図で、第４
図（ａ）はタイミング信号電流Itとゲート電流Igの関
係、第４図（ｂ）はデータ信号電流Idとゲート電流Igの
関係を示した図、第５図は、従来の２接合スクイッドを
用いたインバータ回路の回路図、第６図は、従来のフリ
ップフロップ回路を用いた否定回路の回路図、第７図は
従来のタイムドインバータNOR論理回路の回路図であ
る。 101,102……スイッチ用ジョセフソン接合素子 103,104……入出力分離ジョセフソン接合素子 111,112……入力抵抗、113,114……負荷抵抗 121……データ信号入力端子 122……タイミング信号入力端子、123……出力端子 Ig……ゲート電流、It……タイミング信号電流 Id……データ信号電流 Io……スイッチ用ジョセフソン接合素子の臨界電流値 201〜206,211〜214……しきい値 221,222……動作領域 301〜304……スイッチ用ジョセフソン接合素子 305,306……入出力分離ジョセフソン接合素子 311〜314……抵抗、315,316……入力抵抗 317,318……負荷抵抗、321データ信号入力端子 322……タイミング信号入力端子 323……出力端子、401〜406,411〜414……しきい値 421,422……動作領域 401〜404……スイッチ用ジョセフソン接合素子 405,406……入出力分離ジョフソン接合素子 411〜416……抵抗、417,418……入力抵抗 419,420……負荷抵抗、421……データ信号入力端子 422……タイミング信号入力端子、423……出力端子 501,502……２接合スクイッド 511〜514……インダクタンス 521〜524……ジョセフソン接合素子 531,532……負荷抵抗、541……データ信号入力端子 542……タイミング信号入力端子 543……出力端子、601,602……スクイッドゲート 603………出力ループ、604……予備ループ 612……セット信号入力端子 613……データ信号入力端子 701〜707……ジョセフソン接合素子 711〜718……抵抗、719,720……入力抵抗 721,722……負荷抵抗、731……データ信号入力端子 732……タイミング信号入力端子、733……出力端子。

Claims

【特許請求の範囲】

【請求項１】ゲート電流の注入端と注出端を有する少な
くとも１個のスイッチ用ジョセフソン接合素子と、一端
が前記注入端に接続され、他の一端が信号入力端に接続
された入出力分離ジョセフソン接合素子と、信号入力端
と接地との間に接続された入力抵抗とからなる第１と第
２のジョセフソン論理回路を構成し、前記第１のジョセ
フソン論理回路の注入端と接地との間、および前記第２
のジョセフソン論理回路の注入端と出力端との間に負荷
抵抗を接続し、前記第１のジョセフソン論理回路の前記
スイッチ用ジョセフソン接合素子と前記第２のジョセフ
ソン論理回路の前記スイッチ用ジョセフソン接合素子と
が抵抗を介さず直接接続されるように前記第１のジョセ
フソン論理回路の前記注出端と第２のジョセフソン論理
回路の前記注入端を接続し、前記第２のジョセフソン論
理回路の前記注出端を接地して構成したことを特徴とす
るジョセフソン抵抗結合型否定回路。