JPH0460373B2 - - Google Patents
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- Publication number
- JPH0460373B2 JPH0460373B2 JP58202289A JP20228983A JPH0460373B2 JP H0460373 B2 JPH0460373 B2 JP H0460373B2 JP 58202289 A JP58202289 A JP 58202289A JP 20228983 A JP20228983 A JP 20228983A JP H0460373 B2 JPH0460373 B2 JP H0460373B2
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- JP
- Japan
- Prior art keywords
- josephson
- current
- josephson gate
- current path
- bias current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000007704 transition Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 3
- 241000238366 Cephalopoda Species 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/92—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of superconductive devices
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は簡易にして動作マージンの大きいジヨ
セフソン電流極性切替回路に関するものである。
セフソン電流極性切替回路に関するものである。
従来技術
ジヨセフソン素子を用いた電流極性切替回路と
しては従来、IBM Techrical Disclosure
Bulletin Vol.18 No.12，May 1976 に於て、第
１図に示す回路が開示されている。
しては従来、IBM Techrical Disclosure
Bulletin Vol.18 No.12，May 1976 に於て、第
１図に示す回路が開示されている。
本回路において１，２，３，４は夫々等価なジ
ヨセフソンゲート回路であり、５，６はそれぞれ
１，４および２，３の入力電流路、７はインダク
タンス負荷である。本回路は直流電流の極性切替
回路であり、以下の如く動作する。即ち、 〔〕 ８から供給された直流電流IBは最初１，
３を含む電流路、および２，４を含む電流路に
夫夫IB／２ずつ分岐して流れる。然る後、 〔〕 例えば５に入力電流ICを印加すると、
１，４が電圧転移して８から印加されたIBは
２，７，３，９の電流路を選択的に流れる。即
ち７には１０に示す方向にIBが流れる。５への
入力を取去つて後、 〔〕 ６に入力電流ICを印加すると、２，３が
電圧転移し、２を流れていた電流IBは１に転送
され７，４，９の電流路を選択的に流れる。即
ち、７には１１に示す方向にIBが流れる。
ヨセフソンゲート回路であり、５，６はそれぞれ
１，４および２，３の入力電流路、７はインダク
タンス負荷である。本回路は直流電流の極性切替
回路であり、以下の如く動作する。即ち、 〔〕 ８から供給された直流電流IBは最初１，
３を含む電流路、および２，４を含む電流路に
夫夫IB／２ずつ分岐して流れる。然る後、 〔〕 例えば５に入力電流ICを印加すると、
１，４が電圧転移して８から印加されたIBは
２，７，３，９の電流路を選択的に流れる。即
ち７には１０に示す方向にIBが流れる。５への
入力を取去つて後、 〔〕 ６に入力電流ICを印加すると、２，３が
電圧転移し、２を流れていた電流IBは１に転送
され７，４，９の電流路を選択的に流れる。即
ち、７には１１に示す方向にIBが流れる。
本回路は上記の如き原理により動作するため以
下に示す如き重大な欠点を有していた。即ち第２
図は１〜４のバイアス電流対入力電流の閾値特性
の一例である。同図に示すように例えばゲート１
には当初状態〔〕においてバイアス電流IB／２
が流れ、その状態でICにより電圧転移することが
要請され、ゲート２には状態〔〕においてバイ
アス電流IBが流れその状態でICにより電圧転移す
ることが要請される。先にも述べたようにゲート
１〜４は夫々等価であり、従つて、上記２つの要
請を満足させるためにはあるバイアス電流レベル
及びその２倍のバイアス電流レベルで等しく電圧
転移を実現することが要請されることになり当該
ゲートの動作マージンが極端に小さいという欠点
を有していた。
下に示す如き重大な欠点を有していた。即ち第２
図は１〜４のバイアス電流対入力電流の閾値特性
の一例である。同図に示すように例えばゲート１
には当初状態〔〕においてバイアス電流IB／２
が流れ、その状態でICにより電圧転移することが
要請され、ゲート２には状態〔〕においてバイ
アス電流IBが流れその状態でICにより電圧転移す
ることが要請される。先にも述べたようにゲート
１〜４は夫々等価であり、従つて、上記２つの要
請を満足させるためにはあるバイアス電流レベル
及びその２倍のバイアス電流レベルで等しく電圧
転移を実現することが要請されることになり当該
ゲートの動作マージンが極端に小さいという欠点
を有していた。
なお、本回路の場合、上述したように７はイン
ダクタンス負荷でありIBは直流であるが、７を抵
抗負荷として単及び両極性バイアス電流で使用可
能であることは容易に理解出来る。その場合、上
述の欠点は同様に存在する。
ダクタンス負荷でありIBは直流であるが、７を抵
抗負荷として単及び両極性バイアス電流で使用可
能であることは容易に理解出来る。その場合、上
述の欠点は同様に存在する。
発明の目的
本発明はこれらの欠点を除去するため、動作マ
ージンの大きいジヨセフソン電流極性切替回路を
開示したもので以下図面について詳細に説明す
る。
ージンの大きいジヨセフソン電流極性切替回路を
開示したもので以下図面について詳細に説明す
る。
発明の構成及び作用
以下、実施例により本発明の構成及び作用を詳
細に説明する。
細に説明する。
第３図は本発明の実施例であつて１，２，３，
４はそれぞれジヨセフソン素子を含む１個のジヨ
セフソンゲート、もしくはバイアス電流路及び入
力電流路を共通とする複数個のジヨセフソンゲー
トの直結体であり、１，２の出力負荷抵抗として
RLの値を有する１４，１５が装填されている。
また、７はRAの値を有する抵抗体を少くとも含
む負荷であり１２，１３は電源抵抗である。即
ち、本回路は抵抗ラツチ形式の回路であり、従つ
て、８からは単極性（もしくは両極性）の電流が
供給される。１，２，３，４は夫々等価なゲート
（SQUIDその他種々の公知のジヨセフソンゲート
で特に選ばない）であり、また、１２，１３の電
源抵抗は互いに等しく、出力負荷抵抗１４，１５
も互いに等しい値を有する。
４はそれぞれジヨセフソン素子を含む１個のジヨ
セフソンゲート、もしくはバイアス電流路及び入
力電流路を共通とする複数個のジヨセフソンゲー
トの直結体であり、１，２の出力負荷抵抗として
RLの値を有する１４，１５が装填されている。
また、７はRAの値を有する抵抗体を少くとも含
む負荷であり１２，１３は電源抵抗である。即
ち、本回路は抵抗ラツチ形式の回路であり、従つ
て、８からは単極性（もしくは両極性）の電流が
供給される。１，２，３，４は夫々等価なゲート
（SQUIDその他種々の公知のジヨセフソンゲート
で特に選ばない）であり、また、１２，１３の電
源抵抗は互いに等しく、出力負荷抵抗１４，１５
も互いに等しい値を有する。
本回路は以下の如く動作する。
〈〉 ８から供給された電流IBは最初１，３を
含む電流路、および２，４を含む電流路に夫々
IB／２ずつ分岐して流れる。然る後、 〈〉 例えば入力電流路５に入力電流ICを印加
すると１，４が電圧転移する。その場合、４の
両端には７と１５の並列抵抗値、即ちRLRA
の負荷に応じた電圧VTが生じ、また１の両端
には１４の負荷抵抗（RL）に応じた電圧VSが
生ずる。従つて、負荷７にはIOUT＝VT／RAの電
流が流れ、ゲート３にはIOUT及び電圧VSに応じ
たゲート１の漏洩電流Ilの和の電流が流れる。
その場合、該電流値（IOUT＋Il）がIB／２に等
しくなるようにRA及びRLを設定する。そして、
それは極めて容易である。また、１及び２のゲ
ートの直列段数を多くすればするほど１及び２
が電圧転移した場合の漏洩電流Ilを小さく出来
（例えば該直列段数をＮとするとIlはＮ＝１の
場合に比べてほゞ１／Ｎになる）、従つて、
IOUT＋Il＝IB／２の関係から、より大きな所要
電流IOUTを得ることができる。
含む電流路、および２，４を含む電流路に夫々
IB／２ずつ分岐して流れる。然る後、 〈〉 例えば入力電流路５に入力電流ICを印加
すると１，４が電圧転移する。その場合、４の
両端には７と１５の並列抵抗値、即ちRLRA
の負荷に応じた電圧VTが生じ、また１の両端
には１４の負荷抵抗（RL）に応じた電圧VSが
生ずる。従つて、負荷７にはIOUT＝VT／RAの電
流が流れ、ゲート３にはIOUT及び電圧VSに応じ
たゲート１の漏洩電流Ilの和の電流が流れる。
その場合、該電流値（IOUT＋Il）がIB／２に等
しくなるようにRA及びRLを設定する。そして、
それは極めて容易である。また、１及び２のゲ
ートの直列段数を多くすればするほど１及び２
が電圧転移した場合の漏洩電流Ilを小さく出来
（例えば該直列段数をＮとするとIlはＮ＝１の
場合に比べてほゞ１／Ｎになる）、従つて、
IOUT＋Il＝IB／２の関係から、より大きな所要
電流IOUTを得ることができる。
具体的数値例を以下に示す。７における所要
電流IOUTを0.5mAと設定した場合、IB／２＝
0.65mA，RL＝12.2Ω，RA＝2.4Ω、各ゲートの
直列段数を２、各ゲートの最大ジヨセフソン電
流IJ＝0.87mAとすると１または２が電圧転移
したときの漏洩電流Il＝0.15mA、また、IOUT＝
0.5mAとなりIOUT＋Il＝IB／２の関係を容易に実
現することができる。
電流IOUTを0.5mAと設定した場合、IB／２＝
0.65mA，RL＝12.2Ω，RA＝2.4Ω、各ゲートの
直列段数を２、各ゲートの最大ジヨセフソン電
流IJ＝0.87mAとすると１または２が電圧転移
したときの漏洩電流Il＝0.15mA、また、IOUT＝
0.5mAとなりIOUT＋Il＝IB／２の関係を容易に実
現することができる。
〈〉 入力電流路６に入力電流ICを印加すると
２，３が電圧転移する。その場合、３の両端に
は７と１４の並列抵抗値、即ちRLRAの負荷
に応じた電圧VTが生じまた２の両端には１５
の負荷抵抗（RL）に応じた電圧VSが生ずる。
負荷７にはIOUT＝VT／RAの電流が流れ、ゲート
４にはIOUT及び電圧VSに応じたゲート２の漏洩
電流Ilの和の電流が流れる（但し７の電流は
〈〉と逆向きで１１方向）。この場合にも
〈〉と同様に該電流値（IOUT＋Il）がIB／２に
等しくなる。なお、５の入力電流ICは除かれ
（１，４が零電圧状態）ている。
２，３が電圧転移する。その場合、３の両端に
は７と１４の並列抵抗値、即ちRLRAの負荷
に応じた電圧VTが生じまた２の両端には１５
の負荷抵抗（RL）に応じた電圧VSが生ずる。
負荷７にはIOUT＝VT／RAの電流が流れ、ゲート
４にはIOUT及び電圧VSに応じたゲート２の漏洩
電流Ilの和の電流が流れる（但し７の電流は
〈〉と逆向きで１１方向）。この場合にも
〈〉と同様に該電流値（IOUT＋Il）がIB／２に
等しくなる。なお、５の入力電流ICは除かれ
（１，４が零電圧状態）ている。
従つて、本例の場合、１〜４の各ゲートを電
圧転移させる場合の各ゲートのバイアス電流レ
ベルは常に0.65mAであり、従来例のように２
値のバイアスレベルを想定する必要がなく、か
つ、該バイアス電流レベルは該ゲートの最大ジ
ヨセフソン電流値および電圧転移可能な最小バ
イアス電流レベルに対して適正な値を有してお
り、本例の場合、バイアスマージンとして±30
％以上の値が容易に実現できることが分る。
圧転移させる場合の各ゲートのバイアス電流レ
ベルは常に0.65mAであり、従来例のように２
値のバイアスレベルを想定する必要がなく、か
つ、該バイアス電流レベルは該ゲートの最大ジ
ヨセフソン電流値および電圧転移可能な最小バ
イアス電流レベルに対して適正な値を有してお
り、本例の場合、バイアスマージンとして±30
％以上の値が容易に実現できることが分る。
尚、本回路は前述したように基本的に抵抗ラ
ツチ形回路であり、従つて電源として単極性電
源を用いた場合は、任意の両極性出圧電流を得
ることができ、また、電源として両極性電源を
用いた場合、それを任意の単極性出力電流に変
換することが可能であることは明白であろう。
ツチ形回路であり、従つて電源として単極性電
源を用いた場合は、任意の両極性出圧電流を得
ることができ、また、電源として両極性電源を
用いた場合、それを任意の単極性出力電流に変
換することが可能であることは明白であろう。
以上、特にRA及びRLの設定によつてIOUT＋Il＝
IB／２とする場合で説明したが、必ずしもこれに
限るものではなく適当な出力負荷（抵抗）を第１
及び第２のジヨセフソンゲート回路に配置し、か
つ抵抗体を含む受動素子を第２及び第４のジヨセ
フソンゲート回路のバイアス電流路の接続点の間
に接続することによつて、上記〈〉，〈〉にお
いて、電圧転移時のジヨセフソンゲート回路のバ
イアス電流を従来におけるIBより小さな値にで
き、〈〉における電圧転移時のジヨセフソンゲ
ート回路のバイアス電流IB／２に近づけることが
できるので、いずれにせよ動作マージンを従来よ
り大きくでき、意義がある。
IB／２とする場合で説明したが、必ずしもこれに
限るものではなく適当な出力負荷（抵抗）を第１
及び第２のジヨセフソンゲート回路に配置し、か
つ抵抗体を含む受動素子を第２及び第４のジヨセ
フソンゲート回路のバイアス電流路の接続点の間
に接続することによつて、上記〈〉，〈〉にお
いて、電圧転移時のジヨセフソンゲート回路のバ
イアス電流を従来におけるIBより小さな値にで
き、〈〉における電圧転移時のジヨセフソンゲ
ート回路のバイアス電流IB／２に近づけることが
できるので、いずれにせよ動作マージンを従来よ
り大きくでき、意義がある。
発明の効果
以上説明したように、本発明によるジヨセフソ
ン電流切替回路は各ゲートのバイアス電流レベル
として１種のみを想定すれば良く、又は２値であ
つてもその差を小さくでき、且つ、該バイアス電
流レベルを各ゲートの最大ジヨセフソン電流値に
対して適正な値に設定できるため、広動作マージ
ンを確保できるという利点がある。
ン電流切替回路は各ゲートのバイアス電流レベル
として１種のみを想定すれば良く、又は２値であ
つてもその差を小さくでき、且つ、該バイアス電
流レベルを各ゲートの最大ジヨセフソン電流値に
対して適正な値に設定できるため、広動作マージ
ンを確保できるという利点がある。
第１図は従来のジヨセフソン電流極性切替回路
の回路構成図、第２図は第１図の回路の各ゲート
のバイアス電流対入力電流閾値特性例、および該
各ゲートの動作電流レベルを示す図、第３図は本
発明によるジヨセフソン電流極性切替回路の回路
構成図。 １，２，３，４……ジヨセフソンゲート回路、
５……１，４の入力電流路、６……２，３の入力
電流路、７……出力電流用負荷回路、８……バイ
アス電流供給端、９……バイアス電流流入端、１
０，１１……７における所要出力電流の極性、１
２，１３……電源抵抗、１４……ゲート１の出力
負荷抵抗、１５……ゲート２の出力負荷抵抗。
の回路構成図、第２図は第１図の回路の各ゲート
のバイアス電流対入力電流閾値特性例、および該
各ゲートの動作電流レベルを示す図、第３図は本
発明によるジヨセフソン電流極性切替回路の回路
構成図。 １，２，３，４……ジヨセフソンゲート回路、
５……１，４の入力電流路、６……２，３の入力
電流路、７……出力電流用負荷回路、８……バイ
アス電流供給端、９……バイアス電流流入端、１
０，１１……７における所要出力電流の極性、１
２，１３……電源抵抗、１４……ゲート１の出力
負荷抵抗、１５……ゲート２の出力負荷抵抗。
Claims (1)
- 【特許請求の範囲】 １ バイアス電流路に介挿され、かつ入力電流路
を介して入力信号を受けるジヨセフソン素子を含
むジヨセフソンゲート回路、もしくは、該ジヨセ
フソンゲート回路の複数個をもつて構成されかつ
該複数個の個々のバイアス電流路および入力電流
路を共通とするジヨセフソンゲート回路の４つを
第１，第２，第３及び第４のジヨセフソンゲート
回路として有し、 上記第１のジヨセフソンゲート回路のバイアス
電流路と上記第３のジヨセフソンゲート回路のバ
イアス電流路が直列に接続され、 且、上記第２のジヨセフソンゲート回路のバイ
アス電流路と上記第４のジヨセフソンゲート回路
のバイアス電流路が直列に接続され、 且、上記第１及び第２のジヨセフソンゲート回
路のバイアス電流路がバイアス電源端子に接続さ
れ、 且、上記第１及び第４のジヨセフソンゲート回
路が共通の入力電流路を有し、 且、上記第２及び第３のジヨセフソンゲート回
路が共通の入力電流路を有し、 且、上記第１及び第３のジヨセフソンゲート回
路のバイアス電流路の接続点と、上記第２及び第
４のジヨセフソンゲート回路のバイアス電流路の
接続点の間が少くとも抵抗体を含む受動素子によ
つて接続され、 且、上記第１および第２のジヨセフソンゲート
回路に電源抵抗及び夫々が電圧転移した場合の出
力負荷抵抗体が夫々配置されてなることを特徴と
するジヨセフソン電流極性切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202289A JPS6094530A (ja) | 1983-10-28 | 1983-10-28 | ジヨセフソン電流極性切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202289A JPS6094530A (ja) | 1983-10-28 | 1983-10-28 | ジヨセフソン電流極性切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6094530A JPS6094530A (ja) | 1985-05-27 |
| JPH0460373B2 true JPH0460373B2 (ja) | 1992-09-25 |
Family
ID=16455072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202289A Granted JPS6094530A (ja) | 1983-10-28 | 1983-10-28 | ジヨセフソン電流極性切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6094530A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5105098A (en) * | 1990-04-03 | 1992-04-14 | Tyler Power Systems, Inc. | Superconducting power switch |
-
1983
- 1983-10-28 JP JP58202289A patent/JPS6094530A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6094530A (ja) | 1985-05-27 |
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