JPS64850B2 - - Google Patents
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- JPS64850B2 JPS64850B2 JP14121382A JP14121382A JPS64850B2 JP S64850 B2 JPS64850 B2 JP S64850B2 JP 14121382 A JP14121382 A JP 14121382A JP 14121382 A JP14121382 A JP 14121382A JP S64850 B2 JPS64850 B2 JP S64850B2
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- 239000007924 injection Substances 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000009396 hybridization Methods 0.000 description 1
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- 238000000926 separation method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
- H03K19/1956—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current using an inductorless circuit
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、ジヨセフソン否定論理回路、殊にタ
イミング入力付否定ラツチ回路に関する。
イミング入力付否定ラツチ回路に関する。
単体のジヨセフソン接合素子を複数個組み合わ
せて各種のゲートを作り、これ等ゲートをまた所
望の通りに組み合わせてジヨセフソンコンピユー
タを構成しようとする試みは、その高速性、低消
費電力性、高集積度等の種々の観点から、将来に
亘つての甚だ魅惑的な試みとなつている。
せて各種のゲートを作り、これ等ゲートをまた所
望の通りに組み合わせてジヨセフソンコンピユー
タを構成しようとする試みは、その高速性、低消
費電力性、高集積度等の種々の観点から、将来に
亘つての甚だ魅惑的な試みとなつている。
そのためのこの種ゲートとして、否定論理回路
も重要な要素である。
も重要な要素である。
本発明は、この点に鑑み、新寄且つ有用なジヨ
セフソン否定論理回路、殊にタイミング入力付否
定ラツチ回路を提供せんとするものであり、しか
も、基本スイツチングゲートとして本出願人が特
開昭56―32830号で開示したもの同様、入出力分
離機能や製作上の利点の多い電流注入型とするも
のである。
セフソン否定論理回路、殊にタイミング入力付否
定ラツチ回路を提供せんとするものであり、しか
も、基本スイツチングゲートとして本出願人が特
開昭56―32830号で開示したもの同様、入出力分
離機能や製作上の利点の多い電流注入型とするも
のである。
極低温下で動作させるジヨセフソン接合素子の
構成、動作は周知であるが、第１図に即して簡単
に説明すると、同図ａに示すように、ジヨセフソ
ン接合素子Ｊに流す電流をＩ、その両端電圧をＶ
として、素子Ｊに並列に負荷抵抗Ｒを抱かせてＩ
―Ｖカーブを採ると、素子Ｊに関して同図ｂの曲
線が得られる。
構成、動作は周知であるが、第１図に即して簡単
に説明すると、同図ａに示すように、ジヨセフソ
ン接合素子Ｊに流す電流をＩ、その両端電圧をＶ
として、素子Ｊに並列に負荷抵抗Ｒを抱かせてＩ
―Ｖカーブを採ると、素子Ｊに関して同図ｂの曲
線が得られる。
即ち、回路電流Ｉが臨界電流IOに至る迄は、矢
印Ａで示すように、素子Ｊは零電圧状態に保たれ
るが、回路電流Ｉが臨界電流IOを越えると、矢印
Ｂで示すように電圧状態乃至抵抗状態に遷移す
る。
印Ａで示すように、素子Ｊは零電圧状態に保たれ
るが、回路電流Ｉが臨界電流IOを越えると、矢印
Ｂで示すように電圧状態乃至抵抗状態に遷移す
る。
抵抗Ｒの値が適当であると、これにより、回路
電流Ｉは抵抗Ｒに転流される。
電流Ｉは抵抗Ｒに転流される。
この状態から回路電流Ｉを低減させていくと、
或る程度までは矢印Ｃで示すように、素子両端に
有意の電圧が生じている状態に保たれているが、
後縁閾値乃至最小臨界電流Iminを下回ると、矢
印Ｄで示すように、素子Ｊは零電圧状態に戻る。
或る程度までは矢印Ｃで示すように、素子両端に
有意の電圧が生じている状態に保たれているが、
後縁閾値乃至最小臨界電流Iminを下回ると、矢
印Ｄで示すように、素子Ｊは零電圧状態に戻る。
このようなヒステリシスを描くため、この素子
単体はラツチングモードでスイツチング動作させ
ることができる。本発明回路でも、夫々に臨界電
流値は適当な値に設計されるが、基本的にはこう
したジヨセフソン接合素子を四つ、用いている。
単体はラツチングモードでスイツチング動作させ
ることができる。本発明回路でも、夫々に臨界電
流値は適当な値に設計されるが、基本的にはこう
したジヨセフソン接合素子を四つ、用いている。
第２図は、本発明の望ましい一実施例を示し、
全系を符号１で示している。
全系を符号１で示している。
先づ、上述したジヨセフソン接合素子乃至接合
部を四つ（J1〜J4）用い、これ等で閉ループ２を
組む。
部を四つ（J1〜J4）用い、これ等で閉ループ２を
組む。
閉ループ２には、対向する一対の回路電流端子
Pg―Peが設けられ、この二点を界に閉ループ２
を左枝回路（左ブランチ）２Ｌと右枝回路（右ブ
ランチ）２Ｒとに分けると共に、各ブランチ中
に、素子が二つづつ、直列に入るようにしてい
る。即ち、左ブランチ２Ｌ中には素子J1，J2が、
右ブランチ２Ｒ中には素子J3，J4が各直列に入つ
ている。
Pg―Peが設けられ、この二点を界に閉ループ２
を左枝回路（左ブランチ）２Ｌと右枝回路（右ブ
ランチ）２Ｒとに分けると共に、各ブランチ中
に、素子が二つづつ、直列に入るようにしてい
る。即ち、左ブランチ２Ｌ中には素子J1，J2が、
右ブランチ２Ｒ中には素子J3，J4が各直列に入つ
ている。
そして、各ブランチ２Ｒ，２Ｌにおいて、直列
素子J1，J2，J3，J4間に、第一、第二制御入力端
子PC1，PC2を設けている。
素子J1，J2，J3，J4間に、第一、第二制御入力端
子PC1，PC2を設けている。
こうした閉ループ構成乃至能動部に対し、一方
の回路電流端子Pgは電源電流igの入力端子Ｇと
して、他方の回路電流端子Peは接地乃至共通回
路線路Ｅに、夫々引き出し、第一制御入力端子
PC1はセツト入力乃至信号入力端子Ｓとして、第
二制御電流端子PC2はタイミング入力端子Ｔとし
て、各引き出し、夫々、選択的に信号電流is、タ
イミング電流itを受けるようになつている。
の回路電流端子Pgは電源電流igの入力端子Ｇと
して、他方の回路電流端子Peは接地乃至共通回
路線路Ｅに、夫々引き出し、第一制御入力端子
PC1はセツト入力乃至信号入力端子Ｓとして、第
二制御電流端子PC2はタイミング入力端子Ｔとし
て、各引き出し、夫々、選択的に信号電流is、タ
イミング電流itを受けるようになつている。
そしてまた、信号入力端子Ｓと接地Ｅとの間に
は入力抵抗Riが、電源入力端子Ｇと接地Ｅとの
間には素子単体の上述のラツチングモードを確保
するための転流抵抗Pdが、夫々、接続されると
共に、第二制御端子PC2乃至タイミング入力端子
Ｔと接地との間には、本回路の出力を電流で見る
ための負荷抵抗RLが接続され、この両端では、
端子Ｐ，Ｅを引き出すと、電圧変換した本回路出
力vpが見られる。
は入力抵抗Riが、電源入力端子Ｇと接地Ｅとの
間には素子単体の上述のラツチングモードを確保
するための転流抵抗Pdが、夫々、接続されると
共に、第二制御端子PC2乃至タイミング入力端子
Ｔと接地との間には、本回路の出力を電流で見る
ための負荷抵抗RLが接続され、この両端では、
端子Ｐ，Ｅを引き出すと、電圧変換した本回路出
力vpが見られる。
入力抵抗Riの値は、電源電流の転流抵抗Rdの
値に対し、後述の所要動作を得るに適した値とさ
れ、また、この抵抗Riは、素子J2の既述のラツチ
ングモードを確保するための入力電流isの転流抵
抗として仂く。即ち、抵抗Rd，Riは、第１図に
おけるように、素子J1，J3乃至素子J2の負荷抵抗
Ｒと見ることもできる。
値に対し、後述の所要動作を得るに適した値とさ
れ、また、この抵抗Riは、素子J2の既述のラツチ
ングモードを確保するための入力電流isの転流抵
抗として仂く。即ち、抵抗Rd，Riは、第１図に
おけるように、素子J1，J3乃至素子J2の負荷抵抗
Ｒと見ることもできる。
勿論、実際の回路網中に本回路１が組み込まれ
る場合、後続のゲートがやはり電流注入型である
場合は、その注入入力に負荷抵抗RLの一端ELを
接続するようになるし、電圧駆動型のものとの混
成を考えれば端子Ｐ，Ｅ間電圧出力vpを後段に
与える。
る場合、後続のゲートがやはり電流注入型である
場合は、その注入入力に負荷抵抗RLの一端ELを
接続するようになるし、電圧駆動型のものとの混
成を考えれば端子Ｐ，Ｅ間電圧出力vpを後段に
与える。
以下、本回路の動作を説明するが、各素子J1〜
J4の臨界電流は、ここで次のように設定したもの
とする。
J4の臨界電流は、ここで次のように設定したもの
とする。
IO1＝IO2＝1/3・IO3＝1/4・IO4 ……(1)
即ち、素子J1，J2の臨界電流値IO1，IO2は共に
同じ値で良いが、第三、第四素子J3，J4の臨界電
流値IO3，IO4よりも小さく、更に、第三、第四素
子を比べると、第四素子J4の方がより大きい臨界
電流値に設定されており、一例としての具体的倍
率関係が上記(1)式のようになつているのである。
同じ値で良いが、第三、第四素子J3，J4の臨界電
流値IO3，IO4よりも小さく、更に、第三、第四素
子を比べると、第四素子J4の方がより大きい臨界
電流値に設定されており、一例としての具体的倍
率関係が上記(1)式のようになつているのである。
先づ、タイミング入力Ｔに入力があつた時、即
ち、電源電位Vccから有意のタイミング電流itが
閉ループ２中に流入した時に、既に信号電流isが
流入していた場合に就き、第３図左半分に即して
説明する。尚、便宜的に第３図中では、各信号に
関し、有意の電流が流れている時を論理“１”に
対応して示しており、電源入力端子Ｇに関して
は、回路電流igを流す時を電源電圧Vccに化体し
て示している。
ち、電源電位Vccから有意のタイミング電流itが
閉ループ２中に流入した時に、既に信号電流isが
流入していた場合に就き、第３図左半分に即して
説明する。尚、便宜的に第３図中では、各信号に
関し、有意の電流が流れている時を論理“１”に
対応して示しており、電源入力端子Ｇに関して
は、回路電流igを流す時を電源電圧Vccに化体し
て示している。
電源電圧Vccから、値Igの回路電流igが端子
Ｇ、閉ループ入力Pgを介して閉ループ２に与え
られると、この電流igは、左右両ブランチ２Ｒ，
２Ｌのインピーダンス比に逆比例する分流比の各
値IgR，IgLの両成分igL，igRとなつて両ブラン
チを流れ、接地へ出ていく。
Ｇ、閉ループ入力Pgを介して閉ループ２に与え
られると、この電流igは、左右両ブランチ２Ｒ，
２Ｌのインピーダンス比に逆比例する分流比の各
値IgR，IgLの両成分igL，igRとなつて両ブラン
チを流れ、接地へ出ていく。
以下、各素子J1〜J4の臨界電流値IO1〜IO4は、
所期の動作を満足するための各電流値関係条件を
満たすように設計されている（本説明を終了する
迄には判かるように、条件は多くても、夫々の設
計は容易である）ものとして説明を続けると、電
源電流乃至回路電流igの各分流成分igL，igRの
みでは、総ての素子J1〜J4のいづれも電圧状態に
遷移することはなく、従つて、回路１の入出力と
しての両端子Ｓ，Ｐから見ても何事も起こらな
い。即ち、次の条件となつている。
所期の動作を満足するための各電流値関係条件を
満たすように設計されている（本説明を終了する
迄には判かるように、条件は多くても、夫々の設
計は容易である）ものとして説明を続けると、電
源電流乃至回路電流igの各分流成分igL，igRの
みでは、総ての素子J1〜J4のいづれも電圧状態に
遷移することはなく、従つて、回路１の入出力と
しての両端子Ｓ，Ｐから見ても何事も起こらな
い。即ち、次の条件となつている。
IO1＝IO2＞IgLs（igLの定常値）
IO4＞IO3＞IgRs（igRの定常値） ……(2)
先の仮定のように、タイミング入力Ｔがあつた
時に既に信号入力Ｓがあるということは、言い換
えれば、第３図中に示すタイミング入力Ｔの生ず
る起ち上がり時刻T1よりも或る時間Δtだけ以前
に、既に信号入力Ｓが“１”となつているという
ことである。
時に既に信号入力Ｓがあるということは、言い換
えれば、第３図中に示すタイミング入力Ｔの生ず
る起ち上がり時刻T1よりも或る時間Δtだけ以前
に、既に信号入力Ｓが“１”となつているという
ことである。
そこで、この時刻T1−Δtにおける状態を考え
ると、信号入力電流is（値Is）の閉ループ２中へ
の流入により、左ブランチ中の第二の素子J2は、
回路電流左ブランチ成分igLと、この信号入力電
流isとの相剰により、臨界電流IO2を凌駕され、電
圧状態にスイツチする。以下、電圧状態への遷移
を単にスイツチ、その逆をスイツチバツクと略す
が、上記条件は次のように示される。
ると、信号入力電流is（値Is）の閉ループ２中へ
の流入により、左ブランチ中の第二の素子J2は、
回路電流左ブランチ成分igLと、この信号入力電
流isとの相剰により、臨界電流IO2を凌駕され、電
圧状態にスイツチする。以下、電圧状態への遷移
を単にスイツチ、その逆をスイツチバツクと略す
が、上記条件は次のように示される。
IO2＜Is＋IgLs ……(3)
素子J2のスイツチにより、信号電流isは、左ブ
ランチの素子J1を介して、その殆どの値Is分で右
ブランチ２Ｒ中に流入し、一方、回路電流igも、
右ブランチ成分igRが支配的、即ちIgR≒Igとな
つて右ブランチ２Ｒ中を流れる。
ランチの素子J1を介して、その殆どの値Is分で右
ブランチ２Ｒ中に流入し、一方、回路電流igも、
右ブランチ成分igRが支配的、即ちIgR≒Igとな
つて右ブランチ２Ｒ中を流れる。
すると、この両電流is，igにより、第四素子J4
はスイツチしないが、第三素子J3がスイツチする
状態が起きる。即ち、 IO4＞Is＋Ig＞IO3 ……(4) となつている。勿論、既述のように、この時の右
ブランチインピーダンスは、各抵抗Ri，Rd，RL
の値より十分に小さなものである前提に立つてい
る。
はスイツチしないが、第三素子J3がスイツチする
状態が起きる。即ち、 IO4＞Is＋Ig＞IO3 ……(4) となつている。勿論、既述のように、この時の右
ブランチインピーダンスは、各抵抗Ri，Rd，RL
の値より十分に小さなものである前提に立つてい
る。
また、第三素子J3がスイツチするまでは、素子
J1は、両電流がこの素子J1に関して逆方向である
ため、スイツチすることはない。というよりも、
しないことが多い。
J1は、両電流がこの素子J1に関して逆方向である
ため、スイツチすることはない。というよりも、
しないことが多い。
そこで、信号電流を入力、電源からの回路電流
の抵抗Rdへの転流を出力と考えると、入出力は
分離された方が望ましいため、残つている左ブラ
ンチ中の第一素子J1をスイツチさせた方が良い。
の抵抗Rdへの転流を出力と考えると、入出力は
分離された方が望ましいため、残つている左ブラ
ンチ中の第一素子J1をスイツチさせた方が良い。
そこで、両抵抗Ri，Rdの値ri，rdを次の条件
Ig・rd／（rd＋ri）−Is・ri／（rd＋ri）＞IO1
……(5)
を満たすように設定すれば、回路電流igの一部で
素子J1をスイツチさせるに足る電流値の分流成分
を閉ループ２の端子Pgから素子J1、端子PC1を介
して抵抗Riに流すことができ、当該素子J1をスイ
ツチさせられる。
素子J1をスイツチさせるに足る電流値の分流成分
を閉ループ２の端子Pgから素子J1、端子PC1を介
して抵抗Riに流すことができ、当該素子J1をスイ
ツチさせられる。
かくして素子J1がスイツチすると、信号電流is
は素子J2をラツチしながら抵抗Riに、回路電流ig
は素子J1，J3をラツチしながら抵抗Rdに専ら流
れるようになり、両電流系が分離される。
は素子J2をラツチしながら抵抗Riに、回路電流ig
は素子J1，J3をラツチしながら抵抗Rdに専ら流
れるようになり、両電流系が分離される。
この状態、即ち、信号入力“１”に伴つて素子
J1〜J3がスイツチした状態を維持する一方で第四
素子J4のみが零電圧状態に留まつている状態は、
時刻T1−Δt以降、時刻T1にてタイミング入力Ｔ
が“１”に立ち上がつても変わらない。
J1〜J3がスイツチした状態を維持する一方で第四
素子J4のみが零電圧状態に留まつている状態は、
時刻T1−Δt以降、時刻T1にてタイミング入力Ｔ
が“１”に立ち上がつても変わらない。
即ち、時刻T1において、タイミング入力Ｔを
介し、閉ループ２中に第二端子PC2から値Itのタ
イミング信号電流itが流入しても、この電流は単
独では最も大きな臨界電流値IO4である素子J4を
スイツチさせることができないからである。条件
で表せば下記となる。
介し、閉ループ２中に第二端子PC2から値Itのタ
イミング信号電流itが流入しても、この電流は単
独では最も大きな臨界電流値IO4である素子J4を
スイツチさせることができないからである。条件
で表せば下記となる。
IO4＞It ……(6)
従つて、タイミング入力Ｔのあつた時、負荷抵
抗に得られる電流ipとしての出力は“０”であ
り、信号入力“１”の否定が採れている。
抗に得られる電流ipとしての出力は“０”であ
り、信号入力“１”の否定が採れている。
そして、このように、タイミング入力の立ち上
がりでサンプルした信号入力“１”に基づく否定
出力“０”は、以降のタイミング電流継続中に、
第３図中、時刻T1＋Δtで示すように、信号入力
が“０”に立ち下がつても、これを保持すること
ができる。
がりでサンプルした信号入力“１”に基づく否定
出力“０”は、以降のタイミング電流継続中に、
第３図中、時刻T1＋Δtで示すように、信号入力
が“０”に立ち下がつても、これを保持すること
ができる。
即ち、信号電流isが除去乃至零となつても、第
二素子J2はスイツチバツクするかもしれないが、
第一、第三素子J1，J3は、第１図に単体として説
明したように、回路電流igに基づく電圧バイアス
でラツチされており、従つてこの信号電流isの立
ち下がりは第四素子J4、ひいては出力Ｐに何の影
響も及ぼさないものである。
二素子J2はスイツチバツクするかもしれないが、
第一、第三素子J1，J3は、第１図に単体として説
明したように、回路電流igに基づく電圧バイアス
でラツチされており、従つてこの信号電流isの立
ち下がりは第四素子J4、ひいては出力Ｐに何の影
響も及ぼさないものである。
このようにして、本回路１は、先づ、タイミン
グ入力の立ち上がりで入力“１”の否定出力
“０”を表し、かつ、これをラツチする機能を持
つことが示された。
グ入力の立ち上がりで入力“１”の否定出力
“０”を表し、かつ、これをラツチする機能を持
つことが示された。
次に、タイミング入力の立ち上がり時に信号入
力が“０”であつた場合に就き第３図中右半分に
即して説明する。
力が“０”であつた場合に就き第３図中右半分に
即して説明する。
先づ、電源電流乃至回路電流igのみが閉ループ
２に与えられている定常状態は、先の動作例と同
様で、全素子J1〜J4は、この時の定常分流値
IgLs，IgRsに関して(2)式の下に零電圧状態にあ
る。
２に与えられている定常状態は、先の動作例と同
様で、全素子J1〜J4は、この時の定常分流値
IgLs，IgRsに関して(2)式の下に零電圧状態にあ
る。
ここで、時刻T2で示すように、タイミング電
流itが端子Ｔに加えられ、閉ループ右ブランチの
第二制御端子PC2からこの値Itの電流itが流入した
とすると、この点PC2から接地Ｅに向かう右回り
経路の方が相対的にかなり低インピーダンスであ
るため、その分流分itR（値ItR）がかなり大きい
こともあつて、回路電流定常分流分と相俟つて、
この経路中の素子J4を先づスイツチさせる。
流itが端子Ｔに加えられ、閉ループ右ブランチの
第二制御端子PC2からこの値Itの電流itが流入した
とすると、この点PC2から接地Ｅに向かう右回り
経路の方が相対的にかなり低インピーダンスであ
るため、その分流分itR（値ItR）がかなり大きい
こともあつて、回路電流定常分流分と相俟つて、
この経路中の素子J4を先づスイツチさせる。
IO4＜ItR＋IgRs ……(7)
すると、タイミング電流itは、専ら、右ブラン
チ中の第三素子J3を介して左ブランチ２Ｌ中へ転
流しようとして該素子J3をスイツチさせる。
チ中の第三素子J3を介して左ブランチ２Ｌ中へ転
流しようとして該素子J3をスイツチさせる。
IO3＜It ……(8)
同時に、専ら左ブランチ中を流れるようになつ
た回路電流igにより、第一、第二素子J1，J2がス
イツチする。この時、素子J3が切れる以前に、両
電流it，igの相剰で素子J1，J2がスイツチするこ
ともあり、その場合には、残つた素子J3に関し、
また両抵抗Rd，RLの値に基づく両電流の分流成
分の差で該素子J3をスイツチできるように、(5)式
を得たと同様の考え方で設計する。
た回路電流igにより、第一、第二素子J1，J2がス
イツチする。この時、素子J3が切れる以前に、両
電流it，igの相剰で素子J1，J2がスイツチするこ
ともあり、その場合には、残つた素子J3に関し、
また両抵抗Rd，RLの値に基づく両電流の分流成
分の差で該素子J3をスイツチできるように、(5)式
を得たと同様の考え方で設計する。
前者の場合の条件は、(8)式に加えて、
IO1＝IO2＜Ig ……(8)′
であり、後者の場合は、(8)，(8)′式に替えて、
IO1＝IO2＜Ig＋It ……(9)
IO3＜It・rl／（rd＋rl）−Ig・rd／（rd＋rl）
……(9)′
となる。
ともかくも、このようにして、全素子J1〜J4が
スイツチすると、タイミング電流itは、出力電流
ipとして出力負荷抵抗RLに生ずることができ、
出力論理“１”となる。
スイツチすると、タイミング電流itは、出力電流
ipとして出力負荷抵抗RLに生ずることができ、
出力論理“１”となる。
また、全素子がスイツチしているのであるか
ら、その後、時刻T2＋Δtにおいて仮想線で示す
ように、信号入力が“１”となつても、これを表
徴する電流isは専ら入力抵抗Riを流れ、出力に影
響を及ぼすことがない。
ら、その後、時刻T2＋Δtにおいて仮想線で示す
ように、信号入力が“１”となつても、これを表
徴する電流isは専ら入力抵抗Riを流れ、出力に影
響を及ぼすことがない。
即ち、タイミング入力の立ち上がりにおいての
信号入力“０”に対しても、これを否定出力
“１”で出力できると共に、ラツチ機能を持つこ
とが示された。
信号入力“０”に対しても、これを否定出力
“１”で出力できると共に、ラツチ機能を持つこ
とが示された。
条件式(1)〜(9)は、勿論まとめることができ、総
てを満たす電流値、抵抗値範囲は実践的に容易に
設計でき、しかも、動作マージンも比較的大きく
設計可能である。
てを満たす電流値、抵抗値範囲は実践的に容易に
設計でき、しかも、動作マージンも比較的大きく
設計可能である。
一例として、本出願人の製作例における“１”
出力時の本回路の閾値特性例を挙げると判かるよ
うに、回路電流値Igとタイミング電流値Itとを中
心値0.315ｍＡで等しく採るようにし、上記条件
を最適に満たしたものにおいては、第４図に示す
ように、約±21％の動作マージンを得ている。
尚、各素子J1〜J4は、夫々は複数の素子の直、並
列構成でも良く、四つは動作に係る基本個数であ
るため、接合部という表現を採ることができる。
出力時の本回路の閾値特性例を挙げると判かるよ
うに、回路電流値Igとタイミング電流値Itとを中
心値0.315ｍＡで等しく採るようにし、上記条件
を最適に満たしたものにおいては、第４図に示す
ように、約±21％の動作マージンを得ている。
尚、各素子J1〜J4は、夫々は複数の素子の直、並
列構成でも良く、四つは動作に係る基本個数であ
るため、接合部という表現を採ることができる。
以上のように、本発明によれば、ジヨセフソン
コンピユータ系には是非共必要とされてくる電流
注入型の否定論理回路、殊にタイミング付き否定
ラツチ回路として、構成至便で動作確実なものが
得られ、その効果、大なるものがある。
コンピユータ系には是非共必要とされてくる電流
注入型の否定論理回路、殊にタイミング付き否定
ラツチ回路として、構成至便で動作確実なものが
得られ、その効果、大なるものがある。
第１図はジヨセフソン接合素子単体の構成及び
動作の説明図、第２図は本発明実施例の概略構成
図、第３図はその動作説明図、第４図は動作余裕
を示すための一例の説明図、である。 図中、１は全体としての本発明否定論理回路、
２は閉ループ、２Ｒは右ブランチ、２Ｌは左ブラ
ンチ、Ｊ，J1〜J4はジヨセフソン接合素子乃至接
合部、Ri，Rd，RLは抵抗、である。
動作の説明図、第２図は本発明実施例の概略構成
図、第３図はその動作説明図、第４図は動作余裕
を示すための一例の説明図、である。 図中、１は全体としての本発明否定論理回路、
２は閉ループ、２Ｒは右ブランチ、２Ｌは左ブラ
ンチ、Ｊ，J1〜J4はジヨセフソン接合素子乃至接
合部、Ri，Rd，RLは抵抗、である。
Claims (1)
- 【特許請求の範囲】 １ 四つのジヨセフソン接合部を含んで成る閉ル
ープと；該閉ループの対応する二点に設けられ、
該二点を界いに該閉ループを左右ブランチに振り
分け、各ブランチ中に二つづつの上記ジヨセフソ
ン接合部とする一対の回路電流端子と；各ブラン
チ中の上記二つの接合部の間に各設けられた、第
一、第二の制御端子と；上記一対の回路端子間及
び、上記第一、第二の各制御端子と上記回路電流
端子の一方との間に夫々設けられた抵抗と；から
成り、 上記回路電流端子の上記一方に対向する他方を
電流入力端子に、上記第一制御端子を信号入力端
子に、上記第二制御端子をタイミング入力端子
に、夫々引き出し、上記第二制御端子に接続され
た抵抗に出力を表すことを特徴とするジヨセフソ
ン否定論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14121382A JPS5930329A (ja) | 1982-08-14 | 1982-08-14 | ジヨセフソン否定論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14121382A JPS5930329A (ja) | 1982-08-14 | 1982-08-14 | ジヨセフソン否定論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5930329A JPS5930329A (ja) | 1984-02-17 |
| JPS64850B2 true JPS64850B2 (ja) | 1989-01-09 |
Family
ID=15286767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14121382A Granted JPS5930329A (ja) | 1982-08-14 | 1982-08-14 | ジヨセフソン否定論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930329A (ja) |
-
1982
- 1982-08-14 JP JP14121382A patent/JPS5930329A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5930329A (ja) | 1984-02-17 |
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