JPH0215898B2 - - Google Patents
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- JPH0215898B2 JPH0215898B2 JP56174319A JP17431981A JPH0215898B2 JP H0215898 B2 JPH0215898 B2 JP H0215898B2 JP 56174319 A JP56174319 A JP 56174319A JP 17431981 A JP17431981 A JP 17431981A JP H0215898 B2 JPH0215898 B2 JP H0215898B2
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- circuit
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- resistor
- gate circuit
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 17
- 230000005668 Josephson effect Effects 0.000 claims description 10
- 230000007704 transition Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000004907 flux Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/381—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using cryogenic components, e.g. Josephson gates
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Description
【発明の詳細な説明】
本発明はジヨセフソン効果を用いた論理集積回
路で構成される加算器に関する。
路で構成される加算器に関する。
ジヨセフソン接合により構成されるスイツチン
グ・ゲート回路は低消費電力、高速スイツチング
特性を有しており、種々の論理回路、例えば加算
器等を、該ジヨセフソン接合ゲート回路で構成し
た場合、極めて高速の演算速度をもつ集積回路が
実現できる可能性がある。
グ・ゲート回路は低消費電力、高速スイツチング
特性を有しており、種々の論理回路、例えば加算
器等を、該ジヨセフソン接合ゲート回路で構成し
た場合、極めて高速の演算速度をもつ集積回路が
実現できる可能性がある。
いま２つのＮビツト２進数〓（AN，AN―1，…
A2，A1）と〓（BN，BN-1，…B2，B1）の和を作
る半加算器、および全加算器を考える。第ｎ番目
のビツトの半加算器の和信号Sn、桁上げ信号Cn
は２進数〓，〓の第ｎ番目のビツトであるAn，
Bnとから生成される。その論理式は Sn＝AnBn Cn＝An・Bn ……(1) で表わすことができる。一方第ｎ番目のビツトの
全加算器の和信号Sn、桁上げ信号CnはAn，Bn
と第ｎ−１番目のビツトの桁上げ信号Co-1とから
生成され、その論理式は、 Sn＝（AnBn）Co-1 Cn＝An・Bn＋Bn・Co-1＋Co-1・An ……(2) と表わすことができる。ここでAnBnは排他的
論理和、即ちAnｎ＋Bnｎを示す。上式より
和信号Snは排他的論理和回路により構成できる
ことがわかる。排他的論理和回路を実現するにあ
たつては高速動作が可能なこと、低消費電力特性
であることはもちろん、デバイス構造が簡単かつ
チツプ上で占める面積が小さく集積化が可能なこ
と、動作マージンが広いこと、フアン・アウト能
力の大なること等も考えて設計しなければならな
い。
A2，A1）と〓（BN，BN-1，…B2，B1）の和を作
る半加算器、および全加算器を考える。第ｎ番目
のビツトの半加算器の和信号Sn、桁上げ信号Cn
は２進数〓，〓の第ｎ番目のビツトであるAn，
Bnとから生成される。その論理式は Sn＝AnBn Cn＝An・Bn ……(1) で表わすことができる。一方第ｎ番目のビツトの
全加算器の和信号Sn、桁上げ信号CnはAn，Bn
と第ｎ−１番目のビツトの桁上げ信号Co-1とから
生成され、その論理式は、 Sn＝（AnBn）Co-1 Cn＝An・Bn＋Bn・Co-1＋Co-1・An ……(2) と表わすことができる。ここでAnBnは排他的
論理和、即ちAnｎ＋Bnｎを示す。上式より
和信号Snは排他的論理和回路により構成できる
ことがわかる。排他的論理和回路を実現するにあ
たつては高速動作が可能なこと、低消費電力特性
であることはもちろん、デバイス構造が簡単かつ
チツプ上で占める面積が小さく集積化が可能なこ
と、動作マージンが広いこと、フアン・アウト能
力の大なること等も考えて設計しなければならな
い。
本発明の目的は上記条件を満足するジヨセフソ
ン効果を用いた加算和信号発生回路を提供するこ
とにある。
ン効果を用いた加算和信号発生回路を提供するこ
とにある。
本発明によれば複数個のジヨセフソン接合と、
これらを電気的に結合するインダクタンスとより
なるループ回路を流れるゲート電流の臨界値を、
これと磁気的に結合する２本の入力電流により制
御することで、該ループ回路を零電圧状態から電
圧状態に遷移させ、該ループ回路のゲート電流路
に接続された出力線路にゲート電流を注入するゲ
ート回路を複数個用いて構成される集積回路にお
いて、第１の入力信号の否定、および第２の入
力信号Ｂにそれぞれ対応する入力電流の積・Ｂ
の論理演算を行なう第１のゲート回路の出力端子
と、前記第２の入力信号の否定、および前記第
１の入力信号Ａにそれぞれ対応する入力電流の積
Ａ・の論理演算を行なう第２のゲート回路の出
力端子とを抵抗を介して接続し、該抵抗には抵抗
で終端された出力線路を接続したことを特徴とす
るジヨセフソン効果を用いた加算和信号発生回路
が得られる。さらに本発明によれば前記ゲート回
路を複数個用いて構成される集積回路において、
第１の入力信号の否定、および第２の入力信号
Ｂにそれぞれ対応する入力電流の積・Ｂの論理
演算を行なう第１のゲート回路の出力端子と、前
記第２の入力信号の否定、および前記第１の入
力信号Ａにそれぞれ対応する入力電流の積Ａ・
の論理演算を行なう第２のゲート回路の出力端子
とを抵抗を介して接続し、該抵抗には抵抗で終端
されるとともに、第３のゲート回路の入力電流路
の挿入された第１の出力線路を接続し、前記第１
および第２の入力信号ＡおよびＢにそれぞれ対応
する入力電流の積Ａ・Ｂの論理演算を行なう第４
のゲート回路の出力端子と前記第１の入力信号の
否定、および前記第２の入力信号の否定にそ
れぞれ対応する入力電流の積・の論理演算を
行なう第５のゲート回路の出力端子とを抵抗を介
して接続し、該抵抗には抵抗で終端されるととも
に、第６のゲート回路の入力電流路の挿入された
第２の出力線路を接続し、第１の出力線路を流れ
る電流と、第３の入力信号の否定に対応する入
力電流の積の論理演算を行なう前記第３のゲート
回路の出力端子と、第２の出力線路を流れる電流
と、前記第３の入力信号Ｃに対応する入力電流の
積の論理演算を行なう前記第６のゲート回路の出
力端子とを抵抗を介して接続し、該抵抗には抵抗
で終端された出力線路を接続したことを特徴とす
る第２の加算和信号発生回路が得られる。前記本
発明において前記第１および第２の加算和信号発
生回路において、ゲート電流の臨界値の入力電流
に対する制御特性が、入力電流の極性に対し非対
称であるゲート回路が使用される。
これらを電気的に結合するインダクタンスとより
なるループ回路を流れるゲート電流の臨界値を、
これと磁気的に結合する２本の入力電流により制
御することで、該ループ回路を零電圧状態から電
圧状態に遷移させ、該ループ回路のゲート電流路
に接続された出力線路にゲート電流を注入するゲ
ート回路を複数個用いて構成される集積回路にお
いて、第１の入力信号の否定、および第２の入
力信号Ｂにそれぞれ対応する入力電流の積・Ｂ
の論理演算を行なう第１のゲート回路の出力端子
と、前記第２の入力信号の否定、および前記第
１の入力信号Ａにそれぞれ対応する入力電流の積
Ａ・の論理演算を行なう第２のゲート回路の出
力端子とを抵抗を介して接続し、該抵抗には抵抗
で終端された出力線路を接続したことを特徴とす
るジヨセフソン効果を用いた加算和信号発生回路
が得られる。さらに本発明によれば前記ゲート回
路を複数個用いて構成される集積回路において、
第１の入力信号の否定、および第２の入力信号
Ｂにそれぞれ対応する入力電流の積・Ｂの論理
演算を行なう第１のゲート回路の出力端子と、前
記第２の入力信号の否定、および前記第１の入
力信号Ａにそれぞれ対応する入力電流の積Ａ・
の論理演算を行なう第２のゲート回路の出力端子
とを抵抗を介して接続し、該抵抗には抵抗で終端
されるとともに、第３のゲート回路の入力電流路
の挿入された第１の出力線路を接続し、前記第１
および第２の入力信号ＡおよびＢにそれぞれ対応
する入力電流の積Ａ・Ｂの論理演算を行なう第４
のゲート回路の出力端子と前記第１の入力信号の
否定、および前記第２の入力信号の否定にそ
れぞれ対応する入力電流の積・の論理演算を
行なう第５のゲート回路の出力端子とを抵抗を介
して接続し、該抵抗には抵抗で終端されるととも
に、第６のゲート回路の入力電流路の挿入された
第２の出力線路を接続し、第１の出力線路を流れ
る電流と、第３の入力信号の否定に対応する入
力電流の積の論理演算を行なう前記第３のゲート
回路の出力端子と、第２の出力線路を流れる電流
と、前記第３の入力信号Ｃに対応する入力電流の
積の論理演算を行なう前記第６のゲート回路の出
力端子とを抵抗を介して接続し、該抵抗には抵抗
で終端された出力線路を接続したことを特徴とす
る第２の加算和信号発生回路が得られる。前記本
発明において前記第１および第２の加算和信号発
生回路において、ゲート電流の臨界値の入力電流
に対する制御特性が、入力電流の極性に対し非対
称であるゲート回路が使用される。
以下、本発明を図面を用いて詳述する。
第１図および第２図は本発明に用いられるゲー
ト回路を説明するための図である。第１図ａは同
一の臨界電流値を有する２つのジヨセフソン接合
１１，１２と、これらを電気的に結合するインダ
クタンス１３とからなるループ回路のゲート電流
Igの臨界電流値Imを、これと磁気的に結合する
入力電流Icにより制御することで、該ループ回路
を電圧状態に遷移させ、該ループ回路のゲート電
流路１４に接続された出力線路１５にゲート電流
を注入するゲート回路でインターフエロメター・
ゲート回路と呼ばれる。図において１６，１７は
入力電流路である。本図のインターフエロメタ
ー・ゲート回路ではゲート電流Igはインダクタン
ス１３のインダクタンス値Ｌを２等分する点に供
給される。
ト回路を説明するための図である。第１図ａは同
一の臨界電流値を有する２つのジヨセフソン接合
１１，１２と、これらを電気的に結合するインダ
クタンス１３とからなるループ回路のゲート電流
Igの臨界電流値Imを、これと磁気的に結合する
入力電流Icにより制御することで、該ループ回路
を電圧状態に遷移させ、該ループ回路のゲート電
流路１４に接続された出力線路１５にゲート電流
を注入するゲート回路でインターフエロメター・
ゲート回路と呼ばれる。図において１６，１７は
入力電流路である。本図のインターフエロメタ
ー・ゲート回路ではゲート電流Igはインダクタン
ス１３のインダクタンス値Ｌを２等分する点に供
給される。
第１図ｂは該インターフエロメター・ゲート回
路の制御特性を示したもので、縦軸は零電圧状態
より電圧状態に遷移するゲート電流の臨界値、横
軸は２本の入力線路に流れる入力電流の総和であ
る。かかるインターフエロメター・ゲート回路に
おいては、制御特性は入力電流Icに対し、φ0／Ｌ
（ここでφ0は磁束量子）を周期とする周期関数と
なる。本ゲート回路は入力電流Icの極性に関し対
称な制御特性を有している。
路の制御特性を示したもので、縦軸は零電圧状態
より電圧状態に遷移するゲート電流の臨界値、横
軸は２本の入力線路に流れる入力電流の総和であ
る。かかるインターフエロメター・ゲート回路に
おいては、制御特性は入力電流Icに対し、φ0／Ｌ
（ここでφ0は磁束量子）を周期とする周期関数と
なる。本ゲート回路は入力電流Icの極性に関し対
称な制御特性を有している。
第２図ａは同一の臨界電流値を有する２つのジ
ヨセフソン接合よりなるインターフエロメター・
ゲート回路で、ゲート電流Igはインダクタンス１
３のインダクタンス値をL1，L2（L1≠L2）と不等
分に分ける点に供給される。第２図ｂは第２図ａ
に示すインターフエロメター・ゲート回路の制御
特性を示したもので入力電流Icの極性に関し、非
対称な特性を有している。
ヨセフソン接合よりなるインターフエロメター・
ゲート回路で、ゲート電流Igはインダクタンス１
３のインダクタンス値をL1，L2（L1≠L2）と不等
分に分ける点に供給される。第２図ｂは第２図ａ
に示すインターフエロメター・ゲート回路の制御
特性を示したもので入力電流Icの極性に関し、非
対称な特性を有している。
非対称な制御特性を有するインターフエロメタ
ー・ゲート回路を得るのに第２図ａにおいてはイ
ンダクタンス１３のインダクタンス値を不等分に
分ける点にゲート電流を供給する方法を示した
が、異なる臨界電流値を有するジヨセフソン接合
を用いて、インターフエロメター・ゲート回路を
構成しても非対称な制御特性を有するゲート回路
が得られる。
ー・ゲート回路を得るのに第２図ａにおいてはイ
ンダクタンス１３のインダクタンス値を不等分に
分ける点にゲート電流を供給する方法を示した
が、異なる臨界電流値を有するジヨセフソン接合
を用いて、インターフエロメター・ゲート回路を
構成しても非対称な制御特性を有するゲート回路
が得られる。
なお、第１図、第２図においては２つのジヨセ
フソン接合１１，１２を用いたインターフエロメ
ター・ゲート回路を示したが、ジヨセフソン接合
の数は２つに限る必要はなく、一般に複数個のジ
ヨセフソン接合、これらを電気的に結合するイン
ダクタンス、および該インダクタンスと磁気的に
結合する入力電流路から構成されるゲート回路を
インターフエロメター・ゲート回路と呼ぶ。以下
の説明では、これらゲート回路は第３図のように
表示する。図において、２０，２１は入力電流
路、２２はゲート電流路、２３は出力線路を示
す。該ゲート回路においては、出力端子２３に接
続される出力線路に出力電流としてゲート電流Ig
が流れている状態を論理１に、またゲート回路が
零電圧状態にあり、出力線路に出力電流が流れて
いない状態を論理０に対応させる。
フソン接合１１，１２を用いたインターフエロメ
ター・ゲート回路を示したが、ジヨセフソン接合
の数は２つに限る必要はなく、一般に複数個のジ
ヨセフソン接合、これらを電気的に結合するイン
ダクタンス、および該インダクタンスと磁気的に
結合する入力電流路から構成されるゲート回路を
インターフエロメター・ゲート回路と呼ぶ。以下
の説明では、これらゲート回路は第３図のように
表示する。図において、２０，２１は入力電流
路、２２はゲート電流路、２３は出力線路を示
す。該ゲート回路においては、出力端子２３に接
続される出力線路に出力電流としてゲート電流Ig
が流れている状態を論理１に、またゲート回路が
零電圧状態にあり、出力線路に出力電流が流れて
いない状態を論理０に対応させる。
かかるゲート回路の動作は以下の説明の如くで
ある。第１図ｂ、第２図ｂにおいて、入力信号
Ａ，Ｂがともに論理０、従つて入力線路には２本
とも入力電流が流れていない状態は図中２４で、
また入力信号Ａ，Ｂのどちらかが論理１の状態、
即ち一本だけ入力線路に入力電流Ic1が流れてい
る状態は図中２５で表わされ、該ゲート回路はど
ちらも零電圧状態、従つて出力信号Ｆは論理０の
状態となる。入力信号Ａ，Ｂどちらも論理１の状
態は図中２６で表わされ、該ゲート回路は電圧状
態に遷移し、出力信号Ｆは論理１の状態となる。
ある。第１図ｂ、第２図ｂにおいて、入力信号
Ａ，Ｂがともに論理０、従つて入力線路には２本
とも入力電流が流れていない状態は図中２４で、
また入力信号Ａ，Ｂのどちらかが論理１の状態、
即ち一本だけ入力線路に入力電流Ic1が流れてい
る状態は図中２５で表わされ、該ゲート回路はど
ちらも零電圧状態、従つて出力信号Ｆは論理０の
状態となる。入力信号Ａ，Ｂどちらも論理１の状
態は図中２６で表わされ、該ゲート回路は電圧状
態に遷移し、出力信号Ｆは論理１の状態となる。
以上の説明から該ゲート回路は積の論理演算
Ａ・Ｂを行なうことがわかる。
Ａ・Ｂを行なうことがわかる。
第４図は本発明のジヨセフソン効果を用いた加
算和信号発生回路より詳しくは半加算和信号発生
回路の一実施例を示す図面でSn＝AnBnの論理
演算を行なう。入力信号Anと入力信号Bnの否定
Ｂｎに対応する入力電流の流れる２本の線路３
０，３１には積の論理演算を行なうインターフエ
ロメター・ゲート回路３２の入力電流路３３，３
４が挿入された後、終端抵抗３５，３６に接続さ
れる。入力信号Bnと入力信号Anの否定ｎに対
応する入力電流の流れる２本の線路３７，３８に
は積の論理演算を行なうインターフエロメター・
ゲート回路３９の入力電流路４０，４１が挿入さ
れた後、終端抵抗４２，４３に接続される。前記
インターフエロメター・ゲート回路３２，３９の
出力端子４４，４５は互いに抵抗４６を介して接
続され、さらに抵抗４６にはそれぞれ抵抗４７，
４８で終端された出力線路４９，５０が接続され
る。本実施例の和信号発生回路に用いられるイン
ターフエロメター・ゲート回路には第２図に示し
た入力電流の極性に対し、非対称な制御特性をも
つ２つのジヨセフソン接合を用いたインターフエ
ロメター・ゲート回路が採用される。
算和信号発生回路より詳しくは半加算和信号発生
回路の一実施例を示す図面でSn＝AnBnの論理
演算を行なう。入力信号Anと入力信号Bnの否定
Ｂｎに対応する入力電流の流れる２本の線路３
０，３１には積の論理演算を行なうインターフエ
ロメター・ゲート回路３２の入力電流路３３，３
４が挿入された後、終端抵抗３５，３６に接続さ
れる。入力信号Bnと入力信号Anの否定ｎに対
応する入力電流の流れる２本の線路３７，３８に
は積の論理演算を行なうインターフエロメター・
ゲート回路３９の入力電流路４０，４１が挿入さ
れた後、終端抵抗４２，４３に接続される。前記
インターフエロメター・ゲート回路３２，３９の
出力端子４４，４５は互いに抵抗４６を介して接
続され、さらに抵抗４６にはそれぞれ抵抗４７，
４８で終端された出力線路４９，５０が接続され
る。本実施例の和信号発生回路に用いられるイン
ターフエロメター・ゲート回路には第２図に示し
た入力電流の極性に対し、非対称な制御特性をも
つ２つのジヨセフソン接合を用いたインターフエ
ロメター・ゲート回路が採用される。
本実施例のジヨセフソン効果を用いた和信号発
生回路の動作は以下の如くである。積の論理演算
を行なう前記インターフエロメター・ゲート回路
３２，３９の出力端子４４，４５にはそれぞれ出
力信号An・ｎ，ｎ・Bnに対応する出力電流
が流れる。出力端子４４，４５を結ぶ前記抵抗４
６を前記終端抵抗４７，４８よりも十分小さな抵
抗値をもつように設計しておけば、前記ゲート回
路３２，３９のどちらかが電圧状態に遷移した場
合、出力電流は前記抵抗４６を通り、他方のゲー
ト回路に注入され、そのゲート回路を電圧状態に
遷移させる。この結果、前記ゲート回路３２，３
９の両方のゲート電流Ig1が出力線路４９，５０
を通つて、終端抵抗４７，４８に流れ込み、該出
力線路４９，５０に入力信号An，Bnの排他的論
理和An・ｎ＋ｎ・Bnが出力信号として現わ
れることになる。
生回路の動作は以下の如くである。積の論理演算
を行なう前記インターフエロメター・ゲート回路
３２，３９の出力端子４４，４５にはそれぞれ出
力信号An・ｎ，ｎ・Bnに対応する出力電流
が流れる。出力端子４４，４５を結ぶ前記抵抗４
６を前記終端抵抗４７，４８よりも十分小さな抵
抗値をもつように設計しておけば、前記ゲート回
路３２，３９のどちらかが電圧状態に遷移した場
合、出力電流は前記抵抗４６を通り、他方のゲー
ト回路に注入され、そのゲート回路を電圧状態に
遷移させる。この結果、前記ゲート回路３２，３
９の両方のゲート電流Ig1が出力線路４９，５０
を通つて、終端抵抗４７，４８に流れ込み、該出
力線路４９，５０に入力信号An，Bnの排他的論
理和An・ｎ＋ｎ・Bnが出力信号として現わ
れることになる。
上記の動作において、ゲート回路３２が電圧状
態になるときはAn・ｎ＝１、即ちAn＝１、
Bn＝０の論理状態のときなので、他方のゲート
回路３９の入力信号ｎ，Bnはともに論理０の
状態となつている。一方、逆にゲート回路３９が
電圧状態に遷移するときは、ゲート回路３２の入
力は、同様の理由でともに論理０の状態となつて
いる。
態になるときはAn・ｎ＝１、即ちAn＝１、
Bn＝０の論理状態のときなので、他方のゲート
回路３９の入力信号ｎ，Bnはともに論理０の
状態となつている。一方、逆にゲート回路３９が
電圧状態に遷移するときは、ゲート回路３２の入
力は、同様の理由でともに論理０の状態となつて
いる。
従つて前記抵抗４６を通じてゲート電流の注入
されるゲート回路の動作は第２図ｂの矢印５１で
表わされる。前述の説明より、同図に破線で示し
た矢印５２の状態遷移はあり得ないので、非対称
な制御特性をもつゲート回路を採用することによ
り、前記抵抗４６を介して注入されるゲート電流
に対するゲート回路の感度を上げることができ、
動作マージンの広い、高速動作の可能なゲート回
路を実現することができる。
されるゲート回路の動作は第２図ｂの矢印５１で
表わされる。前述の説明より、同図に破線で示し
た矢印５２の状態遷移はあり得ないので、非対称
な制御特性をもつゲート回路を採用することによ
り、前記抵抗４６を介して注入されるゲート電流
に対するゲート回路の感度を上げることができ、
動作マージンの広い、高速動作の可能なゲート回
路を実現することができる。
またインターフエロメター・ゲート回路３２，
３９が終端抵抗４７，４８よりも十分小さな抵抗
値をもつ前記抵抗４６を介して直接、ゲート電流
を注入する形で接続されているため、前記ゲート
回路３２，３９の一方が電圧状態に遷移し、続い
て他方のゲート回路を電圧状態に遷移させ、出力
線路４９，５０に出力電流が現われるに要する時
間は本和信号発生回路が２ゲート分の構成にもか
かわらず、施んど１ゲート分の時間遅れしか生じ
ない。さらに該ゲート回路に積の論理を行なわさ
せるため、該ゲート回路のインダクタンスを
φ0／Im（Imのゲート回路を構成するジヨセフソ
ン接合の臨界電流値の和）に比べ、小さく取るこ
とができる。このため、該ゲート回路のチツプ上
で占める面積を小さくできるばかりか、フアン・
アウト遅延時間も小さくできる。上記の理由によ
り極めて高速な動作の可能な和信号発生回路が実
現できることになる。
３９が終端抵抗４７，４８よりも十分小さな抵抗
値をもつ前記抵抗４６を介して直接、ゲート電流
を注入する形で接続されているため、前記ゲート
回路３２，３９の一方が電圧状態に遷移し、続い
て他方のゲート回路を電圧状態に遷移させ、出力
線路４９，５０に出力電流が現われるに要する時
間は本和信号発生回路が２ゲート分の構成にもか
かわらず、施んど１ゲート分の時間遅れしか生じ
ない。さらに該ゲート回路に積の論理を行なわさ
せるため、該ゲート回路のインダクタンスを
φ0／Im（Imのゲート回路を構成するジヨセフソ
ン接合の臨界電流値の和）に比べ、小さく取るこ
とができる。このため、該ゲート回路のチツプ上
で占める面積を小さくできるばかりか、フアン・
アウト遅延時間も小さくできる。上記の理由によ
り極めて高速な動作の可能な和信号発生回路が実
現できることになる。
第５図は本発明のジヨセフソン効果を用いた加
算和信号発生回路、より詳しくは、全加算和信号
発生回路の一実施例を示す図面でSn＝（AnBn）
Cnの論理演算を行なう。入力信号Anに対応す
る入力電流の流れる線路５３には積の論理演算を
行なうインターフエロメター・ゲート回路５４，
５５の入力電流路５６，５７が挿入された後、終
端抵抗５８に接続される。入力信号Bnに対応す
る入力電流の流れる線路５９には積の論理演算を
行なうインターフエロメター・ゲート回路５５，
６０の入力電流路６１，６２が挿入された後、終
端抵抗６３に接続される。入力信号Anの否定
ｎに対応する入力電流の流れる線路６４には積の
論理演算を行なうインターフエロメターゲート回
路６０，６５の入力電流６６，６７が挿入された
後、、終端抵抗６８に接続される。また入力信号
Bnの否定ｎに対応する入力電流の流れる線路
６９には積の論理演算を行なうインターフエロメ
ター・ゲート回路５４，６５の入力電流路７０，
７１が挿入された後、終端抵抗７２に接続され
る。インターフエロメター・ゲート回路５４，６
０の出力端子７３，７４は抵抗７５を介して接続
され、該抵抗７５には、抵抗７６，７７で終端さ
れた出力線路７８，７９が接続される。該出力線
路７８には積の論理演算を行なうインターフエロ
メター・ゲート回路８０の入力電流路８１が挿入
される。インターフエロメター・ゲート回路５
５，６５の出力端子８２，８３は抵抗８４を介し
て接続され、該抵抗８４には、抵抗８５，８６で
終端される出力線路８７，８８が接続される。該
出力線路８７には積の論理演算を行なうインター
フエロメター・ゲート回路８９の入力電流路９０
が挿入される。入力信号Cnに対応する入力電流
の流れる線路９１には前記インターフエロメタ
ー・ゲート回路８９の入力電流路９２が挿入され
た後、抵抗９３で終端される。また入力信号Cn
の否定ｎに対応する入力電流の流れる線路９４
には前記インターフエロメター・ゲート回路８０
の入力電流路９５が挿入された後、抵抗９６で終
端される。インターフエロメター・ゲート回路８
０，８９の出力端子９７，９８は抵抗９９を介し
て接続され、該抵抗９９は、抵抗１００，１０１
で終端された出力線路１０２，１０３が接続され
る。
算和信号発生回路、より詳しくは、全加算和信号
発生回路の一実施例を示す図面でSn＝（AnBn）
Cnの論理演算を行なう。入力信号Anに対応す
る入力電流の流れる線路５３には積の論理演算を
行なうインターフエロメター・ゲート回路５４，
５５の入力電流路５６，５７が挿入された後、終
端抵抗５８に接続される。入力信号Bnに対応す
る入力電流の流れる線路５９には積の論理演算を
行なうインターフエロメター・ゲート回路５５，
６０の入力電流路６１，６２が挿入された後、終
端抵抗６３に接続される。入力信号Anの否定
ｎに対応する入力電流の流れる線路６４には積の
論理演算を行なうインターフエロメターゲート回
路６０，６５の入力電流６６，６７が挿入された
後、、終端抵抗６８に接続される。また入力信号
Bnの否定ｎに対応する入力電流の流れる線路
６９には積の論理演算を行なうインターフエロメ
ター・ゲート回路５４，６５の入力電流路７０，
７１が挿入された後、終端抵抗７２に接続され
る。インターフエロメター・ゲート回路５４，６
０の出力端子７３，７４は抵抗７５を介して接続
され、該抵抗７５には、抵抗７６，７７で終端さ
れた出力線路７８，７９が接続される。該出力線
路７８には積の論理演算を行なうインターフエロ
メター・ゲート回路８０の入力電流路８１が挿入
される。インターフエロメター・ゲート回路５
５，６５の出力端子８２，８３は抵抗８４を介し
て接続され、該抵抗８４には、抵抗８５，８６で
終端される出力線路８７，８８が接続される。該
出力線路８７には積の論理演算を行なうインター
フエロメター・ゲート回路８９の入力電流路９０
が挿入される。入力信号Cnに対応する入力電流
の流れる線路９１には前記インターフエロメタ
ー・ゲート回路８９の入力電流路９２が挿入され
た後、抵抗９３で終端される。また入力信号Cn
の否定ｎに対応する入力電流の流れる線路９４
には前記インターフエロメター・ゲート回路８０
の入力電流路９５が挿入された後、抵抗９６で終
端される。インターフエロメター・ゲート回路８
０，８９の出力端子９７，９８は抵抗９９を介し
て接続され、該抵抗９９は、抵抗１００，１０１
で終端された出力線路１０２，１０３が接続され
る。
本実施例の加算回路の動作は、以下の如くであ
る。第４図に示した実施例で説明した動作によ
り、前記出力線路７８には出力信号Fn＝An・
ｎ＋ｎ・Bn＝AnBnが、また前記出力線路
８７には前記出力信号Fnの否定ｎ＝ｎ・
ｎ＋An・Bnがそれぞれ出力電流として流れる。
従つて出力線路１０２，１０３には前記出力信号
Fnと入力信号Cnとの排他的論理和信号FnCn
が、即ち該加算回路の和信号Sn＝（AnBn）
Cnが得られる。
る。第４図に示した実施例で説明した動作によ
り、前記出力線路７８には出力信号Fn＝An・
ｎ＋ｎ・Bn＝AnBnが、また前記出力線路
８７には前記出力信号Fnの否定ｎ＝ｎ・
ｎ＋An・Bnがそれぞれ出力電流として流れる。
従つて出力線路１０２，１０３には前記出力信号
Fnと入力信号Cnとの排他的論理和信号FnCn
が、即ち該加算回路の和信号Sn＝（AnBn）
Cnが得られる。
第５図に示す和信号発生回路は、An，ｎ，
Bn，ｎよりFnおよびｎを発生する前段（回
路Ｉと表示する）とFn，ｎ，Cn，ｎよりSn
を発生する後段（回路と表示する）とに分解で
きる。第６図ａには第５図の回路をブロツク表示
した回路を示す。ブロツク，を第６図ｂのよ
うに接続すれば和信号Snの否定ｎ＝ｎ・
ｎ＋Fn・Cnが同時に得られる。
Bn，ｎよりFnおよびｎを発生する前段（回
路Ｉと表示する）とFn，ｎ，Cn，ｎよりSn
を発生する後段（回路と表示する）とに分解で
きる。第６図ａには第５図の回路をブロツク表示
した回路を示す。ブロツク，を第６図ｂのよ
うに接続すれば和信号Snの否定ｎ＝ｎ・
ｎ＋Fn・Cnが同時に得られる。
本実施例の加算回路においては第４図の実施例
に関して述べたと同じ理由により、、高速加算演
算が可能である。また基本的に第２図に述べたイ
ンターフエロメター・ゲート回路、１種類だけの
組み合わせで加算回路が構成されており、回路製
造および設計が容易であるという利点も有する。
に関して述べたと同じ理由により、、高速加算演
算が可能である。また基本的に第２図に述べたイ
ンターフエロメター・ゲート回路、１種類だけの
組み合わせで加算回路が構成されており、回路製
造および設計が容易であるという利点も有する。
なお、本実施例においては、ゲート回路に高速
性、および動作マージンの広さ等を考慮して第２
図に示したインターフエロメター・ゲート回路を
用いたが、第１図のような入力電流の極性に対
し、対称な制御特性をもつインターフエロメタ
ー・ゲート回路を用いてもよい。またインターフ
エロメター・ゲート回路は２個のジヨセフソン接
合により構成されるものに限るものではなく、任
意の複数個のジヨセフソン接合よりなるインター
フエロメター・ゲート回路を用いてもよい。
性、および動作マージンの広さ等を考慮して第２
図に示したインターフエロメター・ゲート回路を
用いたが、第１図のような入力電流の極性に対
し、対称な制御特性をもつインターフエロメタ
ー・ゲート回路を用いてもよい。またインターフ
エロメター・ゲート回路は２個のジヨセフソン接
合により構成されるものに限るものではなく、任
意の複数個のジヨセフソン接合よりなるインター
フエロメター・ゲート回路を用いてもよい。
第１図、および第２図は２つのジヨセフソン接
合よりなりインターフエロメター・ゲート回路を
説明するための図で、それぞれａは回路図、ｂは
該ゲート回路の制御特性を示す。第３図はインタ
ーフエロメター・ゲート回路を表わす回路図であ
る。第４図は第１の特許請求の範囲に記載された
発明のジヨセフソン効果を用いた加算和信号発生
回路の実施例を示す図面である。第５図は第３の
特許請求の範囲に記載された発明のジヨセフソン
効果を用いた加算和信号発生回路の実施例を示す
図面である。第６図ａは第５図に示された一実施
例のブロツク図であり、第６図ｂはこの実施例の
応用の一態様を示すブロツク図である。 図において、１１，１２はジヨセフソン接合、
１３はインダクタンス、１４，２２はゲート電流
路、１６，１７，２０，２１，３３，３４，５
６，５７，６１，６２，６６，６７，９０，９５
は入力電流路、２３，４９，５０，７８，７９は
出力線路、３０，３１，５３，６４，９１は線
路、３２，３９，５４，５５，６０，６５，８
０，８９はインターフエロメター・ゲート回路、
３５，３６，６８は終端抵抗、４４，４５，７
３，７４，８２，８３は出力端子、を示す。
合よりなりインターフエロメター・ゲート回路を
説明するための図で、それぞれａは回路図、ｂは
該ゲート回路の制御特性を示す。第３図はインタ
ーフエロメター・ゲート回路を表わす回路図であ
る。第４図は第１の特許請求の範囲に記載された
発明のジヨセフソン効果を用いた加算和信号発生
回路の実施例を示す図面である。第５図は第３の
特許請求の範囲に記載された発明のジヨセフソン
効果を用いた加算和信号発生回路の実施例を示す
図面である。第６図ａは第５図に示された一実施
例のブロツク図であり、第６図ｂはこの実施例の
応用の一態様を示すブロツク図である。 図において、１１，１２はジヨセフソン接合、
１３はインダクタンス、１４，２２はゲート電流
路、１６，１７，２０，２１，３３，３４，５
６，５７，６１，６２，６６，６７，９０，９５
は入力電流路、２３，４９，５０，７８，７９は
出力線路、３０，３１，５３，６４，９１は線
路、３２，３９，５４，５５，６０，６５，８
０，８９はインターフエロメター・ゲート回路、
３５，３６，６８は終端抵抗、４４，４５，７
３，７４，８２，８３は出力端子、を示す。
Claims (1)
- 【特許請求の範囲】 １ 複数個のジヨセフソン接合と、これらを電気
的に結合するインダクタンスとよりなるループ回
路を流れるゲート電流の臨界値をこれと磁気的に
結合する２本の入力電流により制御することで、
該ループ回路を零電圧状態から電圧状態に遷移さ
せ、該ループ回路のゲート電流路に接続された出
力線路にゲート電流を注入するゲート回路を複数
個用いて構成される集積回路において、第１の入
力信号の否定、および第２の入力信号Ｂにそれ
ぞれ対応する入力電流の積・Ｂの論理演算を行
う第一のゲート回路の出力端子と、前記第２の入
力信号の否定、および前記第１の入力信号Ａに
それぞれ対応する入力電流の積Ａ・の論理演算
を行なう第２のゲート回路の出力端子とを抵抗を
介して接続し、該抵抗には抵抗で終端された出力
線路を接続したことを特徴とするジヨセフソン効
果を用いた加算和信号発生回路。 ２ ゲート電流の臨界値の入力電流に対する制御
特性が、入力電流の極性に対し、非対称であるゲ
ート回路を使用した特許請求の範囲第１項記載の
ジヨセフソン効果を用いた加算和信号発生回路。 ３ 複数個のジヨセフソン接合と、これらを電気
的に結合するインダクタンスとよりなるループ回
路を流れるゲート電流の臨界値を、これと磁気的
に結合する２本の入力電流により制御すること
で、該ループ回路を零電圧状態から電圧状態に遷
移させ、該ループ回路のゲート電流路に接続され
た出力線路にゲート電流を注入するゲート回路を
複数個用いて構成される集積回路において、第１
の入力信号の否定および第２の入力信号Ｂにそ
れぞれ対応する入力電流の積・Ｂの論理演算を
行う第１のゲート回路の出力端子と、前記第２の
入力信号の否定、および前記第１の入力信号Ａ
にそれぞれ対応する入力電流の積Ａ・の論理演
算を行なう第２のゲート回路の出力端子とを抵抗
を介して接続し、該抵抗には抵抗で終端されると
ともに、第３のゲート回路の入力電流路の挿入さ
れた第１の出力線路を接続し、前記第１および第
２の入力信号ＡおよびＢにそれぞれ対応する入力
電流の積Ａ・Ｂの論理演算を行なう第４のゲート
回路の出力端子と、前記第１の入力信号の否定
Ａ、および前記第２の入力信号の否定にそれぞ
れ対応する入力電流の積・の論理演算を行な
う第５のゲート回路の出力端子とを抵抗を介して
接続し、該抵抗には抵抗で終端されるとともに第
６のゲート回路の入力電流路の挿入された第２の
出力線路を接続し、第１の出力線路を流れる電流
と第３の入力信号の否定に対応する入力電流の
積の論理演算を行う前記第３のゲート回路の出力
端子と、第２の出力線路を流れる電流と前記第３
の入力信号Ｃに対応する入力電流の積の論理演算
を行なう前記第６のゲート回路の出力端子とを抵
抗を介して接続し、該抵抗には抵抗で終端された
出力線路を接続したことを特徴とするジヨセフソ
ン効果を用いた加算和信号発生回路。 ４ ゲート電流の臨界値の入力電流に対する制御
特性が、入力電流の極性に対し、非対称であるゲ
ート回路を使用した特許請求の範囲第３項記載の
ジヨセフソン効果を用いた加算和信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174319A JPS5875246A (ja) | 1981-10-29 | 1981-10-29 | ジヨセフソン効果を用いた加算和信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174319A JPS5875246A (ja) | 1981-10-29 | 1981-10-29 | ジヨセフソン効果を用いた加算和信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5875246A JPS5875246A (ja) | 1983-05-06 |
| JPH0215898B2 true JPH0215898B2 (ja) | 1990-04-13 |
Family
ID=15976563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56174319A Granted JPS5875246A (ja) | 1981-10-29 | 1981-10-29 | ジヨセフソン効果を用いた加算和信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5875246A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079825A (ja) * | 1983-10-07 | 1985-05-07 | Agency Of Ind Science & Technol | 超電導和信号発生回路およびそれを用いた超電導演算回路 |
| DE502005011277D1 (de) * | 2004-02-20 | 2011-06-01 | Kampf Gmbh & Co Maschf | Wickelmaschine zum aufwickeln von dünnen folien, insbesondere von dünnen aluminiumfolien |
-
1981
- 1981-10-29 JP JP56174319A patent/JPS5875246A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5875246A (ja) | 1983-05-06 |
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