JPS6079825A - 超電導和信号発生回路およびそれを用いた超電導演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の利用分野〕 本発明は、超電導演算回路に関し、特に回路数が少なく
、論理段数の少ないジョセフソン素子を使用した高速演
算回路に関するものである。

〔発明の背景〕

ジョセフソン素子を使用した論理回路は、スイ１、ッチ
速度が速く、消費電力が少ないため、この論理回路を多
数使用して超高速計算機を構成することができる。電子
計算機は、演算部、制御部およびメモリ部に分けられる
が、それらのうちで最も高速動作が要求されるのは演算
部である。演算部は、加算器、乗算器等から構成され、
これらを高速動作させることが、計算機を高速動作させ
ることになる。

従来のジョセフソン技術では、乗算回路は、ＯＲ回路と
ＡＮＤ回路を複雑に組み合わせて実現している。このＯ
Ｒ回路とＡＮＤ回路の代表的な例は、［Ａｎａｃｋｅｒ
他による−　ＪｏａｅｐｈａＯｎＣｏｍｐｕｔｅｒ　Ｔ
ｅｃｈｎｏｌｏｇｙ”　Ｉ　ＢＭ　Ｒ＆Ｄ　ＶＯＩ。

２４、ｉ２Ｊに記載されているＣｕｒｒｅｎｔＩｎｊｅ
ｃｔｉｏｎ　Ｌｏｇｉｃ　（以下ＣＩＬと記す）回路で
ある。このＣＩＬ回路は、ＡＣ電源で駆動される回路、
つまりラッチング回路であるため、高速回路システムに
は否定回路を使用できない。そのため、これを用いて乗
算回路を構成した場合、従来のシリコン技術により構成
した乗算回路に比較して、回路数も、遅延時間を決定す
る回路段数も多くなる欠点がある。例えば、４×４ビツ
トの乗算〔発明の目的〕 本発明の目的は、このような従来の欠点を改善し、回路
数も論理段数も少なく、高速動作が可能な超電導演算回
路を提供することにある。本発明の超電導演算回路の第
１はジョセフソン乗算回路であり、第２はジョセフソン
加算回路である。

〔発明の概要〕

上記目的を達成するため、本発明の超電導演算回路は、
少なくとも加算信号、被加算信号、およびキャリー信号
の肯定と否定の各入力線、ならびに桁上げ信号の肯定と
否定の出力線、和信号の出力線が接続さｎ、かつジョセ
フソン素子に工り３本の肯定または否定の入力信号のう
ち２本以上が°１”レベルのとき出力が１”レベルとな
る桁上げ回路、および上記３本の肯定または否定の入力
信号と、該入力信号の２倍の重みを付した相補側の上記
桁上げ回路の出力信号を人力し、重みを含めて３本以上
の入力線が”１”レベルのとき出力が“１”レベルとな
る和回路を有する全加算回路を、１ないし複数個設ける
ことに特徴がある。

〔発明の実施例〕

以下、本発明の実施例を、図面によシ説明する。

第１図は、本発明の乗算回路における計算方法を示す図
である。

第１図に示すように、（ａ）に示す乗数Ａ３Ａ２　Ａ。

′Ａｏ　とｔｂ）に示す被乗数Ｂ３Ｂ２Ｂ１Ｂｏの乗数
は、ｆｃ）（ｄ）、　１ｅＨｆ）に示す乗算各桁ごとの
論理積Ａ。Ｂｏ。

ＡＢ　・・・・・・等を計算し、被乗算の位取シに合わ
せてシフトしながら加算することにより、（ｆＪに示す
積Ｐ７Ｐ６Ｐ５Ｐ４Ｐ３Ｐ２ＰＩＰｏを得る。

論理積信号はＡＮＤ回路を用いて取シ出さｆるとともに
、否定信号はＯｆｔ回路を用いて取り出さ扛る。

ところで、乗算回路では、特にシフトしながら加算する
部分が回路規模も大きくなり、しかも遅延時間が長くな
る。次に、このシフトしながら加算する部分（以下、シ
フト加算部と記す）について説明する。

第２図は、本発明において採用されるしきい論理回路の
入出力図である。

しきい論理回路１００は、ｎ本の入力線１０１と１本の
出力線２０４を具備する。ｎ本の入力線は各々ａ）〜ａ
ｎまでの重み付けがなさｎでいる。

しきい論理回路ｌＯＯには、入力線１０１を介して“０
′または”１”の信号が印加される０そのとき、しきい
論理回路１００の出力信号は、入力信号の重み加算料が
Ｕよシ大きければ°１”、ｌよシ小さければ°０”とな
る。すなわち、次式が成シ立つ。

ａＩＸ１＋ａ２Ｘ２＋・・・・・・＋ａｎＸｎ≧Ｕのと
き、Ｆ＝−ｘ２ａ１ｘ１−１−ａ２ｘ２＋−・−−−−
＋ａｆｌｘｎ≦！のとき、Ｆ＝−〇″・・・・・・・・
・　（１） 第３Ａ図と第３Ｂ図は、しきい論理回路で構成した加算
回路の桁上げ回路３００と、和回路３０１の構成側図で
おる。

桁上げ回路３００は、各々重みが１である３つの入力信
号（加算Ｘ、被加算Ｙ、キャリー信号２）の重み付は和
が２以上の場合に、出力信号Ｃが°１”となる。すなわ
ち、次式を満足する。

ｘ＋ｙ＋ｚ≧２のとき、Ｃ＝゛１” ・・・・・・・・・　（２） Ｘ＋Ｙ＋Ｚ≦１のとき、Ｃ＝−Ｑ” 和回路３０１は、重み１の３つの入力信号（加算Ｘ、被
加算Ｙ、キャリー信号Ｚ）と、重み２の桁上げ信号の否
定信号Ｃの重み付は和が３以上の場合に°１”となる。

すなわち、次式を満足する。

Ｘ十Ｙ＋Ｚ＋２０≧３　のとき、　Ｓ＝”１”Ｘ＋Ｙ＋
Ｚ＋２０≦２　のとき、　Ｓ−“０・・・・・・・・・
・　（３） 第４図は、第３Ａ図および第３Ｂ図で示した桁上げ回路
３００と和回路３０１により、全加算回路３１０を構成
した図である。桁上げ信号Ｃの否定信号Ｃは、次のよう
にして計算される。

Ｃ信号の定義より、 ｘ＋ｙ＋ｚ≦１　（Ｄとき、ｃ＝−ｏ”（１−ｘ）＋（
１−Ｙ）＋（１−Ｚ）≧２のときＣ＝”１″すなわち、 第１ａ表 第ｌ〇六 Ｘ十Ｙ十Ｚ≧２　のとき、　Ｃ＝°１・である。すなわ
ち、Ｃ信号は、桁上げ回路３００に加算、被加算、キャ
リー信号の否定信号を印加すれば実現できる。

和信号の否定信号Ｓも同じようにして、（１−ｘ）＋（
１−ｙ）＋（ｉ−ｚ）＋２（１−Ｃ）≧３のとき、３＝
１ したがって、 回路３００を２個、和回路３０１を２個、組合せて構成
される。

第５図は、第４図に示す全加算回路３１０を用いて構成
した４ビツト×４ビツトの乗算回路のシフト加算部の構
成図である。

第１図に示すシフト加算を３×４個、計１２個の全加算
回路で実行する。第５図の回路は、全加算回路３１０の
桁上げ信号を斜下方に送り出す形式のものであシ、遅延
時間を決める最大の論理段数は桁上げ回路６段、和回路
２段の計８段である。

本実施例では、並列加算方式の乗算回路について述べた
が、これとは別にＷａｌｌｅｃｅ　Ｔｒｅｅ方式等のト
リー壓乗算回路についでも、上記全加算回路を使用でき
ることは明らかである。

また、本実施例では、和回路の肯定、否定側両信号を出
力としているが、必要に応じて一方のみですむ場合もあ
る。

各々の全加算回路では、桁上げ回路３００のファンアウ
トは３であり（このうち１つは和回路を駆動する）、和
回路３０１のファンアウトは２で路の全加算回路に用い
るしきい論理回路の構成図であって、この回路は桁上げ
回路にも、捷だ和回路にも使用できる。

第６Ａ図に示す回路は、２つのジョセフソン接合１５０
と、２つのインダクタ１６１とで超電導ループ１６０を
構成する量子干渉回路である。超電導ループ１６０には
、配線２０５を介してバイアス電流が供給される０また
、超電導ループ１６０の一端には、出力線２０４が接続
されている。インダクタ１６１には、３本の入力線１０
１が結合されており、入力線１０１を介して流れる電流
の発生する磁束は、超電導ループ１６０に鎖交する。

量子干渉回路は、超電導ループ１６０内に鎖交する磁界
があるしきい値以上に大きくなると、超電導状態から電
圧状態に遷移する回路である。しきい値は、超電導ルー
プ１６０を構成するインダクタ１６１とジョセフソン接
合１５０の最大超電導電流に依存する。そのため、超電
導ループ１６０のインダクタ１６１の容量と、ジョセフ
ソン接合１５０の最大超電導電流を最適に設定し、量子
子ることが明らかである。

第６Ｂ図は、第６Ａ図に示す量子干渉回路のシンボル１
６５を示す図である。

第７図Ａは、本発明の第１の実施例を示す乗算回路の全
加算回路の構成図である。

第７Ａ図に示す全加算回路では、第４図に示す桁上げ回
路３００ａ、３００ｂを量子干渉回路１６５ａ、１６５
１１Ｌ’で、また和回路３０１ａ、３０１ｂを量子干渉
回路１６５ａ′１６５ｂ′で、それぞれ置き換えている
。この実施例では、量子干渉回路１６５ａ、１６５　ａ
’、１６５ｂ、１６５ｂ’のいずれのバイアス電流も等
しいものとする。

第１の桁上げ回路１６５ａは、加算肯定側入力信号線３
２０、被加算肯定側入力信号線３２２、キャリー肯定側
入力信号線３２４からなる３本の信号線が、量子干渉回
路１６５ａの入力線１０１に接続さ扛ている。量子干渉
回路１６５ａのしきい値Ｕは、３本の入力線１０１のう
ちどれか２本に電流が流したとき、電圧状態であるｕ＝
２となるように、回路定数を設定する。第２の桁上げ回
路ツ歩′回路１６５　＆’の人力線１０１に接続されて
いる。量子干渉回路１６５　ａ’のしきい値Ｕは、　Ｕ
＝２になる工うに設定される。以上により、量子干渉回
路１６５ａ、１６５　ａ’、は、肯定側と否定側の桁上
げ回路として動作することが明らかである。量子干渉回
路１６５ａ、１６５　ａ’　の人力線１０１は、抵抗３
５０を介して接続され、和回路の量子干渉回路１６５ｂ
、１６５　ｂ’　を介して接地さ詐ている。この構造で
は、入力電流が抵抗３５０を介して加算され、加算され
た電流が量子干渉回路１６５ｂ、１６５　ｂ’　の入力
線に流れるため、量子干渉回路のコントロール線の本数
が少なくてよい。量子干渉回路（桁上げ回路）　１６５
ａ、１６５　ａ’　の肯定側および否定側出力は、量子
干渉回路（和回路）　１６５ｂ’、１６５ｂの入力線１
０１の２重巻線を介して、桁上げ信号、肯定側および否
定側出力信号線３３２，３３３に接続される。この構造
では、桁上げ信号の重みを２としＣいる。量子干渉回路
１６５ｂ、１６５ｂ’　のし〉い値Ｕは、入力線の３本
分に電流が流れたとき（電圧状態である１ｌ＝３になる
ように、回路定数１６５　ｂ’　の出力は、和信号肯定
側出力信号線３３０、お工び和信号否定側出力信号線３
３１に接続される。

本実施例では、入力信号線は量子干渉回路１６５ａ、１
６５ａ’（桁上げ回路）を駆動した後、抵抗３５０を介
して接続された構造であるが。

この他の方法として、量子干渉回路１６５ａ、１６５　
ａ’　の前段で抵抗３５０を介して接続し、入力信号線
を１本にまとめ、それで量子干渉回路１６５ａ、１６５
ｂまたは１６５ａ’、１６５ｂ’を駆動することもでき
る。この構造では、コントロール信号線の本数の少ない
量子干渉回路を使用することができる。さらに、他の方
法として、量子干渉回路１６５ｂ、１６５ｂ’　を駆動
した後で。

抵抗３５０を介して各々の入力線を接地することもでき
る。本実施例では、量子干渉回路１６５ａ、１６５Ｂ’
、１６５ｂ、１６５ｂこのいずれのノ（イアスミ流も同
じ値としているが、他の方法として量子干渉回路］６５
ａ、１６５ａ′　（桁上げ回路）のバイアス電流を、入
力信号線３２０，３２１、第７Ｂ図は、第７Ａ図に示す
第１実施例の全加算回路の応用例を示す図である。

第７Ｂ図の回路は、人力信号線３２０，３２２．３２４
．３２１，３２３，３２５を抵抗３５０を介して量子干
渉回路１６５ａまたは１６５　ａ’　と、１６５ｂまた
は１６５　ｂ’　に接続している構造であって入力信号
線に流れる電流は抵抗３５０で２等分される。桁上げ回
路の量子干渉回路１６５ａ、１６５　Ｂ’　の出力は、
相補関係にある和回路の量子干渉回路１６５　ｔ）’、
　１６５ｂに結合され、桁上げ信号出力信号線３３２，
３３３に接続される０和回路の量子干渉回路１６５ｂ、
１６５　ｂ’　の出力は、和信号出力信号線３３０，３
３１に接続される。この回路構成では、量子干渉回路１
６５ａ、１６５　＆’、１６５ｂ、１６５ｂ’　のノく
イアスミ流を同じにしておく。

第７Ｂ図に示す回路で、第５図に示した乗算回路を構成
した場合、出力信号線３３０．３３１．３３２．３３３
は他の全加算回路の入力線３２０．３２２．３２４．３
２１．３２３．３２５のいず結合されるが、入力信号線
の１／２の電流が各量チ干渉回路の入力電流となる。

この回路では、桁上げ回路１６５ａまたは１６５　ａ’
　の出力信号が、抵抗３５０を介して和回路１６５　ｂ
’、１６５ｂに結合されているため和回路１６５　ｂ’
、　１６５ｂでは桁上げ回路の信号が入力線３２０〜３
２５の２倍の重みを持っている。この回路構成によれば
全加算回路として動作することは明らかである。

第７Ｂ図の回路では、第７Ａ図の回路に比べて、量子干
渉回路のコントロール信号線の少ない回路にすることが
できる。したがって、素子の寸棋は小さくなり、かつコ
ントロール線間のバラツキを少なくでき、高集積度で広
い動作余裕の乗算回路を構成することができる。

第８Ａ図は、本発明の第２の実施例を示す乗算回路の全
加算回路に用いる桁上げ回路の図である０この回路は、
２つのジョセフソン接合１５０と、２つのインダクタ１
６１ａ、１６１ｂで、超電導ループ１６０を構成する量
子干渉回路である。

超電導ループ１６０には、配線２０５を介してバイアス
電流が供給されると同時に、出力信号線２０４に接続さ
れている。超電導ループ１６０の超電導ループと鎖交す
る。

第８Ｂ図は、第８Ａ図に示す電子干渉回路のシンボル１
７０を示す図である。

第８Ａ図の回路では、超電導ループ１６０のインダクタ
１６１ａ、１６１ｂの容量は、同じにされる。

第８Ｃ図は、本発明の第２実施例を示す乗算回路の全加
算回路に用いる和回路の図である。

この回路は、２つのジョセフソン接合１５０と、２つの
インダクタ１６１ａ、１６１ｂで、超電導ループ１６０
を構成する量子干渉回路である。

１本の入力信号線１０１ａは、インダクタ１６１ａにの
み結合し、他の入力信号線１０１ｂは、インダクタ１６
１ａ、１６１ｂの両方に結合している。

第８Ｄ図は、第８Ｃ図に示す量子干渉回路のシンボル１
７５を示す図である。

第８Ｃ図の回路では、インダクタ１６１ａ、１６１ｂの
容量は、同一にされる。この構造では、第９図において
は、第４図に示す桁上げ回路３００ａ、３００ｂｆ、を
子干渉回路１７０ａ、１７０ｂで、和回路３０１１Ｌ、
３０１ｂを量子干渉回路１７５　ａ、１７５　ｂで、そ
れぞれ置き替えている０この実施例では、量子干渉回路
１７０ａ、１７０ｂ、１７５ａ、１７５ｂのいずれのノ
くイアス’ｔｔｌｔｔ、も等しい、入力信号線と量子干
渉回路と出力信号線の相互結線は、第７Ａ図の場合と同
じである。量子干渉回路１７０ａ、１７０ｂのしきい値
Ｕは、入力信号線の電流を単位としてその２倍、すなわ
ち、ｕ＝２になるように設定されるａｔ子干渉回路１７
５ａ、１７５ｂのしきい値Ｕも、同じようにｕ　＝　３
になる工うに設定される。この回路構成によれば、量子
干渉回路１７０　ａ、１７０ｂは桁上げ回路として、量
子干渉回路１７５ａ、１７５ｂは和回路として、それぞ
れ動作し、第９図の回路が全加算回路として動作するこ
とが明らかである。

なお、本発明の第１および第２の実施例では、２接合の
量子干渉回路を使用したが、本発明はここの回路は、２
つのジョセフソン接合１５０と、インダクタ１６１，１
６１′で超電導ループ１６０を構成する量子干渉回路で
ある０超電導ループ１６０のインダクタ１６１の一端は
、接地されている。

超電導ループ１６０には、配線２０５を介してバイアス
電流が供給さｎると同時に、出力線２０４に接続される
。入力信号電流は、配線４０１を介して超電導ループ１
６０に注入され、インダクタ１６１′、　１６１を介し
て接地される。入力信号電流がインダクタ１６１′、　
１６１を流れる際に発生する磁束は、超電導ループ１６
０に鎖交する。

本実施例では、インダクタ１６１′　とジョセフソン接
合１５０の接続点に電流を注入しているが、インダクタ
１６１．１６１′の接続点にそれぞれ電流を注入するも
のであってもよい。

第１０Ｂ図は、第１０Ａ図に示す量子干渉回路のシンボ
ル１８０を示す図である。

第１０Ｃ図は、同じく和回路の構成図である。

この回路は、１ｉｌＯＡ図に示す回路と類似の構ｉヶあ
るが、超電導ループ１６０に電流を注入す尿ｉを。個、
すなわち配線４゜２と。。３を設−ている。本実施例で
は、超電導ループ１６１１．１ １６１′　を介して接地され、配線４０３から注入され
た信号電流はインダクタ１６１を介して接地されるため
、同じ電流では配線４０２から注入された方が、配線４
０３から注入されたものより、〕シンボル１８５を示す
図である。

第１１図は、本発明の第３の実施例を示す乗算回路の全
加算回路の構成図である。

第１１図の実施例では、第４図の桁上げ回路３００ａ、
３００ｂを量子干渉回路１８０ａ。

１８０ｂで、また和回％３０１ａ、３ｏ１ｂｔ量子干渉
回路１８５ａ、１８５ｂで、それぞれ置き替えでいる。

さらに、本実施例では、量子干渉回路１８０ａ、１８０
ｂと量子干渉回路１８５ａ、１８５ｂのバイアス電流の
比を３：２にする。第５図で説明したように、乗算回路
の全加算回路では、桁上げ回路のファンアウトは３であ
シ、和回路のファンアウトは２であるため、上記のバイ
アス電流比であれば各信号線に流れる信号電流を同じ値
にできる。加算肯定側入力線３２０、被加算肯定側入力
線３２２、キャリー肯定側入カ線３２４は、各々抵抗３
５０ａ、３５０ｂを介して量子干渉回路１８０ａ、１８
５ａに接続される。同じように、加算否定側入力線３２
１、被加算否定側人力線３２３、キャリー否定側入力線
３２５は各々号肯定側出力線３３２に接続される。同じ
ように、量子干渉回路１８０ｂの出力は抵抗３５０Ｃを
介して量子干渉回路１８５ａに接続されると同時に桁上
げ信号否定側出力線３３３に接続さ扛る。量子干渉回路
１８５ａ、１８５ｂの出力は、各々和信号肯定側信号線
３３０および和信号否定側信号線３３１に接続される。

量子干渉回路１８０ａ。

１８０ｂのしきい値Ｕは、大刀信号線の電流を単位とし
て、その２倍、すなわちｕ　＝　２になるように設定さ
れる。一方、量子干渉回路１８５ａ、１８５ｂのしきい
値も、同じようにｕ　＝　３になるように設定される。

第１１図の回路構成によれば量子干渉回路１８０ａ、１
８０ｂは桁上げ回路として、量子干渉回路１８５ａ、１
８５ｂは和回路として、それぞれ動作し、全体では全加
算回路として動作することは明らかである。なお、本実
施例では、量子干渉回路１８０ａ、１８０ｂと１８５ａ
、１８５ｂの比を３＝２にしたが、コノ値に限らず、任
意の割合にしでも乗算回路を構成できることは明らかで
ある。また、各々の量子千木発明による第１、第２、第
３の実施例によれば、４×４ビツトの乗算回路のシフト
加算部は、４８個の量子干渉回路で構成でき、かつ論理
段数も８段ですむ。これは、従来技術に比べて、回路数
で１／４、論理段数で１／２である。

第１２図は、本発明の第４の実施例を示す乗算回路の全
加算回路の構成図である。

この実施例では、桁上げ回路３００ａ、３００ｂは３個
の磁束結合量子干渉回路５００とジョセフソン接合５０
１と３個抵抗３５０より構成され、和回路は５個の磁束
結合量子干渉回路５００とジョセフソン接合５０１′　
と５個の抵抗３５０よシ構成さｎる０本実施例では、磁
束結合量子干渉回路５００のバイアス電流は、すべて等
しくする。

肯定１’［１１１人力線３２０．３２２．３２４は、肯
定側桁上げ回路３００ａ、和回路３０１ａの各磁束結合
量子干渉回路５００と結合しでいる。同じように、否定
側入力線３２１，３２３，３２５は、否定側桁上げ回路
３００ｂ、和回路３０１ｂの各回路５００と結合してい
る。入力信号線３２０、る。そのため、磁束結合量子干
渉回路５００に流れていたバイアス電流は、抵抗３５０
を介してジョセフソン接合５０１または５０１′　に流
れ込む。

桁上げ回路３００ａ、３００ｂの出力信号は、和回路３
０１ｂ、３０１ａの２つの磁束結合量子干渉回路５００
と結合し、さらに桁上げ出力信号線３３２．３３３に接
続されている。この構造では入力信号線３２０．３２２
．３２４．３２１．３２３．３２５が注入する場合に比
べて、２倍の電流を桁上げ信号が和回路３０１ａ、３０
１ｂのジョセフソン接合５０１′　に注入することがで
きる。すなわち、入力信号線３２０．３２２．３２４．
３２１．３２３．３２５の重みは各々２となっている。

桁上げ回路３００ａ、３００ｂの出力線に電流が流れる
と、和回路３０１ｂ、３０１ａの２個の磁束結合量子干
渉回路５００を超電導状態から電圧状態に遷移させる。

桁上げ回路３００ａ、３００ｂのジョセフソン接合５０
１の最大超電導電流Ｉｍは、磁束結合量子干渉回路５０
０のバイアス電流わち、しきい値Ｕがｕ＝２である桁上
げ回路動作を実現する。同じように、和回路３０１ａ、
３０１ｂのジョセフソン接合５０１′の最大超電導電流
Ｉｍ’　を、磁束結合量子干渉回路５００のバイアス電
流を単位として、その２．５倍に設定する。この構造で
は、しきい値Ｕがｕ＝３である和回路動作を行わせるこ
とができる。以上のことから、第１２図の回路が、全加
算回路として有効に動作することは明らかである。

第１２図に示す回路は、桁上げ回路と和回路の入力に磁
束結合量子干渉回路５００を使っているため、入力信号
と出力信号の分離が完全であり、出力信号のファンアウ
ト数はいくつでも可能である。したがって、乗算回路の
全加算回路に必要なファンアウト数を、十分に取ること
ができる。なお、本実施例では、桁上げ回路の出力が、
和回路の２つの磁束結合量子干渉回路５００と結合して
いるが、バイアス電流が２倍の１つの磁束結合量子干渉
回路に結合させても同じ動作が実現できることは明らか
である。また、本実施例では、桁上第１３図は、第１２
図に示す回路の変形例の図である。

第１３図では、桁上げ回路の出力は、和回路の１個の磁
束結合量子干渉回路５００ａと結合されている。その量
子干渉回路５００ａの後段には、抵抗５０５とジョセフ
ソン接合５０２よりなる電流増幅回路５０６が接続さ扛
ている。電流増幅回路５０６には、磁束結合量子干渉回
路５００ａと同じバイアス電流を供給する。この構成で
は、磁束結合量子干渉回路５００ａが電圧状態になると
、そのバイアス電流は抵抗５０５を介してジョセフソン
接合５０２に流れ、ジョセフソン接合５０２が電圧状態
になって磁束結合量子干渉回路５００ａと電流増幅回路
のバイアス電流の和が抵抗３５０を介してジョセフソン
接合５０１′　に流れ、和回路としての動作を実現して
いる。したがって、この構造では、第１２図の回路に比
べて、磁束結合量子干渉回路の数を減少させることがで
きる。さらに、桁上げ回路のファンアウトを減らすこと
ができ、回路速度を高速にできる。

抗５１１およびジョセフソン接合５０１′、５１０′抵
抗５１１′　よりなる回路、いわゆるＪＡＷＳ回路を使
っている。この構成では、ＪＡＷＳ回路のジョセフソン
接合５１０．５１０′が抵抗３５０を介して流詐る電流
を遮断し、入力信号と出力信号の分離を行うので、出力
線に流れを電流を入力信号の状態によらない一定の値に
することができる。したがって、回路の動作余裕を広く
することができる。

第１５図は、本発明の第５の実施例を示す乗算回路の全
加算回路の構成図である。

桁上げ回路３００ａ、３００ｂは、下方に示されて、お
り、肯定側入力線３２０，３２２，３２４および否定側
入力線３２１，３２３，３２５を、和回路３０１ａ、３
０ｘｂの磁束結合量子干渉回路５００を介し、抵抗３５
０を介しでジョセフソン接合５０１に接続させる。桁上
げ回路３００＆。

３００ｂの出力信号３３２，３３３は、磁束結合量子干
渉回路５００′　を介して出力される。この磁束結合量
子干渉回路５００′によシ、桁上げ回が、上下逆に示さ
れておシ、出力信号３３０゜３３１は磁束結合量子干渉
回路５００ｒを介して出力される。和回路３０１ａ、３
０１ｂの入出力信号の分離は、この磁束結合量子干渉回
路５００′によって行われる。

第１５図に示す回路で乗算回路を構成する場合、桁上げ
回路３００ａ、３００ｂのファンアウト３個のうちの２
個は磁束結合量子干渉回路を、１個は抵抗３５０を介し
てジョセフソン接合５０１１を駆動する。同じように、
和回路３０１ａ、３０１ｂのファンアウト２個のうち１
個は磁束結合量子干渉回路を、他の１個は抵抗３５０を
介してジョセフソン接合５０１を急動する。このため、
入出力信号間の分離はよく、また入力信号間の干渉を押
えることができる。

第１６図は、第１５図の全加算回路の変形例を示す図で
ある。

第１６図の桁上げ回路３００ａ、３００ｂは、第１５図
の回路と上下逆位置であるが、同形であシ、また和回路
３０１ａ、３０１ｂは、入力側の電流増幅回路５０６に
接続されている。和回路３０１　ａ、３０１ｂの電流増
幅回路５０６のバイアス電流を最適に設定すｎば、電流
増幅回路５０６の出力電流を他の入力信号電流の２倍に
できる。

すなわち、和回路３０１ａ、３０１ｂの桁上げ信仇ぞれ
することができる。

第１６図の回路は、出力バッ７ア回路として、′磁束結
合量子干渉回路５００１を使用しでいるため、乗算回路
のように加算回路を各段に接続した構造の回路にも使用
できる。

以上の説明により、第１６図の回路は１乗算回路の全加
算回路として使用できることが明らかであるＱ 第１７図は、第１６図の回路の変形例を示す図である。

第１７図の回路は、第１６図の回路の出力バッファ回路
である量子干渉回路５００１と、ジョセフソン接合５０
１．５０１′のかわりに、ジョセフソン接合５０１４た
は５０１′　とジョセフソン接合５１０と抵抗５１１で
構成されたＪＡＷＳ回回路全回路した例を示したが、そ
の他にもＤＣＬ回１１１１Ｇ鵠の入出力分離が可能な回
路本使用できることは勿論である。

第１８図は、第１６図の回路の変形例を示す図である〇 第１８図の回路は、第１６図の回路の電流増幅回路５０
６のかわシに、磁束結合量子干渉回路５００”で置き換
えたものである０和回路の磁束結合量子干渉回路５００
”の、＜イアスミ流は、入力信号電流の２倍になるよう
に設定される。この構造では、第１６図の回路よりも、
和回路の入力信号の重み付けが確実に行える。

第１９図は、第１８図の回路の変形例を示す図である。

この回路では、桁上げ回路の出力信号を、出力７２７７
回路である２つの磁束結合量子干渉回路５００’＆、５
００’ｂで出力し、和回路の出力信号を出力２７７７回
路である２つの磁束結合量子干渉回路５００’Ｃ１５０
０／ｄで出力する。

この回路で乗算回路を構成した場合、各加算器に゛、な
るので、各信号間の干渉を少なくすることができる。

１−、’　ｊ 第１２図から第１９図までに示した第４．第５の実施例
では、磁束結合量子干渉回路を何ら規定していないが、
これに磁束結合形の単接合や多接合量子干渉回路を使用
できることは明らかである。

本発明による第４、第５の実施例では、４×４ビット乗
算回路のシフト加算部が１００〜２００のジョセフソン
素子で構成でき、論理段数も９段ですむ。これは、従来
技術に比べて、回路数は１／２゜論理段数も１／２であ
る。

なお、本発明の各実施例では、乗算回路用の全加算回路
について説明したが、これに限定されることなく、加算
、減算回路として使用できることは勿論である。

また、各実施例では、複数個の桁上げ回路と、和回路を
含む実施例を示したが、これらを混合して使用できるこ
とは云うまでもない。

〔発明の効果〕

以上説明したように、本発明によれば、ジョセフソンし
きい論理回路を使って加算器を構成し１、それをマ）　
ＩＪックス状に配列して乗算器を構成すヨセフソン技術
の２倍以上の速度で演算する高速乗算回路が実現できる
。

【図面の簡単な説明】

第１図は本発明の乗算回路の計算方法を示す図、第２図
、第３Ａ図、第３Ｂ図は、それぞれ本発明で用いるしき
い論理回路の概略図、第４図は本発明の乗算回路に用い
る全加算回路の構成図、第５図は４×４ビット乗算回路
の構成図、第６Ａ図、第６Ｂ図、第７Ａ図、第７Ｂ図は
本発明の第１の実施例を示す乗算回路の全加算回路と、
それに用いる桁上げ回路の構成図、第８Ａ図、第８Ｂ図
、第８Ｃ図、第８Ｄ図、第９図は、本発明の第２の実施
例を示す乗算回路の全加算回路と、それに用いられる桁
上げ回路の構成図、第１０Ａ図、第１０Ｂ図、第１０Ｃ
図、第１０Ｄ図、第１１図は、本発明の第３の実施例を
示す乗算回路の全加算回路と、それに用いる桁上げ回路
の構成図、第１２図。 第１３図、第１４図はそｎ−ｔ’ｆ′Ｌ本発明の第４の
実施例とその変形例を示す乗算回路の全加算回路の構成
図、第１５図から第１９図までは本発明の第５の実施例
とその変形例を示す乗算回路の全加算１’６０：超電導
ループ、１６５，１７０，１７５．１８０．１８５：量
子干渉回路、２０４：出力線、３００：桁上げ回路、３
　（ｌ　ｌ　：和回路、３１０：全加算回路、３５０：
抵抗、５００．５００′、５００”：磁束結合量子干渉
回路、５０１．５０１５０２．５１０：ジョセフソン接
合、５０６：電流増幅回路。 特許出願人 工業技術院長　川　１）裕　部 ＄　１　匹 ８２　図 堝３Ａ園　史３Ｂ図 嶌　、ｆ　冒 ）７゜ ぐ 垢６Ａ剖　晃６ＢＺ 婁７ＡＴ２゜ 擺　Ｃ／　習 壬ｆ２　別 葛　／３　辺 、？３Ｊ　ｄｉ□　ａ、ｚＩ　ＪＪｐ 堝／４　＠ ｍ　、ｍ 搦／認 あ７６制 みθ　、ｊｊ／ 第　／り回

Claims (9)

【特許請求の範囲】
1. （１）　少なくとも加算信号、被加算信号、およびキャ
   リー信号の肯定と否定の各入力線、ならびに桁上げ信号
   の肯定と否定の出力線、和信号の出力線が接続され、か
   つジョセフソン素子により３本の肯定または否定の入力
   信号のうち２本以上が１”レベルのとき出力が”１”レ
   ベルとなる桁上げ回路、および上記３本の肯定または否
   定の入力信号と、該入力信号の２倍の重みを付した相補
   側の上記桁上げ回路の出力信号を入力し、重みを、含め
   て３本以上の入力線が”１″Ｖベルのとき出１力が”１
   ”レベルとなる和回路を有する全加算回隆を、１ないし
   複数個設けることを特徴とする超電導演算回路。
2. （２）前記桁上げ回路は、３本の入力線を量子干渉回路
   の近傍に配線し、該入力線に流れる電流により発生する
   磁束を上記量子干渉回路と鎖交させることを特徴とする
   特許請求の範囲第１項記載の超電導演算回路。
3. （３）前記桁上げ回路は、３本の入力線を抵抗を介して
   量子干渉回路、あるいはジョセフソン接合に接続されて
   いることを特徴とする特許請求の範囲第１項または第２
   項記載の超電導演算回路。
4. （４）前記桁上げ回路は、入力信号を磁束結合量子干渉
   回路を介してジヲセフノン接合に接続されることを特徴
   とする特許請求の範囲第１項または第３項記載の超電導
   演算回路。
5. （５）　前記桁上げ回路は、該桁上げ回路の出力信号を
   入出力信号の分離回路を介して出力することを特徴とす
   る特許請求の範囲第１項または第３項記載の超電導演算
   回路。
6. （６）　前記和回路は、入力線と桁上げ回路の出力線に
   磁気結合された量子干渉回路を有し、上記桁上げ回路の
   出力線による結合の強さが上記入力線による結合強さの
   ２倍であることを特徴とする特許請求の範囲第１項記載
   の超電導演算回路。
7. （７）前記和回路は、入力線と桁上げ回路の出力線が抵
   抗を介して量子干渉回路のインダクタに接続され、かつ
   核インダクタに注入された電流が発生する磁束のうち、
   上記桁上げ回路の出力線によるものが上記入力線による
   ものの２倍であることを特徴とする特許請求の範囲第１
   虫または第６項ｌ己載の超電導演算回路０
8. （８）　前記和回路は、入力線と桁上げ回路の出力線が
   抵抗を介してジョセフソン接合に接続されていることを
   特徴とする特許請求の範囲第１項記載の超電導演算回路
   。
9. （９）　前記和回路は、入力線と桁上げ回路の出力線が
   、磁束結合量子干渉回路を介してジョセフソン接合に接
   続されており、該ジョセフソン接合に注入される電流の
   うち、上記桁上げ回路の出力線に呵る電流が、人力線に
   よる電流の２倍であることを特徴とする特許請求の範囲
   第１項または第８項記載の超電導演算回路。 （］０）前記和回路は、該和回路の出力信号を入出力信
   号の分離回路を介して出力することを特徴とする特許請
   求の範囲第１項、第６項、第７項、第８項または第９項
   記載の超電導演算回路０（１１）前記全加算回路は、複
   数個配列されることにより、乗算回路または加算、減算
   回路を構成することを特徴とする特許請求の範囲第１項
   記載の超電導演算回路。